JP3651765B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP3651765B2 JP3651765B2 JP2000086383A JP2000086383A JP3651765B2 JP 3651765 B2 JP3651765 B2 JP 3651765B2 JP 2000086383 A JP2000086383 A JP 2000086383A JP 2000086383 A JP2000086383 A JP 2000086383A JP 3651765 B2 JP3651765 B2 JP 3651765B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- refractory metal
- layer
- semiconductor device
- intermediate layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
- H01L2224/05089—Disposition of the additional element
- H01L2224/05093—Disposition of the additional element of a plurality of vias
- H01L2224/05096—Uniform arrangement, i.e. array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05541—Structure
- H01L2224/05546—Dual damascene structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01007—Nitrogen [N]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01013—Aluminum [Al]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01023—Vanadium [V]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01041—Niobium [Nb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01073—Tantalum [Ta]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0495—5th Group
- H01L2924/04953—TaN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0504—14th Group
- H01L2924/05042—Si3N4
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19043—Component type being a resistor
Description
【発明の属する技術分野】
本発明はLSIに代表される半導体装置、特に配線用のCu膜とパッド用のAl膜との接続に関するものである。
【0002】
【従来の技術】
図10は、配線用のCu膜とパッド用のAl膜を有する従来の半導体装置の構造を示した断面図である。
【0003】
図10に示した例は、第1層領域(層間絶縁膜11、バリア層12、配線用金属膜13)上に第2層領域(層間絶縁膜21、バリア層22、配線用Cu膜23)を形成し、さらに第2層領域上に第3層領域(シリコン窒化膜31、上層絶縁膜32、バリア層33、パッド用Al膜34)を形成した状態を示している。
【0004】
この図に示すように、配線用のCu膜23とパッド用のAl膜34との間にはバリア層33が設けられている。このバリア層33は、Cu膜23とAl膜34との間の相互拡散を防止するためのものであり、バリアメタルとしてTaN、NbN、TiN、VN等の高融点金属窒化物が用いられる。
【0005】
しかしながら、上記従来技術では、Al膜34をスパッタリング法等によって形成した場合に、Al膜34に含まれるAlとバリア層33に含まれるNとが反応して絶縁物であるAlNx が形成され、このAlNx によって抵抗(特にビア抵抗)が上昇してしまうという問題があった。また、上層絶縁膜32に用いるシリコン酸化膜とバリア層33に用いる高融点金属窒化物膜との密着性が悪いため、両者間の隙間から酸素が侵入してCu膜23が酸化してしまうという問題もあった。
【0006】
【発明が解決しようとする課題】
このように、配線用のCu膜とパッド用のAl膜との間の相互拡散を防止するために、従来は両者間にバリア層として高融点金属窒化物膜を設けていたが、AlとNとの反応によって形成されるAlNx により抵抗が上昇してしまうという問題や、上層絶縁膜とバリア層との密着性が悪いためにCu膜が酸化してしまうという問題があった。そのため、半導体装置の特性や信頼性の悪化の原因となっていた。
【0007】
本発明は上記従来の課題に対してなされたものであり、配線用のCu膜とこれに接続されるパッド用のAl膜を有する半導体装置において、その特性や信頼性の向上をはかることが可能な構造を提供することを目的としている。
【0008】
【課題を解決するための手段】
第1の発明は、配線層を構成するCu膜と、このCu膜上に形成された中間層と、この中間層上に形成されたパッド層となるAl膜とを有する半導体装置であって、前記中間層は、高融点金属窒化物膜及びこの高融点金属窒化物膜上に形成された高融点金属膜からなることを特徴とする。
【0009】
本発明によれば、Al膜と高融点金属窒化物膜との間に高融点金属膜が挟まれた構造となるため、Al膜に含まれるAlと高融点金属窒化物膜に含まれるNとが反応して絶縁物であるAlNx が形成されることを防止することができる。したがって、AlNx によって抵抗が上昇するという問題を防止することができ、特性に優れた半導体装置を得ることが可能となる。
【0010】
第2の発明は、配線層を構成するCu膜と、このCu膜上に形成された中間層と、この中間層上に形成されたパッド層となるAl膜とを有する半導体装置であって、前記中間層は、高融点金属膜及びこの高融点金属膜上に形成された高融点金属窒化物膜からなることを特徴とする。
【0011】
本発明によれば、高融点金属窒化物膜下に高融点金属窒化物膜よりもシリコン酸化膜系絶縁膜等の絶縁膜に対する密着性に優れた高融点金属膜が形成されているため、中間層と中間層に接する絶縁膜との密着性が向上する。したがって、密着不良によって生じる隙間から酸素が侵入してCu膜が酸化されるという問題を防止することができ、信頼性に優れた半導体装置を得ることが可能となる。
【0012】
第1及び第2の発明において、前記高融点金属膜を構成する金属元素及び前記高融点金属窒化物膜を構成する金属元素は同一であることが好ましい。このように同一の高融点金属元素とすることにより、高融点金属膜及び高融点金属窒化物膜をスパッタリングによって形成する際に、同一のスパッタターゲットを用いることができるため、製造工程の短縮やコストの削減をはかることができる。
【0013】
第1及び第2の発明において、前記高融点金属膜を構成する金属元素及び前記高融点金属窒化物膜を構成する金属元素はそれぞれ、Ta(タンタル)、Nb(ニオブ)、Ti(チタン)及びV(バナジウム)の中から選択された金属元素であることが好ましい。
【0014】
第3の発明は、配線層を構成するCu膜と、このCu膜上に形成された中間層と、この中間層上に形成されたパッド層となるAl膜とを有する半導体装置であって、前記中間層は、第1の高融点金属膜、この第1の高融点金属膜上に形成された高融点金属窒化物膜及びこの高融点金属窒化物膜上に形成された第2の高融点金属膜からなることを特徴とする。
【0015】
本発明によれば、第1の発明によって得られる効果と第2の発明によって得られる効果とを併せ持った、特性及び信頼性に優れた半導体装置を得ることが可能となる。
【0016】
第3の発明において、前記第1の高融点金属膜を構成する金属元素、前記高融点金属窒化物膜を構成する金属元素及び前記第2の高融点金属膜を構成する金属元素は同一であることが好ましい。このように同一の高融点金属元素とすることにより、第1及び第2の高融点金属膜並びに高融点金属窒化物膜をスパッタリングによって形成する際に、同一のスパッタターゲットを用いることができるため、製造工程の短縮やコストの削減をはかることができる。
【0017】
第3の発明において、前記第1の高融点金属膜を構成する金属元素、前記高融点金属窒化物膜を構成する金属元素及び前記第2の高融点金属膜を構成する金属元素はそれぞれ、Ta、Nb、Ti及びVの中から選択された金属元素であることがこのましい。
【0018】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して説明する。
【0019】
(実施形態1)
図1(a)〜図2(g)は、本発明の第1の実施形態に係る半導体装置の製造方法を示した工程断面図である。
【0020】
まず、図1(a)に示すように、トランジスタ等の半導体素子(図示せず)が形成された半導体基板(図示せず)の主表面側に、第1層領域として層間絶縁膜11、バリア層12及び配線用の金属膜13を形成し、さらに、第2層領域の層間絶縁膜21(例えば、TEOS−SiO2 膜若しくはLow−k(低誘電率)膜、或いはそれらの積層膜)を形成する。なお、ここでは便宜上、第1層領域としているが、その下側にさらに下層領域が存在していてもよい。
【0021】
次に、図1(b)に示すように、層間絶縁膜21の加工を行って、ビア用の穴と配線用及びパッド用の溝を形成する。
【0022】
次に、図1(c)に示すように、バリア層(バリアメタル層)22として高融点金属窒化物膜(TaN、NbN等)を全面に形成し、さらにバリア層22上にCu膜23を形成する。このCu膜23は、バリア層22上にシード層となるCu膜を形成した後、電解メッキ法によってCu膜を形成することによって得られる。
【0023】
次に、図1(d)に示すように、CMP法によって平坦化処理を行い、ビア用の穴と配線用及びパッド用の溝内にのみバリア層22及びCu膜23を残置させ、第2層領域のビア、配線及びパッドを形成する。
【0024】
その後、パッシベーション膜として例えばTEOS−SiO2 膜若しくはLow−k(低誘電率)膜等の絶縁膜を形成し、さらにアセンブリのためにパッド用の穴を形成すると、Cuパッド部の表面が露出状態になるため、Cuパッド部が酸化されるばかりでなく、時間が経過するにつれて酸化が進みCu配線全体が酸化されてしまう。そのため、Cuパッドが酸化されるのを防ぐために、さらに上層側に第3層領域としてAlパッド領域を形成する。本例では、このAlパッド領域の形成に、図2(e)〜図2(g)に示すようなデュアルダマシンプロセスを用いる。
【0025】
図2(e)に示すように、Cu膜23に含まれるCuの拡散を防止するため、全面にシリコン窒化膜(プラズマSiN膜)31を形成する。続いて、シリコン窒化膜膜31上に上層絶縁膜32(例えば、TEOS−SiO2 膜若しくはLow−k(低誘電率)膜、或いはそれらの積層膜)を形成する。その後、シリコン窒化膜31及び上層絶縁膜32の加工を行って、ビア用の穴とパッド用の溝を形成する。
【0026】
次に、図2(f)に示すように、後述するような構造を有する中間層33を全面に形成し、さらに中間層33上にAl膜34をスパッタリング法(ロングスロースパッタリング或いはリフロースパッタリングが好ましい)等によって形成する。
【0027】
さらに、図2(g)に示すように、CMP法によって平坦化処理を行い、ビア用の穴とパッド用の溝内にのみ中間層33及びAl膜34を残置させ、第3領域のビア及びパッドを形成する。
【0028】
図3(a)〜図3(c)は、上述した中間層33の構造のいくつかの例を示したものである。
【0029】
図3(a)の構造は、中間層33として、高融点金属窒化物膜33b(例えばTaN膜等のバリアメタル膜)及び高融点金属膜33c(例えばTa膜等)の積層膜構造を用いた例である。このように、Al膜34と高融点金属窒化物膜33bとの間に高融点金属膜33cを挟むことにより、Al膜34に含まれるAlと高融点金属窒化物膜33bに含まれるNとが反応して絶縁物であるAlNx が形成され、このAlNx によって抵抗(特にビア抵抗)が上昇してしまうという問題を防止することができる。
【0030】
図3(b)の構造は、中間層33として、高融点金属膜33a(例えばTa膜等)及び高融点金属窒化物膜33b(例えばTaN膜等)の積層膜構造を用いた例である。このような構造では、高融点金属窒化物膜33bとシリコン酸化膜系絶縁膜からなる上層絶縁膜32との間に密着性に優れた高融点金属膜33aが挟まれるため、中間層33と上層絶縁膜32との密着性が向上する。したがって、上層絶縁膜32と中間層33との密着不良によって両者間の隙間から酸素が侵入し、Cu膜23が酸化してしまうという問題を防止することができる。
【0031】
図3(c)の構造は、中間層33として、高融点金属膜33a(例えばTa膜等)、高融点金属窒化物膜33b(例えばTaN膜等)及び高融点金属膜33c(例えばTa膜等)の積層膜構造を用いた例であり、図3(a)及び図3(b)の構造で得られる両方の効果を得ることができる。
【0032】
なお、高融点金属膜33a及び33cにはそれぞれ、Ta膜、Nb膜、Ti膜或いはV膜のいずれかを用いることが可能であり、高融点金属窒化物膜33bには、TaN膜、NbN膜、TiN膜或いはVN膜のいずれかを用いることが可能である。
【0033】
また、上記図3(a)〜図3(c)の各構造において、高融点金属膜に含まれる高融点金属元素と高融点金属窒化物膜に含まれる高融点金属元素と異ならせるようにしてもよいが、両者に含まれる高融点金属元素を同一にすることが好ましい。図3(c)の構造では、高融点金属膜33a、高融点金属窒化物膜33b及び高融点金属膜33cそれぞれに含まれる高融点金属元素を同一にすることが好ましい。このように同一の高融点金属元素とすることにより、各膜をスパッタリングによって形成する際に、同一のスパッタターゲットを用いることができるため、製造工程の短縮やコストの削減をはかることができる。
【0034】
また、高融点金属窒化物膜の膜厚は、バリア性の観点からは厚い方が好ましいが、抵抗(特にビア抵抗)及びCMPの観点からは薄い方が好ましい。図4は、アニール条件を変えてTaN膜厚とシート抵抗との関係を調べた結果である。この図からわかるように、Cu配線をEM試験する場合の条件(450℃4min(リフロースパッタリング相当時間)+400℃30min(シンター相当時間)+350℃6h(EM試験相当時間))では、TaN膜の膜厚は20nm以上であることが好ましい。さらに熱ストレスが加わること(EM試験時間の増加に相当)を考慮すると、TaN膜の膜厚は40nm以上であることが好ましい。また、Ta膜の膜厚は、厚すぎるとCMPが困難であるため、5nm以下であることが好ましい。
【0035】
また、第3層領域の上層絶縁膜32に形成されるビア用の穴パターンが第2層領域に形成されるパッド用の溝パターンの外側の領域にはみ出していると、図5に示すような不具合が生じる。すなわち、図2(e)の工程で上層絶縁膜32及びシリコン窒化膜31をオーバーエッチングする時に、第2層領域の層間絶縁膜21もエッチングされて、図5に示すような凹みが生じる。そのため、図2(f)の工程で中間層33及びAl膜34を堆積する際に、凹んだ領域にこれらの膜を完全に埋め込めないおそれがある。したがって、第3層領域におけるビア用の穴パターン全体が、第2層領域におけるパッド用の溝パターンの内側になるようにすることが好ましい。
【0036】
また、Alパッド部は、分割パッドとなっていることが好ましい。分割パッドとすることにより、バリアメタル等とシリコン酸化膜系絶縁膜の膨張係数の違いによる密着性の低下を緩和することができる。
【0037】
図6は、ワイヤボンディング時における耐性を向上させるための構造を示したものである。すなわち、Al膜34及び中間層33からなるパッド部を延伸させ、延伸した領域にボンディングワイヤ40を接続するようにしたものである。このような構造とすることにより、ワイヤボンディング時に中間層33が突き破られたとしても、Cu膜23とAl膜34との接続部分への影響を抑えることができる。
【0038】
(実施形態2)
図7(a)〜図7(c)は、本発明の第2の実施形態に係る半導体装置の製造方法を示した工程断面図である。本実施形態は、第3層領域のAlパッド部の形成に、シングルダマシンプロセスを用いた場合の例である。途中の工程(図1(d))までは第1の実施形態と同様であるため、それ以後の工程について説明する。
【0039】
図1(d)に示した工程の後、図7(a)に示すように、第1の実施形態と同様にして、全面にシリコン窒化膜(プラズマSiN膜)31を形成する。続いて、シリコン窒化膜膜31上に上層絶縁膜32(例えば、TEOS−SiO2 膜若しくはLow−k(低誘電率)膜、或いはそれらの積層膜)を形成する。その後、シリコン窒化膜31及び上層絶縁膜32の加工を行って、パッド用の溝を形成する。
【0040】
次に、図7(b)に示すように、中間層33を全面に形成し、さらに中間層33上にAl膜34をスパッタリング法(ロングスロースパッタリング或いはリフロースパッタリングが好ましい)等によって形成する。中間層33については第1の実施形態と同様である。すなわち、中間層33の構造は、図3(a)〜図3(c)で示したような積層構造(高融点金属膜/高融点金属窒化物膜の積層構造、高融点金属窒化物膜/高融点金属膜の積層構造、或いは、高融点金属膜/高融点金属窒化物膜/高融点金属膜の積層構造)とする。また、高融点金属膜及び高融点金属窒化物膜に用いる材料及びその組み合わせについても第1の実施形態と同様である。
【0041】
次に、図7(c)に示すように、CMP法によって平坦化処理を行い、パッド用の溝内にのみ中間層33及びAl膜34を残置させ、第3領域のパッドを形成する。
【0042】
図7(d)は、図7(c)に対応した構造の要部を示した断面図である。第3層領域の上層絶縁膜32に形成されるパッド用の溝パターンが、第2層領域に形成されるパッド用の溝パターンの外側の領域にはみ出していると、第1の実施形態で述べたのと同様の不具合が生じる。したがって、図7(d)に示すように、第3層領域におけるパッド用の溝パターン全体が、第2層領域におけるパッド用の溝パターンの内側になるようにすることが好ましい。
【0043】
(実施形態3)
図8(a)〜図8(c)は、本発明の第3の実施形態に係る半導体装置の製造方法を示した工程断面図である。本実施形態は、第3層領域のAlパッド部の形成に、ビアプロセス及びRIEプロセスを用いた場合の例である。途中の工程(図1(d))までは第1の実施形態と同様であるため、それ以後の工程について説明する。
【0044】
図1(d)に示した工程の後、図8(a)に示すように、第1の実施形態と同様にして、全面にシリコン窒化膜(プラズマSiN膜)31を形成する。続いて、シリコン窒化膜31上に上層絶縁膜32(例えば、TEOS−SiO2 膜若しくはLow−k(低誘電率)膜、或いはそれらの積層膜)を形成する。その後、シリコン窒化膜31及び上層絶縁膜32の加工を行って、ビア用の穴を形成する。
【0045】
次に、図8(b)に示すように、中間層33を全面に形成し、さらに中間層33上にAl膜34をスパッタリング法(ロングスロースパッタリング或いはリフロースパッタリングが好ましい)等によって形成する。中間層33については第1の実施形態と同様である。すなわち、中間層33の構造は、図3(a)〜図3(c)で示したような積層構造(高融点金属膜/高融点金属窒化物膜の積層構造、高融点金属窒化物膜/高融点金属膜の積層構造、或いは、高融点金属膜/高融点金属窒化物膜/高融点金属膜の積層構造)とする。また、高融点金属膜及び高融点金属窒化物膜に用いる材料及びその組み合わせについても第1の実施形態と同様である。
【0046】
次に、図7(c)に示すように、レジストマスク(図示せず)を用いてAl膜34及び中間層33をエッチングし、第3領域のパッドを形成する。
【0047】
図8(d)は、図8(c)に対応した構造の要部を示した断面図である。第3層領域の上層絶縁膜32に形成されるビア用の穴パターンが、第2層領域に形成されるパッド用の溝パターンの外側の領域にはみ出していると、第1の実施形態で述べたのと同様の不具合が生じる。したがって、図8(d)に示すように、第3層領域におけるビア用の穴パターン全体が、第2層領域におけるパッド用の溝パターンの内側になるようにすることが好ましい。
【0048】
(実施形態4)
図9(a)〜図9(c)は、本発明の第4の実施形態に係る半導体装置の製造方法を示した工程断面図である。本実施形態は、第3層領域のAlパッド部の形成に、RIEプロセスを用いた場合の例である。途中の工程(図1(d))までは第1の実施形態と同様であるため、それ以後の工程について説明する。
【0049】
図1(d)に示した工程の後、図9(a)に示すように、中間層33を全面に形成し、さらに中間層33上にAl膜34をスパッタリング法(ロングスロースパッタリングが好ましい)等によって形成する。中間層33については第1の実施形態と同様である。すなわち、中間層33の構造は、図3(a)〜図3(c)で示したような積層構造(高融点金属膜/高融点金属窒化物膜の積層構造、高融点金属窒化物膜/高融点金属膜の積層構造、或いは、高融点金属膜/高融点金属窒化物膜/高融点金属膜の積層構造)とする。また、高融点金属膜及び高融点金属窒化物膜に用いる材料及びその組み合わせについても第1の実施形態と同様である。
【0050】
その後、図9(b)に示すように、レジストマスク(図示せず)を用いてAl膜34及び中間層33をエッチングし、第3領域のパッドを形成する。
【0051】
図9(c)は、図9(b)に対応した構造の要部を示した断面図である。第3層領域のAlパッドのパターンによって、第2層領域に形成されたCuパッドのパターンが覆われていないと、第2層領域に形成されたCuパッドが酸化されるという不具合が生じる。したがって、図9(c)に示すように、第3層領域におけるパッドパターンが第2層領域におけるパッドパターンの全体を覆う、言い換えると、第2層領域におけるパッドパターン全体が第3層領域におけるパッドパターンの内側になるようにすることが好ましい。
【0052】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。
【0053】
【発明の効果】
本発明によれば、配線層を構成するCu膜とパッド層となるAl膜との間に設ける中間層を、高融点金属膜と高融点金属窒化物膜との積層構造とすることにより、特性や信頼性に優れた半導体装置を得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造方法の一部を示した工程断面図。
【図2】本発明の第1の実施形態に係る半導体装置の製造方法の一部を示した工程断面図。
【図3】本発明の第1の実施形態に係る半導体装置の主要部における各種構造を示した断面図。
【図4】TaN膜厚とシート抵抗との関係を示した図。
【図5】パッド間の接続における好ましくない状態について示した図。
【図6】本発明の実施形態においてワイヤボンディング時における耐性を向上させるための構造を示した図。
【図7】本発明の第2の実施形態に係る半導体装置の製造方法の一部を示した工程断面図。
【図8】本発明の第3の実施形態に係る半導体装置の製造方法の一部を示した工程断面図。
【図9】本発明の第4の実施形態に係る半導体装置の製造方法の一部を示した工程断面図。
【図10】従来技術に係る半導体装置の構造を示した断面図。
【符号の説明】
11、21…層間絶縁膜
12、22…バリア層
13…金属膜
23…Cu膜
31…シリコン窒化膜
32…上層絶縁膜
33…中間層
33a、33c…高融点金属膜
33b…高融点金属窒化物膜
34…Al膜
40…ボンディングワイヤ
Claims (6)
- 半導体基板の主表面側に設けられ、配線層を構成するCu膜と、
少なくとも前記Cu膜上に設けられ、前記Cu膜上に形成されたTaN膜及びこのTaN膜上に形成されたTa膜を有し、前記TaN膜の膜厚が20nm以上である中間層と、
前記Ta膜上に形成され、パッド層となるAl膜と、
を備えたことを特徴とする半導体装置。 - 半導体基板の主表面側に設けられ、配線層を構成するCu膜と、
少なくとも前記Cu膜上に設けられ、前記Cu膜上に形成されたTaN膜及びこのTaN膜上に形成されたTa膜を有する中間層と、
前記Ta膜上に形成され、パッド層となり、その下に前記Cu膜が形成されていない水平方向に延伸した部分を有するAl膜と、
前記Al膜の前記水平方向に延伸した部分に接続されたボンディングワイヤと、
を備えたことを特徴とする半導体装置。 - 前記Al膜はその下に前記Cu膜が形成されている部分を有し、該部分にはボンディングワイヤが接続されていないことを特徴とする請求項2に記載の半導体装置。
- 前記TaN膜の膜厚は20nm以上であることを特徴とする請求項2に記載の半導体装置。
- 前記Ta膜の膜厚は5nm以下であることを特徴とする請求項1、2又は4に記載の半導体装置。
- 前記Al膜は前記Cu膜に向かって垂直方向に延伸した複数の部分を有し、前記中間層は前記Al膜の前記垂直方向に延伸した複数の部分と前記Cu膜との間に設けられたことを特徴とする請求項1又は2に記載の半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000086383A JP3651765B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
TW090104917A TW476990B (en) | 2000-03-27 | 2001-03-02 | Semiconductor device |
KR10-2001-0014822A KR100426555B1 (ko) | 2000-03-27 | 2001-03-22 | 반도체 장치 |
CNB011118695A CN1230901C (zh) | 2000-03-27 | 2001-03-22 | 半导体装置 |
US09/816,177 US6909191B2 (en) | 2000-03-27 | 2001-03-26 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000086383A JP3651765B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001274162A JP2001274162A (ja) | 2001-10-05 |
JP3651765B2 true JP3651765B2 (ja) | 2005-05-25 |
Family
ID=18602561
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000086383A Expired - Fee Related JP3651765B2 (ja) | 2000-03-27 | 2000-03-27 | 半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6909191B2 (ja) |
JP (1) | JP3651765B2 (ja) |
KR (1) | KR100426555B1 (ja) |
CN (1) | CN1230901C (ja) |
TW (1) | TW476990B (ja) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4170103B2 (ja) * | 2003-01-30 | 2008-10-22 | Necエレクトロニクス株式会社 | 半導体装置、および半導体装置の製造方法 |
JP3802002B2 (ja) * | 2003-03-27 | 2006-07-26 | 三星電子株式会社 | 半導体装置の製造方法 |
KR100564430B1 (ko) * | 2003-07-16 | 2006-03-28 | 주식회사 하이닉스반도체 | 유기 반사 방지막 중합체, 이의 제조 방법 및 이를함유하는 반사 방지막 조성물 |
US20050206007A1 (en) * | 2004-03-18 | 2005-09-22 | Lei Li | Structure and method for contact pads having a recessed bondable metal plug over of copper-metallized integrated circuits |
US7242102B2 (en) * | 2004-07-08 | 2007-07-10 | Spansion Llc | Bond pad structure for copper metallization having increased reliability and method for fabricating same |
JP4674522B2 (ja) * | 2004-11-11 | 2011-04-20 | 株式会社デンソー | 半導体装置 |
US7351656B2 (en) * | 2005-01-21 | 2008-04-01 | Kabushiki Kaihsa Toshiba | Semiconductor device having oxidized metal film and manufacture method of the same |
US8319343B2 (en) | 2005-09-21 | 2012-11-27 | Agere Systems Llc | Routing under bond pad for the replacement of an interconnect layer |
JP2007266073A (ja) * | 2006-03-27 | 2007-10-11 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2008091835A (ja) * | 2006-10-05 | 2008-04-17 | Toshiba Corp | 半導体装置およびその製造方法 |
KR100824622B1 (ko) | 2006-11-27 | 2008-04-24 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
KR100885186B1 (ko) | 2007-05-03 | 2009-02-23 | 삼성전자주식회사 | 확산 베리어 필름을 포함하는 반도체 소자의 형성 방법 |
KR100914982B1 (ko) | 2008-01-02 | 2009-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 및 그 형성방법 |
CN101630667A (zh) | 2008-07-15 | 2010-01-20 | 中芯国际集成电路制造(上海)有限公司 | 形成具有铜互连的导电凸块的方法和系统 |
JP5249080B2 (ja) * | 2009-02-19 | 2013-07-31 | セイコーインスツル株式会社 | 半導体装置 |
JP6329027B2 (ja) * | 2014-08-04 | 2018-05-23 | ミネベアミツミ株式会社 | フレキシブルプリント基板 |
CN105826213B (zh) * | 2015-01-06 | 2018-12-21 | 中芯国际集成电路制造(上海)有限公司 | 晶圆键合方法以及晶圆键合结构 |
Family Cites Families (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4498121A (en) * | 1983-01-13 | 1985-02-05 | Olin Corporation | Copper alloys for suppressing growth of Cu-Al intermetallic compounds |
JPS63128648A (ja) * | 1986-11-18 | 1988-06-01 | Seiko Epson Corp | 半導体装置 |
US5658828A (en) * | 1989-11-30 | 1997-08-19 | Sgs-Thomson Microelectronics, Inc. | Method for forming an aluminum contact through an insulating layer |
JPH06236878A (ja) * | 1993-02-09 | 1994-08-23 | Kawasaki Steel Corp | 金属配線 |
US5455195A (en) * | 1994-05-06 | 1995-10-03 | Texas Instruments Incorporated | Method for obtaining metallurgical stability in integrated circuit conductive bonds |
JPH0817913A (ja) | 1994-06-24 | 1996-01-19 | Sony Corp | 埋め込み構造、埋め込み構造の形成方法、埋め込み構造を有する半導体装置、及び該半導体装置の製造方法 |
JP2725611B2 (ja) | 1994-10-19 | 1998-03-11 | 株式会社デンソー | 半導体装置 |
US20020033533A1 (en) | 1994-11-14 | 2002-03-21 | Marvin Liao | Interconnect structure for use in an integrated circuit |
EP0751566A3 (en) * | 1995-06-30 | 1997-02-26 | Ibm | Metal thin film barrier for electrical connections |
JPH09115866A (ja) * | 1995-10-17 | 1997-05-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
US5918149A (en) * | 1996-02-16 | 1999-06-29 | Advanced Micro Devices, Inc. | Deposition of a conductor in a via hole or trench |
KR100215846B1 (ko) | 1996-05-16 | 1999-08-16 | 구본준 | 반도체장치의 배선형성방법 |
US5783868A (en) * | 1996-09-20 | 1998-07-21 | Integrated Device Technology, Inc. | Extended bond pads with a plurality of perforations |
US6057237A (en) * | 1997-04-29 | 2000-05-02 | Applied Materials, Inc. | Tantalum-containing barrier layers for copper |
KR100470923B1 (ko) * | 1997-05-16 | 2005-05-10 | 매그나칩 반도체 유한회사 | 반도체장치의금속배선형성방법 |
US6069068A (en) * | 1997-05-30 | 2000-05-30 | International Business Machines Corporation | Sub-quarter-micron copper interconnections with improved electromigration resistance and reduced defect sensitivity |
JP3605291B2 (ja) | 1997-08-29 | 2004-12-22 | 株式会社日立製作所 | 半導体集積回路装置 |
JPH11111842A (ja) * | 1997-09-30 | 1999-04-23 | Sony Corp | 多層配線構造およびその製造方法 |
JPH11121615A (ja) | 1997-10-08 | 1999-04-30 | Sony Corp | 半導体装置及びその製造方法 |
KR19990040755A (ko) * | 1997-11-19 | 1999-06-05 | 김영환 | 반도체 소자의 금속 배선층 콘택 형성 방법 |
US6117769A (en) * | 1998-08-11 | 2000-09-12 | Advanced Micro Devices, Inc. | Pad structure for copper interconnection and its formation |
US6187680B1 (en) * | 1998-10-07 | 2001-02-13 | International Business Machines Corporation | Method/structure for creating aluminum wirebound pad on copper BEOL |
US6150272A (en) * | 1998-11-16 | 2000-11-21 | Taiwan Semiconductor Manufacturing Company | Method for making metal plug contacts and metal lines in an insulating layer by chemical/mechanical polishing that reduces polishing-induced damage |
TW445616B (en) * | 1998-12-04 | 2001-07-11 | Koninkl Philips Electronics Nv | An integrated circuit device |
US6346745B1 (en) * | 1998-12-04 | 2002-02-12 | Advanced Micro Devices, Inc. | Cu-A1 combined interconnect system |
US6124203A (en) * | 1998-12-07 | 2000-09-26 | Advanced Micro Devices, Inc. | Method for forming conformal barrier layers |
US6359328B1 (en) * | 1998-12-31 | 2002-03-19 | Intel Corporation | Methods for making interconnects and diffusion barriers in integrated circuits |
TW426980B (en) * | 1999-01-23 | 2001-03-21 | Lucent Technologies Inc | Wire bonding to copper |
US6320263B1 (en) * | 1999-02-18 | 2001-11-20 | Advanced Micro Devices, Inc. | Semiconductor metalization barrier and manufacturing method therefor |
JP4237325B2 (ja) * | 1999-03-11 | 2009-03-11 | 株式会社東芝 | 半導体素子およびその製造方法 |
US6133136A (en) * | 1999-05-19 | 2000-10-17 | International Business Machines Corporation | Robust interconnect structure |
JP2001015516A (ja) * | 1999-06-30 | 2001-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
US6312830B1 (en) * | 1999-09-02 | 2001-11-06 | Intel Corporation | Method and an apparatus for forming an under bump metallization structure |
US6350667B1 (en) * | 1999-11-01 | 2002-02-26 | Taiwan Semiconductor Manufacturing Company | Method of improving pad metal adhesion |
US6191023B1 (en) * | 1999-11-18 | 2001-02-20 | Taiwan Semiconductor Manufacturing Company | Method of improving copper pad adhesion |
US6362531B1 (en) * | 2000-05-04 | 2002-03-26 | International Business Machines Corporation | Recessed bond pad |
US6376353B1 (en) * | 2000-07-03 | 2002-04-23 | Chartered Semiconductor Manufacturing Ltd. | Aluminum and copper bimetallic bond pad scheme for copper damascene interconnects |
US6560862B1 (en) * | 2001-02-06 | 2003-05-13 | Taiwan Semiconductor Manufacturing Company | Modified pad for copper/low-k |
-
2000
- 2000-03-27 JP JP2000086383A patent/JP3651765B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-02 TW TW090104917A patent/TW476990B/zh not_active IP Right Cessation
- 2001-03-22 KR KR10-2001-0014822A patent/KR100426555B1/ko not_active IP Right Cessation
- 2001-03-22 CN CNB011118695A patent/CN1230901C/zh not_active Expired - Fee Related
- 2001-03-26 US US09/816,177 patent/US6909191B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
CN1377082A (zh) | 2002-10-30 |
US20010023988A1 (en) | 2001-09-27 |
TW476990B (en) | 2002-02-21 |
US6909191B2 (en) | 2005-06-21 |
CN1230901C (zh) | 2005-12-07 |
KR20010090729A (ko) | 2001-10-19 |
JP2001274162A (ja) | 2001-10-05 |
KR100426555B1 (ko) | 2004-04-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3651765B2 (ja) | 半導体装置 | |
KR100835382B1 (ko) | 향상된 신뢰성을 갖는 구리 금속화를 위한 본드 패드 구조 및 그것의 제조 방법 | |
US6747355B2 (en) | Semiconductor device and method for manufacturing the same | |
US20130056868A1 (en) | Routing under bond pad for the replacement of an interconnect layer | |
US7122902B2 (en) | Semiconductor device | |
KR20000076908A (ko) | 반도체 장치 및 그 제조 방법 | |
KR20030035909A (ko) | 반도체장치 및 그 제조방법 | |
US8102051B2 (en) | Semiconductor device having an electrode and method for manufacturing the same | |
JP2001217242A (ja) | 半導体装置およびその製造方法 | |
JP5214913B2 (ja) | 半導体装置 | |
JP5117112B2 (ja) | 半導体装置 | |
JP3659112B2 (ja) | 半導体装置およびその製造方法 | |
US8013442B2 (en) | Semiconductor device and manufacturing method thereof | |
US7498677B2 (en) | Semiconductor device | |
US9490207B2 (en) | Semiconductor device having a copper wire within an interlayer dielectric film | |
US20080237853A1 (en) | Semiconductor device and manufacturing method of the same | |
JP3062464B2 (ja) | 半導体装置 | |
JP3106493B2 (ja) | 半導体装置 | |
JP3647631B2 (ja) | 半導体装置及びその製造方法 | |
JPH1074838A (ja) | 多層配線半導体装置とその製造方法 | |
JP2515408B2 (ja) | バイポ−ラ型半導体装置 | |
JP3463961B2 (ja) | 半導体装置 | |
JPH10116901A (ja) | 半導体装置及びその製造方法 | |
JPH0831940A (ja) | 半導体装置およびその製造方法 | |
JP2008066451A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040421 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040618 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050215 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050217 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 3651765 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080304 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090304 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100304 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110304 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120304 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130304 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140304 Year of fee payment: 9 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |