JP2007266073A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、基板11上に形成される絶縁膜12と、この絶縁膜の表面に形成された溝内に、第1のバリアメタル層を介在して埋め込まれるCu配線M1A,M1Bと、上記絶縁膜、第1のバリアメタル層及びCu配線上に形成され、上記Cu配線上に対応する位置に開口17A,17Bを有する層間絶縁膜16と、上記層間絶縁膜の開口内において上記Cu配線と電気的に接続されるAl配線20と、少なくとも上記Cu配線とAl配線との間に介在され、CuとAlとの反応を防止するための第2のバリアメタル層18と、上記第2のバリアメタル層に対するAlの流動性を上げるための第3のバリアメタル層19とを含む積層膜とを備えている。
【選択図】 図4
Description
[第1の実施形態]
図1乃至図4はそれぞれ、本発明の第1の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造部を抽出してその製造方法を順次示す工程断面図である。
図5乃至図9はそれぞれ、本発明の第2の実施形態に係る半導体装置及びその製造方法について説明するためのもので、多層配線構造部を抽出してその製造方法を順次示す工程断面図である。
図10は、上記第1,第2の実施形態で説明した配線構造の適用例を示すもので、NAND型フラッシュメモリにおけるメモリセル部の断面図である。半導体基板31の主表面には素子分離絶縁膜32が形成されている。この素子分離絶縁膜32で区画された素子領域の基板31の主表面に、NANDストリング33−1,33−2が形成される。各NANDストリング33−1,33−2中には、例えば16個または32個のセルトランジスタCT,CT,…の電流通路が直列接続されている。各々のセルトランジスタCT,CT,…は、電荷蓄積層としての例えばフローティングゲートとコントロールゲートとが積層されたnチャネルMOSFET構造の複数のメモリセルを、それらのソース,ドレインを隣接するもの同士で共有する形で直列接続している。そして、その一端とビット線との間、及び他端とソース線との間にそれぞれ第1,第2のセレクトゲートSGを設けて、1つのNANDストリングを構成している。
上記第1,第2の実施形態では、各バリアメタル層13,18,19,22A,22Bが単層構造の場合を例にとって説明したが、積層構造であっても構わない。
上記第2の実施形態では、上記第2の層間絶縁膜16上、開口17A,17Bの側壁及び上記第2のバリアメタル層22A,22B上に第3のバリアメタル層18を成膜したが、この第3のバリアメタル層18は成膜せずに第4のバリアメタル層19を成膜し、Al−Cu膜20の成膜を行っても同様な効果を得ることができる。
上記第1,第2の実施形態では、開口17A,17B内へのAlの埋め込み時の成膜温度が400℃程度の場合を例にとって説明したが、成膜温度は325℃〜450℃の温度範囲に適用可能である。325℃はAlを流動させて埋め込むための下限温度であり、450℃はCu膜14の直上に成膜する層間絶縁膜16の成膜温度から設定した。Cu膜14の直上の絶縁膜はCuの酸化と拡散を防止するもので、後工程の温度を成膜温度以上に上げると変質したり、Cuと絶縁膜とのストレス差でCuが漏れ出したり、あるいは酸化されたりしてしまうため450℃が上限の温度となる。
各バリアメタル層18,19の膜厚が15nmの場合を例にとって説明したが、この積層膜には図11に示すように上記成膜温度に関係なく少なくとも10nmの厚さが必要である。図11では、Cu配線上の積層膜の最小膜厚と加速試験後の抵抗上昇率との関係を示している。この試験では、図4に示したような第1の金属配線層M1A,M1Bと第2の金属配線層M2A,M2Bとのコンタクト(ヴィアコンタクト)構造を複数形成し、電気的に直列接続したヴィアチェーン(Via Chain)をサンプルに用いている。サンプルには、積層膜の膜厚が異なる複数種類を用意し、これらのサンプルに対して加速試験を行ってヴィアチェーンの抵抗上昇率を調べた。
CuとAlとの反応を防止するためのバリアメタル層18としてTa膜を用いる場合を例にとって説明したが、Ti膜、Ti化合物膜、Ta化合物膜、W化合物膜、あるいはこれらの積層膜を用いても良い。
バリアメタル層19としてTi膜を用いる場合を例にとって説明したが、Ti化合物膜、Nb膜、Nb化合物膜、あるいはこれらの積層膜を用いても良い。
Claims (5)
- 基板上に形成される絶縁膜と、
前記絶縁膜の表面に形成された溝内に、第1のバリアメタル層を介在して埋め込まれるCu配線と、
前記絶縁膜、前記第1のバリアメタル層及び前記Cu配線上に形成され、前記Cu配線上に対応する位置に開口を有する層間絶縁膜と、
前記層間絶縁膜の前記開口内において前記Cu配線と電気的に接続されるAl配線と、
少なくとも前記Cu配線と前記Al配線との間に介在され、CuとAlとの反応を防止するための第2のバリアメタル層と、前記第2のバリアメタル層に対するAlの流動性を上げるための第3のバリアメタル層を含む積層膜と
を具備することを特徴とする半導体装置。 - 前記層間絶縁膜における前記開口の開口径は0.3μmより小さく、且つ前記層間絶縁膜の厚さAと開口径Bとの比(A/B)は1.0より大きいことを特徴とする請求項1に記載の半導体装置。
- 前記Cu配線上の前記積層膜の膜厚は、10nmより大きいことを特徴とする請求項1または2に記載の半導体装置。
- 基板上の絶縁膜に設けた溝内に、第1のバリアメタル層を介在してCu配線を形成する工程と、
前記絶縁膜上、前記第1のバリアメタル層及び前記Cu配線上にCuの酸化及び拡散防止膜を形成する工程と、
前記Cuの酸化及び拡散防止膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜及び前記Cuの酸化及び拡散防止膜における前記Cu配線上に対応する位置に、前記Cu配線を露呈する開口を形成する工程と、
前記開口内にCuとAlとの反応を防止するための第2のバリアメタル層を形成する工程と、
前記開口内の前記第2のバリアメタル層の表面に、前記第2のバリアメタル層に対するAlの流動性を上げるための第3のバリアメタル層を形成する工程と、
前記開口内に前記第3のバリアメタル層を介在して325℃から450℃の温度でAlを埋め込むように形成する工程と、
前記Al膜及び前記第3,第2のバリアメタル層をパターニングしてAl配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 基板上の絶縁膜に設けた溝内に、第1のバリアメタル層を介在してCu配線を形成する工程と、
前記Cu配線上にCuの酸化及び拡散を防止するための第2のバリアメタル層を形成する工程と、
前記第2のバリアメタル層上及び前記絶縁膜上に層間絶縁膜を形成する工程と、
前記第2のバリアメタル層及び前記層間絶縁膜における前記Cu配線上に対応する位置に、前記第2のバリアメタル層を露呈する開口を形成する工程と、
前記開口内にAlの流動性を上げるための第3のバリアメタル層を形成する工程と、
前記開口内に前記第3のバリアメタル層を介在して325℃から450℃の温度でAlを埋め込むように形成する工程と、
前記Al膜及び前記第3のバリアメタル層をパターニングしてAl配線を形成する工程と
を具備することを特徴とする半導体装置の製造方法。
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A521 | Written amendment |
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A02 | Decision of refusal |
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