JP4897201B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
ロジック領域と容量素子領域が混載された従来の半導体装置においては、その製造プロセスも多く、リードタイムの短縮が求められている。従来の半導体装置の製造プロセスでは、使用されるすべてのレチクルの構成が決定された後、製造が開始されていたため、工期が比較的長かった。一方、レチクルの構成が決定される前に半導体装置の製造を開始する場合、装置設計の変更に伴いレチクルが改版されるたびに、半導体装置を最初から作り直す必要が生じていた。このため、製造コストの増加の原因にもなっていた。
そこで、工期を短くする技術として、特許文献１に記載されたものが提案されている。特許文献１には、ゲートアレイ部とＩＰ部とを有する半導体集積回路が開示されている。特許文献１に記載された半導体装置において、各領域のトランジスタのソース、ドレイン拡散層、ゲート電極、および配線の一部がウエハーの下地工程によってすべての製品で予め共通に形成されている。このような構成とすることにより、サンプル製品の製造工期を短くすることができるとされている。
特開２００２−２８９８１７号公報
ところが、特許文献１の構成の場合、下地工程で形成される配線の高さがゲートアレイ部とＩＰ部とで異なっていた。このため、下地工程のプロセスが比較的煩雑であった。また、こうした構成の場合、ＩＰ部にメモリセル用の容量素子を作っておく必要があった。ここで、本発明者が検討したところ、下地工程においてＩＰ部にメモリセル用の容量素子を作っておく場合、容量素子の性能が低下する現象が考えられる。
本発明は上記事情に鑑みてなされたものであり、その目的は、製造の途中で設計変更が生じても容易に対応可能な構造の半導体装置およびその製造方法を提供することにある。
本発明者は、容量素子の性能の低下の原因について検討を行った。その結果、容量素子を構成する容量膜は、保存により劣化しやすいことが考えられた。そこで、本発明者は、容量部に容量素子を形成する以前の段階で製造を止めておきつつ、その後の改版への迅速な対応を可能とする技術について鋭意検討を行い、本発明に至った。
本発明の半導体装置は、例えば、半導体基板の素子形成面に、メモリ部を構成する第一のトランジスタと、ロジック部を構成する第二のトランジスタと、を形成する第一の工程と、前記半導体基板上に、前記第一のトランジスタおよび前記第二のトランジスタを覆う第一の絶縁膜を形成する第二の工程と、前記第一の絶縁膜を貫通し、前記第一のトランジスタの拡散層に接続される複数の第一の導電プラグと、前記第一の絶縁膜を貫通し、前記第二のトランジスタの拡散層に接続される複数の第二の導電プラグと、を形成する第三の工程と、前記第一のトランジスタの上部に、前記第一の導電プラグのいずれかに接続されるビット線と、前記第一の導電プラグのいずれかに接続される容量素子を形成するとともに、前記第二のトランジスタの上部に、少なくとも一つの導電プラグを介して前記第二の導電プラグのいずれかに接続される上部配線を形成する第四の工程と、前記第三の工程の後、前記素子形成面の上部に保護層を設け、前記保護層を設けた状態で、当該半導体基板を所定の期間保存する工程と、を含む方法で得ることができる。
上記方法では、第三の工程の後、素子形成面の上部に保護層を設けた状態で半導体基板を所定の期間保存する工程を含む。このため、半導体装置を所定の段階まで予め作製して保存しておき、レチクルのパターンが確定した段階で、製造を再開することが可能である。このとき、第一の導電プラグの一部をビット線および容量素子のいずれにも接続されない孤立プラグとすることができる。また、第二の導電プラグの一部を上部配線に接続されない孤立プラグとすることができる。また、容量コンタクトプラグまたは前記第三の導電プラグのいずれかを、それぞれ容量素子または上部配線に接続されない孤立プラグとすることができる。よって、レチクルの改版に好適に対応しつつ、短いリードタイムでの製造が可能である。また、容量素子の形成が半導体基板の保存後に行われるため、容量素子の劣化の抑制が可能である。
なお、本発明において、孤立プラグとは、容量素子およびビット線のいずれにも接続されていない第一の導電プラグ、容量素子に接続されていない容量コンタクトプラグ、ビット線に接続されていないビット線接続コンタクトプラグ（ビットコンタクトプラグ）、上部配線に接続されていない第二の導電プラグ、および上部配線に接続されていない第三の導電プラグのことをいう。また、本発明において、上部配線と第二の導電プラグとを接続する少なくとも一つの導電プラグは、第一の導電プラグおよび第二の導電プラグ以外の導電プラグを指し、たとえば、後述する第三の導電プラグが挙げられる。上部配線と第二の導電プラグとの間に介在する導電プラグの数は一つであっても二つ以上であってもよい。
また、本明細書において、ロジック部は種々の回路が設けられた構成を含む広い概念であり、たとえば、センスアンプ回路やアドレス選択回路等のメモリ部の周辺回路が設けられた領域も含む。本発明の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含む構成とすることができる。
本発明によれば、半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、前記メモリ部は、前記半導体基板上に設けられた第一のトランジスタと、前記第一のトランジスタを覆う第一の絶縁膜と、前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、前記第一の絶縁膜の上部に設けられた容量素子と、前記第一の絶縁膜の上部に設けられたビット線と、を有し、前記ロジック部は、前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、前記第二の導電プラグの上部に設けられた上部配線と、を有し、複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものを含み、複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものと、前記容量素子および前記ビット線のいずれにも接続されていない孤立プラグとを含み、前記メモリ部または前記ロジック部に複数の前記孤立プラグが設けられ、複数の前記孤立プラグが前記第一または前記第二の導電プラグを含むとともにそれぞれ絶縁膜中の異なる位置で終端していることを特徴とする半導体装置が提供される。
また、本発明において、前記第三の工程と第四の工程との間に、半導体基板を保存する前記工程を実施し、前記第四の工程において、複数の前記第一の導電プラグの一部を、前記ビット線および前記容量素子のいずれにも接続されない孤立プラグとして残すことができる。
本発明においては、複数の第一の導電プラグが、容量素子およびビット線のいずれにも接続されていない孤立プラグを含む。このため、メモリ部の設計変更に応じて容量素子の配置を自由に設計可能な程度に、第一の導電プラグが配置された構成となっている。このため、半導体基板上に第一のプラグを予め作製し、上部の構成が決定するまで保存しておき、構成が決定した後、複数の第一の導電プラグのうち、必要なプラグを容量素子に接続することが可能に構成されている。よって、リードタイムの短縮が可能な構成となっている。
また、本発明の半導体装置は、第一の導電プラグおよび第二の導電プラグが、ともに、第一の絶縁膜の上面で終端する構成、すなわちこれらが素子形成面において同一水準に位置し、素子形成面から同じ高さを有する構成となっている。このため、これらを同一工程で作製可能な構成となっている。よって、製造容易性に優れた構成となっている。
本発明の半導体装置において、前記複数の第二の導電プラグは、前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含んでもよい。こうすることにより、リードタイムを確実に短縮しつつ、さらに上層の設計の自由度の高い構成することができる。
また、本発明によれば、半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、前記メモリ部は、前記半導体基板上に設けられた第一のトランジスタと、前記第一のトランジスタを覆う第一の絶縁膜と、前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、前記第一の絶縁膜の上部に設けられた容量素子と、前記第一の絶縁膜の上部に設けられたビット線と、を有し、前記ロジック部は、前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、前記第二の導電プラグの上部に設けられた上部配線と、を有し、複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものとを含み、複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含み、前記メモリ部または前記ロジック部に複数の前記孤立プラグが設けられ、複数の前記孤立プラグが前記第一または前記第二の導電プラグを含むとともにそれぞれ絶縁膜中の異なる位置で終端していることを特徴とする半導体装置が提供される。
また、本発明において、前記第三の工程と第四の工程との間に、前記半導体基板を保存する前記工程を実施し、前記第四の工程において、複数の前記第二の導電プラグの一部を、前記上部配線に接続されない孤立プラグとして残すことができる。
本発明においては、複数の第二の導電プラグが上部配線に接続されていない孤立プラグを含む。このため、ロジック部の設計変更に応じて上部配線の配置を自由に設計可能な程度に、第二の導電プラグが配置された構成となっている。このため、半導体基板上に第二のプラグを予め作製し、上部の構成が決定するまで保存しておき、構成が決定した後、複数の第二の導電プラグのうち、必要な部分を容量素子に接続することが可能に構成されている。よって、リードタイムの短縮が可能な構成となっている。
本発明の半導体装置において、前記メモリ部は、前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、前記第一の導電プラグに接続される複数のビットコンタクトプラグと、を有し、前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、複数の前記第一の導電プラグは、前記容量コンタクトプラグを介して前記容量素子に接続されているものと、前記ビットコンタクトプラグを介して前記ビット線に接続されているものと、前記容量コンタクトプラグおよび前記ビットコンタクトプラグのいずれにも接続されていない孤立プラグとを含んでもよい。
複数の第一の導電プラグが、容量コンタクトプラグまたはビットコンタクトプラグのいずれにも接続されていない孤立プラグを含むため、メモリ部における容量コンタクトプラグおよびビットコンタクトプラグの配置の自由度が充分に確保される程度の第一の導電プラグが第一の絶縁膜中に設けられた構成となっている。このため、第一の絶縁膜の作製後、容量素子またはビット線の設計が確定するまで半導体基板を保存しておくことが可能な構成となっている。また、容量素子またはビット線の設計が異なる複数の半導体装置に共通に適用可能に第一の導電プラグが配置されている。このため、容量素子またはビット線の設計変更への迅速な対応が可能な構成となっている。
また、容量コンタクトプラグおよび第三の導電プラグが、ともに、第二の絶縁膜の上面で終端する構成、すなわちこれらが素子形成面において同一水準に位置し、素子形成面から同じ高さを有する構成となっている。このため、これらを同一工程で作製可能な構成となっている。よって、製造容易性に優れた構成となっている。また、第一の導電プラグと第二の導電プラグ、および容量コンタクトプラグと第三の導電プラグ、をそれぞれ同一工程で作製可能であるため、保存前の製造途中の半導体装置が、製造容易性に優れた構成となっている。
本発明の半導体装置において、前記メモリ部は、前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、前記第一の導電プラグに接続される複数のビットコンタクトプラグと、を有し、前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、複数の前記容量コンタクトプラグは、前記容量素子に接続されているものと、前記容量素子に接続されていない孤立プラグとを含んでもよい。
また、本発明において、前記第四の工程において、複数の前記容量コンタクトプラグの一部を、前記容量素子に接続されない孤立プラグとして残すことができる。
複数の容量コンタクトプラグが容量素子に接続されていない孤立プラグを含む構成とすることにより、容量素子の設計変更に充分対応可能な程度の容量コンタクトプラグが予め第二の絶縁膜中に設けられた構成となっている。
本発明の半導体装置において、前記メモリ部は、前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、前記第一の導電プラグに接続される複数のビットコンタクトプラグと、を有し、前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、複数の前記第二の導電プラグは、前記第三の導電プラグを介して前記上部配線に接続されているものと、前記第三の導電プラグに接続されていない孤立プラグとを含んでもよい。
複数の第二の導電プラグが、第三の導電プラグに接続されていない孤立プラグを含むため、ロジック部における上部配線の自由度が充分に確保される程度の第二の導電プラグが第一の絶縁膜中に設けられた構成となっている。このため、第一の絶縁膜の作製後、上部配線の設計が確定するまで半導体基板を保存しておくことが可能な構成となっている。また、上部配線の設計が異なる複数の半導体装置に共通に適用可能に第二の導電プラグが配置されている。このため、上部配線の設計変更への迅速な対応が可能な構成となっている。
本発明の半導体装置において、前記メモリ部は、前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、前記第一の導電プラグに接続される複数のビットコンタクトプラグと、を有し、前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、複数の前記第三の導電プラグは、前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含んでもよい。
また、本発明において、前記第四の工程において、複数の前記第三の導電プラグの一部を、前記上部配線と接続されない孤立プラグとして残すことができる。
複数の第三の導電プラグが上部配線に接続されていない孤立プラグを含む構成とすることにより、容量素子の設計変更に充分対応可能な程度の第三の導電プラグが予め第二の絶縁膜中に設けられた構成となっている。
本発明の半導体装置において、前記メモリ部は、前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、前記第一の導電プラグに接続される複数のビットコンタクトプラグと、を有し、前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものと、前記ビット線に接続されていない孤立プラグとを含んでもよい。
また、本発明において、前記第四の工程において、複数の前記ビットコンタクトプラグの一部を、前記ビット線と接続されていない孤立プラグとして残すことができる。
複数のビットコンタクトプラグがビット線に接続されていない孤立プラグを含む構成とすることにより、ビット線の設計変更に充分対応可能な程度のビットコンタクトプラグが予め第二の絶縁膜中に設けられた構成となっている。
本発明において、前記第四の工程は、前記第一の絶縁膜上に、第二の絶縁膜を形成する工程と、前記第二の絶縁膜中に設けられ、前記第一の導電プラグと前記ビット線とに接続される複数のビットコンタクトプラグを形成するとともに、前記第二の絶縁膜を貫通し前記第一の導電プラグと前記容量素子とに接続される複数の容量コンタクトプラグと、前記第二の絶縁膜を貫通し前記第二の導電プラグと前記上部配線とに接続される複数の第三の導電プラグとを同時に形成する工程と、を含み、前記第四の工程において、前記容量素子を形成する前に、前記半導体基板を保存する前記工程を実施することができる。こうすることにより、容量素子の特性の低下を抑制しつつ、リードタイムを短縮することができる。
本発明の半導体装置において、前記ビットコンタクトプラグおよび前記ビット線が前記第二の絶縁膜中に埋設された構成とすることができる。こうすることにより、ビット線の製造安定性を向上させることができる。
本発明の半導体装置において、前記容量素子が前記ビット線の上部に設けられた構成とすることができる。また、本発明の半導体装置の製造方法において、前記第四の工程において、前記ビット線の上部に前記容量素子を形成することができる。こうすることにより、容量素子の製造安定性に優れた構成とすることができる。また、容量素子の配置の自由度に優れた構成とすることができる。
本発明の半導体装置において、前記メモリ部がＤＲＡＭセルを含んで構成されてもよい。こうすることにより、メモリ部の設計の自由度をより一層向上させることができる。
以上説明したように、本発明によれば、メモリ部に容量素子およびビット線のいずれにも接続されていない孤立プラグを設けるか、またはロジック部に上部配線に接続されていない孤立プラグを設けることにより、製造の途中で設計変更が生じても容易に対応可能な構造の半導体装置が実現される。
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第一の実施形態）
図１は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図１に示した半導体装置は、シリコン基板１０１の素子形成面に、メモリ部１０２とロジック部１０４とが混載されている。ロジック部１０４の一部に孤立部１０６が形成されており、孤立部１０６は孤立プラグ１０８を有する。孤立部１０６および孤立プラグ１０８の構成については後述する。
半導体装置１００において、シリコン基板１０１上に、第一の絶縁膜１１５、第二の絶縁膜１２１、ビット線層１２５、第三の絶縁膜１２８、第四の絶縁膜１２９、第五の絶縁膜１３７および第一配線層１４１がこの順に積層されている。なお、図１では、半導体装置１００の第一配線層１４１までの構成を示したが、第一配線層１４１の上部に、金属膜の設けられた層がさらに積層されていてもよい。
メモリ部１０２において、シリコン基板１０１上に複数（図１では二つ）のメモリ用トランジスタ１１１が設けられている。メモリ用トランジスタ１１１は、拡散層１０５、ゲート酸化膜１０７、およびゲート電極１０９を有し、シリコン基板１０１中に埋設された素子分離領域１０３が拡散層１０５の外周に設けられている。
メモリ用トランジスタ１１１は、第一の絶縁膜１１５によって被覆されている。第一の絶縁膜１１５中に、複数のメモリ用トランジスタ接続プラグ１１７が設けられている。複数のメモリ用トランジスタ接続プラグ１１７は、メモリ用トランジスタ１１１の拡散層１０５に接続するとともに、第一の絶縁膜１１５の上面で終端している。
第二の絶縁膜１２１中に、複数のビットコンタクトプラグ１２３が埋設されている。ビットコンタクトプラグ１２３は、第一の絶縁膜１１５の上部に設けられ、メモリ用トランジスタ接続プラグ１１７に接続している。
第二の絶縁膜１２１の上部のビット線層１２５中に、ビットコンタクトプラグ１２３に接続するビット線１２７が埋設されている。なお、図１では、すべてのビットコンタクトプラグ１２３がビット線１２７に接続しているが、後述するように、複数のビットコンタクトプラグ１２３の少なくとも一つ以上がビット線１２７に接続してればよい。
第二の絶縁膜１２１、ビット線層１２５、および第三の絶縁膜１２８を貫通して複数の容量コンタクトプラグ１４５が設けられている。容量コンタクトプラグ１４５は、メモリ用トランジスタ接続プラグ１１７に接続している。また、容量コンタクトプラグ１４５は、第三の絶縁膜１２８の上面で終端している。
なお、図１に示した半導体装置１００では、図示したメモリ用トランジスタ接続プラグ１１７のすべてがビットコンタクトプラグ１２３または容量コンタクトプラグ１４５のいずれかに接続しているが、後述するように、半導体装置１００は、ビットコンタクトプラグ１２３および容量コンタクトプラグ１４５のいずれにも接続しないメモリ用トランジスタ接続プラグ１１７を有していてもよい。
第四の絶縁膜１２９中に容量コンタクトプラグ１４５に接続する貫通孔が設けられている。貫通孔の側面および容量コンタクトプラグ１４５の底面は、下部電極１３１によって被覆されている。下部電極１３１の底面は、容量コンタクトプラグ１４５に接している。また、下部電極１３１の上部に接して容量膜１３３が設けられている。また、容量膜１３３の上部に接して貫通孔を埋め込むように上部電極１３５が設けられている。
容量素子１３０は、下部電極１３１、容量膜１３３および上部電極１３５からなる。半導体装置１００では、複数の容量素子１３０が上部電極１３５を共有する構成となっている。上部電極１３５の上面は、第五の絶縁膜１３７によって被覆されている。
また、ロジック部１０４において、シリコン基板１０１上に複数（図１では二つ）のロジック用トランジスタ１１３が設けられている。ロジック用トランジスタ１１３は、拡散層１０５、ゲート酸化膜１０７、およびゲート電極１０９を有し、シリコン基板１０１中に埋設された素子分離領域１０３が拡散層１０５の外周に設けられている。
ロジック用トランジスタ１１３は、第一の絶縁膜１１５によって被覆されている。第一の絶縁膜１１５中に、複数のロジック用トランジスタ接続プラグ１１９が設けられている。ロジック用トランジスタ接続プラグ１１９は、ロジック用トランジスタ１１３の拡散層１０５に接続するとともに、メモリ用トランジスタ接続プラグ１１７と同様、第一の絶縁膜１１５の上面で終端している。
第二の絶縁膜１２１、ビット線層１２５、および第三の絶縁膜１２８を貫通して複数の第一の配線接続プラグ１４７が設けられている。第一の配線接続プラグ１４７は、容量コンタクトプラグ１４５と同様に第三の絶縁膜１２８の上面で終端している。また、複数の第一の配線接続プラグ１４７のいくつかのものは、ロジック用トランジスタ１１３と第一配線１４３とを接続している。図１では、すべてのロジック用トランジスタ接続プラグ１１９が第一の配線接続プラグ１４７に接続しているが、複数のロジック用トランジスタ接続プラグ１１９のうち、少なくとも一つ以上が第一の配線接続プラグ１４７に接続していればよい。
第四の絶縁膜１２９、容量膜１３３、および第五の絶縁膜１３７を貫通して、複数の第二の配線接続プラグ１３９が設けられている。第二の配線接続プラグ１３９は、第一の配線接続プラグ１４７に接続しており、第五の絶縁膜１３７の上面で終端している。
そして、第五の絶縁膜１３７の上部の第一配線層１４１中に、第一配線１４３が設けられている。第一配線１４３の一部は、第二の配線接続プラグ１３９、第一の配線接続プラグ１４７、およびロジック用トランジスタ接続プラグ１１９を介してロジック用トランジスタ１１３に接続している。第一配線１４３は、容量素子１３０よりも上部に設けられている。
ロジック部１０４において、複数のロジック用トランジスタ接続プラグ１１９は、第一配線１４３に接続しているものと接続していない孤立プラグ１０８を含む。また、第一の配線接続プラグ１４７および第二の配線接続プラグ１３９のうちのいくつか（図１では一つずつ）も第一配線１４３に接続していない孤立プラグ１０８となっている。
ここで、本実施形態および以下の実施形態において、孤立プラグ１０８は、
（ｉ）第一配線１４３に接続していないロジック用トランジスタ接続プラグ１１９、第一の配線接続プラグ１４７、および第二の配線接続プラグ１３９（図１、図２、図３および図９参照）；
（ｉｉ）容量素子１３０およびビット線１２７のいずれにも接続していないメモリ用トランジスタ接続プラグ１１７（図２、図３、および図９参照）；
（ｉｉｉ）容量素子１３０に接続していない容量コンタクトプラグ１４５（図２参照）；ならびに
（ｉｖ）ビット線１２７に接続していないビットコンタクトプラグ１２３（図９参照）；
を指す。孤立プラグ１０８は、容量素子１３０、ビット線１２７、および第一配線１４３のいずれにも接続しておらず、また、他の配線にも接続しておらず、回路を構成しないプラグである。また、孤立部１０６は、孤立プラグ１０８およびその上下の領域を指す。
図１に示した半導体装置１００は、ロジック部１０４中に（ｉ）が存在している構成である。具体的には、複数のロジック用トランジスタ接続プラグ１１９が、第一の配線接続プラグ１４７および第二の配線接続プラグ１３９を介して第一配線１４３に接続するものと、第一配線１４３に接続していない孤立プラグ１０８とを含む。また、複数の第一の配線接続プラグ１４７が、第二の配線接続プラグ１３９を介して第一配線１４３に接続しているものと接続していないものとを含む。さらに、複数の第二の配線接続プラグ１３９が、第一配線１４３に接続しているものとしていないものとを含む。
このように、半導体装置１００のロジック部１０４においては、第二の配線接続プラグ１３９に接続していないロジック用トランジスタ接続プラグ１１９、第二の配線接続プラグ１３９に接続していない第一の配線接続プラグ１４７、第一配線１４３に接続していないロジック用トランジスタ接続プラグ１１９、第一配線１４３に接続していない第一の配線接続プラグ１４７、および第一配線１４３に接続していない第二の配線接続プラグ１３９が孤立プラグ１０８となっている。なお、半導体装置１００には、第二の配線接続プラグ１３９に接続していない第一配線１４３もさらに設けられている。
また、半導体装置１００では、孤立部１０６において、第二の配線接続プラグ１３９および第一配線１４３の欠損が生じている。欠損の存在は、半導体装置１００の製造を開始した後、第二の配線接続プラグ１３９の層および第一配線１４３の層に設計変更が生じていることを示している。
次に、図１に示した半導体装置１００の製造方法を説明する。図４（ａ）〜図４（ｃ）、図５（ａ）〜図５（ｂ）、図６（ａ）〜図６（ｄ）、図７（ａ）〜図７（ｃ）、および図８は、半導体装置１００の製造工程を示す断面図である。
まず、シリコン基板１０１上に、メモリ用トランジスタ１１１およびロジック用トランジスタ１１３を形成する（図４（ａ））。そして、シリコン基板１０１の上面全面に、メモリ用トランジスタ１１１およびロジック用トランジスタ１１３を覆うエッチングストッパ膜（不図示）および第一の絶縁膜１１５をこの順に積層する。このとき、エッチングストッパ膜として、たとえばＳｉＮ膜をプラズマＣＶＤ法により成膜する。また、第一の絶縁膜１１５として、たとえばＳｉＯ2膜をプラズマＣＶＤ法により成膜する。または、第一の絶縁膜１１５として、低誘電率層間絶縁膜であるＬ−Ｏｘ（商標）膜を塗布法により成膜、もしくはＳｉＯＣ膜をプラズマＣＶＤ法により成膜し、低誘電率層間絶縁膜の上面にＳｉＯ2膜を成膜して、積層膜を形成してもよい。
次に、第一の絶縁膜１１５をドライエッチングして、メモリ部１０２およびロジック部１０４のメモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９を設ける位置をそれぞれ同時に選択的に除去する。そして、ドライエッチングによりエッチングストッパ膜（不図示）のエッチバックを行い、拡散層１０５との導通面を開口し、接続孔を形成する。
そして、バリアメタル膜としてＴｉＮ膜（不図示）をスパッタリング法により成膜し、つづいて、バリアメタル膜の上にＷ膜（不図示）を金属有機ＣＶＤ法により成膜し、接続孔を埋め込む。そして第一の絶縁膜１１５上のバリアメタル膜およびＷ膜をＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）により除去し、メモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９が形成される（図４（ｂ））。
次に、第一の絶縁膜１１５上に第二の絶縁膜１２１を成膜し、メモリ部１０２の第二の絶縁膜１２１に同様にしてメモリ用トランジスタ接続プラグ１１７に接続するビットコンタクトプラグ１２３を設ける（図４（ｃ））。つづいて、第二の絶縁膜１２１上にビット線層１２５を成膜し、メモリ部１０２のビット線層１２５に、ビットコンタクトプラグ１２３に接続するビット線１２７を設ける（図５（ａ））。そして、ビット線層１２５上に第三の絶縁膜１２８を成膜する。
次に、メモリ部１０２の容量コンタクトプラグ１４５を形成する領域およびロジック部１０４の第一の配線接続プラグ１４７を形成する領域に、第三の絶縁膜１２８、ビット線層１２５、および第二の絶縁膜１２１を貫通する接続孔を形成し、同様にして容量コンタクトプラグ１４５および第一の配線接続プラグ１４７を形成する（図５（ｂ））。そして、第三の絶縁膜１２８の上部に、第四の絶縁膜１２９を成膜する。
第三の絶縁膜１２８の上部に、第四の絶縁膜１２９を成膜する工程以前の所定の工程まで半導体装置１００の製造を行った段階で、製造途中の半導体装置１００を所定の期間保存しておく。たとえば、第一の絶縁膜１１５中にメモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９を形成した後、所定の段階で製造途中の半導体装置１００を保存しておく。図６（ａ）〜図６（ｄ）は、半導体装置１００の保存方法を説明する断面図である。
図６（ａ）〜図６（ｄ）は、それぞれ、図４（ｂ）に示した工程の後第二の絶縁膜１２１を形成した段階、図４（ｃ）に示した工程の後ビット線層１２５を形成した段階、図５（ａ）に示した工程の後第三の絶縁膜１２８を形成した段階、図５（ｂ）に示した工程の後第四の絶縁膜１２９を形成した段階で、製造途中の半導体装置１００を保存する方法を示している。図６（ａ）〜図６（ｄ）に示したように、所定の段階まで作製が進んだら、シリコン基板１０１の素子形成面の側の上面全面に保護フィルム１４９を貼付する。半導体装置１００は、保護フィルム１４９を貼付した状態で保存される。こうすることにより、上層の配線や接続プラグの設計が決定し、これらを作製するためのレジストの形状が決定するまでの間、素子形成領域を確実に保護することができる。
保護フィルム１４９は基材とその一方の面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。さらに具体的には、たとえばポリエチレンテレフタレート等とすることができる。
また、粘着層を構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。また、粘着層の材料は、たとえば、紫外線等の照射により発泡して剥離する光剥離性の材料とすることができる。また、加熱により剥離する熱剥離性の材料としてもよい。
上層の設計が決定した段階で、半導体装置１００の作製を再開する。このとき、たとえば、保護フィルム１４９の粘着層の材料が光剥離性材料である場合、粘着層の材料が発泡する波長の光を半導体装置１００に照射して、保護フィルム１４９を除去する。
図６（ａ）〜図６（ｃ）の状態で製造を休止していた場合には、前述の手順により、図５（ｂ）に示した第一の配線接続プラグ１４７の形成までを行い、さらに第四の絶縁膜１２９の形成を行った後、以降の工程に進む。また、図６（ｄ）の状態で製造を休止していた場合には、保護フィルム１４９を剥離して、以下の工程に進む。
そして、メモリ部１０２の容量素子１３０を形成する領域を選択的にエッチングして、容量コンタクトプラグ１４５の上面に接続する容量素子用接続孔１５１を形成する。容量素子用接続孔１５１の内面を含む第四の絶縁膜１２９の上面全面にバリアメタル膜（不図示）および下部電極１３１となる金属膜、たとえばＣｕ膜を成膜する。そして、第四の絶縁膜１２９上に、容量素子用接続孔１５１の上部を被覆し、容量素子接続孔の上部以外の領域を開口部とするレジストパターンを形成し、容量素子１３０となる領域以外の領域に形成された金属膜をドライエッチング等により除去する。こうして、第四の絶縁膜１２９に設けられた容量素子用接続孔１５１の側壁および容量コンタクトプラグ１４５の上面を被覆し、容量素子用接続孔１５１の一部を埋める下部電極１３１が形成される（図７（ａ））。
つづいて、第四の絶縁膜１２９の上面全面に、容量膜１３３を成膜する（図７（ｂ））。容量膜１３３は、下部電極１３１の露出面を覆い、容量素子用接続孔１５１の一部を埋めるように形成する。容量膜１３３の材料として、たとえば、ＳｉＮが用いられる。また、ＨｆＯ2、ＺｒＯ2等の高誘電率膜（ｈｉｇｈ−ｋ膜）の材料を用いてもよい。容量膜１３３は、たとえばＣＶＤ法やＡＬＤ（原子層堆積）法等により成膜される。また、容量膜１３３の膜厚は、容量素子１３０の容量に応じて適宜設定することができるが、たとえば１ｎｍ以上１００ｎｍ以下とすることができる。
次に、メモリ用トランジスタ接続プラグ１１７等の作製と同様にして、容量素子用接続孔１５１中にバリアメタル膜およびＣｕ膜等の金属膜をこの順に積層し、容量素子用接続孔１５１に金属膜を埋設する。そして、上部電極１３５およびその下部に設けられた容量膜１３３のうち、不要な領域をエッチング等により除去する（図７（ｃ））。こうして、上部電極１３５が得られる。上部電極１３５は、容量素子用接続孔１５１を埋設するとともに、複数の容量素子１３０について連続一体に形成されている。以上の工程により、容量素子１３０が得られる。
そして、容量膜１３３の上部に上部電極１３５を覆う第五の絶縁膜１３７を形成する。そして、ロジック部１０４の第二の配線接続プラグ１３９を形成する領域に、第五の絶縁膜１３７および第四の絶縁膜１２９を貫通し、第一の配線接続プラグ１４７の上面に接続する貫通孔を形成する。そして、他のプラグの作製と同様にして、第二の配線接続プラグ１３９を形成する（図８）。
さらに、第五の絶縁膜１３７上に第一配線層１４１を成膜し、プラグの形成と同様にして第一配線層１４１の内部に第二の配線接続プラグ１３９に接続する第一配線１４３を形成する。こうして、図１に示した半導体装置１００が得られる。
次に、図１に示した半導体装置１００の効果を説明する。
図１に示した半導体装置１００の製造においては、第四の絶縁膜１２９を形成する工程またはそれ以前の工程で、半導体装置１１０の製造を休止しておくことができる。そして、メモリ部１０２およびロジック部１０４に形成される第二の配線接続プラグ１３９、容量素子１３０、および第一配線１４３の配置や形状が決定された段階で、製造を再開することができる。
このとき、メモリ部１０２には、ビット線１２７や容量素子１３０等の構成や配置などの設計が決定した際にその設計の構成を実現できるのに充分な程度の数のメモリ用トランジスタ接続プラグ１１７が設けられている。また、ロジック部１０４には、第一配線１４３の構成や配置などが決定した時点でその設計の構成を実現できるのに充分な程度の数のロジック用トランジスタ接続プラグ１１９が設けられている。
また、メモリ用トランジスタ接続プラグ１１７には、こうした多様な構成に対応可能な程度の数の容量コンタクトプラグ１４５およびビットコンタクトプラグ１２３が接続されている。また、ロジック用トランジスタ接続プラグ１１９には、こうした多様な構成に対応可能な程度の数の第一の配線接続プラグ１４７および第二の配線接続プラグ１３９が接続されている。
このため、メモリ用トランジスタ接続プラグ１１７、容量コンタクトプラグ１４５、ロジック用トランジスタ接続プラグ１１９、第一の配線接続プラグ１４７、および第二の配線接続プラグ１３９は、それぞれ、すべてのプラグを用いる必要がなく、上層の設計に応じて上層との接続の有無を取捨選択し、いくつかを孤立プラグ１０８として残すことができる。図１に示した構成では、ロジック用トランジスタ接続プラグ１１９、第一の配線接続プラグ１４７、および第二の配線接続プラグ１３９を孤立プラグとして残している。
また、図６（ａ）〜図６（ｄ）に示した製造途中の半導体装置の構成は、下層が予め製造可能な共通構造となっている。この共通構造は、上述のように、上層構造の設計の自由度が充分に確保された構成となっている。たとえば、第一配線層１４１の設計が変更した段階で、所定の位置に第二の配線接続プラグ１３９を形成し、ロジック用トランジスタ接続プラグ１１９のうちのいくつかを孤立プラグ１０８として残すことができる。このため、下層を予め製造可能な共通構造としてリードタイムの短縮を図りつつ、第一配線１４３の構成に対応して設計を柔軟に変更可能な構成となっている。この効果は、容量コンタクトプラグ１４５および第一の配線接続プラグ１４７を作製した後、半導体装置を保存しておく場合（図６（ｄ））に顕著に発揮される。
また、本実施形態に係る半導体装置１００は、容量素子１３０の作製前の段階で半導体装置を保存するため、容量膜１３３の劣化による容量素子１３０の特性の低下を抑制することができる。このため、メモリ特性およびロジック回路の特性に優れた構成となっている。
また、メモリ部１０２に設けられたメモリ用トランジスタ接続プラグ１１７およびロジック部１０４に設けられたロジック用トランジスタ接続プラグ１１９は、ともに第一の絶縁膜１１５に埋設され、同じ高さを有している。このため、これらのプラグは同一工程で作製可能（図４（ｂ））であり、製造プロセスが簡素化された構成となっている。この効果は、メモリ用トランジスタ接続プラグ１１７とロジック用トランジスタ接続プラグ１１９の形状を略同一とした場合に顕著に発揮される。
また、メモリ部１０２に設けられた容量コンタクトプラグ１４５およびロジック部１０４に設けられた第一の配線接続プラグ１４７は、ともに、第三の絶縁膜１２８、ビット線層１２５、および第二の絶縁膜１２１に埋設され、同じ高さを有している。このため、これらのプラグも同一工程で作製可能（図５（ｂ））であり、製造プロセスが簡素化された構成となっている。この効果は、容量コンタクトプラグ１４５と第一の配線接続プラグ１４７の形状を略同一とした場合に顕著に発揮される。
なお、図１に示した半導体装置１００においては、ビットコンタクトプラグ１２３とビット線１２７とが別個に独立した部材からなる構成としたが、これらが連続一体に形成されていてもよい。こうした構成の例を、図１０（ａ）および図１０（ｂ）を用いて説明する。
図１０（ａ）は、図１に示した半導体装置１００の構成に対応する構成を示している。容量素子１３０がビット線１２７の上層に設けられている。なお、図１０（ａ）および図１０（ｂ）では、容量コンタクトプラグ１４５がロジック部１０４の側に配置されている図１に示した半導体装置１００とは異なり、ビットコンタクトプラグ１２３がロジック部１０４の側に配置されているが、これらはどちらの構成とすることもできる。
また、図１０（ｂ）は、図１０（ａ）に示した配置において、ビットコンタクトプラグ１２３とビット線１２７とが連続一体に形成された場合を示す図である。本明細書において、「連続一体」とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。図１０（ｂ）に示した構成は、ビット線１２７を形成する際に、ビットコンタクトプラグ１２３形成用の貫通孔の内部にもビット線１２７の材料が流れ込み、ビットコンタクトプラグ１２３とビット線１２７とが同時に形成される。この構成では、ビットコンタクトプラグ１２３を独立したコンタクトプラグとして形成する工程を設けることなく、ビット線１２７とメモリ用トランジスタ接続プラグ１１７を接続することが可能であり、簡素な構成で確実にビット線１２７への接続を確保することができる。
以下の実施形態に係る半導体装置においては、第一の実施形態に記載の半導体装置１００と異なる部分を中心に説明する。
（第二の実施形態）
図２は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図２の半導体装置１１０の基本構成は図１に示した半導体装置１００と同様であるが、メモリ部１０２およびロジック部１０４に孤立プラグ１０８が形成されている点が異なる。
半導体装置１１０は、メモリ部１０２中に前述した（ｉｉ）および（ｉｉｉ）の孤立プラグ１０８が存在し、ロジック部１０４中に前述した（ｉ）の孤立プラグ１０８が存在している構成である。具体的には、メモリ部１０２において、複数のメモリ用トランジスタ接続プラグ１１７が、ビットコンタクトプラグ１２３を介してビット線１２７に接続するものと、容量コンタクトプラグ１４５を介して容量素子１３０に接続するものと、ビット線１２７および容量素子１３０のいずれにも接続しない孤立プラグ１０８とを含む構成である。この構成において、容量素子１３０のいくつか（図２では一つ）が欠損しており、複数の容量コンタクトプラグ１４５が、容量素子１３０に接続するものと接続していないものとを含む。容量素子１３０に接続していない容量コンタクトプラグ１４５および当該容量コンタクトプラグ１４５に接続したメモリ用トランジスタ接続プラグ１１７が孤立プラグ１０８となっている。
また、ロジック部１０４において、第二の配線接続プラグ１３９のいくつか（図２では二つ）が欠損しており、第一配線１４３に接続していない第一の配線接続プラグ１４７および当該第一配線１４３に接続していない第一の配線接続プラグ１４７に接続しているロジック用トランジスタ接続プラグ１１９が孤立プラグ１０８となっている。
また、容量素子１３０および第二の配線接続プラグ１３９の欠損の存在は、半導体装置１１０の作製を開始した後で、第四の絶縁膜１２９中の素子や配線設計に変更が生じていることを示している。
本実施形態に係る半導体装置１１０は、第一の実施形態に記載の半導体装置１００（図１）に加えて、以下の効果を奏する。
図２に示した半導体装置１１０の製造においては、メモリ部１０２にも孤立部１０６が設けられている。このため、メモリ部１０２における容量素子１３０またはビット線１２７の設計変更に柔軟に対応可能な構成となっている。容量コンタクトプラグ１４５および第一の配線接続プラグ１４７を作製した後、第四の絶縁膜１２９を形成する工程が終了した段階またはそれ以前の段階で、半導体装置１１０の製造を休止しておくことができるため、メモリ部１０２およびロジック部１０４に形成される第二の配線接続プラグ１３９、容量素子１３０、および第一配線１４３の配置や形状が決定された段階で、製造を再開することができる。
本実施形態では、メモリ用トランジスタ接続プラグ１１７、容量コンタクトプラグ１４５、ロジック用トランジスタ接続プラグ１１９、および第一の配線接続プラグ１４７は、それぞれ、すべてのプラグを用いる必要がなく、上層の設計に応じて上層との接続の有無を取捨選択し、いくつかを孤立プラグ１０８として残している。
また、本実施形態においても、容量素子１３０の作製前の段階で半導体装置を保存するため、容量膜１３３の劣化による容量素子１３０の特性の低下を抑制することができる。このため、メモリ部１０２とロジック部１０４が混載された半導体装置１１０は、メモリ特性およびロジック回路の特性に優れている。
また、半導体装置１１０では、容量素子１３０の数または容量素子１３０と拡散層１０５との接続状態が決定した段階で製造を再開可能であるため、下層を予め製造可能な共通構造としてリードタイムの短縮を図りつつ、求められる容量素子１３０の容量の大きさに対応して設計を柔軟に変更可能な構成となっている。
（第三の実施形態）
本実施形態は、メモリ部１０２およびロジック部１０４にそれぞれ孤立プラグ１０８が存在している半導体装置の別の構成に関する。図３の半導体装置１１２の基本構成は図１に示した半導体装置１００と同様であるが、メモリ部１０２およびロジック部１０４に孤立プラグ１０８が形成されている点が異なる。
半導体装置１１２では、メモリ部１０２中に前述した（ｉｉ）の孤立プラグ１０８が存在し、ロジック部１０４中に前述した（ｉ）の孤立プラグ１０８が存在している構成である。具体的には、メモリ部１０２において、容量素子１３０およびビットコンタクトプラグ１２３が欠損しており、容量素子１３０およびビット線１２７に接続していない孤立プラグ１０８が存在している。また、ロジック部１０４において、第一の配線接続プラグ１４７のいくつか（図３では二つ）が欠損しており、複数のロジック用トランジスタ接続プラグ１１９のいくつかが第一の配線接続プラグ１４７に接続しない孤立プラグ１０８となっている。
半導体装置１１２の製造においては、たとえば、メモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９を作製した後、第二の絶縁膜１２１を形成する工程までを行った段階（図６（ａ））で、製造を休止することができる。そして、メモリ部１０２におけるビットコンタクトプラグ１２３、ビット線１２７、ならびに容量素子１３０の構成および配置が決定し、ロジック部１０４における第一の配線接続プラグ１４７、第二の配線接続プラグ１３９、ならびに第一配線１４３の構成および配置が決定した段階で製造を再開することができる。このとき、メモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９は、それぞれ、すべてのプラグを用いる必要がなく、上層の設計に応じて上層との接続の有無を取捨選択し、いくつかを孤立プラグ１０８として残している。
このため、メモリ部１０２においてビット線１２７および容量素子１３０の設計変更や、ロジック部１０４における第一配線層１４１の設計変更により一層柔軟に対応可能な構成となっている。また、第一および第二の実施形態の場合と同様に、メモリ部１０２およびロジック部１０４において、第一の絶縁膜１１５に、設計の自由度が充分に確保される程度のメモリ用トランジスタ接続プラグ１１７およびロジック用トランジスタ接続プラグ１１９がそれぞれ埋設されている。このため、第一の絶縁膜１１５までの構造を共通構造として用いることが可能であり、短い工期で安定的に製造可能な構成となっている。
（第四の実施形態）
以上の実施形態に記載の半導体装置においては、容量素子１３０がビット線１２７の上部に設けられていたが、ビット線１２７を容量素子１３０の上部に設けることもできる。
図９は、本実施形態に係る半導体装置の構成を模式的に示す断面図である。図９に示した半導体装置１１４において、ロジック部１０４の基本構成は図１に示した半導体装置１００と同様である。半導体装置１１４のメモリ部１０２において、ビット線１２７が容量素子１３０よりも上部に設けられている。また、ビット線１２７よりも上部に第一配線１４３が設けられている。また、メモリ部１０２において、メモリ部１０２に設けられた複数のビットコンタクトプラグ１２３は、ビット線１２７に接続するものと、接続していないものとを含む。
半導体装置１１４では、メモリ部１０２中に前述した（ｉｖ）の孤立プラグが存在する。具体的には、メモリ部１０２において、ビット線１２７の一部の領域が当初の設計から欠損されており、一つ以上のメモリ用トランジスタ接続プラグ１１７および一つ以上のビットコンタクトプラグ１２３が孤立プラグ１０８となっている。また、メモリ部１０２中に前述した（ｉｉ）の孤立プラグ１０８が存在し、ロジック部１０４中に上記（ｉ）の孤立プラグ１０８が存在している。
この構成の場合、半導体装置の製造を、第二の絶縁膜１２１中にビットコンタクトプラグ１２３を形成（図４（ｃ））し、第四の絶縁膜１２９を形成する工程までを行った後か、それ以前の工程が終了した段階で製造を休止することができる。そして、ビット線１２７の構成が決定した段階で製造を再開することができる。このとき、ビットコンタクトプラグ１２３についても、すべてのプラグを用いる必要がなく、上層の設計に応じて上層との接続の有無を取捨選択し、いくつか（図９では一つ）を孤立プラグ１０８として残している。
このため、半導体装置１１４は、メモリ部１０２におけるビット線１２７の設計変更に柔軟に対応可能な構成としつつ、下層を予め作製可能な共通構造とすることにより、短い工期で製造可能な構成となっている。この効果は、第四の絶縁膜１２９を形成する工程が終了した段階で半導体装置の製造を休止した場合に特に顕著に発揮される。また、ビット線１２７が容量素子１３０の上部に設けられた絶縁膜中に埋設されている場合に顕著に発揮される。
なお、図９に示した半導体装置１１４においては、メモリ用トランジスタ接続プラグ１１７と容量素子１３０とが容量コンタクトプラグ１４５を介して接続している構成を例に説明したが、メモリ用トランジスタ接続プラグ１１７が容量素子１３０に直接接続していてもよい。
図１１（ａ）は、図９に示した半導体装置１１４の構成に対応する構成を示している。ビット線１２７が容量素子１３０の上層に設けられている。なお、図１１（ａ）〜図１１（ｃ）では、容量コンタクトプラグ１４５がロジック部１０４の側に配置されている図９に示した半導体装置１１４とは異なり、ビットコンタクトプラグ１２３がロジック部１０４の側に配置されているが、これらはどちらの構成とすることもできる。
図１１（ｂ）では、容量コンタクトプラグ１４５が設けられておらず、メモリ用トランジスタ接続プラグ１１７の上面が容量素子１３０の下部電極（図１１（ｂ）では不図示）の底面に接している構成となっている。図１１（ｂ）の構成とすることにより、容量素子１３０への電気的接続を充分に確保しつつ、装置構成を簡素化、薄型化することができる。
また、図９に示した半導体装置１１４においては、メモリ用トランジスタ接続プラグ１１７とビット線１２７とが一つのビットコンタクトプラグ１２３を介して接続している構成となっているが、メモリ用トランジスタ接続プラグ１１７とビット線１２７との間に複数のコンタクトプラグが設けられていてもよい。
図１１（ｃ）は、こうした構成を模式的に示す断面図である。図１１（ｃ）では、メモリ用トランジスタ接続プラグ１１７の上面が、容量コンタクトプラグ１４５と同層に形成され、容量コンタクトプラグ１４５と同一形状のコンタクトプラグ１２４に接しており、その上面がビットコンタクトプラグ１２３に接触している。この構成では、容量コンタクトプラグ１４５を形成する工程で、ビット線１２７との接続に用いられるコンタクトプラグ１２４を同時に作製することができるため、製造工程の簡素化が可能である。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
また、第一の絶縁膜１１５から第五の絶縁膜１３７までの各絶縁膜や、ビット線層１２５、第一配線層１４１を構成する絶縁膜、および容量膜１３３は、いずれも積層膜であってもよい。
また、たとえば、以上の実施形態において、容量膜１３３の材料として、他に、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、またはＴａのうち一または二以上の金属元素を含む酸化物またはシリケートとすることができる。
また、バリアメタル膜は、ＴｉＮ膜以外にも、たとえばＴｉ、Ｔａ等の高融点金属を含む膜とすることができる。たとえば、Ｔｉ、ＷＮ、Ｔａ、ＴａＮ等が例示される。また、ＴａＮおよびＴａが積層したタンタル系バリアメタルとしてもよい。バリアメタル膜は、スパッタリング法、ＣＶＤ等の方法によって形成することができる。
また、エッチングストッパ膜としては、上述のＳｉＮ以外にも種々のものを用いることができる。たとえばＳｉＣＮまたはＳｉＯＮ等の窒素を含む材料を用いることができる。
また、メモリ部１０２の周辺領域にビット線１２７を延長してもよい。たとえば、ロジック部１０４の回路部材としてビット線１２７を用いてもよい。
第一の実施形態に係る半導体装置の構成を模式的に示す断面図である。 第二の実施形態に係る半導体装置の構成を模式的に示す断面図である。 第三の形態に係る半導体装置の構成を模式的に示す断面図である。 図１の半導体装置の製造工程を説明する断面図である。 図１の半導体装置の製造工程を説明する断面図である。 図１の半導体装置の製造工程を説明する断面図である。 図１の半導体装置の製造工程を説明する断面図である。 図１の半導体装置の製造工程を説明する断面図である。 第四の実施形態に係る半導体装置の構成を模式的に示す断面図である。 第一の実施形態に係る半導体装置の構成を模式的に示す断面図である。 第四の実施形態に係る半導体装置の構成を模式的に示す断面図である。
符号の説明
１００ 半導体装置
１０１ シリコン基板
１０２ メモリ部
１０３ 素子分離領域
１０４ ロジック部
１０５ 拡散層
１０６ 孤立部
１０７ ゲート酸化膜
１０８ 孤立プラグ
１０９ ゲート電極
１１０ 半導体装置
１１１ メモリ用トランジスタ
１１２ 半導体装置
１１３ ロジック用トランジスタ
１１５ 第一の絶縁膜
１１７ メモリ用トランジスタ接続プラグ
１１９ ロジック用トランジスタ接続プラグ
１２１ 第二の絶縁膜
１２３ ビットコンタクトプラグ
１２４ コンタクトプラグ
１２５ ビット線層
１２７ ビット線
１２８ 第三の絶縁膜
１２９ 第四の絶縁膜
１３０ 容量素子
１３１ 下部電極
１３３ 容量膜
１３５ 上部電極
１３７ 第五の絶縁膜
１３９ 配線接続プラグ
１４１ 第一配線層
１４３ 第一配線
１４５ 容量コンタクトプラグ
１４７ 配線接続プラグ
１４９ 保護フィルム
１５１ 容量素子用接続孔

Claims (12)

  1. 半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、
    前記メモリ部は、
    前記半導体基板上に設けられた第一のトランジスタと、
    前記第一のトランジスタを覆う第一の絶縁膜と、
    前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、
    前記第一の絶縁膜の上部に設けられた容量素子と、
    前記第一の絶縁膜の上部に設けられたビット線と、
    を有し、
    前記ロジック部は、
    前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
    前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、
    前記第二の導電プラグの上部に設けられた上部配線と、
    を有し、
    複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものを含み、
    複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものと、前記容量素子および前記ビット線のいずれにも接続されていない孤立プラグとを含み、
    前記メモリ部または前記ロジック部に複数の前記孤立プラグが設けられ、複数の前記孤立プラグが前記第一または前記第二の導電プラグを含むとともにそれぞれ絶縁膜中の異なる位置で終端していることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。
  3. 半導体基板に、メモリ部と、ロジック部と、が混載された半導体装置であって、
    前記メモリ部は、
    前記半導体基板上に設けられた第一のトランジスタと、
    前記第一のトランジスタを覆う第一の絶縁膜と、
    前記第一のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第一の導電プラグと、
    前記第一の絶縁膜の上部に設けられた容量素子と、
    前記第一の絶縁膜の上部に設けられたビット線と、
    を有し、
    前記ロジック部は、
    前記半導体基板上に設けられ、前記第一の絶縁膜に覆われた第二のトランジスタと、
    前記第二のトランジスタの拡散層に接続されるとともに、前記第一の絶縁膜の上面で終端する複数の第二の導電プラグと、
    前記第二の導電プラグの上部に設けられた上部配線と、
    を有し、
    複数の前記第一の導電プラグは、前記容量素子に接続されているものと、前記ビット線に接続されているものとを含み、
    複数の前記第二の導電プラグは、少なくとも一つの導電プラグを介して前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含み、
    前記メモリ部または前記ロジック部に複数の前記孤立プラグが設けられ、複数の前記孤立プラグが前記第一または前記第二の導電プラグを含むとともにそれぞれ絶縁膜中の異なる位置で終端していることを特徴とする半導体装置。
  4. 請求項１乃至３いずれか一項に記載の半導体装置において、
    前記メモリ部は、
    前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
    前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
    を有し、
    前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
    複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
    複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
    複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
    複数の前記第一の導電プラグは、前記容量コンタクトプラグを介して前記容量素子に接続されているものと、前記ビットコンタクトプラグを介して前記ビット線に接続されているものと、前記容量コンタクトプラグおよび前記ビットコンタクトプラグのいずれにも接続されていない孤立プラグとを含むことを特徴とする半導体装置。
  5. 請求項１乃至４いずれか一項に記載の半導体装置において、
    前記メモリ部は、
    前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
    前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
    を有し、
    前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
    複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
    複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
    複数の前記容量コンタクトプラグは、前記容量素子に接続されているものと、前記容量素子に接続されていない孤立プラグとを含むことを特徴とする半導体装置。
  6. 請求項１乃至５いずれか一項に記載の半導体装置において、
    前記メモリ部は、
    前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
    前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
    を有し、
    前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
    複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
    複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
    複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
    複数の前記第二の導電プラグは、前記第三の導電プラグを介して前記上部配線に接続されているものと、前記第三の導電プラグに接続されていない孤立プラグとを含むことを特徴とする半導体装置。
  7. 請求項１乃至６いずれか一項に記載の半導体装置において、
    前記メモリ部は、
    前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
    前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
    を有し、
    前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
    複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
    複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものを含み、
    複数の前記第三の導電プラグは、前記上部配線に接続されているものと、前記上部配線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。
  8. 請求項１乃至７いずれか一項に記載の半導体装置において、
    前記メモリ部は、
    前記第一の導電プラグに接続されるとともに、前記第一の絶縁膜の上部に設けられた第二の絶縁膜の上面で終端する複数の容量コンタクトプラグと、
    前記第一の導電プラグに接続される複数のビットコンタクトプラグと、
    を有し、
    前記ロジック部は、前記第二の導電プラグに接続されるとともに、前記第二の絶縁膜の上面で終端する複数の第三の導電プラグを有し、
    複数の前記容量コンタクトプラグは、前記容量素子に接続されているものを含み、
    複数の前記第三の導電プラグは、前記上部配線に接続されているものを含み、
    複数の前記ビットコンタクトプラグは、前記ビット線に接続されているものと、前記ビット線に接続されていない孤立プラグとを含むことを特徴とする半導体装置。
  9. 請求項１乃至８いずれか一項に記載の半導体装置において、前記ビットコンタクトプラグおよび前記ビット線が前記第二の絶縁膜中に埋設されたことを特徴とする半導体装置。
  10. 請求項１乃至９いずれか一項に記載の半導体装置において、前記容量素子が前記ビット線の上部に設けられたことを特徴とする半導体装置。
  11. 請求項１乃至１０いずれか一項に記載の半導体装置において、前記メモリ部がＤＲＡＭセルを含んで構成されたことを特徴とする半導体装置。
  12. 請求項１乃至１１いずれか一項に記載の半導体装置において、前記ロジック部が前記メモリ部の周辺回路を含むことを特徴とする半導体装置。
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