JP2005332978A

JP2005332978A - 半導体装置およびその製造方法

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Publication number: JP2005332978A
Application number: JP2004150012A
Authority: JP
Inventors: Masahiko Takeuchi; 雅彦竹内
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2004-05-20
Filing date: 2004-05-20
Publication date: 2005-12-02

Abstract

【課題】スタックドコンタクト構造を備えた半導体装置において、積層されるコンタクト同士の電気的な接続を確保する。
【解決手段】本発明に基づく半導体装置は、半導体基板１と、半導体基板１上に位置する第１の層間絶縁膜１２と、第１の層間絶縁膜１２上に位置する第２の層間絶縁膜１３と、第１の層間絶縁膜１２を上下方向に貫通し、上端部における断面形状が環状形状である下層コンタクト２１と、第２の層間絶縁膜１３を上下方向に貫通し、下端部における断面形状が略円形状である上層コンタクト３１とを備えており、下端部における断面形状が略円形状である上層コンタクト３１の下面３１ａの中心部Ｏ２が、上端部における断面形状が環状形状である下層コンタクト２１の上面２１ａに接触している。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関し、特にスタックドコンタクト構造を備えた半導体装置およびその製造方法に関する。

近年、半導体装置、特に汎用ＤＲＡＭ（Dynamic Random Access Memory）やＤＲＡＭ混載ロジック等の微細化が進み、セル面積が小型化する一方、一定量のキャパシタ容量を確保するために周辺コンタクトの上下方向の長さを従来に比して長く形成する必要が生じている。その場合、周辺コンタクトとして、複数のコンタクトを積層配置する、いわゆるスタックドコンタクト構造を採用することが必要になっている。

スタックドコンタクト構造を採用した場合には、積層されるコンタクト同士の電気的な接続を確実に実現するとともに、配線抵抗の低減化のために接触面積を大きく確保することが重要である。なお、スタックドコンタクト構造を採用したものではないが、配線抵抗の低減化を図った文献として、特開２００２−３４３８６１号公報（特許文献１）や特開平１０−１４４８７８号公報（特許文献２）などがある。
特開２００２−３４３８６１号公報特開平１０−１４４８７８号公報

層間絶縁膜にコンタクトを形成する半導体製造プロセスとして、主にＰＶＤ（Physical Vapor Deposition）プロセスと、ＣＶＤ（Chemical Vapor Deposition）プロセスとが知られている。デバイスの微細化に伴い、これらＰＶＤプロセスおよびＣＶＤプロセスにおいては、コンタクトホールあるいはビアホールへの導電性部材の埋め込みが困難になってきており、特に高アスペクト比のホールとなればなるほど、ホール内を完全に充填することは困難になってきている。その結果、コンタクトホールの上端部中央付近に十分に導電性部材が充填されない部分が発生するようになり、いわゆるシーム形状のコンタクトが形成されることとなっている。

図１９は、ＰＶＤプロセスを採用した場合のコンタクトの断面形状を示す図であり、図２０は、ＣＶＤプロセスを採用した場合のコンタクトの断面形状を示す図である。図１９および図２０に示すように、いずれの場合にもコンタクト２１の上端部の中央部分に空隙部２４が形成されており、コンタクト２１の上端部の断面形状は環状形状を有することとなっている。

このシーム形状を有するコンタクトの上層にさらにコンタクトを形成するスタックドコンタクト構造を採用した場合には、上層のコンタクトの下端部の断面積を大きく形成することができないため、製造プロセスのばらつき等によって下層のコンタクトと上層のコンタクトとの電気的な接触が安定しないという問題が生じ、接続不良を起こす不具合が多く発生しているのが現状である。

そこで、本発明は、上述の問題点を解決すべくなされたものであり、スタックドコンタクト構造を備えた半導体装置において、積層されるコンタクト同士の電気的な接続を確実に実現することを目的とするものである。

本発明に基づく半導体装置は、半導体基板と、上記半導体基板上に位置する第１の層間絶縁膜と、上記第１の層間絶縁膜上に位置する第２の層間絶縁膜と、上記第１の層間絶縁膜を上下方向に貫通し、上端部における断面形状が環状形状である第１のコンタクトと、上記第２の層間絶縁膜を上下方向に貫通し、下端部における断面形状が略円形状である第２のコンタクトとを備えており、下端部における断面形状が略円形状である上記第２のコンタクトの下面の中心部が、上端部における断面形状が環状形状である上記第１のコンタクトの上面に接触していることを特徴としている。

本発明に基づく半導体装置の製造方法は、半導体基板上に第１の層間絶縁膜を形成する工程と、上記第１の層間絶縁膜を上下方向に貫通する、開口断面が略円形状である第１のコンタクトホールを形成する工程と、上記第１のコンタクトホールを導電性部材にて埋め込むことにより、上端部における断面形状が環状形状である第１のコンタクトを形成する工程と、上記第１のコンタクトを覆うように上記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、上記第２の層間絶縁膜を上下方向に貫通する、開口断面が略円形状である第２のコンタクトホールを形成することにより、上端部における断面形状が環状形状である上記第１のコンタクトの上面の少なくとも一部を露出せしめる工程と、上記第２のコンタクトホールを導電性部材にて埋め込むことにより、下面の中心部が上端部における断面形状が環状形状である上記第１のコンタクトの上面に接触し、かつ下端部における断面形状が略円形状である第２のコンタクトを形成する工程とを備える。

本発明によれば、スタックドコンタクト構造を備えた半導体装置において、積層されるコンタクト同士の電気的な接続を確実に実現することが可能になる。

以下、本発明の実施の形態について、図を参照して詳細に説明する。なお、以下に示す実施の形態においては、スタックドコンタクト構造を構成するコンタクトのうち下層に位置するコンタクトをＰＶＤプロセスにて形成した場合を例示する。

（実施の形態１）
図１（ａ）は、本発明の実施の形態１におけるスタックドコンタクト構造を示す断面図であり、図１（ｂ）は、下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。

図１（ａ）に示すように、本実施の形態におけるスタックドコンタクト構造においては、第１のコンタクトである下層コンタクト２１が、半導体基板（図示せず）上に形成された第１の層間絶縁膜１２に形成されている。一方、第２のコンタクトである上層コンタクト３１は、第１の層間絶縁膜１２上に形成された第２の層間絶縁膜１３に形成されている。

下層コンタクト２１は、第１の層間絶縁膜１２を上下方向に貫通するように形成されている。下層コンタクト２１は、第１の層間絶縁膜１２に形成された第１のコンタクトホール１２ａの内壁面および底面を覆うように形成されたバリアメタル膜２２と、このバリアメタル膜２２を覆うように上記第１のコンタクトホール１２ａ内に形成された導電プラグ２３とによって構成されている。下層コンタクト２１は、上述のようにＰＶＤプロセスによって形成されることによりシーム形状を有しており、上端部においてその中央部分に空隙部２４を有している。このため、下層コンタクト２１の上端部における断面形状は、環状形状となっている。

上層コンタクト３１は、第２の層間絶縁膜１３を上下方向に貫通するように形成されている。上層コンタクト３１は、第２の層間絶縁膜１３に形成された第２のコンタクトホール１３ａの内壁面および底面を覆うように形成された導電プラグ３２によって構成されている。上層コンタクトは、少なくとも下端部における断面形状が略円形状となるように形成されている。

図１（ｂ）に示すように、本実施の形態におけるスタックドコンタクト構造にあっては、下端部における断面形状が略円形状である上層コンタクト３１の下面３１ａの中心部Ｏ２が、上端部における断面形状が環状形状である下層コンタクト２１の上面２１ａに接触している。すなわち、図１（ｂ）を参照して、下層コンタクト２１と上層コンタクト３１の接触部において、中心部をＯ１とする環状形状の上面２１ａを有する下層コンタクト２１の半径方向における幅Ｗの範囲内に、略円形状の下面３１ａを有する上層コンタクトの中心部Ｏ２が位置しており、これら下層コンタクト２１の上面２１ａと上層コンタクト３１の下面３１ａとが直接接触することにより、下層コンタクト２１と上層コンタクト３１との電気的な接続が確保されている。

下層コンタクト２１と上層コンタクト３１がこのような位置関係を有するように構成されたスタックドコンタクト構造は、たとえば、上層コンタクト３１を形成するための第２のコンタクトホール１３ａの形成時に、下層コンタクト２１の中央部Ｏ１に対して上層コンタクト３１の中央部Ｏ２の重ね合わせが一定量ずれた位置にくるように第２のコンタクトホール１３ａを位置決めして形成することによって実現可能である。

たとえば、図１（ｂ）に示すように、下層コンタクト２１の半径をＲとした場合に、下層コンタクト２１の中心部Ｏ１に対して上層コンタクト３１の中心部Ｏ２をＲ−Ｗ／２だけずらして形成することにより、より確実に上記構成のスタックドコンタクト構造を実現することが可能になる。

また、第２のコンタクトホール１３ａの形成時に生じる開孔チルティングを予め考慮に入れて上層コンタクト３１の形成位置を決定しておくことにより、より確実に上記構成のスタックドコンタクト構造とすることが可能になる。ここで、開孔チルティングとは、形成するコンタクトホールが半導体基板の主面に対して傾斜することを言い、製造プロセス上の理由から回避しがたいコンタクトホールの傾斜や、意図的にコンタクトホールを傾斜させた場合の双方を含むものである。

たとえば、図２（ａ）および図２（ｂ）に示すように、開孔チルティングによって生じる第２のコンタクトホール１３ａの傾斜を予め考慮し、上記図１に示す場合の上層コンタクト３１の形成位置よりも多少ずらしてコンタクトホール１３ａを形成することにより、上記構成のスタックドコンタクト構造を実現することが可能になる。すなわち、下層コンタクト２１の延在方向（図２（ａ）において一点鎖線Ｃ１で示す方向）と、上層コンタクト３１の延在方向（図２（ｂ）において一点鎖線Ｃ２で示す方向）とが交差するように構成することが可能である。

なお、上述の開孔チルティングを用いれば、下層コンタクト２１の中央部Ｏ１に対して上層コンタクト３１の中央部Ｏ２の重ね合わせがずれていないにもかかわらず、結果として上記構成のスタックドコンタクト構造が実現されるように構成することも可能である。

図３は、上述の図１に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。図３に示すＤＲＡＭは、一般にコンケーブ型キャパシタと称されるキャパシタを備えるＤＲＡＭ混載ロジックの断面構造の一例である。

図３に示すように、本実施の形態におけるＤＲＡＭは、半導体基板１と、半導体基板１の主表面上に形成されたＭＯＳトランジスタ３と、ＭＯＳトランジスタ３を覆うように半導体基板１上に形成された第１の層間絶縁膜１２と、第１の層間絶縁膜１２上に形成された３層の絶縁膜１５，１６，１７からなる第２の層間絶縁膜１３と、第２の層間絶縁膜１３に形成されたキャパシタ４１と、キャパシタ４１とＭＯＳトランジスタ３とを電気的に接続する接続コンタクト６と、ＭＯＳトランジスタ３と図示しない他の回路とを電気的に接続する周辺コンタクトである、スタックドコンタクト構造を構成する下層コンタクト２１および上層コンタクト３１とを備える。

ＭＯＳトランジスタ３は、半導体基板１に形成された素子分離領域２以外の部分である能動領域上に形成されたゲート電極４と、このゲート電極４に隣接して設けられた不純物領域であるソース／ドレイン領域５とを有している。キャパシタ４１は、下部電極であるストレージノード４２と、上部電極であるセルプレート４４と、これらストレージノード４２とセルプレート４４とによって挟持された誘電体膜４３とを有している。

接続コンタクト６は、第１の層間絶縁膜１２を上下方向に貫通して設けられ、上述のＭＯＳトランジスタ３のソース／ドレイン領域５と、キャパシタ４１のストレージノード４２とを電気的に接続している。周辺コンタクトは、第１の層間絶縁膜１２を上下方向に貫通して設けられた下層コンタクト２１と、第２の層間絶縁膜１３を上下方向に貫通して設けられた上層コンタクト３１とを有し、これら下層コンタクト２１と上層コンタクト３１とは直接接触することによって接続されており、ＭＯＳトランジスタ３のソース／ドレイン領域５と図示しない他の回路とを電気的に接続している。なお、この下層コンタクト２１および上層コンタクト３１からなるスタックドコンタクト構造は、上述の図１に示すスタックドコンタクト構造と同一の構成を有しており、下端部における断面形状が略円形状である上層コンタクト３１の下面の中心部Ｏ２が、上端部における断面形状が環状形状である下層コンタクト２１の上面に接触している。

また、図４は、上述の図２に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図であり、図４に示すＤＲＡＭにおいては、図３に示すＤＲＡＭと異なり、下層コンタクト２１の延在方向と上層コンタクト３１の延在方向とが交差するように両コンタクトが形成されている。

以下においては、上述の図３に示す構成のＤＲＡＭの製造方法について、各工程ごとに詳細に説明する。図５ないし図１０は、図３に示す構成のＤＲＡＭの製造方法を示す各工程毎における断面図である。

まず、図５に示すように、主表面にＭＯＳトランジスタ３が形成された半導体基板１を準備する。

次に、図６に示すように、ＭＯＳトランジスタ３のゲート電極４を覆うように半導体基板１の主表面上に第１の層間絶縁膜１２を形成し、この第１の層間絶縁膜１２の所定の部分をレジスト等を用いて選択的に除去し、半導体基板１の主表面に位置するＭＯＳトランジスタ３のソース／ドレイン領域５を露出させることにより、第１のコンタクトホール１２ａを開孔する。

次に、図７に示すように、第１のコンタクトホール１２ａの内壁面および底面をＰＶＤプロセスを用いて導電性部材であるバリアメタル膜２２および導電プラグ２３で覆い、シーム形状を有する下層コンタクト２１よび接続コンタクト６を形成する。

次に、図８に示すように、第２の層間絶縁膜１３の一部となる絶縁膜１５，１６を第１の層間絶縁膜１３上に形成し、接続コンタクト６の上面が露出するように、絶縁膜１５，１６の所定の部分をレジスト等を用いて選択的に除去し、トレンチ１３ｂを開孔する。

次に、図９に示すように、ストレージノード４２、誘電体膜４３、セルプレート４４の順で上記トレンチ１３ｂの内壁面および底面に薄膜を形成し、これら３層からなる積層膜をエッチングすることにより、キャパシタ４１を形成する。

次に、図１０に示すように、キャパシタ４１を覆うように第２の層間絶縁膜１３の残りの部分を構成する絶縁膜１７を上記絶縁膜１６上に形成し、第２の層間絶縁膜１３の所定の部分をレジスト等を用いて選択的に除去し、第２の層間絶縁膜１３に第２のコンタクトホール１３ａを開孔する。このとき、下層コンタクト２１の上面が少なくとも一部露出するように第２のコンタクトホール１３ａを形成する。より具体的には、第２のコンタクトホール１３ａの下面中央部が、下層コンタクト２１の上面に面するように第２のコンタクトホール１３ａを開孔する。

その後、第２のコンタクトホール１３ａを導電性部材である導電プラグにて埋め込むことにより、図３に示す構成のＤＲＡＭが形成される。

なお、意図的に開孔チルティングを利用して下層コンタクト２１と上層コンタクト３１との接触を確保する方法としては、たとえば、第２の層間絶縁膜１３をドライエッチングすることによって第２のコンタクトホール１３ａを形成する工程において、半導体基板１をステージ上に傾斜させてセットしたり、あるいはステージごと傾斜させることによって実現可能である。このように、第２のコンタクトホール１３ａのドライエッチング時に半導体基板１を傾斜させることにより、下層コンタクト２１の延在方向Ｃ１と交差する方向Ｃ２に第２のコンタクトホール１３ａが延在するようになる。

以上において説明した半導体装置および半導体装置の製造方法とすることにより、上層コンタクト３１の下面３１ａが下層コンタクト２１の上面２１ａに確実に接触するようになるため、下層コンタクト２１と上層コンタクト３１の電気的な接続不良の発生が抑止されるようになる。その結果、高集積化された半導体装置を歩留まりよく製造することが可能になる。

（実施の形態２）
図１１（ａ）は、本発明の実施の形態２におけるスタックドコンタクト構造を示す断面図であり、図１１（ｂ）は、下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。なお、上述の実施の形態１と同様の部分については図中同一の符号を付し、その説明はここでは繰り返さない。

図１１に示すように、本実施の形態におけるスタックドコンタクト構造においては、上述の実施の形態１におけるスタックドコンタクト構造と同様に、下端部における断面形状が略円形状である上層コンタクト３１の下面３１ａの中心部Ｏ２が、上端部における断面形状が環状形状である下層コンタクト２１の上面２１ａに接触している。加えて、本実施の形態におけるスタックドコンタクト構造においては、上層コンタクト３１の下端部が下層コンタクト２１の上面および側面に接触している。これは、上層コンタクト３１を形成するための工程である第２のコンタクトホール１３ａの形成時に、下層コンタクト２１に比して第１の層間絶縁膜１２に対するエッチングレートの高いエッチング成分を用いてオーバーエッチングを行なうことにより実現される構造である。

また、本実施の形態におけるスタックドコンタクト構造においても、図１２（ａ）および図１２（ｂ）に示すように、開孔チルティングによって生じる第２のコンタクトホール１３ａの傾斜を予め考慮し、上記図１１に示す場合の上層コンタクト３１の形成位置よりも多少ずらして第２のコンタクトホール１３ａを形成することにより、上記構成のスタックドコンタクト構造を実現することが可能になる。すなわち、下層コンタクト２１の延在方向（図１２（ａ）において一点鎖線Ｃ１で示す方向）と、上層コンタクト３１の延在方向（図１２（ｂ）において一点鎖線Ｃ２で示す方向）とが交差するように構成することが可能である。

なお、図１３は、図１１に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図であり、図１４は、図１２に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。このように、本実施の形態におけるスタックドコンタクト構造は、各種デバイスへの適用が可能である。

以上のように構成することにより、上述の実施の形態１における効果に加えて、下層コンタクト２１と上層コンタクト３１との接続部における接触面積を大きく確保することが可能になるため、配線抵抗の低抵抗化が実現されるという効果が得られるようになる。

（実施の形態３）
図１５（ａ）は、本発明の実施の形態２におけるスタックドコンタクト構造を示す断面図であり、図１５（ｂ）は、下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。なお、上述の実施の形態１と同様の部分については図中同一の符号を付し、その説明はここでは繰り返さない。

図１５に示すように、本実施の形態におけるスタックドコンタクト構造においては、上述の実施の形態１におけるスタックドコンタクト構造と同様に、下端部における断面形状が略円形状である上層コンタクト３１の下面３１ａの中心部Ｏ２が、上端部における断面形状が環状形状である下層コンタクト２１の上面２１ａに接触している。加えて、本実施の形態におけるスタックドコンタクト構造においては、上端部が環状形状である下層コンタクト２１の上層コンタクト３１に接触する部分が、他の部分に比べて下方（すなわち、半導体基板１側）に位置している。これは、上層コンタクト３１を形成するための工程である第２のコンタクトホール１３ａの形成時に、下層コンタクト２１と第１の層間絶縁膜１２に対するエッチングレートがほぼ同じであるエッチング成分を用いてオーバーエッチングを行なうことにより実現される構造である。

また、本実施の形態におけるスタックドコンタクト構造においても、図１６（ａ）および図１６（ｂ）に示すように、開孔チルティングによって生じるコンタクトホール１３ａの傾斜を予め考慮し、上記図１５に示す場合の上層コンタクト３１の形成位置よりも多少ずらして第２のコンタクトホール１３ａを形成することにより、上記構成のスタックドコンタクト構造を実現することが可能になる。すなわち、下層コンタクト２１の延在方向（図１６（ａ）において一点鎖線Ｃ１で示す方向）と、上層コンタクト３１の延在方向（図１６（ｂ）において一点鎖線Ｃ２で示す方向）とが交差するように構成することが可能である。

なお、図１７は、図１５に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図であり、図１８は、図１６に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。このように、本実施の形態におけるスタックドコンタクト構造は、各種デバイスへの適用が可能である。

以上のように構成することにより、上述の実施の形態１における効果に加えて、上層コンタクト３１を形成するための第２のコンタクトホール１３ａの形成時におけるエッチング不足が確実に解消するため、断線による電気的接続の不良が発生しなくなる効果が得られる。

上述の実施の形態１ないし３においては、ＰＶＤプロセスにて下層コンタクトを形成した場合を例示して説明を行なったが、特にこれに限定されるものではなく、少なくとも上端部の中央部分に空隙部を有するシーム形状の下層コンタクトであればＣＶＤプロセス等の他のプロセスを経て形成されたものにも本発明は当然に適用可能である。

また、上述の実施の形態においては、本発明に基づくスタックドコンタクト構造をＤＲＡＭに適用した場合を例示して説明を行なったが、特にこれに限定されるものではない。

このように、今回開示した上記各実施の形態はすべての点で例示であって、制限的なものではない。本発明の技術的範囲は特許請求の範囲によって画定され、また特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

（ａ）は、本発明の実施の形態１におけるスタックドコンタクト構造を示す断面図であり、（ｂ）は、（ａ）に示すスタックドコンタクト構造における下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。（ａ）は、本発明の実施の形態１におけるスタックドコンタクト構造の他の構成例を示す断面図であり、（ｂ）は、（ａ）に示すスタックドコンタクト構造における下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。図１に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。図２に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。図３に示す構成のＤＲＡＭの製造方法を示す断面図である。図３に示す構成のＤＲＡＭの製造方法を示す断面図である。図３に示す構成のＤＲＡＭの製造方法を示す断面図である。図３に示す構成のＤＲＡＭの製造方法を示す断面図である。図３に示す構成のＤＲＡＭの製造方法を示す断面図である。図３に示す構成のＤＲＡＭの製造方法を示す断面図である。（ａ）は、本発明の実施の形態２におけるスタックドコンタクト構造を示す断面図であり、（ｂ）は、（ａ）に示すスタックドコンタクト構造における下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。（ａ）は、本発明の実施の形態２におけるスタックドコンタクト構造の他の構成例を示す断面図であり、（ｂ）は、（ａ）に示すスタックドコンタクト構造における下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。図１１に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。図１２に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。（ａ）は、本発明の実施の形態３におけるスタックドコンタクト構造を示す断面図であり、（ｂ）は、（ａ）に示すスタックドコンタクト構造における下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。（ａ）は、本発明の実施の形態３におけるスタックドコンタクト構造の他の構成例を示す断面図であり、（ｂ）は、（ａ）に示すスタックドコンタクト構造における下層コンタクトと上層コンタクトとの平面的な位置関係を示した模式図である。図１５に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。図１６に示すスタックドコンタクト構造をＤＲＡＭに適用した場合の構成例を示す断面図である。ＰＶＤプロセスを採用した場合のコンタクトの断面形状を示す図である。ＣＶＤプロセスを採用した場合のコンタクトの断面形状を示す図である。

符号の説明

１半導体基板、２素子分離領域、３ＭＯＳトランジスタ、４ゲート電極、５ソース／ドレイン領域、６接続コンタクト、１２第１の層間絶縁膜、１２ａ第１のコンタクトホール、１３第２の層間絶縁膜、１３ａ第２のコンタクトホール、１３ｂトレンチ、１５，１６，１７絶縁膜、２１下層コンタクト、２１ａ上面、２２バリアメタル膜、２３導電プラグ、２４空隙部、３１上層コンタクト、３１ａ下面、３２導電プラグ、４１キャパシタ、４２ストレージノード、４３誘電体膜、４４セルプレート。

Claims

半導体基板と、
前記半導体基板上に位置する第１の層間絶縁膜と、
前記第１の層間絶縁膜上に位置する第２の層間絶縁膜と、
前記第１の層間絶縁膜を上下方向に貫通し、上端部における断面形状が環状形状である第１のコンタクトと、
前記第２の層間絶縁膜を上下方向に貫通し、下端部における断面形状が略円形状である第２のコンタクトとを備え、
下端部における断面形状が略円形状である前記第２のコンタクトの下面の中心部が、上端部における断面形状が環状形状である前記第１のコンタクトの上面に接触している、半導体装置。
前記第２のコンタクトの下端部が、前記第１のコンタクトの上面にのみ接触している、請求項１に記載の半導体装置。
前記第２のコンタクトの下端部が、前記第１のコンタクトの上面および側面に接触している、請求項１に記載の半導体装置。
前記第２のコンタクトに接触している部分の前記第１のコンタクトの上端部が、前記第２のコンタクトに接触していない部分の前記第１のコンタクトの上端部よりも下方に位置している、請求項１に記載の半導体装置。
前記第２のコンタクトの延在方向が、前記第１のコンタクトの延在方向と交差している、請求項１から４のいずれかに記載の半導体装置。
半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を上下方向に貫通する、開口断面が略円形状である第１のコンタクトホールを形成する工程と、
前記第１のコンタクトホールを導電性部材にて埋め込むことにより、上端部における断面形状が環状形状である第１のコンタクトを形成する工程と、
前記第１のコンタクトを覆うように前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を上下方向に貫通する、開口断面が略円形状である第２のコンタクトホールを形成することにより、上端部における断面形状が環状形状である前記第１のコンタクトの上面の少なくとも一部を露出せしめる工程と、
前記第２のコンタクトホールを導電性部材にて埋め込むことにより、下面の中心部が上端部における断面形状が環状形状である前記第１のコンタクトの上面に接触し、かつ下端部における断面形状が略円形状である第２のコンタクトを形成する工程とを備える、半導体装置の製造方法。
前記第２の層間絶縁膜に前記第２のコンタクトホールをドライエッチングによって形成するとともに、前記ドライエッチング時に前記半導体基板を傾斜させることにより、前記第１のコンタクトの延在方向と交差する方向に延在するように前記第２のコンタクトホールを形成することを特徴とする、請求項６に記載の半導体装置の製造方法。