JP5261105B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、閾値電圧が等しい２つのトランジスタを有する半導体装置の製造方法及び半導体装置に関する。

トランジスタを用いて増幅回路を形成する場合、互いに同一の閾値電圧である２つのトランジスタが必要になる。例えば特許文献１には、半導体記憶回路におけるセンスアンプ回路が記載されている。このセンスアンプ回路には、フリップフロップ回路が用いられているが、このフリップフロップ回路には、互いに同一の閾値電圧である２つのトランジスタが用いられている。
特開平１０−１１９７５号公報

トランジスタを形成するためには、まずウェルを形成する必要がある。互いに隣り合う複数のトランジスタが同一導電型である場合、通常はこれら複数のトランジスタのウェルを一つのマスクで形成する。近年は半導体装置の集積率を上げる必要があるため、これら複数のトランジスタのウェルは一つの共通ウェルとして形成される。

上記した同一の導電型の複数のトランジスタに、閾値電圧が互いに同一であることを要求される２つのトランジスタが含まれていることがある。これら２つのトランジスタのいずれか一方が上記した共通ウェルの端に位置する場合、２つのトランジスタを同一工程で形成しても、これら２つのトランジスタの閾値電圧が異なることがあった。

本発明者らが検討した結果、図１５に示すように、マスクパターン７５０を用いて基板７１０に不純物イオンを導入する場合、マスクパターン７５０の開口部７５２の側壁に不純物イオンが衝突して跳ね返り、これによってウェルの表層の一部に、イオン濃度がウェルの他の部分より高い高濃度領域７１４が形成されることが判明した。この高濃度領域７１４がトランジスタのチャネル領域と重なった場合、トランジスタの閾値電圧は変化する。そして本発明者らは、２つのトランジスタの一方にのみ高濃度領域７１４が形成されてしまうと、上記したように、２つのトランジスタの閾値電圧が異なってしまうことを見出した。

本発明によれば、閾値電圧が互いに同一である第１導電型の第１トランジスタ及び第１導電型の第２トランジスタを第１素子形成領域に有しており、第１導電型の第３トランジスタを第２素子形成領域に有する半導体装置を製造する半導体装置の製造方法であって、
前記第２素子形成領域は前記第１素子形成領域の隣に位置しており、
前記第２トランジスタは、前記第１トランジスタと前記第３トランジスタの間に位置しており、
前記第１トランジスタのチャネル領域及び前記第２トランジスタのチャネル領域は、前記２つのチャネル領域の間を延伸する基準線を介して線対称な形状を有しており、
基板に素子分離膜を形成することにより、前記第１素子形成領域及び前記第２素子形成領域をそれぞれ他の領域から分離する工程と、
前記第１素子形成領域を内側に含んでいて前記基準線に対して線対称な形状を有している第１開口部を有し、かつ前記第２素子形成領域を覆う第１マスクパターンを前記基板上に形成する工程と、
前記第１マスクパターンをマスクとして第２導電型の不純物を前記基板にイオン注入することにより、前記第１素子形成領域に第２導電型の第１ウェルを形成する工程と、
前記第１マスクパターンを除去する工程と、
前記第２素子形成領域を内側に含む第２開口部を有し、かつ前記第１素子形成領域を覆う第２マスクパターンを前記基板上に形成する工程と、
前記第２マスクパターンをマスクとして第２導電型の不純物を前記基板にイオン注入することにより、前記第２素子形成領域に第２導電型の第２ウェルを形成する工程と、
前記第２マスクパターンを除去する工程と、
前記第１素子形成領域に前記第１トランジスタ及び前記第２トランジスタを形成し、かつ前記第２素子形成領域に前記第３トランジスタを形成する工程と、
を備える半導体装置の製造方法が提供される。

マスクパターンを用いて基板に不純物イオンを導入する場合、マスクパターンの開口部の側壁に不純物イオンが衝突して跳ね返り、これによってウェルの表層の一部に、イオン濃度がウェルの他の部分より高い高濃度領域が形成されることがある。この高濃度領域がトランジスタのチャネル領域と重なった場合、トランジスタの閾値電圧は変化することがある。本発明では、第１トランジスタのチャネル領域と第２トランジスタのチャネル領域は基準線に対して線対称であり、かつ第１マスクパターンの第１開口部も基準線に対して線対称である。このため、第１ウェルと共に形成された高濃度領域が第１トランジスタのチャネル領域と重なっていても、高濃度領域は第２トランジスタのチャネル領域にも同様に重なっている。従って、第１トランジスタの閾値電圧と第２トランジスタの閾値電圧が異なることを抑制できる。

本発明によれば、基板と、
前記基板に形成された素子分離膜と、
前記素子分離膜により他の領域から分離された第１素子形成領域と、
前記第１素子形成領域の隣に位置しており、前記素子分離膜により他の領域から分離された第２素子形成領域と、
前記第１素子形成領域の全面に形成された第２導電型の第１ウェルと、
前記第１素子形成領域に形成された第１導電型の第１トランジスタと、
前記第１素子形成領域に形成され、閾値電圧が前記第１トランジスタと同一である第１導電型の第２トランジスタと、
前記第２素子形成領域の全面に形成された第２導電型の第２ウェルと、
前記第２素子形成領域に形成された第１導電型の第３トランジスタと、
を有しており、
前記第２トランジスタは、前記第１トランジスタと前記第３トランジスタの間に位置しており、
前記第１トランジスタのチャネル領域及び前記第２トランジスタのチャネル領域は、前記２つのチャネル領域の間を延伸する基準線を介して線対称な形状を有しており、
前記第１ウェルは、前記基準線に対して線対称な形状を有しており、
前記第１ウェルと前記第２ウェルは繋がっており、かつ繋がっている部分に、第２導電型の不純物濃度が前記第１ウェル及び前記第２ウェルの他の部分より高い領域を有する半導体装置が提供される。

本発明によれば、閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制できる。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

図１は、第１の実施形態にかかる半導体装置が有する素子の構造を示す平面図であり、図２は図１のＡ−Ａ´断面図である。これらの図に示す半導体装置は、閾値電圧が互いに同一である第１導電型（例えばｎ型）の第１トランジスタ２０２及び第１導電型の第２トランジスタ２０４を基板１０の第１素子形成領域１２に有しており、かつ、第１導電型の第３トランジスタ３０２を基板１０の第２素子形成領域１３に有している。基板１０は、例えば半導体基板（例えばシリコン基板）である。第２素子形成領域１３は第１素子形成領域１２の隣に位置している。第１素子形成領域１２と第２素子形成領域１３の間に位置する基板１０には素子が形成されていない。第２トランジスタ２０４は、第１トランジスタ２０２と第３トランジスタ３０２の間に位置している。

第１トランジスタ２０２のチャネル領域（第１トランジスタ２０２のゲート電極２４２と第１素子形成領域１２の基板１０が重なっている部分）及び第２トランジスタ２０４のチャネル領域（第２トランジスタ２０４のゲート電極２４４と第１素子形成領域１２の基板１０が重なっている部分）は、これら２つのチャネル領域の間を延伸する基準線Ｌを介して線対称な形状を有している。

そしてこの半導体装置を製造する方法は、以下の工程を有している。まず、素子分離膜２０を形成することにより、第１素子形成領域１２及び第２素子形成領域１３をそれぞれ他の領域から分離する。そして、基板１０上に第１マスクパターン５０（後述）を形成する。第１マスクパターン５０は、第１開口部５２（後述）を有しており、かつ第２素子形成領域１３を覆っている。第１開口部５２は、第１素子形成領域１２を内側に含んでいて基準線Ｌに対して線対称な形状を有している。そして、第１マスクパターン５０をマスクとして第２導電型のイオンを基板１０に導入することにより、第１素子形成領域１２に第２導電型の第１ウェル２１０を形成する。そして、第１マスクパターン５０を除去する。
そして、基板１０上に第２マスクパターン６０（後述）を形成する。第２マスクパターン６０は、第２開口部６２（後述）を有しており、かつ第１素子形成領域１２を覆っている。第２開口部６２は、第２素子形成領域１３を内側に含んでいる。そして、第２マスクパターン６０をマスクとして第２導電型のイオンを基板１０に導入することにより、第２素子形成領域１３に第２導電型の第２ウェル４１０を形成する。そして、第２マスクパターン６０を除去する。
そして、第１素子形成領域１２に前記第１トランジスタ２０２及び第２トランジスタ２０４を形成し、かつ第２素子形成領域１３に第３トランジスタ３０２を形成する。

図１及び図２に示す半導体装置において、第１ウェル２１０は、基準線Ｌに対して線対称な形状を有している。そして、第１ウェル２１０と第２ウェル４１０は繋がっており、かつ繋がっている部分に、第２導電型の不純物濃度は第１ウェル２１０及び第２ウェル４１０の他の部分より高い領域２１２を有している。

第１トランジスタ２０２のチャネル領域と第１ウェル２１０の端までの最短距離、及び第２トランジスタ２０４のチャネル領域と第１ウェル２１０の端までの最短距離は、いずれも０．３μｍ以下であるが、０．２μｍ以下にすることもできる。また、第１トランジスタ２０２、第２トランジスタ２０４、及び第３トランジスタ３０２は、ゲート絶縁膜２２２，２２４，３２０の厚さが略等しい。

図１及び図２に示す半導体装置において、第１素子形成領域１２には、第１トランジスタ２０２及び第２トランジスタ２０４からなるペアトランジスタが２組形成されている。また第２素子形成領域１３は２つ設けられており、各第２素子形成領域１３には一つの第３トランジスタ３０２が形成されている。

また、図１及び図２に示す半導体装置は、第１導電型の第４トランジスタ４０２、第２導電型の第５トランジスタ１０２、及び第２導電型の第６トランジスタ１０４を有している。第４トランジスタ４０２は第３素子形成領域１４に形成されており、第５トランジスタ１０２及び第６トランジスタ１０４は第４素子形成領域１１に形成されている。第５トランジスタ１０２及び第６トランジスタ１０４は、互いに同一の閾値電圧を有している。

第３素子形成領域１４は、第２素子形成領域１３の隣に位置している。そして第２素子形成領域１３は、第１素子形成領域１２と第３素子形成領域１４の間に位置している。本図に示す例において、第３素子形成領域１４は２つ設けられており、各第３素子形成領域１４に２つの第４トランジスタ４０２が形成されている。

第４素子形成領域１１は、第１素子形成領域１２の隣に位置している。そして第１素子形成領域１２は、第２素子形成領域１３と第４素子形成領域１１の間に位置している。第４素子形成領域１１には、第５トランジスタ１０２及び第６トランジスタ１０４からなるペアトランジスタが２組形成されている。

図３は、図１及び図２に示した素子構造を有する半導体装置の平面図である。この半導体装置は、例えば記憶回路と、この記憶回路に記憶されている情報を処理するロジック回路（図示せず）とを有している。記憶回路は、例えばＤＲＡＭ（Dynamic Random Access Memory）であり、複数のメモリセル５００及び制御回路領域６００を有している。メモリセル５００には、情報を記憶する容量素子等が形成されている。制御回路領域６００には、メモリセル５００に対して情報を読み書きするメモリ制御回路が形成されている。なお図１に示した半導体装置は、ロジック回路を有していなくても良い。

メモリ制御回路は、デジット線、メモリセル５００から読み出された信号を増幅するセンスアンプ回路、メモリセル５００から読み出された信号を送信するＩ／Ｏ（Input/Output）線、メモリセル５００から読み出された信号をＩ／Ｏ線に出力するセレクタ、及びデジット線の電位を制御するイコライザを有している。図１及び図２に示したトランジスタのうち、第１トランジスタ２０２、第２トランジスタ２０４、第５トランジスタ１０２、及び第６トランジスタ１０４はセンスアンプ回路の一部であり、第３トランジスタ３０２はイコライザの一部であり、第４トランジスタ４０２はセレクタの一部である。

図４は、メモリ制御回路が有するセンスアンプ回路の回路図である。センスアンプ回路はフリップフロップ回路を有している。そして第１トランジスタ２０２及び第２トランジスタ２０４はフリップフロップ回路の一部である。また第５トランジスタ１０２及び第６トランジスタ１０４もフリップフロップ回路の一部である。

次に、図１、図２、図５（ａ）及び図５（ｂ）の平面図、並びに図６及び図７の断面図を用いて、図１及び図２に示した半導体装置の製造方法を詳細に説明する。図６及び図７は、図５（ａ）及び図５（ｂ）のＡ−Ａ´断面図である。

まず図５（ａ）及び図６に示すように、基板１０に素子分離膜２０を形成し、第１素子形成領域１２、第２素子形成領域１３、第３素子形成領域１４、及び第４素子形成領域１１を他の領域から分離する。素子分離膜２０は、例えばＳＴＩ（Shallow Trench Isolation）法により形成される。

次いで、基板１０上及び素子分離膜２０上に第１マスクパターン５０を形成する。第１マスクパターン５０は、第１開口部５２を有している。第１開口部５２は、第１素子形成領域１２を内側に含んでおり、基準線Ｌに対して線対称な形状を有している。第１マスクパターン５０の厚さは、例えば０．６μｍ以上１．３μｍ以下である。次いで、第１マスクパターン５０をマスクとして基板１０に第２導電型の不純物（たとえばボロン）をイオン注入する。これにより、第１素子形成領域１２に位置する基板１０には、第２導電型の第１ウェル２１０が形成される。

このイオン注入工程において、イオン注入された不純物の一部は、第１開口部５２の側壁に当たって跳ね返り、第１素子形成領域１２に位置する基板１０のうち素子分離膜２０の近傍に位置する領域に注入される。これにより、第１ウェル２１０の表層のうち素子分離膜２０から一定の距離以下の領域は、第２不純物の濃度が高い高濃度領域２１４になる。上記したように、第１マスクパターン５０の第１開口部５２は、基準線Ｌに対して線対称である。このため、高濃度領域２１４の平面形状も、基準線Ｌに対して線対称になる。

次いで、図５（ｂ）及び図７に示すように、第１マスクパターン５０を除去する。次いで、基板１０上及び素子分離膜２０上に、第２マスクパターン６０を形成する。第２マスクパターン６０は、第２開口部６２を有している。第２開口部６２は、第２素子形成領域１３及び第３素子形成領域１４を内側に含んでおり、かつ第２マスクパターン６０は第１素子形成領域１２を覆っている。次いで、第２マスクパターン６０をマスクとして第２導電型の不純物（例えばボロン）をイオン注入する。これにより、第２素子形成領域１３に位置する基板１０及び第３素子形成領域１４に位置する基板１０には、一つの第２ウェル４１０が形成される。第２ウェル４１０の不純物濃度は、例えば第１ウェル２１０の不純物濃度に等しい。

なお第２開口部６２は、第１マスクパターン５０の第１開口部５２と一部が重なっている。このため、第１ウェル２１０と第２ウェル４１０は繋がり、かつ繋がっている部分に、第２導電型の不純物濃度が第１ウェル２１０及び第２ウェル４１０の他の部分より高い領域２１２が形成される。

その後、図１及び図２に示すように、第２マスクパターン６０を除去する。次いで、ゲート絶縁膜１２２，１２４，２２２，２２４，３２０，４２０を同一工程で形成し、さらにゲート電極１４２，１４４，２４２，２４４，３４０，４４０を同一工程で形成する。

次いで、基板１０上、素子分離膜２０上、及び各ゲート電極をマスク膜（図示せず）で覆い、このマスク膜に、第４素子形成領域１１を内側に含む開口部（図示せず）を形成する。次いで、このマスク膜をマスクとして第１導電型の不純物をイオン注入する。これにより、第５トランジスタ１０２及び第６トランジスタ１０４のソース及びドレインとなる不純物領域１６０が形成される。その後、マスク膜を除去する。

次いで、基板１０上、素子分離膜２０上、及び各ゲート電極をマスク膜（図示せず）で覆い、このマスク膜に、第１素子形成領域１２、第２素子形成領域１３、及び第３素子形成領域１４を内側に含む開口部（図示せず）を形成する。次いで、このマスク膜をマスクとして第１導電型の不純物をイオン注入する。これにより、第１〜第４トランジスタ２０２，２０４，３０２，４０２のソース及びドレインとなる不純物領域２６０，３６０，４６０が形成される。その後、マスク膜を除去する。

次に、本実施形態の作用及び効果について説明する。上記したように、第１ウェル２１０を形成するときのイオン注入工程において、イオン注入された不純物の一部が第１開口部５２の側壁に当たって跳ね返るため、第１ウェル２１０の表層には、第２不純物の濃度が高い高濃度領域２１４が形成される。高濃度領域２１４とトランジスタのチャネル領域が重なると、トランジスタの閾値電圧が変化する。

図８のように、第１トランジスタ２０２の形状を単純化する。図９は、第１トランジスタ２０２が図８に示す形状を有している場合において、第１マスクパターン５０の第１開口部５２の端すなわち第１ウェル２１０の端から第１トランジスタ２０２のゲート電極２４２（チャネル領域）までの最短距離ｄと、第１トランジスタ２０２の閾値電圧との相関を示すグラフである。最短距離ｄが０．９μｍ超の場合、第１トランジスタ２０２の閾値電圧は一定であるが、最短距離ｄが０．９μｍ以下の場合、最短距離ｄが短くなるにつれて、第１トランジスタ２０２の閾値電圧は急激に変化している。これは、高濃度領域２１４と第１トランジスタ２０２のチャネル領域が重なり、かつ最短距離ｄが短くなるにつれてその重なり量が増えるためである。この効果は、最短距離ｄが０．３μｍ以下で顕著になり、最短距離ｄが０．２μｍ以下では特に顕著になる。

本実施形態では、上記したように、第１マスクパターン５０の第１開口部５２は、基準線Ｌに対して線対称である。このため、高濃度領域２１４の平面形状も、基準線Ｌに対して線対称になる。また、第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４は、基準線Ｌに対して線対称である。従って、図２に示すように高濃度領域２１４の一部が第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域それぞれと重なっても、その重なり量は、同じになる。従って、第１トランジスタ２０２と第２トランジスタ２０４の閾値電圧が異なる値になることを抑制できる。

本実施形態と比較するために、第１ウェル２１０と第２ウェル４１０を同一工程で形成することを考える。第１素子形成領域１２と第２素子形成領域１３の間に位置する素子分離膜２０の幅は狭い（例えば０．２μｍ以下）ため、第１ウェル２１０と第２ウェル４１０それぞれに対応する開口部を一つのマスクパターンに形成することはできない。このため、第１ウェル２１０と第２ウェル４１０を同一工程で形成した場合、これら２つのウェルを一つの開口部で形成することになり、開口部は基準線Ｌに対して線対称にならない。従って、第１ウェル２１０の高濃度領域２１４は基準線Ｌに対して線対称にならず、第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域のいずれか一方のみが、高濃度領域２１４と重なる。この場合、第１トランジスタ２０２と第２トランジスタ２０４の閾値電圧は互いに異なる値になる。

従って、本実施形態によれば、閾値電圧が互いに同一であることを要求される第１トランジスタ２０２と第２トランジスタ２０４において、閾値電圧が異なる値になることを抑制できる。このため、第１トランジスタ２０２及び第２トランジスタ２０４がフリップフロップ回路やセンスアンプ回路を形成している場合、フリップフロップ回路やセンスアンプ回路の特性が劣化することを抑制できる。この効果は、第１トランジスタ２０２のチャネル領域から第１開口部５２までの最短距離が０．３μｍ以下である場合に顕著になる。

また、第１マスクパターン５０の第１開口部５２と、第２マスクパターン６０の第２開口部６２は一部で重なっている。このため、第１素子形成領域１２と第２素子形成領域１３の間に位置する素子分離膜２０の幅が狭くても、第１素子形成領域１２に対して第１開口部５２を大きくすることができ、かつ第２素子形成領域１３に対して第２開口部６２を大きくすることができる。従って、マスクずれが生じても第１ウェル２１０及び第２ウェル４１０を形成することができる。

なお、本実施形態ではソース・ドレインとなる不純物領域のエクステンション領域（ＬＤＤ（Lightly Doped Drain）領域）及びサイドウォールを図示していないが、上記した各トランジスタは、これらを有していても良い。

また、本実施形態では第３素子形成領域１４及び第４トランジスタ４０２、並びに第４素子形成領域１１、第５トランジスタ１０２、及び第６トランジスタ１０４それぞれを形成したが、これらを形成しない場合においても、上記した効果を得ることができる。また本実施形態では、第１トランジスタ２０２、第２トランジスタ２０４、第３トランジスタ３０２、及び第４トランジスタ４０２の閾値電圧を互いに等しくすることも可能であり、第３トランジスタ３０２及び第４トランジスタ４０２の閾値電圧を、第１トランジスタ２０２及び第２トランジスタ２０４の閾値電圧から異ならせることも可能である。

図１０は、第２の実施形態にかかる半導体装置の平面図であり、図１１は図１０のＡ−Ａ´断面図である。この半導体装置は、以下の点を除いて第１の実施形態にかかる半導体装置と同様の構成である。

まず、第２素子形成領域１３及び第３トランジスタ３０２と、第３素子形成領域１４及び第４トランジスタ４０２の位置が逆である。すなわち本実施形態では、第１素子形成領域１２と第２素子形成領域１３の間に第３素子形成領域１４が位置する。また、第２ウェル４１０は第３素子形成領域１４のみに形成されており、第２素子形成領域１３には第２導電型の第３ウェル３１０が形成されている。そして、第２ウェル４１０と第３ウェル３１０は繋がっており、この繋がっている部分に第２導電型の不純物濃度が高い領域３１２を有している。

次に、図１２の各図、図１３、及び図１４を用いて、本実施形態にかかる半導体装置の製造方法を説明する。図１３は図１２（ａ）のＡ−Ａ´断面図であり、図１４は図１２（ｂ）のＡ−Ａ´断面図である。

まず図１２（ａ）及び図１３に示すように、基板１０に素子分離膜２０を形成する。次いで、第１マスクパターン５０を形成する。本実施形態において第１マスクパターン５０は、第１素子形成領域１２を内側に含む第１開口部５２のほかに、第２素子形成領域１３を内側に含む第３開口部５４を有する。次いで、第１マスクパターン５０をマスクとして基板１０に第２導電型の不純物（たとえばボロン）を、第１のエネルギーでイオン注入する。これにより、第１素子形成領域１２に位置する基板１０には第２導電型の第１ウェル２１０が形成され、かつ第２素子形成領域１３に位置する基板１０には第２導電型の第３ウェル３１０が形成される。このとき、第１素子形成領域１２には高濃度領域２１４が形成される。なお、第２素子形成領域１３にも高濃度領域２１４と同様の領域が形成されるが、図示を省略している。

次いで、第１マスクパターン５０をマスクとして基板１０に第２導電型の不純物（たとえばボロン）を、第１のエネルギーより低い第２のエネルギーでイオン注入する。これにより、第１トランジスタ２０２、第２トランジスタ２０４、及び第３トランジスタ３０２の閾値電圧が略同一の値に調整される。

その後、図１２（ｂ）及び図１４に示すように、第１マスクパターン５０を除去する。次いで、第２マスクパターン６０を形成する。本実施形態において、第２マスクパターン６０の第２開口部６２は、第３素子形成領域１４を内側に含んでいるが第２素子形成領域１３を内側に含んでいない。次いで、第２マスクパターン６０をマスクとして、第２導電型の不純物（例えばボロン）をイオン注入する。これにより、第３素子形成領域１４に位置する基板１０には第２ウェル４１０が形成される。
その後の処理は、第１の実施形態と同様であるため、説明を省略する。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第３トランジスタ３０２の閾値電圧の調整工程を第１トランジスタ２０２及び第２トランジスタ２０４の閾値電圧の調整工程と同一工程にすることができるため、半導体装置の製造コストを低くすることができる。なお本実施形態において、第４トランジスタ４０２の閾値電圧は、第１トランジスタ２０２、第２トランジスタ２０４、及び第３トランジスタ３０２の閾値電圧と同じ値にすることも可能であり、また異なる値にすることも可能である。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。

第１の実施形態にかかる半導体装置が有する素子の構造を示す平面図である。 図１のＡ−Ａ´断面図である。 図１及び図２に示した素子構造を有する半導体装置の平面図である。 メモリ制御回路が有するセンスアンプ回路の回路図である。 （ａ）及び（ｂ）は図１及び図２に示した半導体装置の製造方法を示す平面図である。 図５（ａ）のＡ−Ａ´断面図である。 図５（ｂ）のＡ−Ａ´断面図である。 第１トランジスタの形状を単純化した図である。 図８に示す最短距離ｄとトランジスタの閾値電圧との相関を示すグラフである。 第２の実施形態にかかる半導体装置の平面図である。 図１０のＡ−Ａ´断面図である。 （ａ）及び（ｂ）は図１０及び図１１に示した半導体装置の製造方法を示す平面図である。 図１２（ａ）のＡ−Ａ´断面図である。 図１２（ｂ）のＡ−Ａ´断面図である。 従来の課題を説明する図である。

符号の説明

１０ 基板
１１ 第４素子形成領域
１２ 第１素子形成領域
１３ 第２素子形成領域
１４ 第３素子形成領域
２０ 素子分離膜
５０ 第１マスクパターン
５２ 第１開口部
５４ 第３開口部
６０ 第２マスクパターン
６２ 第２開口部
１０２ 第５トランジスタ
１０４ 第６トランジスタ
１２２ ゲート絶縁膜
１２４ ゲート絶縁膜
１４２ ゲート電極
１４４ ゲート電極
１６０ 不純物領域
２０２ 第１トランジスタ
２０４ 第２トランジスタ
２１０ 第１ウェル
２１２ 不純物濃度が高い領域
２１４ 高濃度領域
２２２ ゲート絶縁膜
２２４ ゲート絶縁膜
２４２ ゲート電極
２４４ ゲート電極
２６０ 不純物領域
３０２ 第３トランジスタ
３１０ 第３ウェル
３１２ 不純物濃度が高い領域
３２０ ゲート絶縁膜
３４０ ゲート電極
３６０ 不純物領域
４０２ 第４トランジスタ
４１０ 第２ウェル
４２０ ゲート絶縁膜
４４０ ゲート電極
４６０ 不純物領域
５００ メモリセル
６００ 制御回路領域
７１０ 基板
７１４ 高濃度領域
７５０ マスクパターン

Claims (7)

1. 閾値電圧が互いに同一である第１導電型の第１トランジスタ及び第１導電型の第２トランジスタを第１素子形成領域に有しており、第１導電型の第３トランジスタを第２素子形成領域に有する半導体装置を製造する半導体装置の製造方法であって、
   前記第２素子形成領域は前記第１素子形成領域の隣に位置しており、
   前記第２トランジスタは、前記第１トランジスタと前記第３トランジスタの間に位置しており、
   前記第１トランジスタのチャネル領域及び前記第２トランジスタのチャネル領域は、前記２つのチャネル領域の間を延伸する基準線を介して線対称な形状を有しており、
   基板に素子分離膜を形成することにより、前記第１素子形成領域及び前記第２素子形成領域をそれぞれ他の領域から分離する工程と、
   前記第１素子形成領域を内側に含んでいて前記基準線に対して線対称な形状を有している第１開口部を有し、かつ前記第２素子形成領域を覆う第１マスクパターンを前記基板上に形成する工程と、
   前記第１マスクパターンをマスクとして第２導電型の不純物を前記基板にイオン注入することにより、前記第１素子形成領域に第２導電型の第１ウェルを形成する工程と、
   前記第１マスクパターンを除去する工程と、
   前記第２素子形成領域を内側に含み平面視において前記第１開口部と一部で重なっている第２開口部を有し、かつ前記第１素子形成領域を覆う第２マスクパターンを前記基板上に形成する工程と、
   前記第２マスクパターンをマスクとして第２導電型の不純物を前記基板にイオン注入することにより、前記第２素子形成領域に第２導電型の第２ウェルを形成する工程と、
   前記第２マスクパターンを除去する工程と、
   前記第１素子形成領域に前記第１トランジスタ及び前記第２トランジスタを形成し、かつ前記第２素子形成領域に前記第３トランジスタを形成する工程と、
   を備える半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記第１素子形成領域と前記第２素子形成領域の間に位置する前記基板には素子が形成されていない半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記第１トランジスタ、前記第２トランジスタ、及び前記第３トランジスタは、ゲート絶縁膜の厚さが等しい半導体装置の製造方法。
4. 請求項１〜３のいずれか一つに記載の半導体装置の製造方法において、
   前記第１トランジスタ及び前記第２トランジスタはフリップフロップ回路の一部である半導体装置の製造方法。
5. 請求項１〜３のいずれか一つに記載の半導体装置の製造方法において、
   前記半導体装置はメモリセル、デジット線、前記メモリセルから読み出された信号を増幅するセンスアンプ回路、前記信号を送信するＩ／Ｏ（Input/Output）線、前記信号を前記Ｉ／Ｏ線に出力するセレクタ、及び前記デジット線の電位を制御するイコライザを有しており、
   前記第１トランジスタ及び前記第２トランジスタは、前記センスアンプ回路の一部であり、
   前記第３トランジスタは、前記セレクタ又は前記イコライザの一部である半導体装置の製造方法。
6. 請求項１〜５のいずれか一つに記載の半導体装置の製造方法において、
   前記半導体装置は、前記第１トランジスタ及び前記第２トランジスタと閾値電圧が等しい第１導電型の第４トランジスタを第３素子形成領域に有しており、
   前記第２素子形成領域は、前記第１素子形成領域と前記第３素子形成領域の間に位置しており、
   前記第１マスクパターンを形成する工程において、前記第１マスクパターンに、前記第３素子形成領域を内側に含む第３開口部を形成し、
   前記第１ウェルを形成する工程において、前記第３素子形成領域に第３ウェルを形成し、
   前記第１マスクパターンを形成する工程と、前記第１マスクパターンを除去する工程の間に、前記第１マスクパターンをマスクとして第２導電型の不純物を前記基板に導入することにより、前記第１トランジスタ、前記第２トランジスタ、及び前記第４トランジスタの閾値電圧を調整する工程を備える半導体装置の製造方法。
7. 請求項１〜６のいずれか一つに記載の半導体装置の製造方法において、
   前記第１トランジスタのチャネル領域から前記第１開口部までの最短距離、及び前記第２トランジスタのチャネル領域から前記第１開口部までの最短距離は等しく、かつ０．３μｍ以下である半導体装置の製造方法。

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