JP2005197756A

JP2005197756A - 半導体装置及びその製造方法

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Publication number: JP2005197756A
Application number: JP2005015591A
Authority: JP
Inventors: Takayuki Yamada; 隆順山田; Isao Miyanaga; 績宮永
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-08-23
Filing date: 2005-01-24
Publication date: 2005-07-21
Anticipated expiration: 2022-08-20
Also published as: JP4264069B2

Abstract

【課題】内部トランジスタにおける接合リーク電流の増大を防止しつつ、高濃度不純物領域の一部に非シリサイド領域が設けられた入出力トランジスタを実現する。
【解決手段】低濃度不純物領域４０４及び低濃度不純物領域４０４ｂを形成する。側壁絶縁膜４０５ａを形成し、側壁絶縁膜４０５ｂを形成する。ゲート電極４０３ａ及び側壁絶縁膜４０５ａをマスクとして領域Ｒ_Aに高濃度不純物領域４０６ａを形成し、ゲート電極４０３ｂ及び側壁絶縁膜４０５ｂをマスクとして領域Ｒ_Bに高濃度不純物領域４０６ｂを形成する。側壁絶縁膜４０５ｂの側面に側壁絶縁膜４０８ｂを形成した後、側壁絶縁膜４０５ａをマスクとして高濃度不純物領域４０６ａの表面に金属シリサイド層４１０ａを形成し、側壁絶縁膜４０５ｂ及び４０８ｂをマスクとして高濃度不純物領域４０６ｂの表面に金属シリサイド層４１０ｂを形成する。
【選択図】図７

Description

本発明は、ゲート電極、及び高濃度不純物領域となる半導体基板の各表面に金属シリサイド層が選択的に形成されたＭＩＳ型トランジスタを備えた半導体装置及びその製造方法に関する。

近年の半導体装置の製造においては、ゲート電極、ソース電極又はドレイン電極を低抵抗化するために、各電極を構成するシリコンとＴｉ、Ｃｏ又はＮｉ等の高融点金属材料とを反応させることにより各電極上に金属シリサイド膜を同時に形成するサリサイド形成技術が用いられている。

また、実際の半導体装置の製造においては、ＥＳＤ（Ｅｌｅｃｔｒｏ−ＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）等による静電破壊に対する耐性を向上させるため、ソース領域及びドレイン領域のうちの一部分に対してシリサイド形成を行なわないことによって、トランジスタと直列に接続された抵抗素子を設けることが行なわれている。

図１９（ａ）〜（ｃ）及び図２０（ａ）〜（ｃ）は、第１の従来例に係る半導体装置の製造方法、具体的には、シリサイド領域と非シリサイド領域とが作り分けられたＭＩＳ型トランジスタの製造方法の各工程を示す断面図である。

まず、図１９（ａ）に示すように、ｐ型のシリコン基板１０に分離絶縁膜１１を形成することによって、入出力トランジスタ形成領域ｒ_Aと内部トランジスタ形成領域ｒ_Bとを区画する。その後、入出力トランジスタ形成領域ｒ_Aの上に第１のゲート絶縁膜１２ａを介して、ｎ型多結晶シリコン膜よりなる第１のゲート電極１３ａを形成する。また、内部トランジスタ形成領域ｒ_Bの上に第２のゲート絶縁膜１２ｂを介して、ｎ型多結晶シリコン膜よりなる第２のゲート電極１３ｂを形成する。その後、第１のゲート電極１３ａをマスクとして入出力トランジスタ形成領域ｒ_Aに対してイオン注入を行なうことによりｎ型の第１の低濃度不純物領域１４ａを形成する。また、第２のゲート電極１３ｂをマスクとして内部トランジスタ形成領域ｒ_Bに対してイオン注入を行なうことによりｎ型の第２の低濃度不純物領域１４ｂを形成する。その後、第１のゲート電極１３ａの側面に第１の側壁絶縁膜１５ａを形成すると共に第２のゲート電極１３ｂの側面に第２の側壁絶縁膜１５ｂを形成する。その後、第１のゲート電極１３ａ及び第１の側壁絶縁膜１５ａをマスクとして入出力トランジスタ形成領域ｒ_Aに対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の第１の高濃度不純物領域１６ａを形成する。また、第２のゲート電極１３ｂ及び第２の側壁絶縁膜１５ｂをマスクとして内部トランジスタ形成領域ｒ_Bに対してイオン注入を行なうことにより、ソース領域及びドレイン領域となる第２の高濃度不純物領域１６ｂを形成する。

次に、図１９（ｂ）に示すように、半導体基板１０の上に全面に亘ってシリコン酸化膜１７を堆積した後、図１９（ｃ）に示すように、シリサイドが設けられない非シリサイド領域（第１のゲート電極１３ａ、第１の側壁絶縁膜１５ａ、及び第１の高濃度不純物領域１６ａにおける第１の低濃度不純物領域１４ａに近接する領域）を覆うレジストパターン１８をマスクとしてシリコン酸化膜１７に対してウェットエッチングを行なう。

次に、レジストパターン１８を除去した後、図２０（ａ）に示すように、半導体基板１０の上に全面に亘って高融点金属膜１９を全面に堆積する。その後、図２０（ｂ）に示すように、分離絶縁膜１１、第２の側壁絶縁膜１５ｂ、及び、非シリサイド領域上に残存するシリコン酸化膜１７をマスクとして、半導体基板１０に対して熱処理を加える。これにより、第１の高濃度不純物領域１６ａにおける残存するシリコン酸化膜１７の下側以外の部分の表面に選択的に第１の高融点金属シリサイド膜２０ａが形成される。また、第２のゲート電極１３ｂ及び第２の高濃度不純物領域１６ｂの各表面に選択的に第２の高融点金属シリサイド膜２０ｂが形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の高融点金属膜１９をウェットエッチングにより除去する。

次に、図２０（ｃ）に示すように、半導体基板１０の上に全面に亘って層間絶縁膜２１を形成した後、層間絶縁膜２１に、第１の高濃度不純物領域１６ａと第１の高融点金属シリサイド膜２０ａを介して接続する第１のコンタクト２２ａ、及び第２の高濃度不純物領域１６ｂと第２の高融点金属シリサイド膜２０ｂを介して接続する第２のコンタクト２２ｂを形成する。その後、層間絶縁膜２１の上に、第１のコンタクト２２ａと接続する第１の金属配線２３ａ、及び第２のコンタクト２２ｂと接続する第２の金属配線２３ｂを形成する。これにより、シリサイド領域と非シリサイド領域とが作り分けられたＭＩＳ型トランジスタの製造が完了する。
特開平１１−１２６９００号公報

しかしながら、第１の従来例においては、第１のゲート電極１３ａ上にもシリサイドが形成されなくなるため、入出力トランジスタのゲート電極抵抗が増大してしまうという問題がある。

ところで、特開平１１−１２６９００号公報（以下、第２の従来例と称する）は、入出力トランジスタのゲート電極側面に第１の側壁絶縁膜を介して第２の側壁絶縁膜を形成し、それにより、入出力トランジスタのソース領域及びドレイン領域となる高濃度不純物領域の表面のうち第２の側壁絶縁膜の下側の領域に金属シリサイド層が形成されることを防止する方法を開示している。ところが、第２の従来例によると、内部トランジスタ形成領域において、ソース領域及びドレイン領域となる高濃度不純物領域表面に金属シリサイド層が形成されるばかりでなく、接合深さが浅い低濃度不純物領域の表面にも金属シリサイド層が形成されてしまい、その結果、内部トランジスタにおいて接合リーク電流が増大してしまうという問題がある。

前記に鑑み、本発明は、ゲート電極表面と、ソース領域及びドレイン領域となる高濃度不純物領域表面とに金属シリサイド層が形成され且つ高濃度不純物領域の一部に抵抗素子となる非シリサイド領域が設けられたトランジスタを実現できるようにすることを第１の目的とし、内部トランジスタにおける接合リーク電流の増大を防止しつつ入出力トランジスタにおいて前記第１の目的を達成することを第２の目的とする。

本発明に係る第１の半導体装置は、同一の半導体基板上に第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを有する半導体装置であって、前記第１のＭＩＳ型トランジスタは、前記半導体基板の第１のトランジスタ形成領域の上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、前記第１のトランジスタ形成領域における前記第１の側壁絶縁膜の下側に形成された第１の低濃度不純物領域と、前記第１のトランジスタ形成領域における前記第１のゲート電極の外側に前記第１の低濃度不純物領域と隣接するように形成された第１の高濃度不純物領域と、前記第１の側壁絶縁膜をマスクとして前記第１の高濃度不純物領域の表面に形成された第１の金属シリサイド層とを備え、前記第２のＭＩＳ型トランジスタは、前記半導体基板の第２のトランジスタ形成領域の上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、前記第２のトランジスタ形成領域における前記第２の側壁絶縁膜の下側に形成された第２の低濃度不純物領域と、前記第２のトランジスタ形成領域における前記第２のゲート電極の外側に前記第２の低濃度不純物領域と隣接するように形成された第２の高濃度不純物領域と、前記第２の高濃度不純物領域における前記第２の低濃度不純物領域に近接する領域の上で且つ前記第２の側壁絶縁膜の側面に形成された第３の側壁絶縁膜と、前記第２の側壁絶縁膜及び前記第３の側壁絶縁膜をマスクとして前記第２の高濃度不純物領域の表面に形成された第２の金属シリサイド層とを備えている。

本発明に係る第１の半導体装置において、前記第２の金属シリサイド層は、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜の下側の部分以外の表面に形成されていてもよい。

本発明に係る第１の半導体装置において、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜の下側以外の部分の深さは、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜の下側の部分の深さよりも深くてもよい。

本発明に係る第１の半導体装置において、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜は、第１の絶縁膜からなり、前記第３の側壁絶縁膜は、第２の絶縁膜からなっていてもよい。

本発明に係る第１の半導体装置において、前記第２の高濃度不純物領域のうち抵抗素子形成領域の上側に形成されたシリサイド化防止パターンをさらに備え、前記第２の金属シリサイド層は、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜及び前記シリサイド化防止パターンのそれぞれの下側の部分以外の表面に形成されていてもよい。この場合、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜及び前記シリサイド化防止パターンのそれぞれの下側以外の部分の深さは、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜及び前記シリサイド化防止パターンのそれぞれの下側の部分の深さよりも深くてもよい。或いは、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜は、第１の絶縁膜からなり、前記第３の側壁絶縁膜及び前記シリサイド化防止パターンは、第２の絶縁膜からなっていてもよい。

本発明に係る第１の半導体装置において、前記第１の側壁絶縁膜は、前記第１のゲート電極の側面に形成された第１のオフセットスペーサ上に形成されていてもよい。

本発明に係る第１の半導体装置において、前記第２の側壁絶縁膜は、前記第２のゲート電極の側面に形成された第２のオフセットスペーサ上に形成されていてもよい。

本発明に係る第１の半導体装置において、前記第１のゲート電極の表面には、前記第１の金属シリサイド層が形成されており、前記第２のゲート電極の表面には、前記第２の金属シリサイド層が形成されていてもよい。

本発明に係る第１の半導体装置において、前記第１のＭＩＳ型トランジスタは、内部トランジスタであり、前記第２のＭＩＳ型トランジスタは、入出力トランジスタであってもよい。

本発明に係る第１の半導体装置の製造方法は、半導体基板を第１のトランジスタ形成領域と第２のトランジスタ形成領域とに区画する工程（ａ）と、前記第１のトランジスタ形成領域の上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程（ｂ）と、前記第２のトランジスタ形成領域の上に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｃ）と、前記第１のゲート電極をマスクとして前記第１のトランジスタ形成領域に対してイオン注入を行なうことにより第１の低濃度不純物領域を形成する工程（ｄ）と、前記第２のゲート電極をマスクとして前記第２のトランジスタ形成領域に対してイオン注入を行なうことにより第２の低濃度不純物領域を形成する工程（ｅ）と、前記工程（ｄ）及び前記工程（ｅ）の後に、前記半導体基板の上に全面に亘って第１の絶縁膜を形成する工程（ｆ）と、前記第１の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に前記第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程（ｇ）と、前記第１のゲート電極及び第１の側壁絶縁膜をマスクとして前記第１のトランジスタ形成領域に対してイオン注入を行なうことにより第１の高濃度不純物領域を形成する工程（ｈ）と、前記第２のゲート電極及び第２の側壁絶縁膜をマスクとして前記第２のトランジスタ形成領域に対してイオン注入を行なうことにより第２の高濃度不純物領域を形成する工程（ｉ）と、前記工程（ｈ）及び前記工程（ｉ）の後に、前記半導体基板の上に全面に亘って第２の絶縁膜を形成する工程（ｊ）と、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第２の側壁絶縁膜の側面に第３の側壁絶縁膜を形成する工程（ｋ）と、前記工程（ｋ）の後に、前記第１の側壁絶縁膜をマスクとして前記第１の高濃度不純物領域の表面に第１の金属シリサイド層を形成するとともに、前記第２の側壁絶縁膜及び前記第３の側壁絶縁膜をマスクとして前記第２の高濃度不純物領域の表面に第２の金属シリサイド層を形成する工程（ｌ）とを備えている。

本発明に係る第１の半導体装置の製造方法において、前記工程（ｋ）は、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第３の側壁絶縁膜を形成するとともに前記第１の側壁絶縁膜の側面に第４の側壁絶縁膜を形成する第１の工程と、前記第１の工程の後に、前記第４の側壁絶縁膜を選択的に除去する第２の工程とを含んでいてもよい。

本発明に係る第１の半導体装置の製造方法において、前記工程（ｋ）は、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第３の側壁絶縁膜を形成するとともに前記第１のトランジスタ形成領域を覆う前記第２の絶縁膜を残存させる第１の工程と、前記第１の工程の後に、前記第１のトランジスタ形成領域の上に残存する前記第２の絶縁膜を選択的に除去する第２の工程とを含んでいてもよい。

本発明に係る第１の半導体装置の製造方法において、前記工程（ｋ）は、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第３の側壁絶縁膜を形成するとともに前記第２の高濃度不純物領域のうち抵抗素子形成領域の上側にシリサイド化防止パターンを形成する工程を含み、前記工程（ｌ）は、前記第２の側壁絶縁膜、前記第３の側壁絶縁膜及び前記シリサイド化防止パターンをマスクとして前記第２の高濃度不純物領域の表面に前記第２の金属シリサイド層を形成する工程を含んでいてもよい。

本発明に係る第１の半導体装置の製造方法において、前記工程（ｋ）の後で前記工程（ｌ）の前に、前記第２のゲート電極、前記第２の側壁絶縁膜及び前記第３の側壁絶縁膜をマスクとして前記第２のトランジスタ形成領域に対して選択的にイオン注入を行なう工程をさらに備えていてもよい。

前記の第１の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、半導体基板の上にゲート電極を形成する工程と、ゲート電極をマスクとして半導体基板に対してイオン注入を行なうことにより低濃度不純物領域を形成する工程と、低濃度不純物領域が形成された半導体基板の上に全面に亘って第１の絶縁膜を堆積する工程と、第１の絶縁膜に対して異方性ドライエッチングを行なうことにより、ゲート電極の側面に第１の側壁絶縁膜を形成する工程と、ゲート電極及び第１の側壁絶縁膜をマスクとして半導体基板に対してイオン注入を行なうことにより高濃度不純物領域を形成する工程と、高濃度不純物領域が形成された半導体基板の上に全面に亘って第２の絶縁膜を堆積する工程と、第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、高濃度不純物領域における低濃度不純物領域に近接する領域の上で且つ第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成する工程と、第１の側壁絶縁膜及び第２の側壁絶縁膜をマスクとして、半導体基板及びゲート電極の各表面における露出した領域に選択的に金属シリサイド層を形成する工程とを備えている。

第２の半導体装置の製造方法によると、半導体基板におけるゲート電極の両側に低濃度不純物領域を形成した後、ゲート電極の側面に第１の側壁絶縁膜を形成し、その後、半導体基板におけるゲート電極の両側に低濃度不純物領域と隣接するように高濃度不純物領域を形成する。その後、ゲート電極の側面に第１の側壁絶縁膜を介して第２の側壁絶縁膜を形成した後、第１の側壁絶縁膜及び第２の側壁絶縁膜をマスクとして、半導体基板及びゲート電極のそれぞれの露出部分に金属シリサイド層を選択的に形成する。すなわち、ゲート電極上に金属シリサイド層を形成してゲート電極を低抵抗化できる。また、高濃度不純物領域のうち第２の側壁絶縁膜の下側以外の部分に金属シリサイド層を自己整合的に形成できるため、高濃度不純物領域における第２の側壁絶縁膜の下側の部分は、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

第２の半導体装置の製造方法において、第２の側壁絶縁膜を形成する工程と金属シリサイド層を形成する工程との間に、ゲート電極、第１の側壁絶縁膜及び第２の側壁絶縁膜をマスクとして半導体基板に対してイオン注入を行なうことにより、高濃度不純物領域における第２の側壁絶縁膜の下側以外の部分の深さを、高濃度不純物領域における第２の側壁絶縁膜の下側の部分の深さよりも深くする工程をさらに備えていることが好ましい。

このようにすると、半導体基板上に形成される金属シリサイド層が、高濃度不純物領域における接合深さが相対的に深い部分の表面のみに形成されるので、金属シリサイド層形成に起因した接合リーク電流の増大を確実に抑制できる。また、高濃度不純物領域における接合深さが相対的に深い部分は、第１の側壁絶縁膜及び第２の側壁絶縁膜によってＭＩＳ型トランジスタのチャネル領域から離されているため、高濃度不純物領域からの空乏層の広がりに起因してトランジスタ特性の変動（つまり短チャネル効果）が増大することを抑制できる。

第２の半導体装置の製造方法において、第２の絶縁膜を堆積する工程と第２の側壁絶縁膜を形成する工程との間に、第２の絶縁膜における高濃度不純物領域のうち抵抗素子形成領域の上側に堆積された部分を覆うようにレジストパターンを形成する工程をさらに備え、第２の側壁絶縁膜を形成する工程は、レジストパターンをマスクとして第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、抵抗素子形成領域の上に第２の絶縁膜を残存させる工程を含むことが好ましい。

このようにすると、高濃度不純物領域のうち、第２の側壁絶縁膜及び残存する第２の絶縁膜のそれぞれの下側以外の部分に金属シリサイド層を自己整合的に形成できる。このため、高濃度不純物領域における第２の側壁絶縁膜の下側の部分（第１抵抗素子）、及び高濃度不純物領域における残存する第２の絶縁膜の下側の部分（第２抵抗素子）はそれぞれ、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。また、ＭＩＳ型トランジスタと直列に接続された抵抗素子の抵抗値の設計自由度を増大させることができる。さらに、第１抵抗素子及び第２抵抗素子がＭＩＳ型トランジスタに対して直列に接続された本構造においては、ＭＩＳ型トランジスタのチャネル領域から、高濃度不純物領域上に設けられるコンタクトホールまでの間の抵抗値は、低濃度不純物領域の抵抗（Ｒ１）と、高濃度不純物領域における第１抵抗素子の抵抗（Ｒ２）と、高濃度不純物領域における第１抵抗素子と第２抵抗素子との間の部分（金属シリサイド層が形成されている部分）の抵抗（Ｒ３）と、高濃度不純物領域における第２抵抗素子の抵抗（Ｒ４）と、高濃度不純物領域における第２抵抗素子とコンタクトホールとの間の部分（金属シリサイド層が形成されている部分）の抵抗（Ｒ５）との合成抵抗（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）となる。ここで、Ｒ１、Ｒ２、Ｒ４及びＲ３＋Ｒ５の値はそれぞれ、第２抵抗素子を形成するためのレジストパターン形成工程における合わせずれに依存しないため、レジストパターン形成工程におけるアライメントのばらつきに起因する抵抗変動を抑制できる。

第２の半導体装置の製造方法において、ゲート電極を形成する工程と低濃度不純物領域を形成する工程との間に、ゲート電極の側面にオフセットスペーサを形成する工程をさらに備え、低濃度不純物領域を形成する工程は、ゲート電極及びオフセットスペーサをマスクとして半導体基板に対してイオン注入を行なうことにより低濃度不純物領域を形成する工程を含むことが好ましい。

このようにすると、ゲート電極とソース・ドレイン領域とのオーバーラップ長を短くできるため、ゲート電極とソース・ドレイン領域との間に生じるオーバーラップ容量を低減できるので、ＭＩＳ型トランジスタの寄生容量を低減でき、それによって回路動作速度を向上させることができる。

前記の第２の目的を達成するために、本発明に係る第３の半導体装置の製造方法は、半導体基板に分離絶縁膜を形成することによって、第１のトランジスタ形成領域と第２のトランジスタ形成領域とを区画する工程と、第１のトランジスタ形成領域の上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程と、第２のトランジスタ形成領域の上に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程と、第１のゲート電極をマスクとして第１のトランジスタ形成領域に対してイオン注入を行なうことにより第１の低濃度不純物領域を形成する工程と、第２のゲート電極をマスクとして第２のトランジスタ形成領域に対してイオン注入を行なうことにより第２の低濃度不純物領域を形成する工程と、第１の低濃度不純物領域及び第２の低濃度不純物領域が設けられた半導体基板の上に全面に亘って第１の絶縁膜を堆積する工程と、第１の絶縁膜に対して異方性ドライエッチングを行なうことにより、第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程と、第１のゲート電極及び第１の側壁絶縁膜をマスクとして第１のトランジスタ形成領域に対してイオン注入を行なうことにより第１の高濃度不純物領域を形成する工程と、第２のゲート電極及び第２の側壁絶縁膜をマスクとして第２のトランジスタ形成領域に対してイオン注入を行なうことにより第２の高濃度不純物領域を形成する工程と、第１の高濃度不純物領域及び第２の高濃度不純物領域が形成された半導体基板の上に全面に亘って第２の絶縁膜を堆積する工程と、第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、第２の高濃度不純物領域における第２の低濃度不純物領域に近接する領域の上で且つ第２の側壁絶縁膜の側面に第３の側壁絶縁膜を形成する工程と、分離絶縁膜、第１の側壁絶縁膜、第２の側壁絶縁膜及び第３の側壁絶縁膜をマスクとして、第１のトランジスタ形成領域、第２のトランジスタ形成領域、第１のゲート電極及び第２のゲート電極の各表面における露出した領域に選択的に金属シリサイド層を形成する工程とを備えている。

第３の半導体装置の製造方法によると、第１のトランジスタ形成領域における第１のゲート電極の両側に第１の低濃度不純物領域を形成すると共に、第２のトランジスタ形成領域における第２のゲート電極の両側に第２の低濃度不純物領域を形成した後、第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に第２のゲート電極の側面に第２の側壁絶縁膜を形成する。その後、第１のトランジスタ形成領域における第１のゲート電極の両側に第１の低濃度不純物領域と隣接するように第１の高濃度不純物領域を形成すると共に、第２のトランジスタ形成領域における第２のゲート電極の両側に第２の低濃度不純物領域と隣接するように第２の高濃度不純物領域を形成する。その後、第２のゲート電極の側面に第２の側壁絶縁膜を介して第３の側壁絶縁膜を形成した後、分離絶縁膜、第１の側壁絶縁膜、第２の側壁絶縁膜及び第３の側壁絶縁膜をマスクとして、半導体基板、第１のゲート電極及び第２のゲート電極のそれぞれの露出部分に金属シリサイド層を選択的に形成する。すなわち、第１のトランジスタ（例えば内部トランジスタ）の第１のゲート電極及び第１の高濃度不純物領域、並びに第２のトランジスタ（例えば入出力トランジスタ）の第２のゲート電極をそれぞれシリサイド化して低抵抗化できる。また、入出力トランジスタの第２の高濃度不純物領域のうち第３の側壁絶縁膜の下側以外の部分に金属シリサイド層を自己整合的に形成できるため、第２の高濃度不純物領域における第３の側壁絶縁膜の下側の部分は、入出力トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。さらに、半導体基板表面において金属シリサイド層が第１及び第２の高濃度不純物領域の外側に形成されることがないので、内部トランジスタ及び入出力トランジスタのいずれにおいても接合リーク電流の増大を防止できる。

第３の半導体装置の製造方法において、第３の側壁絶縁膜を形成する工程は、第１の高濃度不純物領域における第１の低濃度不純物領域に近接する領域の上で且つ第１の側壁絶縁膜の側面に第４の側壁絶縁膜を形成する工程を含み、第３の側壁絶縁膜を形成する工程と金属シリサイド層を形成する工程との間に、第２のトランジスタ形成領域を覆うレジストパターンをマスクとして第４の側壁絶縁膜を選択的に除去した後、レジストパターンを除去する工程をさらに備えていることが好ましい。

このようにすると、第１のトランジスタ形成領域の第４の側壁絶縁膜を除去するのに必要な、第２のトランジスタ形成領域を覆うレジストパターンを形成するためのリソグラフィー工程を行なうだけで、第３の半導体装置の製造方法を簡単に実施できる。尚、このとき、第４の側壁絶縁膜となる第２の絶縁膜の材料として、分離絶縁膜、又は第１の側壁絶縁膜となる第１の絶縁膜に対して高い選択比でウェットエッチングを行なえる材料を選ぶことが好ましい。このようにすると、第４の側壁絶縁膜に対してウェットエッチングを行なうときに、分離絶縁膜又は第１の側壁絶縁膜の削れを防止できる。

第３の半導体装置の製造方法において、第３の側壁絶縁膜を形成する工程は、第１のトランジスタ形成領域を覆う第１のレジストパターンをマスクとして第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、第３の側壁絶縁膜を形成した後、第１のレジストパターンを除去する工程を含み、第３の側壁絶縁膜を形成する工程と金属シリサイド層を形成する工程との間に、第２のトランジスタ形成領域を覆う第２のレジストパターンをマスクとして、第２の絶縁膜における第１のトランジスタ形成領域の上に残存する部分を選択的に除去した後、第２のレジストパターンを除去する工程をさらに備えていることが好ましい。

このようにすると、第２のトランジスタ形成領域の第３の側壁絶縁膜を形成するのに必要な第１のレジストパターンを形成するためのリソグラフィー工程を行なうと共に、第２の絶縁膜における第１のトランジスタ形成領域の上に残存する部分を除去するのに必要な第２のレジストパターンを形成するためのリソグラフィー工程を行なう必要がある。その一方、第１のトランジスタ形成領域に第４の側壁絶縁膜を形成した場合に必要となる、第４の側壁絶縁膜に対する選択的ウェットエッチングが不要となるため、ウェットエッチング工程におけるプロセスマージンを増大させることができ、それによって例えば分離絶縁膜の削れを防止できる。

また、このとき、第１のレジストパターンは、第２の絶縁膜における第２の高濃度不純物領域のうち抵抗素子形成領域の上側に堆積された部分を覆うように形成されており、第３の側壁絶縁膜を形成する工程は、抵抗素子形成領域の上に第２の絶縁膜を残存させる工程を含むことが好ましい。

このようにすると、第２の絶縁膜における第２の高濃度不純物領域のうち抵抗素子形成領域の上側に堆積された部分を覆うように第１のレジストパターンを形成しておくだけで、該抵抗素子形成領域の上に残存する第２の絶縁膜をマスクとして金属シリサイド層を形成できる。このため、第２の高濃度不純物領域における残存する第２の絶縁膜の下側の部分を、ＭＩＳ型トランジスタと直列に接続された抵抗素子として形成することが容易になり、それによってＥＳＤ等による静電破壊に対する耐性を向上させることが簡単にできる。

第３の半導体装置の製造方法において、第３の側壁絶縁膜を形成する工程と金属シリサイド層を形成する工程との間に、第１のトランジスタ形成領域を覆うレジストパターン、第２のゲート電極、第２の側壁絶縁膜及び第３の側壁絶縁膜をマスクとして第２のトランジスタ形成領域に対してイオン注入を行なうことにより、第２の高濃度不純物領域における第３の側壁絶縁膜の下側以外の部分の深さを、第２の高濃度不純物領域における第３の側壁絶縁膜の下側の部分の深さよりも深くする工程をさらに備えていることが好ましい。

このようにすると、第２の高濃度不純物領域上に形成される金属シリサイド層が、第２の高濃度不純物領域における接合深さが相対的に深い部分の表面のみに形成されるので、金属シリサイド層形成に起因した接合リーク電流の増大を確実に抑制できる。また、第２の高濃度不純物領域における接合深さが相対的に深い部分は、第２の側壁絶縁膜及び第３の側壁絶縁膜によってＭＩＳ型トランジスタ（第２のトランジスタ）のチャネル領域から離されているため、第２の高濃度不純物領域からの空乏層の広がりに起因してトランジスタ特性の変動（つまり短チャネル効果）が増大することを抑制できる。

本発明に係る第２の半導体装置は、半導体基板のトランジスタ形成領域の上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の側面に形成された第１の側壁絶縁膜と、トランジスタ形成領域における第１の側壁絶縁膜の下側に形成された低濃度不純物領域と、トランジスタ形成領域におけるゲート電極の外側に低濃度不純物領域と隣接するように形成された高濃度不純物領域とを有するＭＩＳ型トランジスタを備え、高濃度不純物領域における低濃度不純物領域に近接する領域の上で且つ第１の側壁絶縁膜の側面に第２の側壁絶縁膜が形成されており、ゲート電極の表面、及び高濃度不純物領域における第２の側壁絶縁膜の下側以外の部分の表面に金属シリサイド層が形成されている。

すなわち、本発明の第２の半導体装置は、本発明に係る第２の半導体装置の製造方法を用いることによって得られる半導体装置であるので、該第２の半導体装置の製造方法と同様の効果が得られる。具体的には、ＭＩＳ型トランジスタ（例えば入出力トランジスタ）のゲート電極はシリサイド化されて低抵抗化されている。また、ＭＩＳ型トランジスタの高濃度不純物領域のうち第２の側壁絶縁膜の下側以外の部分がシリサイド化されているため、高濃度不純物領域における第２の側壁絶縁膜の下側の部分は、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

本発明の第２の半導体装置において、金属シリサイド層は、高濃度不純物領域における第２の側壁絶縁膜の下側以外の部分の表面に不連続的に設けられていることが好ましい。

このようにすると、高濃度不純物領域における第２の側壁絶縁膜の下側の部分（第１抵抗素子）に加えて、高濃度不純物領域における金属シリサイド層が設けられていない他の部分（第２抵抗素子）がそれぞれ、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。また、ＭＩＳ型トランジスタと直列に接続された抵抗素子の抵抗値の設計自由度を増大させることができる。

本発明の第２の半導体装置において、高濃度不純物領域における第２の側壁絶縁膜の下側以外の部分の深さは、高濃度不純物領域における第２の側壁絶縁膜の下側の部分の深さよりも深いことが好ましい。

このようにすると、高濃度不純物領域上に形成される金属シリサイド層が、高濃度不純物領域における接合深さが相対的に深い部分の表面のみに形成されているので、金属シリサイド層形成に起因した接合リーク電流の増大を確実に抑制できる。また、高濃度不純物領域における接合深さが相対的に深い部分は、第１の側壁絶縁膜及び第２の側壁絶縁膜によってＭＩＳ型トランジスタのチャネル領域から離されているため、高濃度不純物領域からの空乏層の広がりに起因してトランジスタ特性の変動（つまり短チャネル効果）が増大することを抑制できる。

本発明に係る第２の半導体装置において、半導体基板の他のトランジスタ形成領域の上に形成されており且つ前記のゲート絶縁膜よりも薄い他のゲート絶縁膜と、他のゲート絶縁膜上に形成された他のゲート電極と、他のゲート電極の側面に形成された他の側壁絶縁膜と、他のトランジスタ形成領域における他の側壁絶縁膜の下側に形成された他の低濃度不純物領域と、他のトランジスタ形成領域における他のゲート電極の外側に他の低濃度不純物領域と隣接するように形成された他の高濃度不純物領域とを有する他のＭＩＳ型トランジスタをさらに備え、他のゲート電極及び他の高濃度不純物領域の各表面に他の金属シリサイド層が形成されていてもよい。

本発明によると、ゲート電極上に金属シリサイド層を形成してゲート電極を低抵抗化できると共に、高濃度不純物領域のうちゲート電極の近傍部分以外の部分に金属シリサイド層を自己整合的に形成できる。このため、高濃度不純物領域におけるゲート電極の近傍部分は、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

また、本発明によると、内部トランジスタのゲート電極及び高濃度不純物領域、並びに入出力トランジスタのゲート電極をそれぞれシリサイド化して低抵抗化できると共に、入出力トランジスタの高濃度不純物領域のうちゲート電極の近傍部分以外の部分に金属シリサイド層を自己整合的に形成できる。このため、入出力トランジスタの高濃度不純物領域におけるゲート電極の近傍部分は、入出力トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。また、半導体基板表面において金属シリサイド層が各トランジスタの高濃度不純物領域の外側に形成されることがないので、内部トランジスタ及び入出力トランジスタのいずれにおいても接合リーク電流の増大を防止できる。

（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明する。

図１（ａ）〜（ｇ）は第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図１（ａ）に示すように、ｐ型のシリコン基板１００に、シリコン酸化膜からなる分離絶縁膜１０１を形成することによって、トランジスタ形成領域を区画した後、周知の方法を使用して、シリコン基板１００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程度のゲート絶縁膜１０２を形成し、その後、ゲート絶縁膜１０２の上に、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度のゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとしてシリコン基板１００に対してイオン注入を行なうことによりｎ型の低濃度不純物領域１０４を形成する。

次に、図１（ｂ）に示すように、シリコン基板１００の上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜１０５Ａを堆積した後、シリコン窒化膜１０５Ａに対して異方性ドライエッチングを行なう。これにより、図１（ｃ）に示すように、ゲート電極１０３の側面に、シリコン窒化膜からなる第１のサイドウォールスペーサ１０５が形成される。次に、ゲート電極１０３及び第１のサイドウォールスペーサ１０５をマスクとしてシリコン基板１００に対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の高濃度不純物領域１０６を形成する。

次に、図１（ｄ）に示すように、シリコン基板１００の上に全面に亘って厚さ６０ｎｍ程度のシリコン酸化膜１０７を堆積した後、シリコン酸化膜１０７に対して異方性ドライエッチングを行なう。これにより、図１（ｅ）に示すように、ゲート電極１０３の側面に第１のサイドウォールスペーサ１０５を介して、シリコン酸化膜からなる第２のサイドウォールスペーサ１０８が形成される。このとき、第２のサイドウォールスペーサ１０８は、高濃度不純物領域１０６における低濃度不純物領域１０４に近接する領域の上で且つ第１のサイドウォールスペーサ１０５の側面に形成される。

次に、シリコン基板１００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜１０１、第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０８をマスクとして、シリコン基板１００に対して熱処理を加える。これにより、シリコン基板１００及びゲート電極１０３の各表面における露出したシリコン領域と、前述の金属膜とが反応して、図１（ｆ）に示すように、ゲート電極１０３の上、及び高濃度不純物領域１０６における第２のサイドウォールスペーサ１０８の下側以外の部分の上に、金属シリサイド膜１０９が形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図１（ｇ）に示すように、周知の方法により、シリコン基板１００の上に全面に亘って層間絶縁膜１１０を形成した後、層間絶縁膜１１０に、高濃度不純物領域１０６と金属シリサイド膜１０９を介して接続するコンタクト１１１を形成し、その後、層間絶縁膜１１０の上に、コンタクト１１１と接続する金属配線１１２を形成する。これにより、上層に金属シリサイド膜１０９が形成されたゲート電極１０３と、第２のサイドウォールスペーサ１０８の下側以外の部分に金属シリサイド膜１０９が形成された高濃度不純物領域１０６とを備えたｎ型ＭＩＳＦＥＴの製造が完了する。

第１の実施形態によると、シリコン基板１００におけるゲート電極１０３の両側に低濃度不純物領域１０４を形成した後、ゲート電極１０３の側面に第１のサイドウォールスペーサ１０５を形成し、その後、シリコン基板１００におけるゲート電極１０３の両側に低濃度不純物領域１０４と隣接するように高濃度不純物領域１０６を形成する。その後、ゲート電極１０３の側面に第１のサイドウォールスペーサ１０５を介して第２のサイドウォールスペーサ１０８を形成した後、分離絶縁膜１０１、第１のサイドウォールスペーサ１０５及び第２のサイドウォールスペーサ１０８をマスクとして、シリコン基板１００及びゲート電極１０３のそれぞれのシリコン露出部分に金属シリサイド膜１０９を選択的に形成する。すなわち、ゲート電極１０３上に金属シリサイド膜１０９を形成してゲート電極１０３を低抵抗化できる。また、高濃度不純物領域１０６のうち第２のサイドウォールスペーサ１０８の下側以外の部分に金属シリサイド膜１０９を自己整合的に形成できるため、高濃度不純物領域１０６における第２のサイドウォールスペーサ１０８の下側の部分は、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

尚、第１の実施形態において、ゲート電極１０３の材料として多結晶シリコンを用いたが、ゲート電極１０３の材料はシリサイド化可能な材料であれば特に限定されず、例えばシリコンゲルマニウム又はアモルファスシリコン等の半導体材料を用いてもよい。

また、第１の実施形態において、第１のサイドウォールスペーサ１０５はシリコン窒化膜の単層構造を有していたが、これに代えて、第１のサイドウォールスペーサ１０５が、例えばシリコン酸化膜とシリコン窒化膜との積層構造を有していてもよい。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明する。

図２（ａ）〜（ｆ）は第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図２（ａ）に示すように、ｐ型のシリコン基板２００に、シリコン酸化膜からなる分離絶縁膜２０１を形成することによって、トランジスタ形成領域を区画した後、周知の方法を使用して、シリコン基板２００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程度のゲート絶縁膜２０２を形成し、その後、ゲート絶縁膜２０２の上に、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度のゲート電極２０３を形成する。次に、ゲート電極２０３をマスクとしてシリコン基板２００に対してイオン注入を行なうことによりｎ型の低濃度不純物領域２０４を形成する。その後、シリコン基板２００の上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜を堆積した後、該シリコン窒化膜に対して異方性ドライエッチングを行なって、ゲート電極２０３の側面に第１のサイドウォールスペーサ２０５を形成する。次に、ゲート電極２０３及び第１のサイドウォールスペーサ２０５をマスクとしてシリコン基板２００に対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の第１の高濃度不純物領域２０６を形成する。

次に、図２（ｂ）に示すように、シリコン基板２００の上に全面に亘って厚さ６０ｎｍ程度のシリコン酸化膜２０７を堆積した後、シリコン酸化膜２０７に対して異方性ドライエッチングを行なう。これにより、図２（ｃ）に示すように、ゲート電極２０３の側面に第１のサイドウォールスペーサ２０５を介して、シリコン酸化膜からなる第２のサイドウォールスペーサ２０８が形成される。具体的には、第２のサイドウォールスペーサ２０８は、第１の高濃度不純物領域２０６における低濃度不純物領域２０４に近接する領域の上で且つ第１のサイドウォールスペーサ２０５の側面に形成されている。

次に、図２（ｄ）に示すように、ゲート電極２０３、第１のサイドウォールスペーサ２０５及び第２のサイドウォールスペーサ２０８をマスクとしてシリコン基板２００に対してイオン注入を行なうことにより、第１の高濃度不純物領域２０６よりも接合深さが深い第２の高濃度不純物領域２０９を形成する。

次に、シリコン基板２００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜２０１、第１のサイドウォールスペーサ２０５及び第２のサイドウォールスペーサ２０８をマスクとして、シリコン基板２００に対して熱処理を加える。これにより、シリコン基板２００及びゲート電極２０３の各表面における露出したシリコン領域と、前述の金属膜とが反応して、図２（ｅ）に示すように、ゲート電極２０３の上及び第２の高濃度不純物領域２０９の上に金属シリサイド膜２１０が形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図２（ｆ）に示すように、周知の方法により、シリコン基板２００の上に全面に亘って層間絶縁膜２１１を形成した後、層間絶縁膜２１１に、第２の高濃度不純物領域２０９と金属シリサイド膜２１０を介して接続するコンタクト２１２を形成し、その後、層間絶縁膜２１１の上に、コンタクト２１２と接続する金属配線２１３を形成する。これにより、上層に金属シリサイド膜２１０が形成されたゲート電極２０３と、表面に金属シリサイド膜２１０が形成された第２の高濃度不純物領域２０９とを備えたｎ型ＭＩＳＦＥＴの製造が完了する。

第２の実施形態によると、シリコン基板２００におけるゲート電極２０３の両側に低濃度不純物領域２０４を形成した後、ゲート電極２０３の側面に第１のサイドウォールスペーサ２０５を形成し、その後、シリコン基板２００におけるゲート電極２０３の両側に低濃度不純物領域２０４と隣接するように第１の高濃度不純物領域２０６を形成する。その後、ゲート電極２０３の側面に第１のサイドウォールスペーサ２０５を介して第２のサイドウォールスペーサ２０８を形成した後、ゲート電極２０３、第１のサイドウォールスペーサ２０５及び第２のサイドウォールスペーサ２０８をマスクとしてシリコン基板２００に対してイオン注入を行なうことにより、第１の高濃度不純物領域２０６よりも接合深さが深い第２の高濃度不純物領域２０９を形成する。その後、分離絶縁膜２０１、第１のサイドウォールスペーサ２０５及び第２のサイドウォールスペーサ２０８をマスクとして、シリコン基板２００及びゲート電極２０３のそれぞれのシリコン露出部分に金属シリサイド膜２１０を選択的に形成する。すなわち、ゲート電極２０３上に金属シリサイド膜２１０を形成してゲート電極２０３を低抵抗化できる。また、第２の高濃度不純物領域２０９の表面に金属シリサイド膜２１０を自己整合的に形成できるため、第２のサイドウォールスペーサ２０８の下側の第１の高濃度不純物領域２０６はシリサイド化されず、それにより第１の高濃度不純物領域２０６はＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

また、第２の実施形態によると、シリコン基板２００上に形成される金属シリサイド膜２１０が、接合深さが相対的に深い第２の高濃度不純物領域２０９の表面のみに形成されるので、金属シリサイド膜２１０の形成に起因した接合リーク電流の増大を確実に抑制できる。また、第２の高濃度不純物領域２０９は、第１のサイドウォールスペーサ２０５及び第２のサイドウォールスペーサ２０８によってＭＩＳ型トランジスタのチャネル領域から離されているため、第２の高濃度不純物領域２０９からの空乏層の広がりに起因してトランジスタ特性の変動（つまり短チャネル効果）が増大することを抑制できる。

尚、第２の実施形態において、ゲート電極２０３の材料として多結晶シリコンを用いたが、ゲート電極２０３の材料はシリサイド化可能な材料であれば特に限定されず、例えばシリコンゲルマニウム又はアモルファスシリコン等の半導体材料を用いてもよい。

また、第２の実施形態において、第１のサイドウォールスペーサ２０５はシリコン窒化膜の単層構造を有していたが、これに代えて、第１のサイドウォールスペーサ２０５が、例えばシリコン酸化膜とシリコン窒化膜との積層構造を有していてもよい。

（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明する。

図３（ａ）〜（ｄ）及び図４（ａ）〜（ｃ）は第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図３（ａ）に示すように、ｐ型のシリコン基板３００に、シリコン酸化膜からなる分離絶縁膜３０１を形成することによって、トランジスタ形成領域を区画した後、周知の方法を使用して、シリコン基板３００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程度のゲート絶縁膜３０２を形成し、その後、ゲート絶縁膜３０２の上に、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度のゲート電極３０３を形成する。次に、ゲート電極３０３をマスクとしてシリコン基板３００に対してイオン注入を行なうことによりｎ型の低濃度不純物領域３０４を形成する。その後、シリコン基板３００の上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜を堆積した後、該シリコン窒化膜に対して異方性ドライエッチングを行なって、ゲート電極３０３の側面に第１のサイドウォールスペーサ３０５を形成する。次に、ゲート電極３０３及び第１のサイドウォールスペーサ３０５をマスクとしてシリコン基板３００に対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の高濃度不純物領域３０６を形成する。

次に、図３（ｂ）に示すように、シリコン基板３００の上に全面に亘って厚さ６０ｎｍ程度のシリコン酸化膜３０７を堆積した後、図３（ｃ）に示すように、シリコン酸化膜３０７における高濃度不純物領域３０６のうち抵抗素子形成領域の上側に堆積された部分を覆うようにレジストパターン３０８を形成する。

次に、レジストパターン３０８をマスクとしてシリコン酸化膜３０７に対して異方性ドライエッチングを行なう。これにより、図３（ｄ）に示すように、高濃度不純物領域３０６のうち抵抗素子形成領域の上側にシリコン酸化膜３０７がシリサイド化防止用パターン３０９として残存すると共に、ゲート電極３０３の側面に第１のサイドウォールスペーサ３０５を介して、シリコン酸化膜からなる第２のサイドウォールスペーサ３１０が形成される。このとき、第２のサイドウォールスペーサ３１０は、高濃度不純物領域３０６における低濃度不純物領域３０４に近接する領域の上で且つ第１のサイドウォールスペーサ３０５の側面に形成される。その後、図４（ａ）に示すように、レジストパターン３０８を除去する。

次に、シリコン基板３００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜３０１、第１のサイドウォールスペーサ３０５、第２のサイドウォールスペーサ３１０及びシリサイド化防止用パターン３０９をマスクとして、シリコン基板３００に対して熱処理を加える。これにより、シリコン基板３００及びゲート電極３０３の各表面における露出したシリコン領域と、前述の金属膜とが反応して、図４（ｂ）に示すように、ゲート電極３０３の上、及び高濃度不純物領域３０６における第２のサイドウォールスペーサ３１０及びシリサイド化防止用パターン３０９のそれぞれの下側以外の部分の上に、金属シリサイド膜３１１が形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図４（ｃ）に示すように、周知の方法により、シリコン基板３００の上に全面に亘って層間絶縁膜３１２を形成した後、層間絶縁膜３１２に、高濃度不純物領域３０６と金属シリサイド膜３１１を介して接続するコンタクト３１３を形成し、その後、層間絶縁膜３１２の上に、コンタクト３１３と接続する金属配線３１４を形成する。これにより、上層に金属シリサイド膜３１１が形成されたゲート電極３０３と、第２のサイドウォールスペーサ３１０及びシリサイド化防止用パターン３０９のそれぞれの下側以外の部分に金属シリサイド膜３１１が形成された高濃度不純物領域３０６とを備えたｎ型ＭＩＳＦＥＴの製造が完了する。

第３の実施形態によると、シリコン基板３００におけるゲート電極３０３の両側に低濃度不純物領域３０４を形成した後、ゲート電極３０３の側面に第１のサイドウォールスペーサ３０５を形成し、その後、シリコン基板３００におけるゲート電極３０３の両側に低濃度不純物領域３０４と隣接するように高濃度不純物領域３０６を形成する。その後、高濃度不純物領域３０６のうち抵抗素子形成領域の上側にシリサイド化防止用パターン３０９を形成すると共に、ゲート電極３０３の側面に第１のサイドウォールスペーサ３０５を介して第２のサイドウォールスペーサ３１０を形成する。その後、分離絶縁膜３０１、第１のサイドウォールスペーサ３０５、第２のサイドウォールスペーサ３１０及びシリサイド化防止用パターン３０９をマスクとして、シリコン基板３００及びゲート電極３０３のそれぞれのシリコン露出部分に金属シリサイド膜３１１を選択的に形成する。すなわち、ゲート電極３０３上に金属シリサイド膜３１１を形成してゲート電極３０３を低抵抗化できる。また、高濃度不純物領域３０６のうち、第２のサイドウォールスペーサ３１０及びシリサイド化防止用パターン３０９のそれぞれの下側以外の部分に金属シリサイド膜３１１を自己整合的に形成できる。このため、高濃度不純物領域３０６における第２のサイドウォールスペーサ３１０の下側の部分（第１抵抗素子）、及び高濃度不純物領域３０６におけるシリサイド化防止用パターン３０９の下側の部分（第２抵抗素子）はそれぞれ、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

また、第３の実施形態によると、ＭＩＳ型トランジスタと直列に接続された抵抗素子の抵抗値の設計自由度を増大させることができる。さらに、第１抵抗素子及び第２抵抗素子がＭＩＳ型トランジスタに対して直列に接続された本構造においては、ＭＩＳ型トランジスタのチャネル領域から、高濃度不純物領域３０６上に設けられるコンタクト３１３までの間の抵抗値は、低濃度不純物領域３０４の抵抗（Ｒ１）と、高濃度不純物領域３０６における第１抵抗素子の抵抗（Ｒ２）と、高濃度不純物領域３０６における第１抵抗素子と第２抵抗素子との間の部分（金属シリサイド膜３１１が形成されている部分）の抵抗（Ｒ３）と、高濃度不純物領域３０６における第２抵抗素子の抵抗（Ｒ４）と、高濃度不純物領域３０６における第２抵抗素子とコンタクト３１３との間の部分（金属シリサイド膜３１１が形成されている部分）の抵抗（Ｒ５）との合成抵抗（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４＋Ｒ５）となる。ここで、Ｒ１、Ｒ２、Ｒ４及びＲ３＋Ｒ５の値はそれぞれ、第２抵抗素子を形成するためのレジストパターン３０８の形成工程における合わせずれに依存しないため、ミスアライメントに起因する抵抗変動を抑制できる。

尚、第３の実施形態において、ゲート電極３０３の材料として多結晶シリコンを用いたが、ゲート電極３０３の材料はシリサイド化可能な材料であれば特に限定されず、例えばシリコンゲルマニウム又はアモルファスシリコン等の半導体材料を用いてもよい。

また、第３の実施形態において、第１のサイドウォールスペーサ３０５はシリコン窒化膜の単層構造を有していたが、これに代えて、第１のサイドウォールスペーサ３０５が、例えばシリコン酸化膜とシリコン窒化膜との積層構造を有していてもよい。

（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明する。

図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）及び図７（ａ）、（ｂ）は第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図５（ａ）に示すように、ｐ型のシリコン基板４００に、例えばＨＤＰ−ＣＶＤ（high density plasma chemical vapor deposition ）法を用いてシリコン酸化膜からなる分離絶縁膜４０１を形成することによって、内部トランジスタ形成領域Ｒ_Aと入出力トランジスタ形成領域Ｒ_Bとを区画する。その後、周知の方法を使用して、内部トランジスタ形成領域Ｒ_Aの上に、シリコン酸窒化膜からなる厚さ２ｎｍ程度の第１のゲート絶縁膜４０２ａを介して、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度の第１のゲート電極４０３ａを形成する。また、入出力トランジスタ形成領域Ｒ_Bの上に、シリコン酸窒化膜からなる厚さ７ｎｍ程度の第２のゲート絶縁膜４０２ｂを介して、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度の第２のゲート電極４０３ｂを形成する。その後、第１のゲート電極４０３ａをマスクとして内部トランジスタ形成領域Ｒ_Aに対してイオン注入を行なうことによりｎ型の第１の低濃度不純物領域４０４ａを形成する。また、第２のゲート電極４０３ｂをマスクとして入出力トランジスタ形成領域Ｒ_Bに対してイオン注入を行なうことによりｎ型の第２の低濃度不純物領域４０４ｂを形成する。その後、シリコン基板４００の上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜を堆積した後、該シリコン窒化膜に対して異方性ドライエッチングを行なって、第１のゲート電極４０３ａの側面に第１のサイドウォールスペーサ４０５ａを形成すると共に第２のゲート電極４０３ｂの側面に第２のサイドウォールスペーサ４０５ｂを形成する。その後、第１のゲート電極４０３ａ及び第１の側壁絶縁膜４０５ａをマスクとして内部トランジスタ形成領域Ｒ_Aに対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の第１の高濃度不純物領域４０６ａを形成する。また、第２のゲート電極４０３ｂ及び第２の側壁絶縁膜４０５ｂをマスクとして入出力トランジスタ形成領域Ｒ_Bに対してイオン注入を行なうことにより、ソース領域及びドレイン領域となる第２の高濃度不純物領域４０６ｂを形成する。

次に、図５（ｂ）に示すように、シリコン基板４００の上に全面に亘って、膜厚６０ｎｍ程度の絶縁膜４０７を堆積する。尚、絶縁膜４０７の材料としては、分離絶縁膜４０１に対して高い選択比でウェットエッチングできる材料を用いることが好ましい。例えば分離絶縁膜４０１をＨＤＰ−ＣＶＤ法により形成した場合、絶縁膜４０７として例えばＮＳＧ（non-doped silicate glass）膜を用いることによって、分離絶縁膜４０１と比べて３倍程度のウェットエッチングレートを得ることができる。

次に、絶縁膜４０７に対して異方性ドライエッチングを行なうことにより、図５（ｃ）に示すように、第２のゲート電極４０３ｂの側面に第２のサイドウォールスペーサ４０５ｂを介して第３のサイドウォールスペーサ４０８ｂを形成する。このとき、第３のサイドウォールスペーサ４０８ｂは、第２の高濃度不純物領域４０６ｂにおける第２の低濃度不純物領域４０４ｂに近接する領域の上で且つ第２のサイドウォールスペーサ４０５ｂの側面に形成される。また、このとき、第１のゲート電極４０３ａの側面にも第１のサイドウォールスペーサ４０５ａを介して第４のサイドウォールスペーサ４０８ａが形成される。

次に、図６（ａ）に示すように、入出力トランジスタ形成領域Ｒ_Bを覆うようにレジストパターン４０９を形成した後、レジストパターン４０９をマスクとして、内部トランジスタ形成領域Ｒ_Aの第４のサイドウォールスペーサ４０８ａに対してウェットエッチングを行なって、図６（ｂ）に示すように、第４のサイドウォールスペーサ４０８ａを除去する。その後、図６（ｃ）に示すように、レジストパターン４０９を除去する。

次に、シリコン基板４００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜４０１、第１のサイドウォールスペーサ４０５ａ、第２のサイドウォールスペーサ４０５ｂ及び第３のサイドウォールスペーサ４０８ｂをマスクとして、シリコン基板４００に対して熱処理を加える。これにより、シリコン基板４００、第１のゲート電極４０３ａ及び第２のゲート電極４０３ｂの各表面における露出したシリコン領域と、前述の金属膜とが反応する。その結果、図７（ａ）に示すように、第１のゲート電極４０３ａ及び第１の高濃度不純物領域４０６ａのそれぞれの上に第１の金属シリサイド膜４１０ａが形成されると共に、第２のゲート電極４０３ｂの上、及び第２の高濃度不純物領域４０６ｂにおける第３のサイドウォールスペーサ４０８ｂの下側以外の部分の上に第２の金属シリサイド膜４１０ｂが形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図７（ｂ）に示すように、周知の方法により、シリコン基板４００の上に全面に亘って層間絶縁膜４１１を形成した後、層間絶縁膜４１１に、第１の高濃度不純物領域４０６ａと第１の金属シリサイド膜４１０ａを介して接続する第１のコンタクト４１２ａ、及び第２の高濃度不純物領域４０６ｂと第２の金属シリサイド膜４１０ｂを介して接続する第２のコンタクト４１２ｂを形成する。その後、層間絶縁膜４１１の上に、第１のコンタクト４１２ａと接続する第１の金属配線４１３ａ、及び第２のコンタクト４１２ｂと接続する第２の金属配線４１３ｂを形成する。これにより、第１のゲート電極４０３ａ及び第１の高濃度不純物領域４０６ａのそれぞれの上に第１の金属シリサイド膜４１０ａが形成された内部トランジスタと、第２のゲート電極４０３ｂの上及び第２の高濃度不純物領域４０６ｂにおける第３のサイドウォールスペーサ４０８ｂの下側以外の部分の上に第２の金属シリサイド膜４１０ｂが形成された入出力トランジスタとを備えた半導体装置の製造が完了する。

第４の実施形態によると、シリコン基板４００の内部トランジスタ形成領域Ｒ_Aにおける第１のゲート電極４０３ａの両側に第１の低濃度不純物領域４０４ａを形成すると共に、シリコン基板４００の入出力トランジスタ形成領域Ｒ_Bにおける第２のゲート電極４０３ｂの両側に第２の低濃度不純物領域４０４ｂを形成した後、第１のゲート電極４０３ａの側面に第１のサイドウォールスペーサ４０５ａを形成すると共に第２のゲート電極４０３ｂの側面に第２のサイドウォールスペーサ４０５ｂを形成する。その後、内部トランジスタ形成領域Ｒ_Aにおける第１のゲート電極４０３ａの両側に第１の低濃度不純物領域４０４ａと隣接するように第１の高濃度不純物領域４０６ａを形成すると共に、入出力トランジスタ形成領域Ｒ_Bにおける第２のゲート電極４０３ｂの両側に第２の低濃度不純物領域４０４ｂと隣接するように第２の高濃度不純物領域４０６ｂを形成する。その後、第２のゲート電極４０３ｂの側面に第２のサイドウォールスペーサ４０５ｂを介して第３のサイドウォールスペーサ４０８ｂを形成した後、分離絶縁膜４０１、第１のサイドウォールスペーサ４０５ａ、第２のサイドウォールスペーサ４０５ｂ及び第３のサイドウォールスペーサ４０８ｂをマスクとして、シリコン基板４００、第１のゲート電極４０３ａ及び第２のゲート電極４０３ｂのそれぞれのシリコン露出部分に第１の金属シリサイド膜４１０ａ又は第２の金属シリサイド膜４１０ｂを選択的に形成する。すなわち、内部トランジスタの第１のゲート電極４０３ａ及び第１の高濃度不純物領域４０６ａ、並びに入出力トランジスタの第２のゲート電極４０３ｂをそれぞれシリサイド化して低抵抗化できる。また、入出力トランジスタの第２の高濃度不純物領域４０６ｂのうち第３のサイドウォールスペーサ４０８ｂの下側以外の部分に第２の金属シリサイド膜４１０ｂを自己整合的に形成できるため、第２の高濃度不純物領域４０６ｂにおける第３のサイドウォールスペーサ４０８ｂの下側の部分は、入出力トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。さらに、シリコン基板４００の表面において、第１の金属シリサイド膜４１０ａが第１の高濃度不純物領域４０６ａの外側に形成されることがないと共に第２の金属シリサイド膜４１０ｂが第２の高濃度不純物領域４０６ｂの外側に形成されることがないので、内部トランジスタ及び入出力トランジスタのいずれにおいても接合リーク電流の増大を防止できる。

また、第４の実施形態によると、入出力トランジスタ形成領域Ｒ_Bの第３のサイドウォールスペーサ４０８ｂを形成する際に、内部トランジスタ形成領域Ｒ_Aの第１のゲート電極４０３ａの側面にも第１のサイドウォールスペーサ４０５ａを介して第４のサイドウォールスペーサ４０８ａを形成する。その後、入出力トランジスタ形成領域Ｒ_Bを覆うレジストパターン４０９をマスクとして第４のサイドウォールスペーサ４０８ａに対してウェットエッチングを行なって第４のサイドウォールスペーサ４０８ａを除去した後、レジストパターン４０９を除去する。このため、内部トランジスタ形成領域Ｒ_Aの第４のサイドウォールスペーサ４０８ａを除去するのに必要なレジストパターン４０９を形成するためのリソグラフィー工程を行なうだけで、内部トランジスタ及び入出力トランジスタのそれぞれにおけるシリサイド化領域を作り分けることができる。

尚、第４の実施形態において、内部トランジスタと入出力トランジスタとを備えた半導体装置を対象としたが、これに代えて、内部トランジスタと、アナログトランジスタ又はＤＲＡＭのセルトランジスタとを備えた半導体装置を対象としてもよい。

また、第４の実施形態において、第１のゲート電極４０３ａ及び第２のゲート電極４０３ｂの材料として多結晶シリコンを用いたが、これらのゲート電極の材料はシリサイド化可能な材料であれば特に限定されず、例えばシリコンゲルマニウム又はアモルファスシリコン等の半導体材料を用いてもよい。

また、第４の実施形態において、第１のサイドウォールスペーサ４０５ａ及び第２のサイドウォールスペーサ４０５ｂはシリコン窒化膜の単層構造を有していたが、これに代えて、これらのサイドウォールスペーサが、例えばシリコン酸化膜とシリコン窒化膜との積層構造を有していてもよい。

また、第４の実施形態において、第４のサイドウォールスペーサ４０８ａとなる絶縁膜４０７の材料として、分離絶縁膜４０１、又は第１のサイドウォールスペーサ４０５ａとなる絶縁膜に対して高い選択比でウェットエッチングを行なえる材料を選ぶことが好ましい。このようにすると、第４のサイドウォールスペーサ４０８ａに対してウェットエッチングを行なうときに、分離絶縁膜４０１又は第１のサイドウォールスペーサ４０５ａの削れを防止できる。

（第４の実施形態の変形例）
以下、本発明の第４の実施形態の変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。

図８は第４の実施形態の変形例に係る半導体装置の製造方法の一工程を示す断面図である。尚、図８において、図５（ａ）〜（ｃ）、図６（ａ）〜（ｃ）及び図７（ａ）、（ｂ）に示す第４の実施形態と同一の部材には同一の符号を付すことにより説明を省略する。

第４の実施形態の変形例が第４の実施形態と異なっている点は、第４の実施形態における図６（ｃ）に示す工程と図７（ａ）に示す工程との間に、図８に示す工程を実施する点である。すなわち、第３のサイドウォールスペーサ４０８ｂを形成する工程と第１の金属シリサイド膜４１０ａ及び第２の金属シリサイド膜４１０ｂを形成する工程との間に、内部トランジスタ形成領域Ｒ_Aを覆うレジストパターン４１４、第２のゲート電極４０３ｂ、第２のサイドウォールスペーサ４０５ｂ及び第３のサイドウォールスペーサ４０８ｂをマスクとして入出力トランジスタ形成領域Ｒ_Bに対してイオン注入を行なう。これにより、第２の高濃度不純物領域４０６ｂよりも接合深さが深い第３の高濃度不純物領域４１５が形成される。言い換えると、第２の高濃度不純物領域４０６ｂにおける第３のサイドウォールスペーサ４０８ｂの下側以外の部分の深さを、第２の高濃度不純物領域４０６ｂにおける第３のサイドウォールスペーサ４０８ｂの下側の部分の深さよりも深くする。

第４の実施形態の変形例によると、第４の実施形態の効果に加えて次のような効果が得られる。すなわち、第２の高濃度不純物領域４０６ｂ上に形成される第２の金属シリサイド膜４１０ｂが、第２の高濃度不純物領域４０６ｂにおける接合深さが相対的に深い部分（つまり第３の高濃度不純物領域４１５）の表面のみに形成されるので、第２の金属シリサイド膜４１０ｂの形成に起因した接合リーク電流の増大を確実に抑制できる。また、第３の高濃度不純物領域４１５は、第２のサイドウォールスペーサ４０５ｂ及び第３のサイドウォールスペーサ４０８ｂによって入出力トランジスタのチャネル領域から離されているため、第３の高濃度不純物領域４１５からの空乏層の広がりに起因してトランジスタ特性の変動（つまり短チャネル効果）が増大することを抑制できる。

（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明する。

図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）、（ｂ）及び図１２（ａ）、（ｂ）は第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図９（ａ）に示すように、ｐ型のシリコン基板５００に、シリコン酸化膜からなる分離絶縁膜５０１を形成することによって、内部トランジスタ形成領域Ｒ_Aと入出力トランジスタ形成領域Ｒ_Bとを区画する。その後、周知の方法を使用して、内部トランジスタ形成領域Ｒ_Aの上に、シリコン酸窒化膜からなる厚さ２ｎｍ程度の第１のゲート絶縁膜５０２ａを介して、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度の第１のゲート電極５０３ａを形成する。また、入出力トランジスタ形成領域Ｒ_Bの上に、シリコン酸窒化膜からなる厚さ７ｎｍ程度の第２のゲート絶縁膜５０２ｂを介して、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度の第２のゲート電極５０３ｂを形成する。その後、第１のゲート電極５０３ａをマスクとして内部トランジスタ形成領域Ｒ_Aに対してイオン注入を行なうことによりｎ型の第１の低濃度不純物領域５０４ａを形成する。また、第２のゲート電極５０３ｂをマスクとして入出力トランジスタ形成領域Ｒ_Bに対してイオン注入を行なうことによりｎ型の第２の低濃度不純物領域５０４ｂを形成する。その後、シリコン基板５００の上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜を堆積した後、該シリコン窒化膜に対して異方性ドライエッチングを行なって、第１のゲート電極５０３ａの側面に第１のサイドウォールスペーサ５０５ａを形成すると共に第２のゲート電極５０３ｂの側面に第２のサイドウォールスペーサ５０５ｂを形成する。その後、第１のゲート電極５０３ａ及び第１の側壁絶縁膜５０５ａをマスクとして内部トランジスタ形成領域Ｒ_Aに対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の第１の高濃度不純物領域５０６ａを形成する。また、第２のゲート電極５０３ｂ及び第２の側壁絶縁膜５０５ｂをマスクとして入出力トランジスタ形成領域Ｒ_Bに対してイオン注入を行なうことにより、ソース領域及びドレイン領域となる第２の高濃度不純物領域５０６ｂを形成する。

次に、図９（ｂ）に示すように、シリコン基板５００の上に全面に亘って、膜厚６０ｎｍ程度のシリコン酸化膜５０７を堆積した後、図９（ｃ）に示すように、内部トランジスタ形成領域Ｒ_Aを覆う第１のレジストパターン５０８を形成する。

次に、第１のレジストパターン５０８をマスクとしてシリコン酸化膜５０７に対して異方性ドライエッチングを行なうことにより、図１０（ａ）に示すように、入出力トランジスタ形成領域Ｒ_Bの第２のゲート電極５０３ｂの側面に第２のサイドウォールスペーサ５０５ｂを介して第３のサイドウォールスペーサ５０９を形成する。このとき、第３のサイドウォールスペーサ５０９は、第２の高濃度不純物領域５０６ｂにおける第２の低濃度不純物領域５０４ｂに近接する領域の上で且つ第２のサイドウォールスペーサ５０５ｂの側面に形成される。その後、図１０（ｂ）に示すように、第１のレジストパターン５０８を除去する。

次に、図１０（ｃ）に示すように、入出力トランジスタ形成領域Ｒ_Bを覆う第２のレジストパターン５１０を形成した後、第２のレジストパターン５１０をマスクとして、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に残存する部分（つまりシリコン酸化膜５０７における第１のゲート電極５０３ａ及び第１の高濃度不純物領域５０６ａ等の上に形成されている部分）に対してウェットエッチングを行なう。これにより、図１１（ａ）に示すように、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に残存する部分が除去される。その後、図１１（ｂ）に示すように、第２のレジストパターン５１０を除去する。

次に、シリコン基板５００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜５０１、第１のサイドウォールスペーサ５０５ａ、第２のサイドウォールスペーサ５０５ｂ及び第３のサイドウォールスペーサ５０９をマスクとして、シリコン基板５００に対して熱処理を加える。これにより、シリコン基板５００、第１のゲート電極５０３ａ及び第２のゲート電極５０３ｂの各表面における露出したシリコン領域と、前述の金属膜とが反応する。その結果、図１２（ａ）に示すように、第１のゲート電極５０３ａ及び第１の高濃度不純物領域５０６ａのそれぞれの上に第１の金属シリサイド膜５１１ａが形成されると共に、第２のゲート電極５０３ｂの上、及び第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９の下側以外の部分の上に第２の金属シリサイド膜５１１ｂが形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図１２（ｂ）に示すように、周知の方法により、シリコン基板５００の上に全面に亘って層間絶縁膜５１２を形成した後、層間絶縁膜５１２に、第１の高濃度不純物領域５０６ａと第１の金属シリサイド膜５１１ａを介して接続する第１のコンタクト５１３ａ、及び第２の高濃度不純物領域５０６ｂと第２の金属シリサイド膜５１１ｂを介して接続する第２のコンタクト５１３ｂを形成する。その後、層間絶縁膜５１２の上に、第１のコンタクト５１３ａと接続する第１の金属配線５１４ａ、及び第２のコンタクト５１３ｂと接続する第２の金属配線５１４ｂを形成する。これにより、第１のゲート電極５０３ａ及び第１の高濃度不純物領域５０６ａのそれぞれの上に第１の金属シリサイド膜５１１ａが形成された内部トランジスタと、第２のゲート電極５０３ｂの上及び第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９の下側以外の部分の上に第２の金属シリサイド膜５１１ｂが形成された入出力トランジスタとを備えた半導体装置の製造が完了する。

第５の実施形態によると、シリコン基板５００の内部トランジスタ形成領域Ｒ_Aにおける第１のゲート電極５０３ａの両側に第１の低濃度不純物領域５０４ａを形成すると共に、シリコン基板５００の入出力トランジスタ形成領域Ｒ_Bにおける第２のゲート電極５０３ｂの両側に第２の低濃度不純物領域５０４ｂを形成した後、第１のゲート電極５０３ａの側面に第１のサイドウォールスペーサ５０５ａを形成すると共に第２のゲート電極５０３ｂの側面に第２のサイドウォールスペーサ５０５ｂを形成する。その後、内部トランジスタ形成領域Ｒ_Aにおける第１のゲート電極５０３ａの両側に第１の低濃度不純物領域５０４ａと隣接するように第１の高濃度不純物領域５０６ａを形成すると共に、入出力トランジスタ形成領域Ｒ_Bにおける第２のゲート電極５０３ｂの両側に第２の低濃度不純物領域５０４ｂと隣接するように第２の高濃度不純物領域５０６ｂを形成する。その後、第２のゲート電極５０３ｂの側面に第２のサイドウォールスペーサ５０５ｂを介して第３のサイドウォールスペーサ５０９を形成した後、分離絶縁膜５０１、第１のサイドウォールスペーサ５０５ａ、第２のサイドウォールスペーサ５０５ｂ及び第３のサイドウォールスペーサ５０９をマスクとして、シリコン基板５００、第１のゲート電極５０３ａ及び第２のゲート電極５０３ｂのそれぞれのシリコン露出部分に第１の金属シリサイド膜５１１ａ又は第２の金属シリサイド膜５１１ｂを選択的に形成する。すなわち、内部トランジスタの第１のゲート電極５０３ａ及び第１の高濃度不純物領域５０６ａ、並びに入出力トランジスタの第２のゲート電極５０３ｂをそれぞれシリサイド化して低抵抗化できる。また、入出力トランジスタの第２の高濃度不純物領域５０６ｂのうち第３のサイドウォールスペーサ５０９の下側以外の部分に第２の金属シリサイド膜５１１ｂを自己整合的に形成できるため、第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９の下側の部分は、入出力トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。さらに、シリコン基板５００の表面において、第１の金属シリサイド膜５１１ａが第１の高濃度不純物領域５０６ａの外側に形成されることがないと共に第２の金属シリサイド膜５１１ｂが第２の高濃度不純物領域５０６ｂの外側に形成されることがないので、内部トランジスタ及び入出力トランジスタのいずれにおいても接合リーク電流の増大を防止できる。

また、第５の実施形態によると、入出力トランジスタ形成領域Ｒ_Bの第３のサイドウォールスペーサ５０９を形成する際に、第３のサイドウォールスペーサ５０９となるシリコン酸化膜５０７に対して、内部トランジスタ形成領域Ｒ_Aを覆う第１のレジストパターン５０８をマスクとして異方性ドライエッチングを行なって第３のサイドウォールスペーサ５０９を形成した後、第１のレジストパターン５０８を除去する。その後、入出力トランジスタ形成領域Ｒ_Bを覆う第２のレジストパターン５１０をマスクとして、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に残存する部分に対してウェットエッチングを行なって該部分を除去した後、第２のレジストパターン５１０を除去する。すなわち、入出力トランジスタ形成領域Ｒ_Bの第３のサイドウォールスペーサ５０９を形成するのに必要な第１のレジストパターン５０８を形成するためのリソグラフィー工程と、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に残存する部分を除去するのに必要な第２のレジストパターン５１０を形成するためのリソグラフィー工程とを行なうことによって、内部トランジスタ及び入出力トランジスタのそれぞれにおけるシリサイド化領域を作り分けることができる。このため、第４の実施形態と比較するとリソグラフィー工程数が増大する一方、第４の実施形態のように内部トランジスタ形成領域Ｒ_Aに第４のサイドウォールスペーサ４０８ａを形成した場合に必要となる、第４のサイドウォールスペーサ４０８ａに対する選択的ウェットエッチングが不要となる（図５（ｃ）及び図６（ａ）〜（ｃ）参照）。従って、第５の実施形態によると、第４の実施形態と比べて、ウェットエッチング工程におけるプロセスマージンを増大させることができ、それによって例えば分離絶縁膜５０１の削れを防止できる。

尚、第５の実施形態において、内部トランジスタと入出力トランジスタとを備えた半導体装置を対象としたが、これに代えて、内部トランジスタと、アナログトランジスタ又はＤＲＡＭのセルトランジスタとを備えた半導体装置を対象としてもよい。

また、第５の実施形態において、第１のゲート電極５０３ａ及び第２のゲート電極５０３ｂの材料として多結晶シリコンを用いたが、これらのゲート電極の材料はシリサイド化可能な材料であれば特に限定されず、例えばシリコンゲルマニウム又はアモルファスシリコン等の半導体材料を用いてもよい。

また、第５の実施形態において、第１のサイドウォールスペーサ５０５ａ及び第２のサイドウォールスペーサ５０５ｂはシリコン窒化膜の単層構造を有していたが、これに代えて、これらのサイドウォールスペーサが、例えばシリコン酸化膜とシリコン窒化膜との積層構造を有していてもよい。

（第５の実施形態の変形例）
以下、本発明の第５の実施形態の変形例に係る半導体装置及びその製造方法について図面を参照しながら説明する。

図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）及び図１６（ａ）〜（ｃ）は第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１３（ａ）〜（ｃ）、図１４（ａ）〜（ｃ）、図１５（ａ）〜（ｃ）及び図１６（ａ）〜（ｃ）において、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、図１１（ａ）、（ｂ）及び図１２（ａ）、（ｂ）に示す第５の実施形態と同一の部材には同一の符号を付すことにより説明を省略する場合がある。

第５の実施形態の変形例の図１３（ａ）及び（ｂ）に示す工程は、第５の実施形態の図９（ａ）及び（ｂ）に示す工程と同一なので説明を省略する。

次に、図１３（ｃ）に示すように、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に形成されている部分と、シリコン酸化膜５０７における第２の高濃度不純物領域５０６ｂのうち抵抗素子形成領域の上側に堆積された部分とを覆う第１のレジストパターン５０８を形成する。

次に、第１のレジストパターン５０８をマスクとしてシリコン酸化膜５０７に対して異方性ドライエッチングを行なう。これにより、図１４（ａ）に示すように、入出力トランジスタ形成領域Ｒ_Bの第２のゲート電極５０３ｂの側面に第２のサイドウォールスペーサ５０５ｂを介して第３のサイドウォールスペーサ５０９が形成される。また、第２の高濃度不純物領域５０６ｂのうち抵抗素子形成領域の上側にシリコン酸化膜５０７がシリサイド化防止用パターン５１５として残存する。その後、図１４（ｂ）に示すように、第１のレジストパターン５０８を除去する。

次に、図１４（ｃ）に示すように、入出力トランジスタ形成領域Ｒ_Bを覆う第２のレジストパターン５１０を形成した後、第２のレジストパターン５１０をマスクとして、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に残存する部分に対してウェットエッチングを行なう。これにより、図１５（ａ）に示すように、シリコン酸化膜５０７における内部トランジスタ形成領域Ｒ_Aの上に残存する部分が除去される。その後、図１５（ｂ）に示すように、第２のレジストパターン５１０を除去する。

次に、図１５（ｃ）に示すように、内部トランジスタ形成領域Ｒ_Aを覆う第３のレジストパターン５１６を形成した後、第３のレジストパターン５１６、第２のゲート電極５０３ｂ、第２のサイドウォールスペーサ５０５ｂ及び第３のサイドウォールスペーサ５０９をマスクとして入出力トランジスタ形成領域Ｒ_Bに対してイオン注入を行なう。これにより、第２の高濃度不純物領域５０６ｂよりも接合深さが深い第３の高濃度不純物領域５１７が形成される。言い換えると、第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９及びシリサイド化防止用パターン５１５のそれぞれの下側以外の部分の深さを、第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９及びシリサイド化防止用パターン５１５のそれぞれの下側の部分の深さよりも深くする。その後、図１６（ａ）に示すように、第３のレジストパターン５１６を除去する。

次に、シリコン基板５００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜５０１、第１のサイドウォールスペーサ５０５ａ、第２のサイドウォールスペーサ５０５ｂ、第３のサイドウォールスペーサ５０９及びシリサイド化防止用パターン５１５をマスクとして、シリコン基板５００に対して熱処理を加える。これにより、シリコン基板５００、第１のゲート電極５０３ａ及び第２のゲート電極５０３ｂの各表面における露出したシリコン領域と、前述の金属膜とが反応する。その結果、図１６（ｂ）に示すように、第１のゲート電極５０３ａ及び第１の高濃度不純物領域５０６ａのそれぞれの上に第１の金属シリサイド膜５１１ａが形成されると共に、第２のゲート電極５０３ｂの上、並びに第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９及びシリサイド化防止用パターン５１５のそれぞれの下側以外の部分の上に第２の金属シリサイド膜５１１ｂが形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図１６（ｃ）に示すように、周知の方法により、シリコン基板５００の上に全面に亘って層間絶縁膜５１２を形成した後、層間絶縁膜５１２に、第１の高濃度不純物領域５０６ａと第１の金属シリサイド膜５１１ａを介して接続する第１のコンタクト５１３ａ、及び第２の高濃度不純物領域５０６ｂと第２の金属シリサイド膜５１１ｂを介して接続する第２のコンタクト５１３ｂを形成する。その後、層間絶縁膜５１２の上に、第１のコンタクト５１３ａと接続する第１の金属配線５１４ａ、及び第２のコンタクト５１３ｂと接続する第２の金属配線５１４ｂを形成する。これにより、第１のゲート電極５０３ａ及び第１の高濃度不純物領域５０６ａのそれぞれの上に第１の金属シリサイド膜５１１ａが形成された内部トランジスタと、第２のゲート電極５０３ｂの上並びに第２の高濃度不純物領域５０６ｂにおける第３のサイドウォールスペーサ５０９及びシリサイド化防止用パターン５１５のそれぞれの下側以外の部分の上に第２の金属シリサイド膜５１１ｂが形成された入出力トランジスタとを備えた半導体装置の製造が完了する。

第５の実施形態の変形例によると、第５の実施形態の効果に加えて次のような効果が得られる。すなわち、第２の高濃度不純物領域５０６ｂ上に形成される第２の金属シリサイド膜５１１ｂが、第２の高濃度不純物領域５０６ｂにおける接合深さが相対的に深い部分（つまり第３の高濃度不純物領域５１７）の表面のみに形成されるので、第２の金属シリサイド膜５１１ｂの形成に起因した接合リーク電流の増大を確実に抑制できる。また、第３の高濃度不純物領域５１７は、第２のサイドウォールスペーサ５０５ｂ及び第３のサイドウォールスペーサ５０９によって入出力トランジスタのチャネル領域から離されているため、第３の高濃度不純物領域５１７からの空乏層の広がりに起因してトランジスタ特性の変動（つまり短チャネル効果）が増大することを抑制できる。

さらに、第５の実施形態の変形例によると、第２の高濃度不純物領域５０６ｂのうち抵抗素子形成領域の上側にシリサイド化防止用パターン５１５を形成した後、シリサイド化防止用パターン５１５をマスクとして第２の金属シリサイド膜５１１ｂを形成する。このため、第２の高濃度不純物領域５０６ｂにおけるシリサイド化防止用パターン５１５の下側の部分を、ＭＩＳ型トランジスタと直列に接続された抵抗素子として形成することが容易になり、それによってＥＳＤ等による静電破壊に対する耐性を向上させることが簡単にできる。

（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について、ｎ型ＭＩＳＦＥＴを例として図面を参照しながら説明する。

図１７（ａ）〜（ｄ）及び図１８（ａ）〜（ｅ）は第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図１７（ａ）に示すように、ｐ型のシリコン基板６００に、シリコン酸化膜からなる分離絶縁膜６０１を形成することによって、トランジスタ形成領域を区画した後、周知の方法を使用して、シリコン基板６００の上に、シリコン酸窒化膜からなる厚さ２ｎｍ程度のゲート絶縁膜６０２を形成し、その後、ゲート絶縁膜６０２の上に、ｎ型多結晶シリコン膜からなる厚さ１５０ｎｍ程度のゲート電極６０３を形成する。

次に、図１７（ｂ）に示すように、シリコン基板６００の上に全面に亘って厚さ５〜２０ｎｍ程度のシリコン酸化膜６０４Ａを堆積した後、シリコン酸化膜６０４Ａに対して異方性ドライエッチングを行なう。これにより、図１７（ｃ）に示すように、ゲート電極６０３の側面に、シリコン酸化膜からなるオフセットスペーサ６０４が形成される。次に、ゲート電極６０３及びオフセットスペーサ６０４をマスクとしてシリコン基板６００に対してイオン注入を行なうことによりｎ型の低濃度不純物領域６０５を形成する。

次に、図１７（ｄ）に示すように、シリコン基板６００の上に全面に亘って厚さ６０ｎｍ程度のシリコン窒化膜６０６Ａを堆積した後、シリコン窒化膜６０６Ａに対して異方性ドライエッチングを行なう。これにより、図１８（ａ）に示すように、ゲート電極６０３の側面にオフセットスペーサ６０４を介して、シリコン窒化膜からなる第１のサイドウォールスペーサ６０６が形成される。次に、ゲート電極６０３、オフセットスペーサ６０４及び第１のサイドウォールスペーサ６０６をマスクとしてシリコン基板６００に対してイオン注入を行なうことにより、ソース領域及びドレイン領域となるｎ型の高濃度不純物領域６０７を形成する。

次に、図１８（ｂ）に示すように、シリコン基板６００の上に全面に亘って厚さ６０ｎｍ程度のシリコン酸化膜６０８を堆積した後、シリコン酸化膜６０８に対して異方性ドライエッチングを行なう。これにより、図１８（ｃ）に示すように、ゲート電極６０３の側面にオフセットスペーサ６０４及び第１のサイドウォールスペーサ６０６を介して、シリコン酸化膜からなる第２のサイドウォールスペーサ６０９が形成される。このとき、第２のサイドウォールスペーサ６０９は、高濃度不純物領域６０７における低濃度不純物領域６０５に近接する領域の上で且つ第１のサイドウォールスペーサ６０６の側面に形成される。

次に、シリコン基板６００の上に全面に亘って、例えばＣｏ又はＮｉ等からなる金属膜を堆積した後、分離絶縁膜６０１、オフセットスペーサ６０４、第１のサイドウォールスペーサ６０６及び第２のサイドウォールスペーサ６０９をマスクとして、シリコン基板６００に対して熱処理を加える。これにより、シリコン基板６００及びゲート電極６０３の各表面における露出したシリコン領域と、前述の金属膜とが反応して、図１８（ｄ）に示すように、ゲート電極６０３の上、及び高濃度不純物領域６０７における第２のサイドウォールスペーサ６０９の下側以外の部分の上に、金属シリサイド膜６１０が形成される。その後、Ｈ₂ＳＯ₄及びＨ₂Ｏ₂等を含むエッチング液を用いて、未反応の金属膜をウェットエッチングにより除去する。

次に、図１８（ｅ）に示すように、周知の方法により、シリコン基板６００の上に全面に亘って層間絶縁膜６１１を形成した後、層間絶縁膜６１１に、高濃度不純物領域６０７と金属シリサイド膜６１０を介して接続するコンタクト６１２を形成し、その後、層間絶縁膜６１１の上に、コンタクト６１２と接続する金属配線６１３を形成する。これにより、上層に金属シリサイド膜６１０が形成されたゲート電極６０３と、第２のサイドウォールスペーサ６０９の下側以外の部分に金属シリサイド膜６１０が形成された高濃度不純物領域６０７とを備えたｎ型ＭＩＳＦＥＴの製造が完了する。

第６の実施形態によると、シリコン基板６００におけるゲート電極６０３の両側に低濃度不純物領域６０５を形成した後、ゲート電極６０３の側面に第１のサイドウォールスペーサ６０６を形成し、その後、シリコン基板６００におけるゲート電極６０３の両側に低濃度不純物領域６０５と隣接するように高濃度不純物領域６０７を形成する。その後、ゲート電極６０３の側面に第１のサイドウォールスペーサ６０６を介して第２のサイドウォールスペーサ６０９を形成した後、分離絶縁膜６０１、第１のサイドウォールスペーサ６０６及び第２のサイドウォールスペーサ６０９をマスクとして、シリコン基板６００及びゲート電極６０３のそれぞれのシリコン露出部分に金属シリサイド膜６１０を選択的に形成する。すなわち、ゲート電極６０３上に金属シリサイド膜６１０を形成してゲート電極６０３を低抵抗化できる。また、高濃度不純物領域６０７のうち第２のサイドウォールスペーサ６０９の下側以外の部分に金属シリサイド膜６１０を自己整合的に形成できるため、高濃度不純物領域６０７における第２のサイドウォールスペーサ６０９の下側の部分は、ＭＩＳ型トランジスタと直列に接続された抵抗素子として機能するので、ＥＳＤ等による静電破壊に対する耐性を向上させることができる。

また、第６の実施形態によると、ゲート電極６０３を形成した後、ゲート電極６０３の側面にオフセットスペーサ６０４を形成し、その後、ゲート電極６０３及びオフセットスペーサ６０４をマスクとしてシリコン基板６００に対してイオン注入を行なうことにより低濃度不純物領域６０５を形成する。このため、ゲート電極６０３とソース・ドレイン領域とのオーバーラップ長を短くできるため、ゲート電極６０３とソース・ドレイン領域との間に生じるオーバーラップ容量を低減できる。従って、ＭＩＳ型トランジスタの寄生容量を低減できるので、回路動作速度を向上させることができる。

尚、第６の実施形態において、ゲート電極６０３の材料として多結晶シリコンを用いたが、ゲート電極６０３の材料はシリサイド化可能な材料であれば特に限定されず、例えばシリコンゲルマニウム又はアモルファスシリコン等の半導体材料を用いてもよい。

また、第６の実施形態において、第１のサイドウォールスペーサ６０６はシリコン窒化膜の単層構造を有していたが、これに代えて、第１のサイドウォールスペーサ６０６が、例えばシリコン酸化膜とシリコン窒化膜との積層構造を有していてもよい。

さらに、第１〜第５の各実施形態においても、第６の実施形態と同様にオフセットスペーサを形成してもよい。具体的には、第１の実施形態において、ゲート電極１０３を形成した後、ゲート電極１０３の側面にオフセットスペーサを形成し、その後、ゲート電極１０３及びオフセットスペーサをマスクとしてシリコン基板１００に対してイオン注入を行なうことにより低濃度不純物領域１０４を形成してもよい。また、第２の実施形態において、ゲート電極２０３を形成した後、ゲート電極２０３の側面にオフセットスペーサを形成し、その後、ゲート電極２０３及びオフセットスペーサをマスクとしてシリコン基板２００に対してイオン注入を行なうことにより低濃度不純物領域２０４を形成してもよい。また、第３の実施形態において、ゲート電極３０３を形成した後、ゲート電極３０３の側面にオフセットスペーサを形成し、その後、ゲート電極３０３及びオフセットスペーサをマスクとしてシリコン基板３００に対してイオン注入を行なうことにより低濃度不純物領域３０４を形成してもよい。また、第４の実施形態においては、特に、内部トランジスタ形成領域Ｒ_Aの上に第１のゲート電極４０３ａを形成した後、第１のゲート電極４０３ａの側面にオフセットスペーサを形成し、その後、第１のゲート電極４０３ａ及びオフセットスペーサをマスクとしてシリコン基板４００に対してイオン注入を行なうことにより第１の低濃度不純物領域４０４ａを形成することが好ましい。このとき、入出力トランジスタ形成領域Ｒ_Bの第２のゲート電極４０３ｂの側面にもオフセットスペーサを形成してもよい。また、第５の実施形態においては、特に、内部トランジスタ形成領域Ｒ_Aの上に第１のゲート電極５０３ａを形成した後、第１のゲート電極５０３ａの側面にオフセットスペーサを形成し、その後、第１のゲート電極５０３ａ及びオフセットスペーサをマスクとしてシリコン基板５００に対してイオン注入を行なうことにより第１の低濃度不純物領域５０４ａを形成することが好ましい。このとき、入出力トランジスタ形成領域Ｒ_Bの第２のゲート電極５０３ｂの側面にもオフセットスペーサを形成してもよい。

本発明は、半導体装置及びその製造方法に関し、ゲート電極及び高濃度不純物領域の各表面に金属シリサイド層が選択的に形成されたＭＩＳ型トランジスタを備えた半導体装置及びその製造方法に適用した場合、ＥＳＤ等による静電破壊に対する耐性を向上させることができると共に内部トランジスタ及び入出力トランジスタのいずれにおいても接合リーク電流の増大を防止できるという効果が得られ、非常に有用である。

（ａ）〜（ｇ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｄ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。本発明の第４の実施形態の変形例に係る半導体装置の製造方法の一工程を示す断面図である。（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は本発明の第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｄ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｅ）は本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は第１の従来例に係る半導体装置の製造方法の各工程を示す断面図である。（ａ）〜（ｃ）は第１の従来例に係る半導体装置の製造方法の各工程を示す断面図である。

符号の説明

１００シリコン基板
１０１分離絶縁膜
１０２ゲート絶縁膜
１０３ゲート電極
１０４低濃度不純物領域
１０５Ａシリコン窒化膜
１０５第１のサイドウォールスペーサ
１０６高濃度不純物領域
１０７シリコン酸化膜
１０８第２のサイドウォールスペーサ
１０９金属シリサイド膜
１１０層間絶縁膜
１１１コンタクト
１１２金属配線
２００シリコン基板
２０１分離絶縁膜
２０２ゲート絶縁膜
２０３ゲート電極
２０４低濃度不純物領域
２０５第１のサイドウォールスペーサ
２０６第１の高濃度不純物領域
２０７シリコン酸化膜
２０８第２のサイドウォールスペーサ
２０９第２の高濃度不純物領域
２１０金属シリサイド膜
２１１層間絶縁膜
２１２コンタクト
２１３金属配線
３００シリコン基板
３０１分離絶縁膜
３０２ゲート絶縁膜
３０３ゲート電極
３０４低濃度不純物領域
３０５第１のサイドウォールスペーサ
３０６高濃度不純物領域
３０７シリコン酸化膜
３０８レジストパターン
３０９シリサイド化防止用パターン
３１０第２のサイドウォールスペーサ
３１１金属シリサイド膜
３１２層間絶縁膜
３１３コンタクト
３１４金属配線
４００シリコン基板
４０１分離絶縁膜
４０２ａ第１のゲート絶縁膜
４０２ｂ第２のゲート絶縁膜
４０３ａ第１のゲート電極
４０３ｂ第２のゲート電極
４０４ａ第１の低濃度不純物領域
４０４ｂ第２の低濃度不純物領域
４０５ａ第１のサイドウォールスペーサ
４０５ｂ第２のサイドウォールスペーサ
４０６ａ第１の高濃度不純物領域
４０６ｂ第２の高濃度不純物領域
４０７絶縁膜
４０８ａ第４のサイドウォールスペーサ
４０８ｂ第３のサイドウォールスペーサ
４０９レジストパターン
４１０ａ第１の金属シリサイド膜
４１０ｂ第２の金属シリサイド膜
４１１層間絶縁膜
４１２ａ第１のコンタクト
４１２ｂ第２のコンタクト
４１３ａ第１の金属配線
４１３ｂ第２の金属配線
４１４レジストパターン
４１５第３の高濃度不純物領域
５００シリコン基板
５０１分離絶縁膜
５０２ａ第１のゲート絶縁膜
５０２ｂ第２のゲート絶縁膜
５０３ａ第１のゲート電極
５０３ｂ第２のゲート電極
５０４ａ第１の低濃度不純物領域
５０４ｂ第２の低濃度不純物領域
５０５ａ第１のサイドウォールスペーサ
５０５ｂ第２のサイドウォールスペーサ
５０６ａ第１の高濃度不純物領域
５０６ｂ第２の高濃度不純物領域
５０７シリコン酸化膜
５０８第１のレジストパターン
５０９第３のサイドウォールスペーサ
５１０第２のレジストパターン
５１１ａ第１の金属シリサイド膜
５１１ｂ第２の金属シリサイド膜
５１２層間絶縁膜
５１３ａ第１のコンタクト
５１３ｂ第２のコンタクト
５１４ａ第１の金属配線
５１４ｂ第２の金属配線
５１５シリサイド化防止用パターン
５１６第３のレジストパターン
５１７第３の高濃度不純物領域
６００シリコン基板
６０１分離絶縁膜
６０２ゲート絶縁膜
６０３ゲート電極
６０４Ａシリコン酸化膜
６０４オフセットスペーサ
６０５低濃度不純物領域
６０６Ａシリコン窒化膜
６０６第１のサイドウォールスペーサ
６０７高濃度不純物領域
６０８シリコン酸化膜
６０９第２のサイドウォールスペーサ
６１０金属シリサイド膜
６１１層間絶縁膜
６１２コンタクト
６１３金属配線

Claims

同一の半導体基板上に第１のＭＩＳ型トランジスタと第２のＭＩＳ型トランジスタとを有する半導体装置において、
前記第１のＭＩＳ型トランジスタは、
前記半導体基板の第１のトランジスタ形成領域の上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
前記第１のトランジスタ形成領域における前記第１の側壁絶縁膜の下側に形成された第１の低濃度不純物領域と、
前記第１のトランジスタ形成領域における前記第１のゲート電極の外側に前記第１の低濃度不純物領域と隣接するように形成された第１の高濃度不純物領域と、
前記第１の側壁絶縁膜をマスクとして前記第１の高濃度不純物領域の表面に形成された第１の金属シリサイド層とを備え、
前記第２のＭＩＳ型トランジスタは、
前記半導体基板の第２のトランジスタ形成領域の上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のゲート電極の側面に形成された第２の側壁絶縁膜と、
前記第２のトランジスタ形成領域における前記第２の側壁絶縁膜の下側に形成された第２の低濃度不純物領域と、
前記第２のトランジスタ形成領域における前記第２のゲート電極の外側に前記第２の低濃度不純物領域と隣接するように形成された第２の高濃度不純物領域と、
前記第２の高濃度不純物領域における前記第２の低濃度不純物領域に近接する領域の上で且つ前記第２の側壁絶縁膜の側面に形成された第３の側壁絶縁膜と、
前記第２の側壁絶縁膜及び前記第３の側壁絶縁膜をマスクとして前記第２の高濃度不純物領域の表面に形成された第２の金属シリサイド層と
を備えていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第２の金属シリサイド層は、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜の下側の部分以外の表面に形成されていることを特徴とする半導体装置。
請求項１又は２に記載の半導体装置において、
前記第２の高濃度不純物領域における前記第３の側壁絶縁膜の下側以外の部分の深さは、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜の下側の部分の深さよりも深いことを特徴とする半導体装置。
請求項１〜３のいずれか１項に記載の半導体装置において、
前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜は、第１の絶縁膜からなり、
前記第３の側壁絶縁膜は、第２の絶縁膜からなることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記第２の高濃度不純物領域のうち抵抗素子形成領域の上側に形成されたシリサイド化防止パターンをさらに備え、
前記第２の金属シリサイド層は、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜及び前記シリサイド化防止パターンのそれぞれの下側の部分以外の表面に形成されていることを特徴とする半導体装置。
請求項５に記載の半導体装置において、
前記第２の高濃度不純物領域における前記第３の側壁絶縁膜及び前記シリサイド化防止パターンのそれぞれの下側以外の部分の深さは、前記第２の高濃度不純物領域における前記第３の側壁絶縁膜及び前記シリサイド化防止パターンのそれぞれの下側の部分の深さよりも深いことを特徴とする半導体装置。
請求項５又は６に記載の半導体装置において、
前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜は、第１の絶縁膜からなり、
前記第３の側壁絶縁膜及び前記シリサイド化防止パターンは、第２の絶縁膜からなることを特徴とする半導体装置。
請求項１〜７のいずれか１項に記載の半導体装置において、
前記第１の側壁絶縁膜は、前記第１のゲート電極の側面に形成された第１のオフセットスペーサ上に形成されていることを特徴とする半導体装置。
請求項１〜８のいずれか１項に記載の半導体装置において、
前記第２の側壁絶縁膜は、前記第２のゲート電極の側面に形成された第２のオフセットスペーサ上に形成されていることを特徴とする半導体装置。
請求項１〜９のいずれか１項に記載の半導体装置において、
前記第１のゲート電極の表面には、前記第１の金属シリサイド層が形成されており、
前記第２のゲート電極の表面には、前記第２の金属シリサイド層が形成されていることを特徴とする半導体装置。
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記第１のＭＩＳ型トランジスタは、内部トランジスタであり、
前記第２のＭＩＳ型トランジスタは、入出力トランジスタであることを特徴とする半導体装置。
半導体基板を第１のトランジスタ形成領域と第２のトランジスタ形成領域とに区画する工程（ａ）と、
前記第１のトランジスタ形成領域の上に第１のゲート絶縁膜を介して第１のゲート電極を形成する工程（ｂ）と、
前記第２のトランジスタ形成領域の上に、第２のゲート絶縁膜を介して第２のゲート電極を形成する工程（ｃ）と、
前記第１のゲート電極をマスクとして前記第１のトランジスタ形成領域に対してイオン注入を行なうことにより第１の低濃度不純物領域を形成する工程（ｄ）と、
前記第２のゲート電極をマスクとして前記第２のトランジスタ形成領域に対してイオン注入を行なうことにより第２の低濃度不純物領域を形成する工程（ｅ）と、
前記工程（ｄ）及び前記工程（ｅ）の後に、前記半導体基板の上に全面に亘って第１の絶縁膜を形成する工程（ｆ）と、
前記第１の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第１のゲート電極の側面に第１の側壁絶縁膜を形成すると共に前記第２のゲート電極の側面に第２の側壁絶縁膜を形成する工程（ｇ）と、
前記第１のゲート電極及び第１の側壁絶縁膜をマスクとして前記第１のトランジスタ形成領域に対してイオン注入を行なうことにより第１の高濃度不純物領域を形成する工程（ｈ）と、
前記第２のゲート電極及び第２の側壁絶縁膜をマスクとして前記第２のトランジスタ形成領域に対してイオン注入を行なうことにより第２の高濃度不純物領域を形成する工程（ｉ）と、
前記工程（ｈ）及び前記工程（ｉ）の後に、前記半導体基板の上に全面に亘って第２の絶縁膜を形成する工程（ｊ）と、
前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第２の側壁絶縁膜の側面に第３の側壁絶縁膜を形成する工程（ｋ）と、
前記工程（ｋ）の後に、前記第１の側壁絶縁膜をマスクとして前記第１の高濃度不純物領域の表面に第１の金属シリサイド層を形成するとともに、前記第２の側壁絶縁膜及び前記第３の側壁絶縁膜をマスクとして前記第２の高濃度不純物領域の表面に第２の金属シリサイド層を形成する工程（ｌ）と
を備えていることを特徴とする半導体装置の製造方法。
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｋ）は、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記前記第３の側壁絶縁膜を形成するとともに前記第１の側壁絶縁膜の側面に第４の側壁絶縁膜を形成する第１の工程と、前記第１の工程の後に、前記第４の側壁絶縁膜を選択的に除去する第２の工程とを含むことを特徴とする半導体装置の製造方法。
請求項１２に記載の半導体装置の製造方法において、
前記工程（ｋ）は、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第３の側壁絶縁膜を形成するとともに前記第１のトランジスタ形成領域を覆う前記第２の絶縁膜を残存させる第１の工程と、前記第１の工程の後に、前記第１のトランジスタ形成領域の上に残存する前記第２の絶縁膜を選択的に除去する第２の工程とを含むことを特徴とする半導体装置の製造方法。
請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｋ）は、前記第２の絶縁膜に対して異方性ドライエッチングを行なうことにより、前記第３の側壁絶縁膜を形成するとともに前記第２の高濃度不純物領域のうち抵抗素子形成領域の上側にシリサイド化防止パターンを形成する工程を含み、
前記工程（ｌ）は、前記第２の側壁絶縁膜、前記第３の側壁絶縁膜及び前記シリサイド化防止パターンをマスクとして前記第２の高濃度不純物領域の表面に前記第２の金属シリサイド層を形成する工程を含むことを特徴とする半導体装置の製造方法。
請求項１２〜１５のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｋ）の後で前記工程（ｌ）の前に、前記第２のゲート電極、前記第２の側壁絶縁膜及び前記第３の側壁絶縁膜をマスクとして前記第２のトランジスタ形成領域に対して選択的にイオン注入を行なう工程をさらに備えていることを特徴とする半導体装置の製造方法。