KR100345366B1 - 반도체소자의 삼중 웰 형성방법_ - Google Patents

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Abstract

본 발명은 반도체소자의 삼중 웰 형성방법에 관한 것으로, 4개의 마스크를 이용하여 3개의 웰 농도를 개별적으로 조절할 수 있는 공정으로서, 깊은 엔웰 임플란트를 제외하고는 중간의 에너지로 임플란트가 가능하도록 디자인 하여 결함 형성을 최대한 억제하는 방법으로서, 깊은 제1도전형 제1웰을 형성하고 그 상측에 제2도전형 제1웰을 얕게 형성한 다음, 상기 제1도전형 제1웰에 제1도전형 제2웰, 즉 알웰을 얕게 형성하고, 상기 제1도전형 제1웰과 이웃하는 제2도전형 제2웰을 얕게 형성함으로써 엔웰, 피웰 및 알웰의 농도를 개별적으로 조절하여 몬턱전압 조절 임플란트 마스크없이 트랜지스터의 문턱전압을 튜닝할 수 있도록 함으로써 트랜지스터의 특성을 향상시키고 접합 특성의 옵티마이즈 ( optimize ) 가 용이하도록 실시하는 기술이다.

Description

반도체소자의 삼중 웰 형성방법
본 발명은 반도체소자의 삼중 웰 형성방법에 관한 것으로, 특히 높은 에너지를 이용한 임플란트 공정으로 리트로그레이드 웰 프로세스 ( retrograde well process ) 로서 삼중 웰을 형성하는 방법에 관한 것이다.
종래기술에 다른 리트로그레이드 웰 프로세스는 2회의 마스크 공정으로 이중 웰을 형서하거나 삼중웰을 형성하고 있다.
2회의 마스크 공정으로 삼중웰을 형성하는 경우는 엔웰 임플란트와 피웰 임플란트가 동시에 진행될 영역을 설정하여 새로운 웰을 하나 더 만들게 된다.
이렇게 형성된 웰의 농도는 엔웰과 피웰의 농도에 의존하게 된다.
따라서, 이웰, 즉 알웰 ( R-well ) 에 형성된 트랜지스터의 특성은 엔모스와 피모스의 특성과 의존성을 갖게 된다.
또한, 상기 리트로그레이드 웰 프로세스는 열공정의 온도가 낮으므로 결정결함을 게더링 ( gettering ) 하기 위한 프로세스의 디자인이 어렵다.
본 발명은 상기한 종래기술의 문제점을 해결하기위하여, 각 웰의 농도를 요이하게 조절할 수 있도록 4개의 웰 마스크를 이용하여 삼중 웰을 형성함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 삼중 웰 형성방법을 제공하는게 그 목적이 있다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 삼중 웰 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 제1감광막패턴 17 : 제1엔웰
19 : 제2감광막패턴 21 : 제1피웰
22 : 제3감광막패턴 23 : 제2엔웰
25 : 제4감광막패턴 27 : 제2피웰
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 삼중 웰 형성방법은,
반도체소자의 삼중웰 형성방법에 있어서,
피형 반도체기판에 깊게 형성되는 제1엔웰을 형성하는 공정과,
상기 반도체기판을 퍼니스를 이용하여 열처리하는 공정과,
상기 제1엔웰의 일측을 노출시키는 제1피웰 마스크를 이용하여 상기 제1엔웰 상측에 제1피웰을 형성하는 공정과,
상기 제1엔웰의 타측 모두를 노출시키는 제2엔웰 마스크를 이용하여 상기 제1엔웰 상측에 제2엔웰을 형성하는 공정과,
상기 제1엔웰의 이웃하는 부분에 제2피웰마스크를 이용한 임플란트 공정으로 제2피웰을 형성하는 공정을 포함하는 것과,
상기 제1엔웰은 100 KeV ∼ 1 MeV 의 에너지로 임플란트되어 깊게 형성되는 것과,
상기 제2엔웰, 제1피웰 및 제2피웰은 1 ∼ 300 KeV 의 에너지로 임플란트되어 형성되는 것과,
상기 웰마스크를 이용한 임플란트 공정시 문적전압 조절 임플란트 공정을 수반하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는,
4개의 마스크를 이용하여 3개의 웰 농도를 개별적으로 조절할 수 있는 공정으로서, 깊은 엔웰 임플란트를 제외하고는 중간의 에너지로 임플란트가 가능하도록 디자인 하여 결함 형성을 최대한 억제하는 것이다. 또한, 웰 마스크 단계에서 웰 표면의 농도를 개별적으로 조절할 수 있도록 하여 별도의 문턱전압 임플란트 마스크없이 문턱전압을 조절할 수 있도록 디자인한 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1a 내지 도 1d 는 본 발명의 실시예에 따른 반도체소자의 삼중 웰 형성방법을 도시한 단면도이다.
먼저, 피형 반도체기판(11) 상측에 활성영역을 정의하는 소자분리막(13)을 형성한다.
그리고, 상기 반도체기판(11) 상부에 제1감광막패턴(15)을 형성한다. 이때, 상기 제1감광막패턴(15)은 깊은 엔웰과 피웰이 동시에 형성될 제1엔웰영역을 형성하기 위한 제1엔웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그리고, 상기 제1감광막패턴(15)을 마스크로하여 상기 반도체기판(11)에 인을 1.0 MeV 이하의 에너지로 임플란트하여 깊은 엔웰인 제1엔웰(17)을 형성한다.
그 다음, 퍼니스 ( furnace ) 를 이용하거나 RTP 방법으로 웰 어닐링 ( well annealing ) 공정을 실시한다. (도 1a)
그리고, 상기 제1감광막패턴(15)을 제거하고, 상기 반도체기판(11) 상부에 제2감광막패턴(19)을 형성한다.
이때, 상기 제2감광막패턴(19)은 상기 제1엔웰(17) 상측에 피웰을 형성할 수 있도록 상기 제1엔웰(17)의 일부를 노출시키는 제1피웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그 다음, 상기 제2감광막패턴(19)을 마스크로하여 상기 반도체기판에 보론을 임플란트 함으로써 제1피웰(21)을 형성한다.
이때, 상기 임플란트 공정은 보론을 300 KeV 의 이온에너지로 실시하여 제1피웰(21)을 형성하는 동시에 엔-채널 제1 필드 스톱 임플란트 및 엔-채널 제1 문턱전압 임플란트하는 것이다. (도 1b)
그 다음, 상기 제1엔웰(17) 상측의 상기 제1피웰(21)이 형성되지않은 부분에 형성될 제2엔웰 형성부분을 노출시키는 제2엔웰 마스크(도시안됨)를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. 이때, 상기 제2엔웰 마스크는 베리드 채널 피형 전계효과트랜지스터 ( buried channel P-MOSFET ) 의 문턱전압 임플란트를 실시하기 위하여 사용할 수도 있다.
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 제1엔웰(17) 상측에 보론을 250 KeV 의 에너지로 임플란트 함으로써 필드 스톱 임플란트와 펀치 스톱 임플란트를 실시한다. 그리고, 피-채널 문턱전압 임플란트를 실시한다. (도 1c)
그 다음에, 상기 제3감광막패턴(22)을 제거하고 상기 반도체기판(11) 상부에 제4감광막패턴(25)을 형성한다.
이때, 상기 제4감광막패턴(25)은 상기 제1엔웰(17)과 이웃하는 부분에 피웰을 형성할 수 있는 노광마스크(도시안됨)를 이용한 노광 및 현상 공정으로 형성한 것이다.
그 다음에, 상기 제4감광막패턴(25)을 마스크로하여 상기 반도체기판(11)에 보론을 300 KeV 이하의 불순물로 임플란트하여 제2피웰(27)을 형성한다. 이때, 상기 임플란트 공정은 엔채널 제2필드 스톱 임플란트 및 엔채널 제2문턱전압 임플란트를 수반한다.
후속공정으로 상기 제4감광막패턴(25)을 제거하고 상기 반도체기판(11) 표면에 게이트산화막을 형성한다. (도 1d)
본 발명의 다른 실시예는 반도체기판이 엔형일 경우 불순물의 종류를 바꾸어서 적용하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 삼중 웰 형성방법은, 4개의 마스크 공정으로 서로 분리된 삼중웰을 형성할 수 있으며 엔웰, 피웰 및 알웰 농도를 개별적으로 조정하여 문턱전압 임플란트 마스크없이 각각 트랜지스터의 문턱전압 튜닝 ( tuning ) 이 가능하도록 함으로써 종래의 공정에 비하여 사용되는 마스크의 숫자가 감소하거나 동일하고, 웰 농도르 독립적으로 결정할 수 있어 트랜지스터와 접합 특성의 옵티마이즈 ( optimize ) 가 가능하도록 하는 효과가 있다.

Claims (4)

  1. 반도체소자의 삼중웰 형성방법에 있어서,
    피형 반도체기판에 깊게 형성되는 제1엔웰을 형성하는 공정과,
    상기 반도체기판을 퍼니스를 이용하여 열처리하는 공정과,
    상기 제1엔웰의 일측을 노출시키는 제1피웰 마스크를 이용하여 상기 제1엔웰 상측에 제1피웰을 형성하는 공정과,
    상기 제1엔웰의 타측 모두를 노출시키는 제2엔웰 마스크를 이용하여 상기 제1엔웰 상측에 제2엔웰을 형성하는 공정과,
    상기 제1엔웰의 이웃하는 부분에 제2피웰마스크를 이용한 임플란트 공정으로 제2피웰을 형성하는 공정을 포함하는 반도체소자의 삼중 웰 형성방법.
  2. 제 1 항에 있어서,
    상기 제1엔웰은 100 KeV ∼ 1 MeV 의 에너지로 임플란트되어 깊게 형성되는 것을 특징으로하는 반도체소자의 삼중 웰 형성방법.
  3. 제 1 항에 있어서,
    상기 제2엔웰, 제1피웰 및 제2피웰은 1 ∼ 300 KeV 의 에너지로 임플란트되어 형성되는 것을 특징으로하는 반도체소자의 삼중 웰 형성방법.
  4. 제 1 항에 있어서,
    상기 웰마스크를 이용한 임플란트 공정시 문적전압 조절 임플란트 공정을 수반하는 것을 특징으로하는 반도체소자의 삼중웰 형성방법.
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