JP2000195816A - 半導体素子の三重ウェル形成方法 - Google Patents
半導体素子の三重ウェル形成方法Info
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
Abstract
(57)【要約】
【課題】 本発明は、各ウェルの濃度を容易に調節する
ことができるよう４個のウェル・マスクを利用して三重
ウェルを形成することにより、半導体素子の特性及び信
頼性を向上させることができる半導体素子の三重ウェル
形成方法を提供することにその目的がある。 【解決手段】 本発明の半導体素子の三重ウェル形成方
法では、半導体基板１１に深い第１Ｎウェル１７を形成
し、その上側に第１Ｐウェル２１を浅く形成した後、前
記第１Ｎウェル１７に第２Ｎウェル２３、即ちＲウェル
を浅く形成して、前記第１Ｎウェル１７と隣接する第２
Ｐウェル２７を浅く形成する。
ことができるよう４個のウェル・マスクを利用して三重
ウェルを形成することにより、半導体素子の特性及び信
頼性を向上させることができる半導体素子の三重ウェル
形成方法を提供することにその目的がある。 【解決手段】 本発明の半導体素子の三重ウェル形成方
法では、半導体基板１１に深い第１Ｎウェル１７を形成
し、その上側に第１Ｐウェル２１を浅く形成した後、前
記第１Ｎウェル１７に第２Ｎウェル２３、即ちＲウェル
を浅く形成して、前記第１Ｎウェル１７と隣接する第２
Ｐウェル２７を浅く形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の三重
ウェル形成方法に関し、特に、高いエネルギーを利用し
たインプラント工程を含むレトログレード・ウェル・プ
ロセス（retrograde well process）で半導体素子の
三重ウェルを形成する方法に関する。
ウェル形成方法に関し、特に、高いエネルギーを利用し
たインプラント工程を含むレトログレード・ウェル・プ
ロセス（retrograde well process）で半導体素子の
三重ウェルを形成する方法に関する。
【０００２】
【従来の技術】従来技術に係るレトログレード・ウェル
・プロセスでは、２回のマスク工程で二重ウェルを形成
したり三重ウェルを形成したりしている。
・プロセスでは、２回のマスク工程で二重ウェルを形成
したり三重ウェルを形成したりしている。
【０００３】
【発明が解決しようとする課題】このような２回のマス
ク工程で三重ウェルを形成する場合には、Ｎウェル・イ
ンプラントとＰウェル・インプラントとが同時に進めら
れる領域を設けてから、新しいウェルをさらにもう一つ
作ることになるため、このように形成されたウェルの不
純物の濃度は、ＮウェルとＰウェルの濃度に依存するこ
とになる。従って、Ｅウェル、即ちＲウェル（Ｒ−wel
l）に形成されたトランジスタの特性は、ＮモスとＰモ
スの特性に依存することになる。
ク工程で三重ウェルを形成する場合には、Ｎウェル・イ
ンプラントとＰウェル・インプラントとが同時に進めら
れる領域を設けてから、新しいウェルをさらにもう一つ
作ることになるため、このように形成されたウェルの不
純物の濃度は、ＮウェルとＰウェルの濃度に依存するこ
とになる。従って、Ｅウェル、即ちＲウェル（Ｒ−wel
l）に形成されたトランジスタの特性は、ＮモスとＰモ
スの特性に依存することになる。
【０００４】さらに、前記レトログレード・ウェル・プ
ロセスは、熱工程の温度が低いため、結晶欠陥をゲッタ
リング（gettering）するためのプロセスのデザインが
困難である。
ロセスは、熱工程の温度が低いため、結晶欠陥をゲッタ
リング（gettering）するためのプロセスのデザインが
困難である。
【０００５】本発明は、前記従来技術の諸問題点を解決
するため発明されたものであり、各ウェルの濃度を容易
に調節することができるよう４個のウェル・マスクを利
用して三重ウェルを形成することにより、半導体素子の
特性及び信頼性を向上させることができる半導体素子の
三重ウェル形成方法を提供することにその目的がある。
するため発明されたものであり、各ウェルの濃度を容易
に調節することができるよう４個のウェル・マスクを利
用して三重ウェルを形成することにより、半導体素子の
特性及び信頼性を向上させることができる半導体素子の
三重ウェル形成方法を提供することにその目的がある。
【０００６】また、本発明の目的は、Ｎウェル、Ｐウェ
ル及びＲウェルの濃度を個別的に調節し、閾電圧調節イ
ンプラント・マスクなしにトランジスタの閾電圧をチュ
ーニングできるようにすることにより、トランジスタの
特性を向上させて接合特性の最適化が容易である技術を
開発することにある。
ル及びＲウェルの濃度を個別的に調節し、閾電圧調節イ
ンプラント・マスクなしにトランジスタの閾電圧をチュ
ーニングできるようにすることにより、トランジスタの
特性を向上させて接合特性の最適化が容易である技術を
開発することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の請求項１に記載の半導体素子の三重ウェル
形成方法は、Ｐ形半導体基板を提供する工程と、前記半
導体基板上に、一部分を露出させる第１感光膜パターン
を形成する工程と、前記第１感光膜パターンをマスクに
利用し、前記半導体基板の露出した部分にイオン注入を
行い、前記半導体基板内に第１Ｎウェルを形成する工程
と、前記半導体基板を熱処理して第１感光膜パターンを
除去する工程と、前記半導体基板上に、前記第１Ｎウェ
ルの一部分を露出させる第２感光膜パターンを形成する
工程と、前記第２感光膜パターンを介し、前記半導体基
板にイオン注入を行い、前記第１Ｎウェルまで分布する
第１Ｐウェルを形成する工程と、前記第２感光膜パター
ンを除去し、前記半導体基板上に、前記第１Ｎウェルの
他の部分を露出させる第３感光膜パターンを形成する工
程と、前記第３感光膜パターンをマスクに利用し、前記
半導体基板にイオン注入を行い、前記第１Ｎウェルの他
の部分にまで分布する第２Ｎウェルを形成する工程と、
前記第３感光膜パターンを除去し、前記半導体基板上
に、前記第１Ｎウェル上側を除外した他の部分を露出さ
せる第４感光膜パターンを形成する工程と、前記第４感
光膜パターンをマスクに利用し、前記第１Ｎウェルと隣
接する半導体基板部分にイオン注入を行い、第２Ｐウェ
ルを形成する工程とを含んでなることを特徴とする。
め、本発明の請求項１に記載の半導体素子の三重ウェル
形成方法は、Ｐ形半導体基板を提供する工程と、前記半
導体基板上に、一部分を露出させる第１感光膜パターン
を形成する工程と、前記第１感光膜パターンをマスクに
利用し、前記半導体基板の露出した部分にイオン注入を
行い、前記半導体基板内に第１Ｎウェルを形成する工程
と、前記半導体基板を熱処理して第１感光膜パターンを
除去する工程と、前記半導体基板上に、前記第１Ｎウェ
ルの一部分を露出させる第２感光膜パターンを形成する
工程と、前記第２感光膜パターンを介し、前記半導体基
板にイオン注入を行い、前記第１Ｎウェルまで分布する
第１Ｐウェルを形成する工程と、前記第２感光膜パター
ンを除去し、前記半導体基板上に、前記第１Ｎウェルの
他の部分を露出させる第３感光膜パターンを形成する工
程と、前記第３感光膜パターンをマスクに利用し、前記
半導体基板にイオン注入を行い、前記第１Ｎウェルの他
の部分にまで分布する第２Ｎウェルを形成する工程と、
前記第３感光膜パターンを除去し、前記半導体基板上
に、前記第１Ｎウェル上側を除外した他の部分を露出さ
せる第４感光膜パターンを形成する工程と、前記第４感
光膜パターンをマスクに利用し、前記第１Ｎウェルと隣
接する半導体基板部分にイオン注入を行い、第２Ｐウェ
ルを形成する工程とを含んでなることを特徴とする。
【０００８】請求項２に記載の発明は、請求項１記載の
半導体素子の三重ウェル形成方法において、前記第１Ｎ
ウェルは、１００keV〜１MeVのエネルギーでインプラン
トされ深く形成されることを特徴とする。
半導体素子の三重ウェル形成方法において、前記第１Ｎ
ウェルは、１００keV〜１MeVのエネルギーでインプラン
トされ深く形成されることを特徴とする。
【０００９】請求項３に記載の発明は、請求項１記載の
半導体素子の三重ウェル形成方法において、前記第２Ｎ
ウェル、第１Ｐウェル及び第２Ｐウェルは、１〜３００
keVのエネルギーでインプラントされ形成されることを
特徴とする。
半導体素子の三重ウェル形成方法において、前記第２Ｎ
ウェル、第１Ｐウェル及び第２Ｐウェルは、１〜３００
keVのエネルギーでインプラントされ形成されることを
特徴とする。
【００１０】請求項４に記載の発明は、請求項１記載の
半導体素子の三重ウェル形成方法において、前記第１、
２、３、４感光膜パターンを、マスクに利用したインプ
ラント工程時に、閾電圧調節インプラント工程をさらに
含むことを特徴とする。
半導体素子の三重ウェル形成方法において、前記第１、
２、３、４感光膜パターンを、マスクに利用したインプ
ラント工程時に、閾電圧調節インプラント工程をさらに
含むことを特徴とする。
【００１１】請求項５に記載の発明は、請求項１記載の
半導体素子の三重ウェル形成方法において、前記熱処理
工程は、ファーネス・アニリング又はＲＴＰアニリング
工程で行うことを特徴とする。
半導体素子の三重ウェル形成方法において、前記熱処理
工程は、ファーネス・アニリング又はＲＴＰアニリング
工程で行うことを特徴とする。
【００１２】
【発明の実施の形態】前記目的を達成するための本発明
の原理は、４個のマスクを利用して３個のウェル濃度を
個別的に調節することができる工程で、深いＮウェル・
インプラントを除いては中間のエネルギーでインプラン
トができるようデザインして欠陥形成を最大限抑制する
ことである。
の原理は、４個のマスクを利用して３個のウェル濃度を
個別的に調節することができる工程で、深いＮウェル・
インプラントを除いては中間のエネルギーでインプラン
トができるようデザインして欠陥形成を最大限抑制する
ことである。
【００１３】さらに、ウェル・マスク段階でウェル濃度
を個別的に調節することができるようにし、別途の閾電
圧をインプラント・マスクなしに閾電圧を調節すること
ができるようデザインすることである。
を個別的に調節することができるようにし、別途の閾電
圧をインプラント・マスクなしに閾電圧を調節すること
ができるようデザインすることである。
【００１４】以下、半導体素子の三重ウェル形成方法
を、添付された図面を参照して詳しく説明する。図１〜
図４は、本発明の実施例に係る半導体素子の三重ウェル
形成方法を示した断面図である。
を、添付された図面を参照して詳しく説明する。図１〜
図４は、本発明の実施例に係る半導体素子の三重ウェル
形成方法を示した断面図である。
【００１５】本発明に係る半導体素子の三重ウェル形成
方法では、図１に示されるように、Ｐ形半導体基板１１
上側に、活性領域の範囲を決定する素子分離膜１３を形
成する。
方法では、図１に示されるように、Ｐ形半導体基板１１
上側に、活性領域の範囲を決定する素子分離膜１３を形
成する。
【００１６】その次に、前述の全体構造の上部に、第１
感光膜パターン１５を形成する。このとき、前記第１感
光膜パターン１５は、深いＮウェルとＰウェルが同時に
設けられる第１Ｎウェル領域を形成するための第１Ｎウ
ェル・マスク（図示せず）を利用した露光、及び現像工
程によって形成される。
感光膜パターン１５を形成する。このとき、前記第１感
光膜パターン１５は、深いＮウェルとＰウェルが同時に
設けられる第１Ｎウェル領域を形成するための第１Ｎウ
ェル・マスク（図示せず）を利用した露光、及び現像工
程によって形成される。
【００１７】次いで、前記第１感光膜パターン１５をマ
スクにし、前記半導体基板１１に、燐を１.０MeV以下の
エネルギーでイオン注入して、深いＮウェルである第１
Ｎウェル１７を形成する。
スクにし、前記半導体基板１１に、燐を１.０MeV以下の
エネルギーでイオン注入して、深いＮウェルである第１
Ｎウェル１７を形成する。
【００１８】その次に、ファーネス（furnace）の利用
や、ＲＴＰ（rapid thermal processing）方法によっ
て、ウェル・アニリング（well annealing）工程を行
う。
や、ＲＴＰ（rapid thermal processing）方法によっ
て、ウェル・アニリング（well annealing）工程を行
う。
【００１９】次いで、図２に示されるように、前記第１
感光膜パターン１５を除去し、前記半導体基板１１上部
に第２感光膜パターン１９を形成する。このとき、前記
第２感光膜パターン１９は、前記第１Ｎウェル１７上側
にＰウェルを形成するための、前記第１Ｎウェル１７の
一部を露出させる第１Ｐウェル・マスク（図示せず）を
利用した露光、及び現像工程によって形成される。
感光膜パターン１５を除去し、前記半導体基板１１上部
に第２感光膜パターン１９を形成する。このとき、前記
第２感光膜パターン１９は、前記第１Ｎウェル１７上側
にＰウェルを形成するための、前記第１Ｎウェル１７の
一部を露出させる第１Ｐウェル・マスク（図示せず）を
利用した露光、及び現像工程によって形成される。
【００２０】その次に、前記第２感光膜パターン１９を
マスクにし、前記半導体基板１１にボロンをイオン注入
して、前記第１Ｎウェル１７内まで第１Ｐウェル２１を
形成する。このとき、前記イオン注入工程においてボロ
ンを３００keVのイオンエネルギーで注入して第１Ｐウ
ェル２１を形成するとともに、Ｎ−チャンネル第１フィ
ールド・ストップ・インプラント、及びＮ−チャンネル
第１閾電圧インプラントする。そして、前記第１Ｐウェ
ル２１は前記第１Ｎウェル１７内にまで形成される。
マスクにし、前記半導体基板１１にボロンをイオン注入
して、前記第１Ｎウェル１７内まで第１Ｐウェル２１を
形成する。このとき、前記イオン注入工程においてボロ
ンを３００keVのイオンエネルギーで注入して第１Ｐウ
ェル２１を形成するとともに、Ｎ−チャンネル第１フィ
ールド・ストップ・インプラント、及びＮ−チャンネル
第１閾電圧インプラントする。そして、前記第１Ｐウェ
ル２１は前記第１Ｎウェル１７内にまで形成される。
【００２１】次いで、図３に示されるように、前記第２
感光膜パターン１９を除去し、前記第１Ｐウェル２１が
形成されていない前記第１Ｎウェル１７部分に後続工程
で形成される、第２Ｎウェル形成部分を露出させる第２
Ｎウェル・マスク（図示せず）を利用した露光、及び現
像工程によって、第３感光膜パターン２２を形成する。
このとき、前記第２Ｎウェル・マスクは、埋め込みチャ
ンネルＰ形電界効果トランジスタ（buried channel
Ｐ−ＭＯＳＦＥＴ）の閾電圧インプラントを行うために
用いることもある。
感光膜パターン１９を除去し、前記第１Ｐウェル２１が
形成されていない前記第１Ｎウェル１７部分に後続工程
で形成される、第２Ｎウェル形成部分を露出させる第２
Ｎウェル・マスク（図示せず）を利用した露光、及び現
像工程によって、第３感光膜パターン２２を形成する。
このとき、前記第２Ｎウェル・マスクは、埋め込みチャ
ンネルＰ形電界効果トランジスタ（buried channel
Ｐ−ＭＯＳＦＥＴ）の閾電圧インプラントを行うために
用いることもある。
【００２２】その次に、前記第３感光膜パターン２２を
マスクにし、第１Ｎウェル１７上側にボロンを注入し
て、前記第１Ｎウェル１７内に第２Ｎウェル２３を形成
する。このとき、イオン注入工程においてボロンを２５
０keVのエネルギーでイオン注入して第２Ｎウェル２３
を形成するとともに、フィールド・ストップ・インプラ
ントとパンチ・ストップ・インプラント、及びＰ−チャ
ンネル閾電圧インプラントをそれぞれ行う。
マスクにし、第１Ｎウェル１７上側にボロンを注入し
て、前記第１Ｎウェル１７内に第２Ｎウェル２３を形成
する。このとき、イオン注入工程においてボロンを２５
０keVのエネルギーでイオン注入して第２Ｎウェル２３
を形成するとともに、フィールド・ストップ・インプラ
ントとパンチ・ストップ・インプラント、及びＰ−チャ
ンネル閾電圧インプラントをそれぞれ行う。
【００２３】次いで、図４に示されるように、前記第３
感光膜パターン２２を除去し、前記半導体基板１１上部
に第４感光膜パターン２５を形成する。このとき、前記
第４感光膜パターン２５は、前記第１Ｎウェル１７と隣
接する部分にＰウェルを形成するための露光マスク（図
示せず）を利用した露光、及び現像工程によって形成さ
れる。
感光膜パターン２２を除去し、前記半導体基板１１上部
に第４感光膜パターン２５を形成する。このとき、前記
第４感光膜パターン２５は、前記第１Ｎウェル１７と隣
接する部分にＰウェルを形成するための露光マスク（図
示せず）を利用した露光、及び現像工程によって形成さ
れる。
【００２４】その次に、前記第４感光膜パターン２５を
マスクにし、前記半導体基板１１にボロンを３００keV
以下のエネルギーで不純物インプラントして、第２Ｐウ
ェル２７を形成する。このとき、前記インプラント工程
は、Ｎ―チャンネル第２フィールド・ストップ・インプ
ラント、及びＮ―チャンネル第２閾電圧インプラントを
伴う。
マスクにし、前記半導体基板１１にボロンを３００keV
以下のエネルギーで不純物インプラントして、第２Ｐウ
ェル２７を形成する。このとき、前記インプラント工程
は、Ｎ―チャンネル第２フィールド・ストップ・インプ
ラント、及びＮ―チャンネル第２閾電圧インプラントを
伴う。
【００２５】次いで、図面には示していないが、後続工
程で前記第４感光膜パターン２５を除去し、前記半導体
基板１１表面に半導体素子を形成する。
程で前記第４感光膜パターン２５を除去し、前記半導体
基板１１表面に半導体素子を形成する。
【００２６】以上のように、本発明に係る半導体素子の
三重ウェル形成方法においては、深い第１導電型第１ウ
ェルを形成し、その上側に第２導電型第１ウェルを浅く
形成した後、前記第１導電型第１ウェルに第１導電型第
２ウェル、即ちＲウェルを浅く形成して、前記第１導電
型第１ウェルと隣接する第２導電型第２ウェルを浅く形
成する。
三重ウェル形成方法においては、深い第１導電型第１ウ
ェルを形成し、その上側に第２導電型第１ウェルを浅く
形成した後、前記第１導電型第１ウェルに第１導電型第
２ウェル、即ちＲウェルを浅く形成して、前記第１導電
型第１ウェルと隣接する第２導電型第２ウェルを浅く形
成する。
【００２７】一方、本発明の他の実施例では、半導体基
板がＮ形である場合、不純物の種類を変更して適用す
る。
板がＮ形である場合、不純物の種類を変更して適用す
る。
【００２８】なお、第１Ｎウェル１７の形成において、
１.０MeV以下のエネルギーで燐をイオン注入するものと
したが、これに限らず、イオン注入のエネルギー範囲が
１００keV〜１MeVであればよい。
１.０MeV以下のエネルギーで燐をイオン注入するものと
したが、これに限らず、イオン注入のエネルギー範囲が
１００keV〜１MeVであればよい。
【００２９】また、第１Ｐウェル２１、第２Ｎウェル２
３の形成において、それぞれ３００keV、２５０keVのエ
ネルギーでボロンをイオン注入するものとしたが、これ
らに限らず、イオン注入のエネルギー範囲が１〜３００
keVであればよい。
３の形成において、それぞれ３００keV、２５０keVのエ
ネルギーでボロンをイオン注入するものとしたが、これ
らに限らず、イオン注入のエネルギー範囲が１〜３００
keVであればよい。
【００３０】
【発明の効果】以上で説明したように、本発明に係る半
導体素子の三重ウェル形成方法においては次のような効
果がある。
導体素子の三重ウェル形成方法においては次のような効
果がある。
【００３１】本発明に係る半導体素子の三重ウェル形成
方法においては、４個のマスク工程によって、互いに分
離された三重ウェルを形成することができる。
方法においては、４個のマスク工程によって、互いに分
離された三重ウェルを形成することができる。
【００３２】さらに、Ｎウェル、Ｐウェル及びＲウェル
濃度を個別的に調整し、閾電圧インプラント用マスクが
なくてもそれぞれトランジスタの閾電圧チューニング
（tuning）ができるようにすることにより、従来の工程
に比べ、用いられるマスクの数を減少させることができ
る。
濃度を個別的に調整し、閾電圧インプラント用マスクが
なくてもそれぞれトランジスタの閾電圧チューニング
（tuning）ができるようにすることにより、従来の工程
に比べ、用いられるマスクの数を減少させることができ
る。
【００３３】さらに、ウェル濃度を独立的に決定するこ
とができるため、トランジスタと接合特性の最適化が可
能である、という利点がある。
とができるため、トランジスタと接合特性の最適化が可
能である、という利点がある。
【図１】本発明の実施例に係る半導体素子の三重ウェル
形成方法を示すものであり、その断面図である。
形成方法を示すものであり、その断面図である。
【図２】同、断面図である。
【図３】同、断面図である。
【図４】同、断面図である。
１１ 半導体基板 １３ 素子分離膜 １５ 第１感光膜パターン １７ 第１Ｎウェル １９ 第２感光膜パターン ２１ 第１Ｐウェル ２２ 第３感光膜パターン ２３ 第２Ｎウェル ２５ 第４感光膜パターン ２７ 第２Ｐウェル
フロントページの続き (72)発明者 金 允南 大韓民国京畿道利川市夫鉢邑牙美里山136 −１ 現代電子産業株式会社内
Claims (5)
- 【請求項１】 Ｐ形半導体基板を提供する工程と、 前記半導体基板上に、一部分を露出させる第１感光膜パ
ターンを形成する工程と、 前記第１感光膜パターンをマスクに利用し、前記半導体
基板の露出した部分にイオン注入を行い、前記半導体基
板内に第１Ｎウェルを形成する工程と、 前記半導体基板を熱処理して第１感光膜パターンを除去
する工程と、 前記半導体基板上に、前記第１Ｎウェルの一部分を露出
させる第２感光膜パターンを形成する工程と、 前記第２感光膜パターンを介し、前記半導体基板にイオ
ン注入を行い、前記第１Ｎウェルまで分布する第１Ｐウ
ェルを形成する工程と、 前記第２感光膜パターンを除去し、前記半導体基板上
に、前記第１Ｎウェルの他の部分を露出させる第３感光
膜パターンを形成する工程と、 前記第３感光膜パターンをマスクに利用し、前記半導体
基板にイオン注入を行い、前記第１Ｎウェルの他の部分
にまで分布する第２Ｎウェルを形成する工程と、 前記第３感光膜パターンを除去し、前記半導体基板上
に、前記第１Ｎウェル上側を除外した他の部分を露出さ
せる第４感光膜パターンを形成する工程と、 前記第４感光膜パターンをマスクに利用し、前記第１Ｎ
ウェルと隣接する半導体基板部分にイオン注入を行い、
第２Ｐウェルを形成する工程とを含んでなることを特徴
とする半導体素子の三重ウェル形成方法。 - 【請求項２】 前記第１Ｎウェルは、１００keV〜１MeV
のエネルギーでインプラントされ深く形成されることを
特徴とする請求項１記載の半導体素子の三重ウェル形成
方法。 - 【請求項３】 前記第２Ｎウェル、第１Ｐウェル及び第
２Ｐウェルは、１〜３００keVのエネルギーでインプラ
ントされ形成されることを特徴とする請求項１記載の半
導体素子の三重ウェル形成方法。 - 【請求項４】 前記第１、２、３、４感光膜パターン
を、マスクに利用したインプラント工程時に、閾電圧調
節インプラント工程をさらに含むことを特徴とする請求
項１記載の半導体素子の三重ウェル形成方法。 - 【請求項５】 前記熱処理工程は、ファーネス・アニリ
ング又はＲＴＰアニリング工程で行うことを特徴とする
請求項１記載の半導体素子の三重ウェル形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061899A KR100345366B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체소자의 삼중 웰 형성방법_ |
| KR1998P-61899 | 1998-12-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195816A true JP2000195816A (ja) | 2000-07-14 |
Family
ID=19568596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11288626A Pending JP2000195816A (ja) | 1998-12-30 | 1999-10-08 | 半導体素子の三重ウェル形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2000195816A (ja) |
| KR (1) | KR100345366B1 (ja) |
| TW (1) | TW432499B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
| JP2010080779A (ja) * | 2008-09-26 | 2010-04-08 | Nec Electronics Corp | 半導体装置の製造方法及び半導体装置 |
-
1998
- 1998-12-30 KR KR1019980061899A patent/KR100345366B1/ko not_active IP Right Cessation
-
1999
- 1999-07-01 TW TW088111162A patent/TW432499B/zh not_active IP Right Cessation
- 1999-10-08 JP JP11288626A patent/JP2000195816A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6806133B2 (en) | 2002-05-16 | 2004-10-19 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with triple well structure |
| JP2010080779A (ja) * | 2008-09-26 | 2010-04-08 | Nec Electronics Corp | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100345366B1 (ko) | 2002-09-18 |
| KR20000045341A (ko) | 2000-07-15 |
| TW432499B (en) | 2001-05-01 |
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