JP2008153435A - 半導体集積回路 - Google Patents

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Abstract

【課題】高精度で且つ効率良くシミュレーションすることが可能な半導体集積回路を提供する。
【解決手段】集積回路は、第１導電型の第１のウエルと、ゲート長方向に延びるウエル境界において第１のウエルと接する第２導電型の第２のウエルと、第１のウエル内に設けられた第２導電型の第１の活性領域を有する第１のトランジスタと、第１のウエル内に設けられ、第１の活性領域とゲート幅方向の長さが異なる第２導電型の第２の活性領域を有する第２のトランジスタとを備える。第１の活性領域のゲート幅方向の中心位置は、ウエル境界を基準として第２の活性領域のゲート幅方向の中心位置と揃えられている。
【選択図】図１

Description

本発明は、多数のＭＩＳトランジスタが集積されてなる半導体集積回路に関する。
半導体集積回路の急速な微細化に伴い、システムＬＳＩ（Large Scale Integration)などの開発において、回路素子のレイアウトパターンやその配置などの多様化、複雑化により回路シミュレータのシミュレーション精度の向上が困難となってきている。
通常、設計されたセルのマスクレイアウトから回路の抽出装置(Layout Parameter Extraction ; 以下「LPE」と略記)を用いて、トランジスタ、容量、抵抗等の各素子の接続情報、更にはトランジスタサイズ、寄生容量値、寄生抵抗値等の素子の特性情報をネットリストとして抽出し、回路シミュレータに反映する。また、トランジスタの複雑な特性情報については、前述のマスクレイアウトから抽出したトランジスタの各モデルパラメータを用いて、電気的特性式でモデル化し回路シミュレータに反映させている。これにより、シミュレーションの高精度化を図っている。
しかしながら、近年、素子の微細化に伴いモデルパラメータを抽出するために用いる理想的な単独のトランジスタと、実際の設計で広く使用されるセルに配置されるＣＭＯＳ(Complementary Metal Oxide Semiconductor)タイプのトランジスタとの間に大きな特性差が生じるといった課題が生じてきている。このような課題の１つとしてウエル近接効果によるトランジスタの特性変動が挙げられる。
ＣＭＯＳ構造では、同一基板内にＮ型ウエル、Ｐ型ウエルをそれぞれ形成した後、Ｐチャネル型ＭＩＳＦＥＴ(Metal-Insulator-Semiconductor Field Effect Transistor)、Ｎチャネル型ＭＩＳＦＥＴなどの素子を形成する。ここで、ウエル領域は、各ウエル領域以外の領域をフォトレジストで覆った後、このフォトレジストをマスクとして基板に高エネルギーのイオンを注入することにより形成する。
このとき高エネルギーで注入された不純物イオンの一部がフォトレジスト内で散乱し、フォトレジストより飛び出しウエル領域に注入される。この結果、ウエル領域の端部にＭＩＳＦＥＴを形成した場合、このフォトレジスト内で散乱した不純物イオンの影響で閾値電圧が変動する（例えば特許文献１参照）。この現象をウエル近接効果という。
特開２００５−１５０７３１号公報
ウエル近接効果の影響を低減するために、ウエル近接効果による特性変動をモデル化し、回路シミュレータに反映することを目的とした技術開発が行われている。しかし、特性変動をモデル化して当該特性変動を回路シミュレータに反映することで、シミュレーション時間が増大し開発時間が増大する懸念がある。また、ウエル近接効果は影響範囲が数μｍと大きく、現実的なシミュレーション時間で精度のよいモデル化を行うことは難しい。これについてもう少し具体的に説明する。
近年のシステムＬＳＩは、セルベース方式により設計されている。図８は、システムＬＳＩを構成する従来のセルの例を示す平面図である。セル内のトランジスタの配置は、そのセルが実現する論理回路の機能および用途によって様々であり、図８に示すようなセルを複数組み合わせてシステムＬＳＩが設計されている。
図８に示す従来例では、半導体基板１０１に形成されたＮ型ウエルＮＷ７内に、ゲート幅がそれぞれＷｐ１４、Ｗｐ１５であるＰ型活性領域ＰＯＤ１４、ＰＯＤ１５が配置されている。また、半導体基板１０１に形成されたＰ型ウエルＰＷ７内に、ゲート幅がそれぞれＷｎ１４、Ｗｎ１５であるＮ型活性領域ＮＯＤ１４、ＮＯＤ１５が配置されている。Ｐ型活性領域ＰＯＤ１４、ＰＯＤ１５およびＮ型活性領域ＮＯＤ１４、ＮＯＤ１５の上にはゲート配線ＧＡ１４、ＧＡ１５が形成され、これらで構成されるＰチャネル型トランジスタＰＴｒ１４、ＰＴｒ１５、そしてＮチャネル型トランジスタＮＴｒ１４、ＮＴｒ１５が配置されている。また、Ｎ型ウエルＮＷ７とＰ型ウエルＰＷ７との境界（以下、“ウエル境界”と略記）ＷＥＬＬ７とすると、ＰＴｒ１４において、ＷＥＬＬ７からＰＯＤ１４の端までの距離をＳＴＩｐ１４、ＮＴｒ１４において、ＷＥＬＬ７からＮＯＤ１４端までの距離をＳＴＩｎ１４とする。同様にＰＴｒ１５において、ＷＥＬＬ７よりＰＯＤ１５端までの距離をＳＴＩｐ１５、ＮＴｒ１５において、ＷＥＬＬ７よりＮＯＤ１５端までの距離をＳＴＩｎ１５とする。これより、ＰＴｒ１４のウエル境界からの計算上の距離は（ＳＴＩｐ１４＋０．５×Ｗｐ１４）、ＮＴｒ１４のウエル境界からの計算上の距離は（ＳＴＩｎ１４＋０．５×Ｗｎ１４)、ＰＴｒ１５のウエル境界からの計算上の距離は（ＳＴＩｐ１５＋０．５×Ｗｐ１５)、ＮＴｒ１５のウエル境界からの計算上の距離は（ＳＴＩｎ１５＋０．５×Ｗｎ１５）とそれぞれ表される。
このとき、ゲート幅の異なる活性領域を有するトランジスタにおいて、ウエル境界より活性領域のゲート幅方向における中心までの距離において、下記式の関係が成り立つ。
（ＳＴＩｐ１４＋０．５×Ｗｐ１４）≠（ＳＴＩｐ１５＋０．５×Ｗｐ１５） …（１）
（ＳＴＩｎ１４＋０．５×Ｗｎ１４）≠（ＳＴＩｎ１５＋０．５×Ｗｎ１５） …（２）
ウエル近接効果に伴う不純物濃度の変化によるトランジスタの閾値電圧の変化量は不純物濃度の平方根に比例し、これより、ウエル近接効果による不純物濃度増加は、ウエル境界からの距離に反比例することが知られている。ここで、上記式(１)、(２)に示すように、各トランジスタでウエル境界からゲート幅方向の活性領域の中心までの距離が異なるため、ウエル近接効果による特性変動が各々のトランジスタで異なる。ウエル近接効果を考慮に入れた回路シミュレーションを行うこともできるが、短時間でトランジスタの特性を評価することが難しく、開発期間の長期化や開発コストの増大を招きやすい。
本発明の目的は、ウエル近接効果を考慮に入れ、高精度で且つ効率良くシミュレーションすることが可能な半導体集積回路を提供することにある。
本発明の半導体集積回路は、基板内に設けられた第１導電型の第１のウエル領域と、
前記基板内に設けられ、ゲート長方向に延びるウエル境界において前記第１のウエル領域と接する第２導電型の第２のウエル領域と、前記第１のウエル領域内に設けられ、第２導電型の第１のソース・ドレイン領域を有する第１の活性領域と、前記第１のウエル領域内に設けられ、第２導電型の第２のソース・ドレイン領域を有し、且つ、前記第１の活性領域とゲート幅方向の長さが異なる第２の活性領域とを備え、前記第１の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第２の活性領域のゲート幅方向の中心位置と揃えられている。
このように、同一ウエル内の各トランジスタでウエル境界から活性領域の中心までの距離を合わせることで、ウエル近接効果の影響がサイズの異なるトランジスタ間でばらつくのを抑え、ウエル近接効果の影響による特性変動を最小限に抑制することができる。また、本発明の半導体集積回路では、回路シミュレータにウエル近接効果の影響を考慮した場合に生じるモデリング誤差、プロセスばらつきなどに起因するトランジスタの特性変動を抑制することが可能となる。その結果、ＬＳＩレベルやブロックレベルでのシミュレーションの誤差を小さくすることが可能となり、設計期間の短縮が実現されるとともに、開発コストの増大を防ぐことができる。
本発明の半導体集積回路によれば、世代毎にプロセス条件が決定された後、ウエル近接効果の影響を同一ウエル内のトランジスタごとに均一にすることができるので、特性変動を評価しモデリングを行なうステップを行わなくとも回路シミュレーションを高精度に行うことができる。また、ウエル近接効果の影響を回路シミュレータに考慮した場合にも、モデリング誤差によるシミュレーション誤差、またプロセスばらつきによる相対的な特性の変動の影響を抑制することができる。
その結果、高精度な回路シミュレーションを実施することが可能となり、開発期間、開発コストの増大を防ぐことができる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体集積回路およびその設計方法について、図面を参照しながら説明する。
図１は、本発明の第１の実施形態に係る半導体集積回路を構成する標準セルを模式的に示す平面図である。なお、本明細書および特許請求の範囲において、標準セルとは、１つ若しくは複数の機能（論理の反転、AND、・・・等）を実現するためにＣＭＩＳトランジスタ等が配置、接続された範囲のことをいう。
図１に示すように、本実施形態の半導体集積回路には、シリコンなどからなる基板１内にＮ型ウエルＮＷ１と、ゲート長方向に延びるウエル境界ＷＥＬＬ１においてＮ型ウエルＮＷ１と接するＰ型ウエルＰＷ１とが設けられている。
Ｎ型ウエルＮＷ１内にはゲート幅方向の長さ（以下、「ゲート幅」と称する）がそれぞれＷｐ１、Ｗｐ２（Ｗｐ１＞Ｗｐ２）であるＰ型活性領域ＰＯＤ１、ＰＯＤ２が配置されており、Ｐ型ウエルＰＷ１内にはゲート幅がそれぞれＷｎ１、Ｗｎ２（Ｗｎ１＞Ｗｎ２）であるＮ型活性領域ＮＯＤ１、ＮＯＤ２が配置されている。Ｐ型活性領域ＰＯＤ１、ＰＯＤ２およびＮ型活性領域ＮＯＤ１、ＮＯＤ２の上にはゲート絶縁膜（図示せず）を挟み、ゲート幅方向に延びるゲート配線ＧＡ１、ＧＡ２が設けられている。また、Ｐ型活性領域ＰＯＤ１、ＰＯＤ２およびＮ型活性領域ＮＯＤ１、ＮＯＤ２は、基板１に形成された素子分離領域によって互いに分離されている。なお、本明細書中において、Ｐ型活性領域とは、Ｐ型ソース・ドレイン領域が形成される領域であることを意味し、Ｎ型活性領域とは、Ｎ型ソース・ドレイン領域が形成される領域であることを意味する。
Ｎ型ウエルＮＷ１内には、上述のＰ型活性領域ＰＯＤ１とゲート配線ＧＡ１の一部（ゲート電極）とを有するＰチャネル型トランジスタＰＴｒ１と、Ｐ型活性領域ＰＯＤ２とゲート配線ＧＡ２の一部（ゲート電極）とを有するＰチャネル型トランジスタＰＴｒ２とが設けられている。また、Ｐ型ウエルＰＷ１内には、上述のＮ型活性領域ＮＯＤ１とゲート配線ＧＡ１の一部（ゲート電極）とを有するＮチャネル型トランジスタＮＴｒ１と、Ｎ型活性領域ＮＯＤ２とゲート配線ＧＡ２の一部（ゲート電極）とを有するＮチャネル型トランジスタＮＴｒ２とが設けられている。なお、本明細書および特許請求の範囲において「ゲート長方向」とは、ウエル上に設けられたＭＩＳトランジスタのゲート電極の直下領域においてキャリアが走行する方向を意味し、「ゲート幅方向」とは、基板１の主面においてゲート長方向に直交する方向を意味するものとする。Ｎ型ウエルＮＷ１およびＰ型ウエルＰＷ１、各活性領域は設計が容易な形状、例えば四辺形状となっている。なお、図１に示すセルでは、Ｐ型ウエルＰＷ１とその上に設けられたＮ型活性領域ＮＯＤ１、ＮＯＤ２は、ウエル境界ＷＥＬＬ１を軸としてＮ型ウエルＮＷ１とその上に設けられたＰ型活性領域ＰＯＤ１、ＰＯＤ２とそれぞれ線対称に配置されている。
ここで、図１に示すように、Ｐチャネル型トランジスタＰＴｒ１において、ウエル境界ＷＥＬＬ１からＰ型活性領域ＰＯＤ１端までの距離をＳＴＩｐ１とし、Ｎチャネル型トランジスタＮＴｒ１において、ウエル境界ＷＥＬＬ１からＮＯＤ１端までの距離をＳＴＩｎ１とする。これと同様に、Ｐチャネル型トランジスタＰＴｒ２において、ウエル境界ＷＥＬＬ１からＰＯＤ２端までの距離をＳＴＩｐ２とし、ＮＴｒ２において、ＷＥＬＬ１からＮ型活性領域ＮＯＤ２端までの距離をＳＴＩｎ２とする。これより、回路シミュレーションの際には、Ｐチャネル型トランジスタＰＴｒ１のウエル境界ＷＥＬＬ１からの距離は(ＳＴＩｐ１＋０．５×Ｗｐ１)とし、Ｎチャネル型トランジスタＮＴｒ１のウエル境界ＷＥＬＬ１からの距離は(ＳＴＩｎ１＋０．５×Ｗｎ１)とし、Ｐチャネル型トランジスタＰＴｒ２のウエル境界ＷＥＬＬ１からの距離は(ＳＴＩｐ２＋０．５×Ｗｐ２)とし、Ｎチャネル型トランジスタＮＴｒ２のウエル境界ＷＥＬＬ１からの距離は(ＳＴＩｎ２＋０．５×Ｗｎ２)としてそれぞれ表すことができる。なお、各トランジスタにおいて、活性領域のゲート幅に０．５を掛けるのは、活性領域のゲート幅方向の中心からウエル境界ＷＥＬＬ１までの距離を以て当該トランジスタからウエル境界ＷＥＬＬ１までの距離を近似させ、演算を容易にするためである。
本実施形態の半導体集積回路は、１つのウエル内にゲート幅のサイズが相異なる活性領域が隣接して配置される場合において、セルアレーを構成する各標準セル内で各活性領域のゲート幅方向の中心位置がウエル境界ＷＥＬＬ１を基準として揃えられていることを特徴としている。より具体的には、同一ウエル内において、１つの活性領域のゲート幅方向の中心からウエル境界ＷＥＬＬ１までの距離は別の活性領域のゲート幅方向の中心からウエル境界ＷＥＬＬ１までの距離と実質的に等しくなっている。従って、
（ＳＴＩｐ１＋０．５×Ｗｐ１）＝（ＳＴＩｐ２＋０．５×Ｗｐ２） …（３）
（ＳＴＩｎ１＋０．５×Ｗｎ１）＝（ＳＴＩｎ２＋０．５×Ｗｎ２） …（４）
となっている。本実施形態では、Ｐチャネル型トランジスタＰＴｒ１、ＰＴｒ２では、Ｗｐ１＞Ｗｐ２に対してＳＴＩｐ１＜ＳＴＩｐ２になっており、Ｎチャネル型トランジスタＮＴｒ１、ＮＴｒ２では、Ｗｎ１＞Ｗｎ２に対してＳＴＩｎ１＜ＳＴＩｎ２になっている。このように、各トランジスタでウエル境界から活性領域の中心までの距離を合わせることで、ウエル近接効果の影響がサイズの異なるトランジスタ間でばらつくのを抑え、ウエル近接効果の影響による特性変動を最小限に抑制することができる。また、本実施形態の半導体集積回路では、回路シミュレータにウエル近接効果の影響を考慮した場合に生じるモデリング誤差、プロセスばらつきなどに起因するトランジスタの特性変動を抑制することが可能となる。その結果、ＬＳＩレベルやブロックレベルでのシミュレーションの誤差を小さくすることが可能となり、設計期間の短縮が実現されるとともに、開発コストの増大を防ぐことができる。
図２は、ウエル近接効果の影響を見積もるために設計した半導体集積回路を示す平面図であり、図３（ａ）、（ｂ）は、半導体集積回路において、一方の活性領域の位置を変化させた場合のウエル近接効果の影響によるトランジスタの閾値の変化を見積った結果の一例を示す図である。
図２において、ゲート配線や活性領域の配置は図１に示す本実施形態の半導体集積回路と同様であるが、Ｐ型活性領域ＰＯＤ４またはＮ型活性領域ＮＯＤ４のゲート幅方向のサイズおよびゲート幅方向の位置を変化させている。ここで図２中の各活性領域ＰＯＤ３、ＮＯＤ３、ＰＯＤ４、ＮＯＤ４におけるゲート幅方向の中心をそれぞれＷcenter_p３、Ｗcenter_n３、Ｗcenter_p４、Ｗcenter_n４とする。図３（ａ）は、図２におけるＰチャネル型トランジスタＰＴｒ３、ＰＴｒ４における活性領域のゲート幅をそれぞれＷｐ３、Ｗｐ４とし、Ｗｐ３のゲート幅の中心Ｗcenter_p３とＷcenter_p４の差ΔＷcenter_pを変えたときのＰＴｒ３の閾値電圧Ｖｔｈ３に対するＰＴｒ４の閾値電圧Ｖｔｈ４の差ΔＶｔｈ_pを見積もった結果の一例を示すグラフである。このときＷｐ３は固定とし、Ｗｐ４を変えて見積もりを行なった。図３（ｂ）は、Ｎチャネル型トランジスタに対して図３（ａ）と同様の見積もりを行った一例を示すグラフである。ここで、Ｐ型、Ｎ型ともにゲート幅の大きさはＷ＊_a＜Ｗ＊_b＜Ｗ＊_ｃ＜Ｗ＊_ｄ＜Ｗ＊_e（＊＝Ｐ型 or Ｎ型）である。また、Ｗ＊_a、Ｗ＊_b、Ｗ＊_ｃ、Ｗ＊_ｄおよびＷ＊_eは、０．２５μｍから１．５μｍの間で約０．２５μｍ刻みで設定した。
図３（ａ）、（ｂ）より、Ｐチャネル型、Ｎチャネル型のいずれのトランジスタにおいても、一方のトランジスタのゲート幅が小さくなるにつれて、ウエル近接効果の影響による他方のトランジスタの特性変動の影響が大きくなることが分かった。また、いずれの導電型のトランジスタでも、ウエル境界から活性領域のゲート幅方向の中心位置を標準セルシリーズ内におけるゲート幅が異なるトランジスタ間で合わせることにより、ウエル近接効果の影響による特性変動を最も抑制することができることが分かった。このことからも、本実施形態の半導体集積回路によれば、セルの相対特性を保持した設計が可能となり、高精度の回路シミュレーションを比較的短時間で行うことが可能となることが確かめられた。
ここで、「THE INTERNATIONAL TECHNOLOGY ROADMAP FOR SEMICONDUCTORS 2005，Modeling and Simulation, pp.29」（文献１）によれば、閾値電圧の回路シミュレータによるシミュレーション精度は世代を通して±３％の精度が要求されている。トランジスタの閾値電圧が２００〜３００ｍＶであるとすると、この精度を確保するに足りるΔＷcenterはおおよそ±０．２５μｍであることが分かる。従って、同一ウエル内にあるサイズの相異なるトランジスタの活性領域のゲート幅方向の中心（あるいは中心線）位置の範囲をウエル境界を基準として±０．２５μｍの範囲内とすることで、シミュレーション精度を実用的に十分なレベルとすることができる。ただし、上記の各値は絶対的なものではなく、微細化の進展に応じて適宜スケーリングされる。
次に、本実施形態の半導体集積回路は、以下のようにして設計することができる。
まず、標準セルを準備する。ＣＭＩＳの場合、この標準セルとしては例えば図１に示すような、ゲート幅が相異なるトランジスタ間でウエル境界から活性領域の中心までの距離が揃えられたセルを用いる。ここで、ウエル境界から活性領域の中心までの距離を揃える際には、ゲート幅方向に最大の大きさである活性領域の中心位置に他のトランジスタにおける活性領域のゲート幅方向の中心位置を揃えるように配置する。また、ＳＴＩｐ１、ＳＴＩｎ１は原則的にはデザインルールで定められる最小の寸法とする。そして、この標準セルを自動設計ツール等を用いて適宜配置してシステムＬＳＩを作製する。
次いで、回路シミュレーション等により設計通りに動作するか否かを確認する。回路シミュレーションの際には、設計されたセルのマスクレイアウトからＬＰＥを用いてトランジスタ、容量、抵抗値の各素子情報などを含むネットリストを抽出し、これを回路シミュレータに入力する。このシミュレーション結果に基づいて、必要であれば回路設計の変更などを行う。
本実施形態の半導体集積回路では、上述のように精度の良いシミュレーションを比較的短時間で行うことができるので、集積回路の設計期間を短縮し、ＬＳＩの開発コストを低減することが可能となる。
なお、本実施形態の半導体集積回路では、設計の容易さを考慮してＮ型ウエルＮＷ１、Ｐ型ウエルＰＷ１や各活性領域の形状を四辺形（厳密には不純物の拡散により略四辺形となる）としているが、これ以外の形状であってもよい。
また、活性領域端からウエル境界までの距離が１μｍを越えるとウエル近接効果の影響は小さくなるため、本実施形態の設計方法は、活性領域端からウエル境界までの距離が１μｍ以下となるような微細な半導体集積回路を設計する際に特に顕著な効果を発揮する。
（第２の実施形態）
図４は、本発明の第２の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。本実施形態の半導体集積回路では、標準セル内の各ウエルに３つのサイズが相異なるトランジスタがそれぞれ設けられている。
図４において、基板１に形成されたＮ型ウエルＮＷ３内に、ゲート幅がそれぞれＷｐ５、Ｗｐ６、Ｗｐ７であるＰ型活性領域ＰＯＤ５、ＰＯＤ６、ＰＯＤ７がそれぞれ配置されている。また、基板１に形成されたＰ型ウエルＰＷ３内に、ゲート幅がそれぞれＷｎ５、Ｗｎ６、Ｗｎ７であるＮ型活性領域ＮＯＤ５、ＮＯＤ６、ＮＯＤ７がそれぞれ配置されている。さらに、Ｐ型活性領域ＰＯＤ５、ＰＯＤ６、ＰＯＤ７およびＮ型活性領域ＮＯＤ５、ＮＯＤ６、ＮＯＤ７の上にはゲート絶縁膜（図示せず）を挟んでゲート配線ＧＡ５、ＧＡ６、ＧＡ７が設けられている。
Ｎ型ウエルＮＷ３には、Ｐチャネル型トランジスタＰＴｒ５、ＰＴｒ６、ＰＴｒ７が設けられている。ＰＴｒ５は、Ｐ型活性領域ＰＯＤ５とゲート配線ＧＡ５の一部とを有しており、ＰＴｒ６は、Ｐ型活性領域ＰＯＤ６とゲート配線ＧＡ６の一部とを有しており、ＰＴｒ７は、Ｐ型活性領域ＰＯＤ７とゲート配線ＧＡ７の一部とを有している。
Ｐ型ウエルＰＷ３には、Ｎチャネル型トランジスタＮＴｒ５、ＮＴｒ６、ＮＴｒ７が設けられている。ＮＴｒ５は、Ｎ型活性領域ＮＯＤ５とゲート配線ＧＡ５の一部とを有しており、ＮＴｒ６は、Ｎ型活性領域ＮＯＤ６とゲート配線ＧＡ６の一部とを有しており、ＮＴｒ７は、Ｎ型活性領域ＮＯＤ７とゲート配線ＧＡ７の一部とを有している。
ここで、ＰＴｒ５において、ウエル境界ＷＥＬＬ３からＰＯＤ５端までの距離をＳＴＩｐ５、ＮＴｒ５において、ウエル境界ＷＥＬＬ３からＮＯＤ５端までの距離をＳＴＩｎ５、ＰＴｒ６において、ウエル境界ＷＥＬＬ３からＰＯＤ６端までの距離をＳＴＩｐ６、ＮＴｒ６において、ウエル境界ＷＥＬＬ３からＮＯＤ６端までの距離をＳＴＩｎ６、ＰＴｒ７において、ＷＥＬＬ３からＰＯＤ７端までの距離をＳＴＩｐ７、ＮＴｒ７において、ウエル境界ＷＥＬＬ３からＮＯＤ７端までの距離をＳＴＩｎ７とする。
このとき、Ｐチャネル型トランジスタＰＴｒ５、ＰＴｒ６、ＰＴｒ７の各活性領域のウエル境界ＷＥＬＬ３を基準とした中心位置は揃えられている。また、Ｎチャネル型トランジスタＮＴｒ５、ＮＴｒ６、ＮＴｒ７の各活性領域のウエル境界ＷＥＬＬ３を基準とした中心位置も揃えられている。この構成は、標準セル内に設けられた活性領域のサイズをＬＰＥなどによって抽出し、ゲート幅が最大である活性領域のゲート幅方向の中心にその他の活性領域のゲート幅方向の中心を合わせることにより設計される。
このとき、ウエル境界から活性領域におけるゲート幅方向の中心までの距離において、下記式が成り立つ。
{ＳＴＩｐ５＋０．５×Ｗｐ５（基準）}＝（ＳＴＩｐ６＋０．５×Ｗｐ６）＝（ＳＴＩｐ７＋０．５×Ｗｐ７） …（５）
{ＳＴＩｎ５＋０．５×Ｗｎ５（基準）}＝（ＳＴＩｎ６＋０．５×Ｗｎ６）＝（ＳＴＩｎ７＋０．５×Ｗｎ７） …（６）
ここで、各ゲート幅の関係は、Ｗｎ５＞Ｗｎ７＞Ｗｎ６およびＷｐ５＞Ｗｐ７＞Ｗｐ６であり、また、ウエル境界から活性領域端までの距離の関係は、ＳＴＩｎ５＜ＳＴＩｎ７＜ＳＴＩｎ６およびＳＴＩｐ５＜ＳＴＩｐ７＜ＳＴＩｐ６である。
このように、３つ以上のトランジスタが同一ウエル内に設けられている場合でも、各トランジスタでウエル境界から活性領域の中心までの距離を合わせることでウエル近接効果の影響のばらつきを抑え、トランジスタの特性変動を最小限に抑制することができる。このため、各々のトランジスタの相対的な特性はウエル近接効果を考慮に入れた場合にも保持され、比較的短時間で高精度の回路シミュレーションを行うことが可能となる。そのため、従来の半導体集積回路に比べて設計が容易になり、開発期間を短縮したり、開発コストを低減したりすることが可能になる。
（第３の実施形態）
図５は、本発明の第３の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。
同図に示すように、本実施形態の標準セルでは、基板１にゲート幅方向の上から順にＮ型ウエルＮＷ４、Ｎ型ウエルＮＷ４とウエル境界ＷＥＬＬ４で接するＰ型ウエルＰＷ４、Ｐ型ウエルＰＷ４と接するＰ型ウエルＰＷ５、Ｐ型ウエルＰＷ５とウエル境界ＷＥＬＬ５で接するＮ型ウエルＮＷ５が形成されている。本実施形態では、Ｐ型ウエルＰＷ４とＰ型ウエルＰＷ５とに分けているが、単一のＰ型ウエルであってもよい。
Ｎ型ウエルＮＷ４内には、ゲート幅がそれぞれＷｐ８、Ｗｐ９（Ｗｐ８＞Ｗｐ９）であるＰ型活性領域ＰＯＤ８、ＰＯＤ９がそれぞれ配置されており、Ｐ型ウエルＰＷ４内には、ゲート幅がそれぞれＷｎ８、Ｗｎ９（Ｗｎ８＞Ｗｎ９）であるＮ型活性領域ＮＯＤ８、ＮＯＤ９がそれぞれ配置されている。また、Ｎ型ウエルＮＷ５およびＰ型ウエルＰＷ５は、ＰＷ４とＰＷ５との境界を軸としてＮ型ウエルＮＷ４およびＰ型ウエルＰＷ４の構成をゲート幅方向にフリップさせたものである。Ｎ型ウエルＮＷ５内にはゲート幅がそれぞれＷｐ１０、Ｗｐ１１であり、Ｐ型活性領域ＰＯＤ８、ＰＯＤ９と同一形状のＰ型活性領域ＰＯＤ１０、ＰＯＤ１１がそれぞれ配置されている。Ｐ型ウエルＰＷ５内にはゲート幅がそれぞれＷｎ１０、Ｗｎ１１であり、Ｎ型活性領域ＮＯＤ８、ＮＯＤ９と同一形状のＮ型活性領域ＮＯＤ１０、ＮＯＤ１１がそれぞれ配置されている。ここで、ＰＯＤ８およびＮＯＤ８の上方にはゲート配線ＧＡ８が、ＰＯＤ９およびＮＯＤ９の上方にはゲート配線ＧＡ９が、ＮＯＤ１０およびＰＯＤ１０の上方にはゲート配線ＧＡ１０が、ＮＯＤ１１およびＰＯＤ１１の上方にはゲート配線ＧＡ１１がそれぞれ設けられている。そして、基板１上には、上述の活性領域およびゲート配線の一部を有するＰチャネル型トランジスタＰＴｒ８、ＰＴｒ９、ＰＴｒ１０、ＰＴｒ１１、およびＮチャネル型トランジスタＮＴｒ８、ＮＴｒ９、ＮＴｒ１０、ＮＴｒ１１が設けられている。
ここで、ＰＴｒ８において、ＷＥＬＬ４からＰＯＤ８端までの距離をＳＴＩｐ８、ＮＴｒ８において、ＷＥＬＬ４からＮＯＤ８端までの距離をＳＴＩｎ８、ＰＴｒ９において、ＷＥＬＬ４からＰＯＤ９端までの距離をＳＴＩｐ９、ＮＴｒ９において、ＷＥＬＬ４からＮＯＤ９端までの距離をＳＴＩｎ９とする。また、ＰＴｒ１０において、ＷＥＬＬ５からＰＯＤ１０端までの距離をＳＴＩｐ１０、ＮＴｒ１０において、ＷＥＬＬ５からＮＯＤ１０端までの距離をＳＴＩｎ１０、ＰＴｒ１１において、ＷＥＬＬ５からＰＯＤ１１端までの距離をＳＴＩｐ１１、ＮＴｒ１１において、ＷＥＬＬ５からＮＯＤ１１端までの距離をＳＴＩｎ１１とする。
このとき、Ｐチャネル型トランジスタＰＴｒ８、ＰＴｒ９の各活性領域のウエル境界ＷＥＬＬ４を基準とした中心位置は揃えられ、Ｐチャネル型トランジスタＰＴｒ１０、ＰＴｒ１１の各活性領域のウエル境界ＷＥＬＬ５を基準とした中心位置は揃えられている。また、Ｎチャネル型トランジスタＮＴｒ８、ＮＴｒ９の各活性領域のウエル境界ＷＥＬＬ４を基準とした中心位置は揃えられ、ＮＴｒ１０、ＮＴｒ１１の各活性領域のウエル境界ＷＥＬＬ５を基準とした中心位置は揃えられている。この構成は、標準セル内に設けられた活性領域のサイズをＬＰＥなどによって抽出し、ゲート幅が最大である活性領域のゲート幅方向の中心にその他の活性領域のゲート幅方向の中心を合わせることにより設計される。このとき、ウエル境界から活性領域におけるゲート幅方向の中心までの距離において、下記式が成り立つ。
{ＳＴＩｐ８＋０．５×Ｗｐ８（基準）}＝（ＳＴＩｐ９＋０．５×Ｗｐ９）＝（ＳＴＩｐ１０＋０．５×Ｗｐ１０）＝（ＳＴＩｐ１１＋０．５×Ｗｐ１１） …（７）
{ＳＴＩｎ８＋０．５×Ｗｎ８（基準）}＝（ＳＴＩｎ９＋０．５×Ｗｎ９）＝（ＳＴＩｎ１０＋０．５×Ｗｎ１０）＝（ＳＴＩｎ１１＋０．５×Ｗｎ１１） …（８）
ここで、各ゲート幅の関係は、Ｗｎ８＞Ｗｎ９、Ｗｎ１０＞Ｗｎ１１、Ｗｎ８＝Ｗｎ１０、Ｗｎ９＝Ｗｎ１１であり、Ｗｐ８＞Ｗｐ９、Ｗｐ１０＞Ｗｐ１１、Ｗｐ８＝Ｗｐ１０、Ｗｐ９＝Ｗｐ１１である。また、ウエル境界から活性領域端までの距離の関係は、ＳＴＩｎ８＜ＳＴＩｎ９、ＳＴＩｎ１０＜ＳＴＩｎ１１、ＳＴＩｎ８＝ＳＴＩｎ１０、ＳＴＩｎ９＝ＳＴＩｎ１１であり、ＳＴＩｐ８＜ＳＴＩｐ９、ＳＴＩｐ１０＜ＳＴＩｐ１１、ＳＴＩｐ８＝ＳＴＩｐ１０、ＳＴＩｐ９＝ＳＴＩｐ１１である。
このように、各トランジスタでウエル境界から活性領域の中心までの距離を合わせることでウエル近接効果の影響のばらつきを抑え、トランジスタの特性変動を最小限に抑制することができる。このため、各々のトランジスタの相対的な特性はウエル近接効果を考慮に入れた場合にも保持され、比較的短時間で高精度の回路シミュレーションを行うことが可能となる。ここでは、ウエル境界から活性領域の中心までの距離を、上記式に示すように最も距離が大きいＰＴｒ８、ＮＴｒ８に揃えることによりウエル近接効果の影響による特性変動を最小にするよう設計することができる。
また、本実施形態のようにウエルの構成をフリップさせて標準セルを設計することにより、比較的短時間で高精度の回路シミュレーションを行うことができる集積回路をより容易に設計することが可能となる。
（第４の実施形態）
図６は、本発明の第４の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。
同図に示す半導体集積回路では、図１に示す標準セルがアレー状（２次元状）に配置されており、セルアレーの端部にスペーサセル（ダミー標準セル）が配置されている。図６の例では、セルアレーのゲート長方向の端辺に沿って当該セルアレーの外側にダミー標準セルが配置されている。
ここで、ダミー標準セルには、図１に示す標準セルにおけるＮ型ウエルＮＷ１とゲート幅方向の長さが等しいＮ型ウエルＮＷ６と、図１に示すＰ型ウエルＰＷ１とゲート幅方向の長さが等しいＰ型ウエルＰＷ６とが配置されている。また、Ｎ型ウエルＮＷ６内にはゲート幅方向の長さがＷｄｐ１であるＰ型活性領域ＤＰＯＤ、Ｐ型ウエルＰＷ６内にはゲート幅方向の長さがＷｄｎ１であるＮ型活性領域ＤＮＯＤがそれぞれ配置されている。このとき、ダミー標準セルのゲート長方向の長さＣＷは１．０μｍ以上である。ここで、Ｐ型活性領域ＤＰＯＤ及びＮ型活性領域ＤＮＯＤは、上方にゲート電極が形成されておらず、トランジスタ動作しないダミー活性領域である。
なお、図６では、Ｎ型ウエルＮＷ７内のＰチャネル型トランジスタＰＴｒ１２において、ウエル境界ＷＥＬＬ６からＰ型活性領域ＰＯＤ１２端までの距離をＳＴＩｐ１２とし、Ｐ型ウエルＰＷ７内のＮチャネル型トランジスタＮＴｒ１２において、ウエル境界ＷＥＬＬ６からＮＯＤ１２端までの距離をＳＴＩｎ１２とする。これと同様に、Ｐチャネル型トランジスタＰＴｒ１３において、ウエル境界ＷＥＬＬ６からＰＯＤ１３端までの距離をＳＴＩｐ１３、ＮＴｒ１３において、ＷＥＬＬ６からＮ型活性領域ＮＯＤ１３端までの距離をＳＴＩｎ１３とする。
このように、セルアレーの側方にゲート長方向に１．０μｍ以上の大きさを有するダミー標準セルを配置することで、セルアレーの端部に位置する標準セル内のトランジスタがゲート近接効果の影響を受けるのを防ぐことができる。さらに、ダミー標準セル内に活性領域ＤＰＯＤ、ＤＮＯＤをそれぞれ配置することにより、セルアレーの端部に位置する標準セル内のトランジスタが隣接する活性領域から受ける応力と、セルアレーの内部に位置する標準セル内のトランジスタが受ける応力との間のばらつきを抑えることができる。そのため、本実施形態の半導体集積回路では、ゲート長方向のウエル境界に起因する特性変動がさらに小さく抑えられている。従って、本実施形態の半導体集積回路によれば、ウエル近接効果を考慮に入れた場合でも各々のトランジスタの相対的な特性を保持させた設計が可能となる。
なお、図６ではダミー標準セルが標準セルのセルアレーのゲート長方向の端辺に沿って配置される例を示したが、ゲート幅方向の端辺に沿って配置されていてもよい。
また、第２の実施形態及び第３の実施形態に示す構成を標準セルとするセルアレーのゲート長方向の端辺に沿って当該セルアレーの外側にダミー標準セルが配置されてもよい。
（第５の実施形態）
図７は、本発明に基づいてレイアウトされたセルが適用された回路の一例を示すブロック図である。
同図に示す回路では、入力部ＩＮに入力された信号は２つの信号パスＣＬ１、ＣＬ２を介してそれぞれフリップフロップＦＦ１、ＦＦ２に入力される。フリップフロップＦＦ１とフリップフロップＦＦ２との間には論理回路（Logic)が介設されている。信号パスＣＬ１、ＣＬ２はそれぞれ論理回路で構成されている。ここで、信号パスＣＬ１、ＣＬ２における信号の伝搬遅延時間を各々ｔｃｋ１、ｔｃｋ２とするとき、ｔｃｋ１とｔｃｋ２の差をクロックスキューｔｃｋｓ(ｔｃｋ＝ｔｃｋ１−ｔｃｋ２)とする。なお、クロックスキュー（Clockskew）とは、ＣＬ１とＣＬ２等の信号パスを構成するセルにおいて、プロセスばらつき、レイアウトに依存した特性変動などによるクロックの伝搬遅延時間の差や配線容量などの理由によって発生する、信号が伝搬するタイミングのずれのことである。ここでは、ｔｃｋｓはフリップフロップＦＦ１およびフリップフロップＦＦ２にそれぞれ信号が伝搬する際の遅延時間の差を表す。
近年の急速な微細化の進展とともに、ＬＳＩの動作速度の高速化への要求も高まっているなか、微細化に伴うプロセスばらつき、またレイアウトに起因したトランジスタの特性変動といった問題が顕著になってきている。ここで、本発明の半導体集積回路およびその設計方法を図７中に示す信号パスＣＬ１、ＣＬ２を構成するセルに適用することで、回路シミュレーションによる遅延計算の精度を向上させることができ、クロックスキューの低減を実現することができる。その結果、消費電力の削減、歩留まり向上などを実現することができる。
なお、本実施形態の回路は第１〜第４の実施形態で説明した標準セルを用いて設計された回路の一例であり、本発明の標準セルの適用はこのような論理回路に限定されるものではない。
以上で説明した通り、本発明の半導体集積回路およびその設計方法は、各世代のＬＳＩの設計、開発に利用することができる。
本発明の第１の実施形態に係る半導体集積回路を構成する標準セルを模式的に示す平面図である。 ウエル近接効果の影響を見積もるために設計した半導体集積回路を示す平面図である。 （ａ）、（ｂ）は、半導体集積回路において、一方の活性領域の位置を変化させた場合のウエル近接効果の影響によるトランジスタの閾値の変化を見積った結果の一例を示す図である。 本発明の第２の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。 本発明の第３の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。 本発明の第４の実施形態に係る半導体集積回路を構成する標準セルの構造を示す平面図である。 本発明に基づいてレイアウトされたセルが適用された回路の一例を示すブロック図である。 システムＬＳＩを構成する従来のセルの例を示す平面図である。
符号の説明
１ 基板
ＧＡ１〜１３ ゲート配線
ＰＯＤ１〜１３、 ＤＰＯＤ Ｐ型活性領域
ＮＯＤ１〜１３、 ＤＮＯＤ Ｎ型活性領域
ＰＷ１〜７ Ｐ型ウエル
ＮＷ１〜７ Ｎ型ウエル
ＣＷ ダミー標準セルのゲート長方向のセル幅
Ｗｎ１〜１３、Ｗｐ１〜１３ ゲート幅
ＷＥＬＬ１〜６ Ｐ型ウエルとＮ型ウエルの境界
Ｗcenter_p Ｐ型活性領域における中心
Ｗcenter_n Ｎ型活性領域における中心
ＳＴＩｎ１〜１３ ウエル境界から活性領域の端部までのゲート幅方向の距離
ＳＴＩｐ１〜１３ ウエル境界から活性領域の端部までのゲート幅方向の距離
ＦＦ１、ＦＦ２ フリップフロップ回路
ＩＮ 入力部
ｔｃｋｓ クロックスキュー
ｔｃｋ 信号パス遅延

Claims (11)

  1. 基板内に設けられた第１導電型の第１のウエル領域と、
    前記基板内に設けられ、ゲート長方向に延びるウエル境界において前記第１のウエル領域と接する第２導電型の第２のウエル領域と、
    前記第１のウエル領域内に設けられ、第２導電型の第１のソース・ドレイン領域を有する第１の活性領域と、
    前記第１のウエル領域内に設けられ、第２導電型の第２のソース・ドレイン領域を有し、且つ、前記第１の活性領域とゲート幅方向の長さが異なる第２の活性領域とを備え、
    前記第１の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第２の活性領域のゲート幅方向の中心位置と揃えられている半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、
    前記第１の活性領域のゲート幅方向の長さは、前記第２の活性領域のゲート幅方向の長さに比べて大きく、
    前記ウエル境界から前記第１の活性領域における前記ウエル境界側に位置する端部までの距離は、前記ウエル境界から前記第２の活性領域における前記ウエル境界側に位置する端部までの距離に比べて小さいことを特徴とする半導体集積回路。
  3. 請求項１又は２に記載の半導体集積回路において、
    前記第１の活性領域上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
    前記第２の活性領域上に第２のゲート絶縁膜を介して形成された第２のゲート電極とを備えていることを特徴とする半導体集積回路。
  4. 請求項１〜３のうちいずれか１つに記載の半導体集積回路において、
    前記第２の活性領域は、前記第１の活性領域に対してゲート長方向に離間して並べて配置されていることを特徴とする半導体集積回路。
  5. 請求項１〜４のうちいずれか１つに記載の半導体集積回路において、
    前記第２のウエル領域内に、前記ウエル境界を軸として前記第１の活性領域と線対称の位置に設けられ、第１導電型の第３のソース・ドレイン領域を有する第３の活性領域と、
    前記第２のウエル領域内に、前記ウエル境界を軸として前記第２の活性領域と線対称の位置に設けられ、第１導電型の第４のソース・ドレイン領域を有する第４の活性領域とを備え、
    前記第３の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第４の活性領域のゲート幅方向の中心位置と揃えられていることを特徴とする半導体集積回路。
  6. 請求項５に記載の半導体集積回路において、
    前記第３の活性領域は、前記第１の活性領域と同一形状を有しており、
    前記第４の活性領域は、前記第２の活性領域と同一形状を有していることを特徴とする半導体集積回路。
  7. 請求項５又は６に記載の半導体集積回路において、
    前記第３の活性領域上に第３のゲート絶縁膜を介して形成された第３のゲート電極と、
    前記第４の活性領域上に第４のゲート絶縁膜を介して形成された第４のゲート電極とをさらに備え、
    前記第１のゲート電極及び前記第３のゲート電極は、一体化形成された第１のゲート配線における一部であり、
    前記第２のゲート電極及び前記第４のゲート電極は、一体化形成された第２のゲート配線における一部であることを特徴とする半導体集積回路。
  8. 請求項１〜７のうちいずれか１つに記載の半導体集積回路において、
    前記第１のウエル領域と前記第２のウエル領域とを含むセルが２次元状に配置されてセルアレーを構成しており、
    前記半導体集積回路は、ゲート幅方向に延びる前記セルアレーの端辺のいずれか一方に沿って、前記セルアレーのゲート長方向の外側に列状に配置されたスペーサセルをさらに備えていることを特徴とする半導体集積回路。
  9. 請求項８に記載の半導体集積回路において、
    前記スペーサセルのゲート長方向の長さは１．０μｍ以上であることを特徴とする半導体集積回路。
  10. 請求項８又は９に記載の半導体集積回路において、
    前記スペーサセル内には、ダミー活性領域が設けられていることを特徴とする半導体集積回路。
  11. 請求項１〜１０のうちいずれか１つに記載の半導体集積回路において、
    前記第１のウエル領域内に設けられ、第２導電型の第５のソース・ドレイン領域を有し、且つ、ゲート幅方向の長さが前記第１の活性領域および前記第２の活性領域と相異なる第５の活性領域をさらに備え、
    前記第５の活性領域のゲート幅方向の中心位置は、前記ウエル境界を基準として前記第１の活性領域のゲート幅方向の中心位置に揃えられていることを特徴とする半導体集積回路。
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