CN101207127A - 半导体集成电路 - Google Patents

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Abstract

本发明的集成电路，包括：第一导电型的第一阱；在栅极长度方向延伸的阱边界中与第一阱相接的第二导电型的第二阱；具有设置在所述第一阱内的第二导电型的第一活性区的第一晶体管；设置在所述第一阱内，具有与第一活性区在栅极宽度方向的长度不同的第二导电型的第二活性区的第二晶体管。第一活性区的栅极宽度方向的中心位置以阱边界为基准，与第二活性区的栅极宽度方向的中心位置一致。从而提供了一种能高精度且高效率进行模拟的半导体集成电路。

Description

半导体集成电路
技术领域
本发明涉及集成多个MIS晶体管而成的半导体集成电路。
背景技术
伴随着半导体集成电路的急速的微细化，在系统LSI(Large ScaleIntegration)等的开发中，由于电路元件的布局图案或其配置的多样化、复杂化，电路模拟器的模拟精度的提高变得困难起来。
通常，从所设计的单元的掩模布局，使用电路的抽出装置(LayoutParameter Extraction：以下，简称为“LPE”)，把晶体管、电容、电阻等各元件的连接信息、晶体管尺寸、寄生电容值、寄生电阻值等元件的特性信息作为网络表抽出，反映到电路模拟器中。此外，关于晶体管的复杂的特性信息，使用从所述的掩模布局抽出的晶体管的各模型参数，用电特性式模型化，反映到电路模拟器中。据此，谋求模拟的高精度化。
可是，近年，伴随着元件的微细化，产生在为了抽出模型参数而使用的理想的单独的晶体管和在实际设计中广泛使用的单元中配置的CMOS(Complementary Metal Oxide Semiconductor)类型的晶体管之间产生大的特性差的课题。作为这样的课题之一，列举阱接近效应引起的晶体管的特性变动。
在CMOS构造中，在同一基板内分别形成N型阱、P型阱后，形成P沟道型MISFET(Metal-Insulator-Semiconductor Field Effect Transistor)、N沟道型MISFET等元件。这里，用光致抗蚀剂覆盖各阱以外的区域后，把该光致抗蚀剂作为掩模，对基板注入高能量的离子，从而形成阱。
这时，以高能量注入的杂质离子的一部分在光致抗蚀剂内散射，从光致抗蚀剂逸出，注入阱中。结果，在阱的端部形成有MISFET时，由于在该光致抗蚀剂内散射的杂质离子的影响，阈值电压变动(例如，参照特开2005-150731号公报)。把该现象称作阱接近效应。
[专利文献1]特开2005-150731号公报
为了减小阱接近效应的影响，进行用于把阱接近效应引起的特性变动模型化，反映到电路模拟器中的技术开发。可是，把特性变动模型化，并把该特性变动反映到电路模拟器中，有可能导致模拟时间增大，开发时间增大。此外，阱接近效应的影响范围大到数μm，难以用现实的模拟时间进行精度好的模型化。关于它，更具体地说明一下。
近年的系统LSI通过单元基础(cell base)方式设计。图8是表示构成系统LSI的以往的单元的例子的平面图。单元内的晶体管的配置根据该单元实现的逻辑电路的功能和用途而各种各样，组合多个图8所示的单元，设计系统LSI。
在图8所示的以往例中，在形成在半导体基板101中的N型阱NW7内配置栅极宽度分别为Wp14、Wp15的P型活性区POD14、POD15。此外，在形成在半导体基板101上的P型阱PW7内配置栅极宽度分别为Wn14、Wn15的N型活性区NOD14、NOD15。在P型活性区POD14、POD15和N型活性区NOD14、NOD15上形成栅极布线GA14、GA15，配置由它们构成的P沟道型晶体管PTr14、PTr15、N沟道型晶体管NTr14、NTr15。此外，如果N型阱NW7和P型阱PW7的边界(以下称作“阱边界”)为WELL7，则设在PTr14中，从WELL7到POD14的端部的距离为STIp14，在NTr14中，从WELL7到NOD14端部的距离为STIn14。同样，在PTr15中，设从WELL7到POD15的端部的距离为STIp15，在NTr15中，从WELL7到NOD15端部的距离为STIn15。据此，PTr14离阱边界的计算上的距离表示为(STIp14+0.5×Wp14)，NTr14离阱边界的计算上的距离表示为(STIn14+0.5×Wn14)，PTr15离阱边界的计算上的距离表示为(STIp15+0.5×Wp15)，NTr15离阱边界的计算上的距离表示为(STIn15+0.5×Wn15)。
这时，在具有栅极宽度不同的活性区的晶体管中，在从阱边界到活性区的栅极宽度方向的中心的距离中，以下表达式的关系成立。
(STIp14+0.5×Wp14)≠(STIp15+0.5×Wp15)  …(1)
(STIn14+0.5×Wp14)≠(STIp15+0.5×Wp15)    …(2)
知道伴随着阱接近效应的杂质浓度的变化引起的晶体管阈值电压的变化量与杂质浓度的平方根成比例，据此，阱接近效应引起的杂质浓度增加与离阱边界的距离成反比。这里，如所述的表达式(1)、(2)所示，在各晶体管中，从阱边界到栅极宽度方向的活性区的中心的距离不同，所以阱接近效应引起的特性变动在各晶体管中不同。虽然也能进行考虑阱接近效应的电路模拟，但是难以在短时间中评价晶体管的特性，容易引起开发期间的长期化和开发成本的增大。
发明内容
本发明的目的在于，提供一种考虑阱接近效应，能高精度高效进行模拟的半导体集成电路。
本发明的半导体集成电路包括：设置在基板内的第一导电型的第一阱区；设置在所述基板内，在栅极长度方向延伸的阱边界中与所述第一阱区相接的第二导电型的第二阱区；设置在所述第一阱区内，具有第二导电型的第一源/漏区的第一活性区；以及设置在所述第一阱区内，具有第二导电型的第二源/漏区，并且与所述第一活性区在栅极宽度方向的长度不同的第二活性区；所述第一活性区的栅极宽度方向的中心位置，以所述阱边界为基准，与所述第二活性区的栅极宽度方向的中心位置一致。
通过像这样在同一阱内的各晶体管中，使从阱边界到活性区的中心的距离一致，能抑制阱接近效应的影响在尺寸不同的晶体管之间偏差，能把阱接近效应的影响引起的特性变动抑制到最小限度。此外，在本发明的半导体集成电路中，能抑制在电路模拟器中考虑阱接近效应的影响时产生的模型化误差、工艺偏差等引起的晶体管的特性变动。结果，能减小LSI级或块级的模拟误差，实现设计时间的缩短，并且能防止开发成本的增大。
根据本发明的半导体集成电路，在按每一代决定工艺条件后，能使阱接近效应的影响在同一阱内的各晶体管中均匀，所以即使不执行评价特性变动并进行模型化的步骤，也能高精度进行电路模拟。此外，在电路模拟器中考虑了阱接近效应的影响时，能抑制模型化误差引起的模拟误差、工艺偏差引起的相对的特性变动的影响。
结果，能实施高精度的电路模拟，能防止开发期间、开发成本的增大。
附图说明
图1是示意出构成本发明第1实施方式的半导体集成电路的标准单元的平面图。
图2是表示为了估计阱接近效应的影响而设计的半导体集成电路的平面图。
图3(a)、(b)是表示估测在半导体集成电路中，使一方的活性区的位置变化时的阱接近效应的影响引起的晶体管阈值变化的结果的一个例子的图。
图4是表示构成本发明第2实施方式的半导体集成电路的标准单元的构造的平面图。
图5是表示构成本发明第3实施方式的半导体集成电路的标准单元的构造的平面图。
图6是表示构成本发明第4实施方式的半导体集成电路的标准单元的构造的平面图。
图7是表示应用根据本发明所布局的单元的电路的一个例子的框图。
图8是表示构成系统LSI的以往的单元的例子的平面图。
符号的说明。
1-基板；GA1～13-栅极布线；POD1～13、DPOD-P型活性区；NOD1～13、DNOD-N型活性区；PW1～7-P型阱；NW1～7-N型阱；CW-虚设标准单元的栅极长度方向的单元宽度；Wn1～13、Wp1～13-栅极宽度；WELL1～6-P型阱和N型阱的边界；Wcenter_p-P型活性区的中心；Wcenter_n-N型活性区的中心；STIn1～13-从阱边界到活性区的端部的栅极宽度方向的距离；STIp1～13-从阱边界到活性区的端部的栅极宽度方向的距离；FF1、FF2-触发电路；IN-输入部；tcks-时钟脉冲相位差；tck-信号通道延迟。
具体实施方式
(第1实施方式)
以下，参照附图说明本发明第1实施方式的半导体集成电路及其设计方法。
图1是示意出构成本发明第1实施方式的半导体集成电路的标准单元的平面图。须指出的是，在本说明书和权利要求书中，标准单元是指为了实现一个或多个功能(逻辑的颠倒、AND、…等)而配置、连接CMIS晶体管的范围。
如图1所示，在本实施方式的半导体集成电路中，在由硅构成的基板1内设置N型阱NW1，以及在栅极长度方向延伸的阱边界WELL1中与N型阱NW1相接的P型阱PW1。
在N型阱NW1内配置栅极宽度方向的长度(以下，称作“栅极宽度”)分别为Wp1、Wp2(Wp1＞Wp2)的P型活性区POD1、POD2，在P型阱PW1内配置栅极宽度分别为Wn1、Wn2(Wn1＞Wn2)的N型活性区NOD1、NOD2。在P型活性区POD1、POD2和N型活性区NOD1、NOD2上设置夹着栅绝缘膜(不图示)，在栅极宽度方向延伸的栅极布线GA1、GA2。此外，P型活性区POD1、POD和N型活性区NOD1、NOD2由形成在基板1上的元件分离区彼此分离。须指出的是，在本说明书中，P型活性区意味着形成P型源、漏区的区域，N型活性区意味着形成N型源、漏区的区域。
在N型阱NW1内设置具有上述的P型活性区POD1和栅极布线GA1的一部分(栅电极)的P沟道型晶体管PTr1、具有P型活性区POD2和栅极布线GA2的一部分(栅电极)的P沟道型晶体管PTr2。此外，在P型阱PW1内设置具有上述的N型活性区NOD1和栅极布线GA1的一部分(栅电极)的N沟道型晶体管NTr1和具有N型活性区NOD2和栅极布线GA2的一部分(栅电极)的N沟道型晶体管NTr2。须指出的是，在本说明书和权利要求书的范围中，“栅极长度方向”意味着在设置在阱上的MIS晶体管的栅电极的正下方区域中载流子前进的方向，“栅极宽度方向”意味着在基板1的主面中与栅极长度方向正交的方向。N型阱NW1和P型阱PW1，其各活性区采用容易设计的形状，例如四边形。须指出的是，在图1所示的单元中，P型阱PW1和设置在其上的N型活性区NOD1、NOD2把阱边界WELL1作为轴，与N型阱NW1和设置在其上的P型活性区POD1、POD2分别配置为线对称。
这里，如图1所示，在P沟道型晶体管PTr1中，设从阱边界WELL1到P型活性区POD1端部的距离为STIp1，在N沟道型晶体管NTr1中，设从阱边界WELL1到NOD1端部的距离为STIn1。与此同样，在P沟道型晶体管PTr2中，设从阱边界WELL1到P型活性区POD2端部的距离为STIp2，在N沟道型晶体管NTr2中，设从阱边界WELL1到N型活性区NOD2端部的距离为STIn2。据此，在电路模拟时，P沟道型晶体管PTr1离阱边界WELL1的距离表示为(STIp1+0.5×Wp1)，N沟道型晶体管NTr1离阱边界WELL1的距离表示为(STIn1+0.5×Wn1)，P沟道型晶体管PTr2离阱边界WELL1的距离表示为(STIp2+0.5×Wp2)，N沟道型晶体管NTr2离阱边界WELL1的距离表示为(STIn2+0.5×Wn2)。须指出的是，在各晶体管中，之所以活性区的栅极宽度乘以0.5，是为了以从活性区的栅极宽度方向的中心到阱边界WELL1的距离近似从该晶体管到阱边界WELL1的距离，使计算变得容易。
本实施方式的半导体集成电路的特征在于：在一个阱内相邻配置栅极宽度尺寸不同的活性区时，在构成单元阵列的各标准单元内，把阱边界WELL1作为基准，使各活性区的栅极宽度方向的中心位置一致。更具体而言，在同一阱内，从一个活性区的栅极宽度方向的中心到阱边界WELL1的距离与从其它活性区的栅极宽度方向的中心到阱边界WELL1的距离实质上相等。因此，变为
(STIp1+0.5×Wp1)＝(STIp2+0.5×Wp2)  …(3)
(STIn1+0.5×Wn1)＝(STIn2+0.5×Wn2)    …(4)
在本实施方式中，在P沟道型晶体管PTr1、PTr2中，对于Wp1＞Wp2，变为STIp1＜STIp2，在N沟道型晶体管NTr1、NTr2中，对于Wn1＞Wn2，STIn1＜STIn2。通过在各晶体管中使从阱边界到活性区的中心的距离一致，能抑制阱接近效应的影响在尺寸不同的晶体管之间偏差，能把阱接近效应的影响引起的特性变动抑制在最小限度。此外，在本实施方式的半导体集成电路中，能抑制在电路模拟器中考虑阱接近效应的影响时产生的模型化误差、工艺偏差等引起的晶体管的特性变动。结果，能减小LSI级或块级的模拟误差，实现设计期间的缩短，并且能防止开发成本的增大。
图2是表示为了估计阱接近效应的影响而设计的半导体集成电路的平面图，图3(a)、(b)是表示估计在半导体集成电路中，使一方的活性区的位置发生了变化时的阱接近效应的影响引起的晶体管阈值变化的结果的一个例子的图。
在图2中，栅极布线或活性区的配置与图1所示的本实施方式的半导体集成电路同样，但是，使P型活性区POD4或N型活性区NOD4的栅极宽度方向的尺寸和栅极宽度方向的位置变化。这里，图2中的各活性区POD3、NOD3、POD4、NOD4中的栅极宽度方向的中心分别为Wcenter_p3、Wcenter_n3、Wcenter_p4、Wcenter_n4。图3(a)是表示图2中的P沟道型晶体管PTr3、PTr4的活性区的栅极宽度分别为Wp3、Wp4，Wp3的栅极宽度中心Wcenter_p3和Wcenter_p4的差ΔWcenter_p改变时估测PTr4的阈值电压Vth4相对PTr3的阈值电压Vth3的差ΔVth_p的结果的一个例子的曲线图。这时，Wp3为固定，改变Wp4，进行估计。图3(b)是对于N沟道型晶体管，进行与图3(a)同样的估计的一个例子的曲线图。这里，P型、N型中，栅极宽度的尺寸都是W*_a＜W*_b＜W*_c＜W*_d＜W*_e(*＝P型或N型)。此外，W*_a、W*_b、W*_c、W*_d、W*_e在0.25μm～1.5μm之间以约0.25μm的间隔设定。
从图3(a)、(b)可知，无论在P沟道型、N沟道型的哪种晶体管中，伴随着一方的晶体管的栅极宽度减小，阱接近效应的影响引起的另一方晶体管的特性变动的影响增大。此外，无论在哪种导电型的晶体管中，从阱边界开始的活性区的栅极宽度方向的中心位置在标准单元序列内的栅极宽度不同的晶体管之间一致，从而最能抑制阱接近效应的影响引起的特性变动。因此，根据本实施方式的半导体集成电路，保持单元的相对特性的设计成为可能，能在比较短的时间中进行高精度的电路模拟。
这里，根据“THE INTERNATIONAL TECHNOLOGY ROADMAP FORSEMICONDUCTORS 2005，Modeling and Simulation，pp.29”(文献1)，基于阈值电压的电路模拟器的模拟精度通过一代，要求±3％的精度。如果晶体管的阈值电压为200～300mV，则足以确保该精度的ΔWcenter大约为±0.25μm。因此，把阱边界作为基准，使得位于同一阱内的尺寸不同的晶体管的活性区的栅极宽度方向的中心(或中心线)位置的范围在0.25μm的范围内，从而能使模拟精度为足以实用的水平。可是，所述的各值不是绝对的，按照微细的进展，能适宜缩放。
接着，能按以下那样设计本实施方式的半导体集成电路。
首先，准备标准单元。CMIS时，作为该标准单元，准备图1所示的在栅极宽度不同的晶体管之间从阱边界到活性区中心的距离一致的单元。这里，配置为在从阱边界到活性区中心的距离一致时，使得其他晶体管的活性区的栅极宽度方向的中心位置，与栅极宽度方向最大尺寸的活性区的中心位置对齐。此外，STIp1、STIn1在原则上为用设计规则决定的最小的尺寸。然后，使用自动设计工具等，适宜配置该标准单元，制作系统LSI。
接着，根据电路模拟，确认是否按照设计工作。在电路模拟时，从设计的单元的掩模布局，使用LPE抽出包含晶体管、电容、电阻值等各元件信息的网络表，将其输入给电路模拟器。根据该模拟结果，如果必要，就进行电路设计变更等。
在本实施方式的半导体集成电路中，如上所述，在比较短时间中能进行精度良好的模拟，所以能缩短集成电路的设计期间，能降低LSI的开发成本。
须指出的是，在本实施方式的半导体集成电路中，考虑设计的容易程度，N型阱NW1、P型阱PW1或各活性区的形状采用四边形(严格来讲，通过杂质的扩散，变为大致四边形)，但是也可以是此外的形状。
此外，如果从活性区端部到阱边界的距离超过1μm，阱接近效应的影响就减小，所以本实施方式的设计方法在设计从活性区端部到阱边界的距离为1μm以下的微细的半导体集成电路时发挥特别显著的效果。
(第2实施方式)
图4是表示构成本发明第2实施方式的半导体集成电路的标准单元的构造的平面图。在本实施方式的半导体集成电路中，在标准单元内的各阱中设置3个尺寸分别不同的晶体管。
在图4中，在形成在基板1上的N型阱NW3内分别配置有栅极宽度分别为Wp5、Wp6、Wp7的P型活性区POD5、POD6、POD7。此外，在形成在基板1上的P型阱PW3内分别配置有栅极宽度分别为Wn5、Wn6、Wn7的N型活性区NOD5、NOD6、NOD7。进而，在P型活性区POD5、POD6、POD7和N型活性区NOD5、NOD6、NOD7上，夹着栅绝缘膜(不图示)，设置栅极布线GA5、GA6、GA7。
在N型阱NW3中设置有P沟道型晶体管PTr5、PTr6、PTr7。PTr5具有P型活性区POD5和栅极布线GA5的一部分，PTr6具有P型活性区POD6和栅极布线GA6的一部分，PTr7具有P型活性区POD7和栅极布线GA7的一部分。
在P型阱PW3中设置有N沟道型晶体管NTr5、NTr6、NTr7。NTr5具有N型活性区NOD5和栅极布线GA5的一部分，NTr6具有N型活性区NOD6和栅极布线GA6的一部分，NTr7具有N型活性区NOD7和栅极布线GA7的一部分。
这里，在PTr5中，从阱边界WELL3到POD5端部的距离为STIp5，在NTr5中，从阱边界WELL3到NOD5端部的距离为STIn5，在PTr6中，从阱边界WELL3到POD6端部的距离为STIp6，在NTr6中，从阱边界WELL3到NOD6端部的距离为STIn6，在PTr7中，从阱边界WELL3到POD7端部的距离为STIp7，在NTr7中，从阱边界WELL3到NOD7端部的距离为STIn7。
这时，P沟道型晶体管PTr5、PTr6、PTr7的各活性区的以阱边界WELL3为基准的中心位置一致。此外，N沟道型晶体管NTr5、NTr6、NTr7的各活性区的以阱边界WELL3为基准的中心位置也一致。该构成设计为通过LPE等抽出设置在标准单元内的活性区的尺寸，使其他活性区的栅极宽度方向的中心与栅极宽度最大的活性区的栅极宽度方向的中心一致。
这时，在从阱边界到活性区的栅极宽度方向的中心的距离中，以下表达式成立。
{STIp5+0.5×Wp5(基准)}＝{STIp6+0.5×Wp6}＝{STIp7+0.5×Wp7}…(5)
{STIn5+0.5×Wn5(基准)}＝{STIn6+0.5×Wn6}＝{STIn7+0.5×Wn7}…(6)
这里，各栅极宽度的关系是Wn5＞Wn7＞Wn6和Wp5＞Wp7＞Wp6，此外，从阱边界到活性区端部的距离的关系是STIn5＜STIn7＜STIn6和STIp5＜STIp7＜STIp6。
像这样在同一阱内设置3个以上的晶体管时，通过使各晶体管中从阱边界到活性区中心的距离一致，就能抑制阱接近效应的影响的偏差，能把晶体管的特性变动抑制在最小限度。因此，各晶体管的相对特性在考虑阱接近效应时也能保持，能在比较短时间中进行高精度的电路模拟。因此，与以往的半导体集成电路相比，设计变得容易，能缩短开发期间，降低开发成本。
(第3实施方式)
图5是表示构成本发明第3实施方式的半导体集成电路的标准单元的构造的平面图。
如图5所示，在本实施方式的标准单元中，在基板1上，从栅极宽度方向上，按顺序形成N型阱NW4、与N型阱NW4在阱边界WELL4相接的P型阱PW4、与P型阱PW4相接的P型阱PW5、与P型阱PW5在阱边界WELL5相接的N型阱NW5。在本实施方式中，划分为P型阱PW4和P型阱PW5，但是也可以是单一的P型阱。
在N型阱NW4内分别配置栅极宽度分别是Wp8、Wp9(Wp8＞Wp9)的P型活性区POD8、POD9，在P型阱PW4内分别配置栅极宽度分别是Wn8、Wn9(Wn8＞Wn9)的N型活性区NOD8、NOD9。此外，N型阱NW5和P型阱PW5是把PW4和PW5的边界作为轴，使N型阱NW4和P型阱PW4的结构在栅极宽度方向翻转而得到的。在N型阱NW5中分别配置栅极宽度分别是Wp10、Wp11，与P型活性区POD8、POD9同一形状的P型活性区POD10、POD11。在P型阱PW5内分别配置栅极宽度分别是Wn10、Wn11，与N型活性区NOD8、NOD9同一形状的N型活性区NOD10、NOD11。这里，在POD8和NOD8的上方设置栅极布线GA8，在POD9和NOD9的上方设置栅极布线GA9，在POD10和NOD10的上方设置栅极布线GA10，在POD11和NOD11的上方设置栅极布线GA11。然后，在基板1上设置具有上述的活性区和栅极布线的一部分的P沟道型晶体管PTr8、PTr9、PTr10、PTr11、N沟道型晶体管NTr8、NTr9、NTr10、NTr11。
这里，PTr8中，从WELL4到POD8端部的距离为STIp8，在NTr8中，从WELL4到NOD8端部的距离为STIn8，PTr9中，从WELL4到POD9端部的距离为STIp9，在NTr9中，从WELL4到NOD9端部的距离为STIn9。此外，在PTr10中，从WELL5到NOD10端部的距离为STIn10，在NTr10中，从WELL5到NOD10端部的距离为STIn10，在PTr11中，从WELL5到NOD11端部的距离为STIn11，在NTr11中，从WELL5到NOD11端部的距离为STIn11。
这时，使得P沟道型晶体管PTr8、PTr9的各活性区的以阱边界WELL4为基准的中心位置一致，使得P沟道型晶体管PTr10、P沟道型晶体管PTr11的各活性区的以阱边界WELL5为基准的中心位置一致。此外，使得N沟道型晶体管NTr8、NTr9的各活性区的以阱边界WELL4为基准的中心位置一致，使得NTr10、NTr11的各活性区的以阱边界WELL5为基准的中心位置一致。该构成设计为：通过LPE等抽出设置在标准单元内的活性区的尺寸，使其他活性区的栅极宽度方向的中心与栅极宽度最大的活性区的栅极宽度方向的中心一致。这时，在从阱边界到活性区的栅极宽度方向的中心的距离中，以下表达式成立。
{STIp8+0.5×Wp8(基准)}＝{STIp9+0.5×Wp9}＝{STIp10+0.5×Wp10}＝{STIp11+0.5×Wp11}…(7)
{STIn8+0.5×Wn8(基准)}＝{STIn9+0.5×Wn9}＝{STIn10+0.5×Wn10}＝{STIn11+0.5×Wn11}…(8)
这里，各栅极宽度的关系是Wn8＞Wn9，Wn10＞Wn11，Wn8＝Wn10，Wn9＝Wn11，Wp8＞Wp9，Wp10＞Wp11，Wp8＝Wp10，Wp9＝Wp11。此外，从阱边界到活性区端部的距离的关系是STIn8＜STIn9、STIn10＜STIn11，STIn8＝STIn10，STIn9＝STIn11，STIp8＜STIp9、STIp10＜STIp11，STIp8＝STIp10，STIp9＝STIp11。
通过使在各晶体管中从阱边界到活性区的中心的距离一致，能抑制阱接近效应的影响的偏移，能把晶体管的特性变动抑制在最小限度。因此，各晶体管的相对特性在考虑阱接近效应时也能保持，能在比较短时间中进行高精度的电路模拟。这里，通过将从阱边界到活性区的中心的距离如所述表达式所示设为与最大距离PTr8、NTr8一致，从而能设计为阱接近效应的影响引起的特性变动最小。
此外，如本实施方式那样，把阱的结构翻转，设计标准单元，能在比较短时间中更容易地设计能进行高精度的电路模拟的集成电路。
(第4实施方式)
图6是表示构成本发明第4实施方式的半导体集成电路的标准单元的构造的平面图。
在图6所示的半导体集成电路中，图1所示的标准单元配置为阵列状(二维)，在单元阵列的端部配置隔离单元(虚设标准单元)。在图6的例子中，沿着单元阵列的栅极长度方向的端边，在该单元阵列的外侧配置虚设标准单元。
这里，在虚设标准单元中配置与图1所示的标准单元的N型阱NW1在栅极宽度方向的长度相等的N型阱NW6、与图1所示的P型阱PW1在栅极宽度方向的长度相等的P型阱PW6。此外，在N型阱NW6内配置栅极宽度方向的长度是Wdp1的P型活性区DPOD，在P型阱PW6内配置栅极宽度方向的长度是Wdn1的N型活性区DNOD。这时，虚设标准单元的栅极长度方向的长度是1.0μm以上。这里，P型活性区DPOD和N型活性区DNOD在上方不形成栅电极，是不进行晶体管动作的虚设活性区。
须指出的是，在图6中，在N型阱NW7内的P沟道型晶体管PTr12中，从阱边界WELL6到P型活性区POD12端部的距离为STIp12，在P型阱PW7内的N沟道型晶体管NTr12中，从阱边界WELL6到NOD12端部的距离为STIn12。与此同样，在P沟道型晶体管PTr13中，从阱边界WELL6到POD13端部的距离为STIp13，在NTr13，WELL6到N型活性区NOD13端部的距离为STIn13。
这样，通过在单元阵列的侧方配置在栅极长度方向具有1.0μm以上的尺寸的虚设标准单元，能防止位于单元阵列的端部的标准单元内的晶体管受到栅极接近效应的影响。进而，通过在虚设标准单元内分别配置活性区DPOD、NDOD，能抑制位于单元阵列的端部的标准单元内的晶体管从相邻的活性区受到的应力和位于单元阵列的内部的标准单元内的晶体管受到的应力之间的偏差。因此，在本实施方式的半导体集成电路中，能把栅极长度方向的阱边界引起的特性变动抑制的更小。因此，根据本实施方式的半导体集成电路，在考虑阱接近效应时，也能设计为保持了各晶体管的相对特性。
须指出的是，在图6中，表示了沿着标准单元的单元阵列的栅极长度方向的端边配置虚设标准单元的例子，但是也可以沿着栅极宽度方向的端边配置。
此外，第2实施方式和第3实施方式所示的结构也可以沿着为标准单元的单元阵列的栅极长度方向的端边，在该单元阵列的外侧配置虚设标准单元。
(实施方式5)
图7是表示应用根据本发明布局的单元的电路的一个例子的框图。
在图7所示的电路中，对输入部IN输入的信号通过2个信号总线CL1、CL2分别输入给触发电路FF1、FF2。触发电路FF1和触发电路FF2之间存在逻辑电路(Logic)。信号总线CL1、CL2分别由逻辑电路构成。这里，设信号总线CL1、CL2的信号的传输延迟时间分别为tck1、tck2时，tck1和tck2的差为时钟脉冲相位差tcks(tck＝tck1-tck2)。须指出的是，时钟脉冲相位差(Clockskew)，是指因在构成CL1和CL2等信号总线的单元中，依存于工艺偏差和布局的特性变动等引起的时钟的传输延迟时间的差或布线电容等理由、而产生的传输信号的定时的偏差。这里，tcks表示信号分别在触发电路FF1和触发电路FF2中传输时的延迟时间的差。
随着近年的急速的微细化的进展，对LSI的动作速度的高速化的要求也高涨，伴随着微细化的工艺偏移、布局引起的晶体管的特性变动等问题变得显著起来。这里，通过把本发明的半导体集成电路及其设计方法应用到构成图7所示的信号总线CL1、CL2的单元中，能提高基于电路模拟的延迟计算的精度，能实现时钟脉冲相位差的减小。结果，能实现耗电的降低、成品率的提高等。
须指出的是，本实施方式的电路是使用实施方式1～4中说明的标准单元所设计的电路的一个例子，本发明的标准单元的应用并不局限于这样的逻辑电路。
工业上的可利用性
如上所述，本发明的半导体集成电路及其设计方法能在各代的LSI的设计、开发中利用。

Claims (11)

1.一种半导体集成电路，包括：
设置在基板内的第一导电型的第一阱区；
设置在所述基板内，在栅极长度方向延伸的阱边界中与所述第一阱区相接的第二导电型的第二阱区；
设置在所述第一阱区内，具有第二导电型的第一源/漏区的第一活性区；以及
设置在所述第一阱区内，具有第二导电型的第二源/漏区，并且与所述第一活性区在栅极宽度方向的长度不同的第二活性区；
所述第一活性区的栅极宽度方向的中心位置，以所述阱边界为基准，与所述第二活性区的栅极宽度方向的中心位置一致。
2.根据权利要求1所述的半导体集成电路，其特征在于：
所述第一活性区的栅极宽度方向的长度比所述第二活性区的栅极宽度方向的长度大；
从所述阱边界到所述第一活性区的位于所述阱边界一侧的端部的距离，比从所述阱边界到所述第二活性区的位于所述阱边界一侧的端部的距离小。
3.根据权利要求1所述的半导体集成电路，其特征在于：
具有：
在所述第一活性区上隔着第一栅极绝缘膜形成的第一栅电极；
在所述第二活性区上隔着第二栅极绝缘膜形成的第二栅电极。
4.根据权利要求1所述的半导体集成电路，其特征在于：
所述第二活性区相对所述第一活性区，在栅极长度方向上分开并列配置。
5.根据权利要求1所述的半导体集成电路，其特征在于：
具有：
在所述第二阱区内，设置在以所述阱边界为轴，与所述第一活性区线对称的位置上，具有第一导电型的第三源/漏区的第三活性区；以及
在所述第二阱区内，设置在以所述阱边界为轴，与所述第二活性区线对称的位置上，具有第一导电型的第四源/漏区的第四活性区；
所述第三活性区的栅极宽度方向的中心位置，以所述阱边界为基准，与所述第四活性区的栅极宽度方向的中心位置一致。
6.根据权利要求5所述的半导体集成电路，其特征在于：
所述第三活性区具有与所述第一活性区相同的形状；
所述第四活性区具有与所述第二活性区相同的形状。
7.根据权利要求5所述的半导体集成电路，其特征在于：
还具有：
在所述第三活性区上隔着第三栅极绝缘膜形成的第三栅电极；以及
在所述第四活性区上隔着第四栅极绝缘膜形成的第四栅电极；
所述第一栅电极和所述第三栅电极是一体化形成的第一栅极布线的一部分；
所述第二栅电极和所述第四栅电极是一体化形成的第二栅极布线的一部分。
8.根据权利要求1所述的半导体集成电路，其特征在于：
包含所述第一阱区和所述第二阱区的单元配置为二维状，构成单元阵列；
所述半导体集成电路还具有沿着在栅极宽度方向延伸的所述单元阵列的端边的任意一方，在所述单元阵列的栅极长度方向的外侧配置为列状的隔离单元。
9.根据权利要求8所述的半导体集成电路，其特征在于：
所述隔离单元的栅极长度方向的长度是1.0μm以上。
10.根据权利要求8所述的半导体集成电路，其特征在于：
在所述隔离单元内设置有虚设活性区。
11.根据权利要求1～10中的任意一项所述的半导体集成电路，其特征在于：
还具有：设置在所述第一阱区内，具有第二导电型的第五源/漏区，并且栅极宽度方向的长度与所述第一活性区以及所述第二活性区不同的第五活性区；
所述第五活性区的栅极宽度方向的中心位置，以所述阱边界为基准，与所述第一活性区的栅极宽度方向的中心位置一致。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132399A (zh) * 2008-11-18 2011-07-20 松下电器产业株式会社 半导体装置
CN103295887A (zh) * 2013-06-04 2013-09-11 上海华力微电子有限公司 改善阱邻近效应的方法
CN109599400A (zh) * 2017-09-12 2019-04-09 联发科技股份有限公司 集成电路、半导体结构及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5096719B2 (ja) * 2006-09-27 2012-12-12 パナソニック株式会社 回路シミュレーション方法及び回路シミュレーション装置
JP5126963B2 (ja) * 2007-12-10 2013-01-23 ルネサスエレクトロニクス株式会社 半導体集積回路
US8004014B2 (en) * 2008-07-04 2011-08-23 Panasonic Corporation Semiconductor integrated circuit device having metal interconnect regions placed symmetrically with respect to a cell boundary
JP5261105B2 (ja) * 2008-09-26 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20100207182A1 (en) * 2009-02-13 2010-08-19 International Business Machines Corporation Implementing Variable Threshold Voltage Transistors
US8584075B2 (en) 2011-02-15 2013-11-12 Qualcomm Incorporated Method and apparatus for characterizing and reducing proximity effect on cell electrical characteristics
US8569838B2 (en) 2011-03-16 2013-10-29 Texas Instruments Incorporated Control of local environment for polysilicon conductors in integrated circuits
KR102599048B1 (ko) * 2018-08-16 2023-11-06 삼성전자주식회사 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
CN112992864B (zh) * 2021-02-20 2023-12-12 长江存储科技有限责任公司 一种半导体测试结构和测试方法
US11855069B2 (en) * 2021-07-09 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Cell structure having different poly extension lengths

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61269331A (ja) * 1985-05-24 1986-11-28 Hitachi Ltd 半導体装置の製造方法
JPH0491455A (ja) * 1990-08-02 1992-03-24 Kawasaki Steel Corp ゲートアレー方式ｌｓｉ
JP2510040B2 (ja) * 1990-08-17 1996-06-26 川崎製鉄株式会社 Ｃｍｏｓマスタスライス
JPH04262556A (ja) * 1991-02-15 1992-09-17 Toshiba Corp 集積回路素子の配置方法
JPH0563165A (ja) * 1991-06-25 1993-03-12 Kawasaki Steel Corp 半導体装置
JPH1074843A (ja) * 1996-06-28 1998-03-17 Toshiba Corp 多電源集積回路および多電源集積回路システム
US5796128A (en) * 1996-07-25 1998-08-18 Translogic Technology, Inc. Gate array with fully wired multiplexer circuits
JP3526450B2 (ja) * 2001-10-29 2004-05-17 株式会社東芝 半導体集積回路およびスタンダードセル配置設計方法
JP4620942B2 (ja) * 2003-08-21 2011-01-26 川崎マイクロエレクトロニクス株式会社 半導体集積回路のレイアウト方法、そのレイアウト構造、およびフォトマスク
US7132323B2 (en) 2003-11-14 2006-11-07 International Business Machines Corporation CMOS well structure and method of forming the same
JP4778689B2 (ja) * 2004-06-16 2011-09-21 パナソニック株式会社 標準セル、標準セルライブラリおよび半導体集積回路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102132399A (zh) * 2008-11-18 2011-07-20 松下电器产业株式会社 半导体装置
CN102132399B (zh) * 2008-11-18 2013-09-25 松下电器产业株式会社 半导体装置
CN103295887A (zh) * 2013-06-04 2013-09-11 上海华力微电子有限公司 改善阱邻近效应的方法
CN109599400A (zh) * 2017-09-12 2019-04-09 联发科技股份有限公司 集成电路、半导体结构及其制造方法
CN109599400B (zh) * 2017-09-12 2021-06-08 联发科技股份有限公司 集成电路、半导体结构及其制造方法

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