CN102132399A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置。在具有晶体管对的半导体装置中，既能抑制电路面积的增大，又能够抑制成对的晶体管特性的不平衡。晶体管(1a、1b)具有活性区域图案彼此相同的区域(A1a、A1b)，晶体管(2a、2b)具有活性区域图案彼此相同的区域(A2a、A2b)。晶体管(2a、2b)的活性区域(13a、13b)在沟道长方向上的长度比晶体管(1a、1b)的活性区域(11a、11b)长，区域(A2a、A2b)与区域(A1a、A1b)相比，沟道长方向上的宽度窄。

Description

半导体装置
技术领域
本发明涉及在半导体集成电路中使用的半导体装置，尤其涉及例如用于改善构成差动电路的晶体管对的特性的技术。
背景技术
在半导体集成电路装置中使用的差动放大电路或电流镜电路等中，使用许多成对的晶体管，这些成对的晶体管特性差异，会给电路的性能或成品率等带来影响。
尤其，公知在使用了STI(Shallow Trench Isolation)等元件分离技术的晶体管中，由于沟道的迁移率或阈值电压根据因STI引起的施加给晶体管的活性区域的机械应力而改变，故在成对的晶体管的活性区域的形状不同的情况下其特性差变大(例如，参照非专利文献1)。
另外，在栅极电极的光刻工序(lithography)或蚀刻工序，根据周围的栅极电极的布局图案尺寸会改变，有产生特性差的可性能。另外，虽然公知一种利用高形变膜覆盖栅极电极和活性区域的上部，以提高晶体管的驱动能力的方法，但是由于应力的影响因成对的晶体管的栅极电极或周围栅极电极的布局图案而不同，故有产生特性差的可能性(参照非专利文献2)。
在现有的半导体装置中，在抑制成对的晶体管特性差之际，为了抑制因布局图案的不同导致的特性改变，采用了使布局完全对称配置等的对策。
例如，如图21所示，关于成对的晶体管100a、100b，让与在沟道长方向上相邻的晶体管101相同形状的伪元件102a、102b分别夹持晶体管100a、100b而配置在相反侧。同样地，关于沟道宽方向，也将与相邻的晶体管103相同形状的伪元件104a，104b分别配置在晶体管100a，100b在沟道宽方向上相同距离的场所。这样，通过使成对的晶体管的周围布局一致，从而防止了晶体管特性的不平衡(专利文献1)。
专利文献1：日本特开平11-234109号公报
非专利文献1：“NMOS Drive Current Reduction Caused by TransistorLayout and Trench Isolation Induced Stress”，G.Scott，et.al.，IEDM digest，pp.91，1999
非专利文献2：“High Performance CMOSFET Technology for 45nmGeneration and Scalability of Stress-Induced Mobility EnhancementTechnique”，A.Oishi，et.al.，IEDM digest，pp.239，2005
可是，在上述方法中，因为在成为对象的成对的晶体管的周围需要配置相同布局图案的伪元件，故有电路面积增大的可能性。另外，在上述方法中，虽然仅仅考虑最接近的元件的形状，但是从对象的晶体管隔着元件分离区域而位于更远位置的元件的形状也，会成为引起晶体管特性不平衡的要因。
发明内容
本发明的目的在于，在具有晶体管对的半导体装置中，既能够抑制电路面积的增大，又能够抑制成对的晶体管特性变得不平衡。
本发明所涉及的第1半导体装置，具备：第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，所述第1及第2晶体管具有由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同的、第1及第2活性区域相同区域，所述第3及第4晶体管具有由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同的、第3及第4活性区域相同区域，所述第3及第4晶体管的活性区域与所述第1及第2晶体管的活性区域相比，沟道长方向上的长度长，所述第3及第4活性区域相同区域与所述第1及第2活性区域相同区域相比，沟道长方向上的宽度窄。
根据本发明所涉及的第1半导体装置，由于第1及第2晶体管具有活性区域图案彼此相同的第1及第2活性区域相同区域，故施加给沟道区域的机械应力彼此相等，能够抑制因活性区域及周围活性区域的布局图案引起的晶体管特性的不平衡。同样地，关于第3及第4晶体管，也能够抑制因活性区域及周围活性区域的布局图案引起的晶体管特性的不平衡。而且，第3及第4晶体管其活性区域在沟道长方向上的长度比第1及第2晶体管长，第3及第4活性区域相同区域与第1及第2活性区域相同区域相比，沟道长方向上的宽度窄。这是因为考虑了施加给沟道区域的应力饱和的沟道长方向上的元件分离距离。由此，限制布局图案的区域窄，能够增加可自由布局的区域。另外，由于无需在活性区域相同区域之外的区域配置伪元件等，故能够抑制电路面积的增大。即、既能够抑制电路面积的增大，又能够抑制因布局图案引起的晶体管特性的不平衡。
本发明所涉及的第2半导体装置，具备：第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，所述第1及第2晶体管具有由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同的、第1及第2活性区域相同区域，所述第3及第4晶体管具有由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同的、第3及第4活性区域相同区域，所述第3及第4晶体管的活性区域与所述第1及第2晶体管的活性区域相比，沟道宽方向上的长度长，所述第3及第4活性区域相同区域与所述第1及第2活性区域相同区域相比，沟道宽方向上的宽度窄。
根据本发明所涉及的第2半导体装置，由于第1及第2晶体管具有活性区域图案彼此相同的第1及第2活性区域相同区域，故施加给沟道区域的机械应力彼此相等，能够抑制因活性区域及周围活性区域的布局图案引起的晶体管特性的不平衡。同样地，关于第3及第4晶体管，也能够抑制因活性区域及周围活性区域的布局图案引起的晶体管特性的不平衡。而且，第3及第4晶体管其活性区域在沟道宽方向上的长度比第1及第2晶体管长，第3及第4活性区域相同区域与第1及第2活性区域相同区域相比，沟道宽方向上的宽度窄。这是因为考虑了施加给沟道区域的应力饱和的沟道宽方向上的元件分离距离。由此，限制布局图案的区域窄，能够增加可自由布局的区域。另外，由于无需在活性区域相同区域偏离的区域之外配置伪元件等，故能够抑制电路面积的增大。即、既能够抑制电路面积的增大，又能够抑制因布局图案引起的晶体管特性的不平衡。
在所述第1或第2半导体装置中，周围活性区域中的至少一部分也可构成伪元件。或者，构成有源元件。
由此，作为周围活性区域，能够任选伪元件或有源元件，故提高了设计的自由度，且既能抑制电路面积的增大，又能抑制因布局图案引起的晶体管特性的不平衡。
本发明所涉及的第3半导体装置，具备：第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，所述第1及第2晶体管具有由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同的、第1及第2栅极电极相同区域，所述第3及第4晶体管具有由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同的、第3及第4栅极电极相同区域，所述第3及第4晶体管的沟道长度比所述第1及第2晶体管的沟道长度长，所述第3及第4栅极电极相同区域与所述第1及第2栅极电极相同区域相比，沟道长方向上的宽度窄。
根据本发明所涉及的第3半导体装置，因为第1及第2晶体管具有栅极电极图案彼此相同的第1及第2栅极电极相同区域，第1及第2晶体管的栅极电极的大小形成得相等，另外施加给沟道区域的机械应力也相等，故能够抑制因栅极电极的布局引起的晶体管特性的不平衡。同样地，关于第3及第4晶体管，也能够抑制因栅极电极的布局图案引起的晶体管特性的不平衡。而且，第3及第4晶体管的沟道长度变得比第1及第2晶体管长，第3及第4栅极电极相同区域与第1及第2栅极电极相同区域相比，沟道长方向上的宽度窄。这是因为考虑了沟道区域所施加的应力饱和的栅极间距离。由此，限制布局图案的区域窄，能够增加可自由布局的区域。另外，由于无需在栅极电极相同区域之外的区域配置伪栅极电极等，故能够抑制电路面积的增大。即、既能够抑制电路面积的增大，又能够抑制因布局图案引起的晶体管特性的不平衡。
在所述第3半导体装置中，周围栅极电极中的至少一部分也可以是伪栅极电极。或者周围栅极电极中的至少一部分也可以是有源栅极电极。
由此，作为周围栅极电极，由于能任选伪栅极电极或有源栅极电极，故提高了设计的自由度，且既能够抑制电路面积的增大，又能够抑制因布局图案引起的晶体管特性的不平衡。
本发明所涉及的第4半导体装置，具备：第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，所述第1及第2晶体管具有：由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同的、第1及第2活性区域相同区域；和由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同的、第1及第2栅极电极相同区域，所述第3及第4晶体管具有：由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同的、第3及第4活性区域相同区域；和由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同的、第3及第4栅极电极相同区域，所述第1及第2活性区域相同区域和所述第1及第2栅极电极相同区域的尺寸不同，所述第3及第4活性区域相同区域和所述第3及第4栅极电极相同区域的尺寸不同。
根据本发明所涉及的第4半导体装置，第1及第2晶体管具有：活性区域图案彼此相同的第1及第2活性区域相同区域和栅极电极图案彼此相同的第1及第2栅极电极相同区域。另外，第3及第4晶体管具有：活性区域图案彼此相同的第3及第4活性区域相同区域和栅极电极图案彼此相同的第3及第4栅极电极相同区域。由此，能够抑制因活性区域及周围活性区域的布局图案引起的晶体管特性的不平衡、和因栅极电极的布局图案引起的晶体管特性的不平衡的双方。并且，第1及第2活性区域相同区域和第1及第2栅极电极相同区域的尺寸不同，第3及第4活性区域相同区域和第3及第4栅极电极相同区域的尺寸不同。由此，例如即便在因活性区域图案引起的晶体管特性变动和因栅极电极图案引起的晶体管特性变动的灵敏度不同的情况下，也能够个别独立地设定活性区域相同区域和栅极电极相同区域，故能够避免过多地限制布局图案。因此，提高了设计的自由度，且既能抑制电路面积的增大，又能抑制因布局引起的晶体管特性的不平衡。
另外，在所述第1～第4半导体装置中也可，所述第1及第2晶体管以该半导体装置为基准的电流的流向相同，所述第3及第4晶体管以该半导体装置为基准的电流的流向相同。
由此，能够抑制因源极/漏极附近的沟道区域中的注入杂质分布的非对称性引起的晶体管特性的不平衡。
另外，也可在所述第1、第2或第4半导体装置中，所述第1及第2晶体管以所述第1及第2活性区域相同区域中的活性区域图案为基准的电流的流向相同，所述第3及第4晶体管以所述第3及第4活性区域相同区域中的活性区域图案为基准的电流的流向相同。
由此，能够抑制因源极/漏极附近的沟道区域中的机械应力引起的注入杂质分布的非对称性导致的晶体管特性的不平衡。
而且，也可具备沟道长度及沟道宽度彼此相等的第5及第6晶体管，所述第5及第6晶体管具有活性区域图案与所述第1及第2活性区域相同区域相同的、第5及第6活性区域相同区域，且以所述第5及第6活性区域相同区域中的活性区域图案为基准的电流的流向相同，所述第1及第2晶体管以该半导体装置为基准的电流的流向互逆，所述第5晶体管的电流的流向为所述第1晶体管的逆向，且与所述第1晶体管的栅极、漏极及源极分别连接着，所述第6晶体管的电流的流向为所述第2晶体管的逆向，且与所述第2晶体管的栅极、漏极及源极分别连接着。
由此，通过第5及第6晶体管能够抵消因注入引起的杂志分布的非对称导致的晶体管特性的不平衡，且能够抑制因布局图案引起的晶体管特性的不平衡，同时可提高设计的自由度。
(发明效果)
通过本发明，通过对构成差动电路等的晶体管对设计活性区域相同区域或栅极电极相同区域，能够使因布局图案引起的机械应力的影响一致，能够抑制晶体管特性的不平衡。另外，通过根据晶体管的活性区域长度及沟道长度设定活性区域相同区域或栅极电极相同区域的尺寸，或者通过个别独立设定活性区域相同区域和栅极电极相同区域，能够实现设计自由度的提高和电路面积增大的抑制。因此，得到了具有既能够抑制面积的增大又能够接近期望设计目标的电路特性的半导体装置。
附图说明
图1(a)是表示第1实施方式所涉及的半导体装置的构造例的俯视图，(b)是使用了(a)所示的晶体管的差动电路的电路图。
图2是用于验证第1实施方式所涉及的半导体装置的效果的过程仿真分析结果。
图3是表示第1实施方式所涉及的半导体装置的其他构造例的俯视图。
图4是表示第1实施方式所涉及的半导体装置的其他构造例的俯视图。
图5(a)是表示第2实施方式所涉及的半导体装置的构造例的俯视图，(b)是使用了(a)所示的晶体管的差动电路的电路图。
图6是用于验证第2实施方式所涉及的半导体装置的效果的过程仿真分析结果。
图7是表示第2实施方式所涉及的半导体装置的其他构造例的俯视图。
图8是表示第2实施方式所涉及的半导体装置的其他构造例的俯视图。
图9(a)是表示第3实施方式所涉及的半导体装置的构造例的俯视图，(b)是使用了(a)所示的晶体管的差动电路的电路图。
图10是用于验证第3实施方式所涉及的半导体装置的效果的过程仿真分析结果。
图11是表示第3实施方式所涉及的半导体装置的其他构造例的俯视图。
图12是表示第3实施方式所涉及的半导体装置的其他构造例的俯视图。
图13是表示第4实施方式所涉及的半导体装置的构造例的俯视图。
图14是表示第4实施方式所涉及的半导体装置的其他构造例的俯视图。
图15是表示变形例所涉及的半导体装的构造例的俯视图。
图16是表示其他变形例所涉及的半导体装置的构造例的俯视图。
图17是其他变形例所涉及的、成对的晶体管共用活性区域情况下的布局的例子。
图18是表示第5实施方式所涉及的半导体装置的构造例的俯视图。
图19是表示第5实施方式所涉及的半导体装置的其他构造例的俯视图。
图20是表示第6实施方式所涉及的半导体装置的构造例的俯视图。
图21是用于说明现有技术的半导体装置的俯视图。
符号说明：
1a、4a-第1晶体管；
1b、4b-第2晶体管；
2a、3a、5a-第3晶体管；
2b、3b、5b-第4晶体管；
11a、11b、13a、13b、21a、21b-活性区域；
12-周围活性区域；
32a、32b、34a、34b-栅极电极；
A1a-第1活性区域相同区域；
A1b-第2活性区域相同区域；
A2a、A3a-第3活性区域相同区域；
A2b、A3b-第4活性区域相同区域；
OL1、OL2-活性区域的沟道长方向长度；
OW1、OW2-活性区域的沟道宽方向长度；
B4a-第1栅极电极相同区域；
B4b-第2栅极电极相同区域；
B5a-第3栅极电极相同区域；
B5b-第4栅极电极相同区域；
CL1、CL2-沟道长；
41a、44a、50a、56a、62a、68a-第1晶体管；
41b、44b、50b、56b、62b、68b-第2晶体管；
42a、43a、45a、51a、57a、63a、74a-第3晶体管；
42b、43b、45b、51b、57b、63b、74b-第4晶体管；
69a-第5晶体管；
69b-第6晶体管；
A41a、A44a、A50a、A56a、A62a、A68a-第1活性区域相同区域；
A41b、A44b、A50b、A56b、A62b、A68b-第2活性区域相同区域；
A42a、A43a、A45a、A51a、A63a、A74a-第3活性区域相同区域；
A42b、A43b、A45b、A51b、A63b、A74b-第4活性区域相同区域；
B41a、B44a、B50a、B56a、B62a、B68a-第1栅极电极相同区域；
B41b、B44b、B50b、B56b、B62b、B68b-第2栅极电极相同区域；
B42a、B43a、B45a、B51a、B57a、B63a、B74a-第3栅极电极相同区域；
B42b、B43b、B45b、B51b、B57b、B63b、B74b-第4栅极电极相同区域。
具体实施方式
以下，基于附图对本发明的实施方式进行说明。
(第1实施方式)
图1(a)是表示本发明的第1实施方式所涉及的半导体装置的构造例的俯视图。如图1(a)所示，本实施方式所涉及的半导体装置具备：沟道长度及沟道宽度彼此相等的作为第1及第2晶体管的晶体管1a、1b、和沟道长度及沟道宽度彼此相等的作为第3及第4晶体管的晶体管2a、2b。此外，如图1(b)的电路图所示，晶体管1a、1b和晶体管2a、2b例如分别作为构成差动电路的晶体管对来使用。
晶体管1a、1b分别具有相同尺寸的活性区域11a、11b，晶体管2a、2b分别具有相同尺寸的活性区域13a、13b。此外，在各晶体管中，活性区域和栅极电极重叠的区域成为沟道区域。并且，晶体管2a、2b的活性区域13a、13b在沟道长方向上的长度OL2比晶体管1a、1b的活性区域11a、11b在沟道长方向上的长度OL1更长。
晶体管1a、1b具有作为第1及第2活性区域相同区域的区域A1a、A1b，其由活性区域11a、11b和在其周围隔着元件分离区域所形成的周围活性区域12组成的活性区域图案相同。另外，所谓活性区域图案指的是活性区域和周围活性区域的布局图案，所谓活性区域图案相同，指的是活性区域和周围活性区域的形状和配置在其区域内一致。区域A1a、A1b是占据从晶体管1a、1b的沟道区域起，到在沟道长方向上为距离AL1、在沟道宽方向上为距离AW1为止的范围。在区域A1a、A1b以外，活性区域的形状和配置也可不一致。
晶体管2a、2b具有作为第3及第4活性区域相同区域的区域A2a、A2b，其由活性区域13a、13b和在其周围隔着元件分离区域所形成的周围活性区域12组成的活性区域图案相同。区域A2a、A2b，占据从晶体管2a、2b的沟道区域到在沟道长方向上为距离AL2、在沟道宽方向上为距离AW2为止的范围。在区域A2a、A2b以外，活性区域的形状和配置也可不一致。
并且，如图1(a)所示，区域A2a、A2b在沟道长方向上的宽度，比区域A1a、A1b在沟道长方向上的宽度更窄。即、
OL1＜OL2，AL1＞AL2。
图2是在晶体管的沟道区域发生的、沟道长方向上的机械应力的过程仿真结果。应力分析使用了2维过程仿真器，在考虑了热应力、膜内部应力及热氧化应力的影响之后进行了应力计算。针对晶体管的沟道长度为0.4μm、活性区域在沟道长方向上的长度分别为0.4μm、1.2μm、2.4μm、3μm的情况，绘制了沟道区域的界面的平均应力值。横轴表示沟道长方向上的元件分离距离D[μm]，纵轴表示将D＝0.2μm时的应力设为1情形的应力比。即、图2表示在沟道区域发生的机械应力的、周围活性区域的配置依存性。
由图2可知，伴随着沟道长方向上的元件分离距离D增大，施加给沟道区域的沟道长方向上的应力增加，且在距离D达到某一程度以上时饱和。据此可认为，针对在沟道长方向上距沟道区域在某一规定距离以上的区域，因活性区域的形状和配置给应力带来的影响几乎能够忽略。
因此，根据晶体管特性的活性区域形状依存性的实测结果或过程仿真的应力分析结果等，求出距晶体管特性或应力值饱和的沟道区域的距离，并用该距离来设定上述的活性区域相同区域。并且，使其区域内的活性区域的形状和配置在成对的2个晶体管之间一致。由此，能够抑制因活性区域图案引起的晶体管特性的不平衡。另外，因为使活性区域相同区域内的所有活性区域的形状和配置一致，因此不仅在相近的周围活性区域，位于隔着元件分离区域距对象的晶体管更远位置的周围活性区域的影响也能抑制。
另外，由图2可知，越是沟道长方向上的活性区域长度越长的晶体管，其沟道区域的应力饱和的沟道长方向上的元件分离距离越短。据此，关于沟道长方向上的活性区域长度长的晶体管对，与沟道长方向上的活性区域长度短的晶体管对相比，活性区域相同区域的沟道长方向上的宽度也可较窄。即、沟道长方向上的活性区域长度长的晶体管对，能够通过更窄的活性区域相同区域来抑制晶体管特性的不平衡。
以上，在本实施方式所涉及的半导体装置中，如图1(a)所示，由于晶体管2a、2b在沟道长方向上的活性区域长度OL2比晶体管1a、1b在沟道长方向上的活性区域长度OL1长，故晶体管2a、2b的活性区域相同区域A2a、A2b与晶体管1a、1b的活性区域相同区域A1a、A1b相比，将沟道长方向上的宽度设定得较窄。由此，由于活性区域相同区域A2a、A2b比活性区域相同区域A1a、A1b更窄，且布局图案受限定的范围也变窄，故相应地能够自由配置活性区域，能够提高设计的自由度。
图3是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图3的构造中，晶体管2a、2b的活性区域相同区域A2a、A2b相邻地配置。由此，由于布局图案受限定的范围集中得更窄，故能够进一步削减电路面积。
图4也是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图1的构造中，晶体管1a、1b邻接地配置，晶体管2a、2b也邻接地配置。但是，形成晶体管对的晶体管也可不必邻接地配置。即、在图4的构造中，晶体管1a、1b分离地配置，晶体管2a、2b也分离地配置。
此外，形成于各活性区域相同区域A1a、A1b、A2a、A2b内的周围活性区域12，既可以构成电连接的有源活性区域即有源元件，或者也可以构成未电连接的伪活性区域即伪元件。由于能任选伪活性区域或有源活性区域，故既能够提高设计的自由度，又可抑制晶体管特性的不平衡。
(第2实施方式)
在上述的第1实施方式中，对2个晶体管对中，活性区域在沟道长方向上的长度不同的构造进行了说明。在该第2实施方式中，对2个晶体管对中活性区域在沟道宽方向上的长度不同的构造进行说明。
图5(a)是表示本发明的第2实施方式所涉及的半导体装置的构造例的俯视图。如图5(a)所示，本实施方式所涉及的半导体装置具备：沟道长度及沟道宽度彼此相等的作为第1及第2晶体管的晶体管1a、1b、和沟道长度及沟道宽度彼此相等的作为第3及第4晶体管的晶体管3a、3b。此外，如图5(b)的电路图所示，晶体管1a、1b和晶体管3a、3b例如分别作为构成差动电路的晶体管对来使用。
晶体管1a、1b分别具有相同尺寸的活性区域11a、11b，晶体管3a、3b分别具有相同尺寸的活性区域21a、21b。此外，在各晶体管中，活性区域和栅极电极重叠的区域成为沟道区域。并且，晶体管3a、3b的活性区域21a、21b在沟道宽方向上的长度OW2，比晶体管1a、1b的活性区域11a、11b在沟道宽方向上的长度OW1更长。
晶体管1a、1b具有作为第1及第2活性区域相同区域的区域A1a、A1b，其由活性区域11a、11b和在其周围隔着元件分离区域所形成的周围活性区域12组成的活性区域图案相同的。区域A1a、A1b，占据从晶体管1a、1b的沟道区域到在沟道长方向上为距离AL1、在沟道宽方向为距离AW1为止的范围。在区域A1a、A1b以外，活性区域的形状和配置也可不一致。
晶体管3a、3b具有作为第3及第4活性区域相同区域的区域A3a、A3b，其由活性区域21a、21b和在其周围隔着元件分离区域所形成的周围活性区域12组成的活性区域图案相同。区域A3a、A3b占据从晶体管3a、3b的沟道区域到在沟道长方向上为距离AL3、在沟道宽方向上为距离AW3为止的范围。在区域A3a、A3b以外，活性区域的形状和配置也可不一致。
并且，如图5(a)所示，区域A3a、A3b在沟道宽方向上的宽度，比区域A1a、A1b在沟道宽方向上的宽度更窄。即、
OW1＜OW2，AW1＞AW3。
图6是表示在晶体管的沟道区域发生的、沟道宽方向上的机械应力的过程仿真结果。用与图2同样的分析方法实施。针对晶体管的沟道长度为0.4μm、活性区域在沟道宽方向上的长度分别为0.4μm、1.2μm、2.4μm、3μm情况，绘制了沟道区域的界面的平均应力值。横轴表示在沟道宽方向上的元件分离距离D[μm]，纵轴表示将D＝0.2μm时的应力设为1时的应力比。
由图6可知，伴随着沟道宽方向上的元件分离距离D增大，施加给沟道区域的沟道宽方向上的应力增加，且在距离D达到某一程度以上时饱和。据此，与图2所示的沟道长方向上的应力同样地，关于沟道宽方向上的应力也可认为，针对距沟道区域在某一规定距离的范围以外的区域，因活性区域的形状或配置给应力带来的影响几乎能够忽略。
另外，由图6可知，越是沟道宽方向上的活性区域长度越长的晶体管，其沟道区域的应力饱和的沟道宽方向上的元件分离距离越短。即、沟道宽方向上的活性区域长度越长的晶体管，越能缩窄活性区域相同区域在沟道宽方向上的宽度。
以上，在本实施方式所涉及的半导体装置中，如图5(a)所示，由于晶体管3a、3b在沟道宽方向上的活性区域长度OW2比晶体管1a、1b在沟道宽方向上的活性区域长度OW1长，故晶体管3a、3b的活性区域相同区域A3a、A3b与晶体管1a、1b的活性区域相同区域A1a、A1b相比，将沟道宽方向上的宽度设定得较窄。由此，由于活性区域相同区域A3a、A3b比活性区域相同区域A1a、A1b更窄、且布局图案受限定的区域也变窄，故相应地能够自由配置活性区域，能够提高设计的自由度。
图7是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图7的构造中，晶体管3a、3b的活性区域相同区域A3a、A3b和晶体管1a、1b的活性区域相同区域A1a、A1b，它们的上边被配置在相同直线上。由此，由于布局图案受限定的范围集中得更窄，故能够进一步削减电路面积。
图8也是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图5的构造中，晶体管1a、1b邻接地配置，晶体管3a、3b也邻接地配置。但是，形成晶体管对的晶体管也可不必邻接地配置。即、在图8的构造中，晶体管1a、1b分离地配置，晶体管3a、3b也分离地配置。
此外，与第1实施方式同样地，形成于各活性区域相同区域A1a、A1b、A3a、A3b内的周围活性区域12，既可以构成电连接的有源活性区域即有源元件，或者也可以构成未电连接的伪活性区域即伪元件。由于能任选伪活性区域或有源活性区域，故既能够提高设计的自由度，又可抑制晶体管特性的不平衡。
(第3实施方式)
在上述的第1及第2实施方式中，对形成晶体管对的2个晶体管具有活性区域图案相同的区域的构造进行了说明。在该第3实施方式中，对形成晶体管对的2个晶体管具有栅极电极图案相同的区域的构造进行说明。
图9(a)是表示本发明的第3实施方式所涉及的半导体装置的构造例的俯视图。如图9(a)所示，本实施方式所涉及的半导体装置具备：沟道长度(CL1)及沟道宽度彼此相等的作为第1及第2晶体管的晶体管4a、4b、和沟道长度(CL2)及沟道宽度彼此相等的作为第3及第4晶体管的晶体管5a、5b。此外，如图9(b)的电路图所示，晶体管4a、4b和晶体管5a、5b例如分别作为构成差动电路的晶体管对来使用。
在各晶体管中，活性区域和栅极电极重叠的区域成为沟道区域。并且，晶体管5a、5b的沟道长度CL2比晶体管4a、4b的沟道长度CL1更长。
晶体管4a、4b具有作为第1及第2栅极电极相同区域的区域B4a、B4b，其由形成该晶体管的栅极电极32a、32b和形成在其周围的周围栅极电极33组成的栅极电极图案相同。此外，栅极电极图案是指栅极电极和周围栅极电极的布局图案，栅极电极图案相同是指栅极电极和周围栅极电极的形状和配置在其区域内一致。区域B4a、B4b占据从晶体管4a、4b的沟道区域到在沟道长方向上为距离BL1、在沟道宽方向上为距离BW1为止的范围。在区域B4a、B4b以外，栅极电极的形状和配置也可不一致。
晶体管5a、5b具有作为第3及第4栅极电极相同区域的区域B5a、B5b，其由形成该晶体管的栅极电极34a、34b和形成在其周围的周围栅极电极33组成的栅极电极图案相同。区域B5a、B5b占据从晶体管5a、5b的沟道区域到在沟道长方向上为距离BL2、在沟道宽方向上为距离BW2为止的范围。在区域B5a、B5b以外，栅极电极的形状和配置也可不一致。
并且，如图9(a)所示，区域B5a、B5b在沟道长方向上的宽度，比区域B4a、B4b在沟道长方向上的宽度更窄。即、
CL1＜CL2，BL1＞BL2。
图10是表示在晶体管的沟道区域发生的、沟道长方向上的机械应力的过程仿真结果。针对沟道长度分别为0.1μm、0.4μm、1.0μm的情况，绘制了沟道区域的界面的平均应力值。横轴表示沟道长方向上的栅极-栅极间距离S[μm]，纵轴表示将S＝0.2μm时的应力设为1情形的应力比。即、图10表示在沟道区域发生的机械应力的、周围栅极电极的配置依存性。
由图10可知，伴随着沟道长方向上的栅极-栅极间距离S增大，施加给沟道区域的沟道长方向上的应力增加，且在距离S达到某一程度以上时饱和。据此可知，针对在沟道长方向上距沟道区域在某一规定距离以上的区域，因栅极电极的形状和配置给应力带来的影响几乎能够忽略。
因此，根据晶体管特性的周围栅极电极的形状依存性的实测结果、过程仿真的应力分析结果等，求出距晶体管特性或应力值饱和的沟道区域的距离，并用该距离来设定上述的栅极电极相同区域。并且，使其区域内的栅极电极的形状和配置在成对的2个晶体管之间一致。由此，能够抑制因栅极电极图案引起的晶体管特性的不平衡。另外，因为使栅极电极相同区域内的所有栅极电极的形状及配置一致，因此不仅是相近的周围栅极电极，位于距对象的晶体管更远位置的周围栅极电极的影响也能抑制。
另外，由图10可知，沟道长度越长的晶体管，其沟道区域的应力饱和的栅极-栅极间距离越短。据此，关于沟道长度长的晶体管对，与沟道长度短的晶体管对相比，栅极电极相同区域在沟道长方向上的宽度也可窄。即、沟道长度长的晶体管对，通过更窄的栅极电极相同区域能够抑制晶体管特性的不平衡。
以上，在本实施方式所涉及的半导体装置中，如图9(a)所示，由于晶体管5a、5b的沟道长度CL2比晶体管4a、4b的沟道长度CL1长，因此晶体管5a、5b的栅极电极相同区域B5a、B5b与晶体管4a、4b的栅极电极相同区域B4a、B4b相比，沟道长方向上的宽度设定得较窄。由此，由于栅极电极相同区域B5a、B5b比栅极电极相同区域B4a、B4b更狭、且布局图案受限定的范围也窄，故相应地能够自由配置栅极电极，能够提高设计的自由度。
图11是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图11的构造中，晶体管5a、5b的栅极电极相同区域B5a、B5b相邻地配置。由此，由于布局图案受限定的范围集中得更窄，故能够进一步削减电路面积。
图12也是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图9的构造中，晶体管4a、4b邻接地配置，晶体管5a、5b也邻接地配置。但是形成晶体管对的晶体管也可不邻接地配置。即、在图12的构造中，晶体管4a、4b分离地配置，晶体管5a、5b也分离地配置。
此外，形成于各栅极电极相同区域B4a、B4b、B5a、B5b内的周围栅极电极33，既可以构成电连接的有源栅极电极，或者也可以构成未电连接的伪栅极电极。由于能够任选伪栅极电极或有源栅极电极，故既能够提高设计的自由度，又可抑制晶体管特性的不平衡。
(第4实施方式)
在该第4实施方式中，对晶体管对具有在上述第1及第2实施方式中说明过的活性区域相同区域和在上述第3实施方式中说明过的栅极电极相同区域的双方的构造进行说明。
图13是表示本发明的第4实施方式所涉及的半导体装置的构造例的俯视图。如图13所示，本实施方式所涉及的半导体装置具备：沟道长度及沟道宽度彼此相等的作为第1及第2晶体管的晶体管41a、41b、和沟道长度及沟道宽度彼此相等的作为第3及第4晶体管的晶体管42a、42b。晶体管42a、42b与晶体管41a、41b的沟道长度相等，且活性区域在沟道长方向上的长度比晶体管41a、41b长。
晶体管41a、41b具有活性区域图案相同的、作为第1及第2活性区域相同区域的区域A41a、A41b。另外，晶体管42a、42b具有活性区域图案相同的、作为第3及第4活性区域相同区域的区域A42a、A42b。并且，由于晶体管42a、42b其活性区域在沟道长方向上的长度比晶体管41a、41b长，因此区域A42a、A42b在沟道长方向上的宽度比区域A41a、A41b在沟道长方向上的宽度更窄。这与第1实施方式相同。
另外，晶体管41a、41b具有栅极电极图案相同的、作为第1及第2栅极电极相同区域的区域B41a、B41b。另外，晶体管42a、42b具有栅极电极图案相同的、作为第3及第4栅极电极相同区域的区域B42a、B42b。并且，由于晶体管42a、42b与晶体管41a、41b的沟道长度相等，故区域B42a、B42b在沟道长方向上的宽度与区域B41a、B41b在沟道长方向上的宽度相等。
在图13的构成中，活性区域相同区域A41a、A41b和栅极电极相同区域B41a、B41b的尺寸不同，活性区域相同区域A42a、A42b和栅极电极相同区域B42a、B42b的尺寸不同。
基于本实施方式，通过个别独立地设置活性区域相同区域A41a、A41b、A42a、A42b和栅极电极相同区域B41a、B41b、B42a、B42b，能够提高布局的自由度。例如，针对晶体管特性的不平衡，在活性区域形状带来的影响度比栅极电极形状带来的影响度小的布局的情况下，如图13所示，能够将活性区域相同区域A42a、A42b在沟道长方向上设定得比栅极电极相同区域B42a、B42b更窄。因此，由于活性区域的布局图案受限制的区域减少，且关于栅极电极的布局，活性区域形状受限制的范围减少，故能够更自由地确定布局。
图14是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。在图14的构造中，代替图13中的晶体管42a、42b，而具备与晶体管41a、41b相比沟道长度长且活性区域在沟道长方向上的长度与晶体管41a、41b相等的晶体管43a、43b。
晶体管43a、43具有活性区域图案相同的、作为第3及第4活性区域相同区域的区域A43a、A43b。并且，由于晶体管43a、43b其活性区域在沟道长方向上的长度与晶体管41a、41b相等，故区域A43a、A43b在沟道长方向上的宽度比区域A41a、A41b在沟道长方向上的宽度相等。
另外，晶体管43a、43b具有栅极电极图案相同的、作为第3及第4栅极电极相同区域的区域B43a、B43b。并且，由于晶体管43a、43b与晶体管41a、41b相比沟道长度长，故区域B43a、B43b在沟道长方向上的宽度变得比区域B41a、B41b在沟道长方向上的宽度更窄。这与第3实施方式相同。
在图14的构成中，活性区域相同区域A41a、A41b和栅极电极相同区域B41a、B41b的尺寸不同，活性区域相同区域A43a、A43b和栅极电极相同区域B43a、B43b的尺寸不同。
针对晶体管特性的不平衡，在栅极电极形状带来的影响度比活性区域形状带来的影响度小的布局的情况下，如图14所示，能够将栅极电极相同区域B43a、B43b在沟道长方向上设定得比活性区域相同区域A43a、A43b更窄。因此，由于栅极电极的布局图案受限制的区域减少，且关于活性区域的布局，栅极电极形状受限制的范围也减少，故能够更自由地确定布局。
此外，在这里，对将本实施方式与第1或第3实施方式组合起来实施的构成进行了说明，但也可与第2方式组合起来实施。例如，在图13的构成中，也可在晶体管42a、42b的活性区域在沟道宽方向上的长度比晶体管41a、41b长时，将区域A42a、A42b在沟道宽方向上的宽度设定得比区域A41a、A41b在沟道宽方向上的宽度更窄。当然，也可与第1～第3实施方式中的2个以上组合起来实施。
<关于活性区域图案·栅极电极图案“相同”>
在本申请说明书中，所谓活性区域图案·栅极电极图案“相同”是指：只要图案的尺寸或形状自体相同即可，也可旋转图案，或者翻转图案。例如，在图案彼此之间处于线对称或点对称的情况，也包括在“相同”中。由此，布局的自由度提高了。
图15是表示变形例所涉及的半导体装置的构造例的俯视图。在图15的变形例中，活性区域图案彼此之间、栅极电极图案彼此之间成线对称。如图15所示，本变形例所涉及的半导体装置具备：沟道长度及沟道宽度彼此相等的晶体管44a、44b和沟道长度及沟道宽度彼此相等的晶体管45a、45b。晶体管45a、45b与晶体管44a、44b相比，沟道长度和活性区域在沟道长方向上的长度更长。
并且，晶体管44a、44b具有：活性区域相同区域A44a、A44b和栅极电极相同区域B44a、B44b。在这里，在活性区域相同区域A44a、A44b中，活性区域图案即活性区域及周围活性区域的形状和配置成线对称的关系。同样地，在栅极电极相同区域B44a、B44b中，栅极电极图案即栅极电极及周围栅极电极的形状和配置成线对称的关系。
另外，晶体管45a、45b具有：活性区域相同区域A45a、A45b和栅极电极相同区域B45a、B45b。在这里，在活性区域相同区域A45a、A45b中，活性区域图案成线对称的关系，同样地，在栅极电极相同区域B45a、B45b中，栅极电极图案成线对称的关系。并且，活性区域相同区域A45a、A45b与活性区域相同区域A44a、A44b相比，其沟道长方向的宽度窄，栅极电极相同区域B45a、B45b与栅极电极相同区域B44a、B44b相比，其沟道长方向上的宽度窄。
图16是表示其他变形例所涉及的半导体装置的构造例的俯视图。在图16的变形例中，活性区域图案彼此之间、栅极电极图案彼此之间成点对称。如图16所示，本变形例所涉及的半导体装置具备：沟道长度及沟道宽度彼此相等的晶体管50a、50b和沟道长度及沟道宽度彼此相等的晶体管51a、51b。晶体管51a、51b与晶体管50a、50b相比，其沟道长度和活性区域在沟道长方向上的长度更长。
并且，晶体管50a、50b具有：活性区域相同区域A50a、A50b和栅极电极相同区域B50a、B50b。在这里，在活性区域相同区域A50a、A50b中，活性区域图案成点对称的关系。同样地，在栅极电极相同区域B50a、B50b中，栅极电极图案成点对称的关系。
另外，晶体管51a、51b具有：活性区域相同区域A51a、A51b和栅极电极相同区域B51a、B51b。在这里，在活性区域相同区域A51a、A51b中，活性区域图案处于点对称的关系，同样地，在栅极电极相同区域B51a、B51b中，栅极电极图案处于点对称的关系。并且，活性区域相同区域A51a、A51b与活性区域相同区域A50a、A50b相比，其沟道长方向上的宽度窄，栅极电极相同区域B51a、B51b与栅极电极相同区域B50a、B50b相比，其沟道长方向上的宽度窄。
图17是其他变形例所涉及的、成对的晶体管共有活性区域的情况下的布局的例子。在图17的布局中，关于成对的Tr.A、Tr.B，活性区域图案及栅极电极图案成线对称或点对称，即彼此相同。因此，能够得到与上述的各实施方式同样的作用效果，能够抑制因活性区域及栅极电极的布局图案引起的晶体管特性的不平衡。
(第5实施方式)
图18是表示本发明的第5实施方式所涉及的半导体装置的构造例的俯视图。如图18所示，本实施方式所涉及的半导体装置具备：沟道长度及沟道宽度彼此相等的晶体管56a、56b；和沟道长度及沟道宽度彼此相等的晶体管57a、57b。晶体管57a、57b与晶体管56a、56b相比，其沟道长度和活性区域在沟道长方向上的长度更长。
并且，晶体管56a、56b具有：活性区域相同区域A56a、A56b和栅极电极相同区域B56a、B56b。另外，晶体管57a、57b具有：活性区域相同区域A57a、A57b和栅极电极相同区域B57a、B57b。并且，活性区域相同区域A57a、A57b与活性区域相同区域A56a、A56b相比，其沟道长方向上的宽度更窄，栅极电极相同区域B57a、B57b与栅极电极相同区域B56a、B56b相比，其沟道长方向的宽度更窄。
另外，在图18的构成中，晶体管56a、56b的源极/漏极的朝向相同，同样地晶体管57a、57b的源极/漏极的朝向相同。即、在晶体管56a、56b彼此之间、或在晶体管57a、57b彼此之间，以半导体装置为基准的电流的流向相同。这样，通过使源极/漏极的朝向在成对的晶体管间相同，从而能够抑制因电流的流向引起的晶体管特性的不平衡。
即、在晶体管的制造工序中，在将栅极电极作为掩模，对半导体基板实施杂质注入，并形成源极/漏极区域之际，因对象的晶体管的晶片(wafer)位置有可能发生较大的注入角度。此时，发生因栅极电极引起的注入的遮蔽，发生源极/漏极的杂质分布的非对称。因此，在成对的晶体管的源极/漏极的朝向不同时，杂质分布的非对称性有可能使晶体管电流等特性产生大的差异。
根据图18的构成，既能够抑制因活性区域或栅极电极的布局图案引起的晶体管特性的不平衡，又能通过使成对的晶体管的源极/漏极的朝向相同，来抑制因杂质分布的非对称引起的晶体管特性的不平衡。
图19是表示本实施方式所涉及的半导体装置的其他构造例的俯视图。图19的半导体装置具备：沟道长度及沟道宽度彼此相等的晶体管62a、62b；和沟道长度及沟道宽度彼此相等的晶体管63a、63b。晶体管63a、63b与晶体管62a、62b相比，其沟道长度和活性区域在沟道长方向上的长度更长。
并且，晶体管62a、62b具有：活性区域相同区域A62a、A62b和栅极电极相同区域B62a、B62b。另外，晶体管63a、63b具有：活性区域相同区域A63a、A63b和栅极电极相同区域B63a、B63b。活性区域相同区域A63a、A63b与活性区域相同区域A62a、A62b相比其沟道长方向上的宽度更窄，栅极电极相同区域B63a、B63b与栅极电极相同区域B62a、B62b相比其沟道长方向上的宽度更窄。
在这里，在活性区域相同区域A62a、A62b中，活性区域图案成线对称的关系。另外，在活性区域相同区域A63a、A63b中，活性区域图案成线对称的关系。
在图19的构成中，成对的晶体管62a、62b的源极/漏极的朝向，相对于活性区域相同区域A62a、A62b中的活性区域图案是一致的。即、因为活性区域相同区域A62a、A62b的活性区域图案成线对称的关系，所以晶体管62a、62b的源极/漏极的朝向，也与活性区域图案相应为线对称，即互逆朝向。同样地，因为活性区域相同区域A63a、A63b的活性区域图案成线对称，所以晶体管63a、63b的源极/漏极的朝向也相应地处于互逆朝向。即、成对的晶体管中，以活性区域相同区域中的活性区域图案为基准的电流的流向相同。此外，可以说在图18的构成中也同样。
在成对的晶体管间，通过使源极/漏极的朝向相对于活性区域图案相同，从而能够抑制因机械应力的非对称性引起的晶体管特性的不平衡。
来自STI的机械应力，不仅仅给沟道的电子迁移率带来影响，在晶体管的制造工序中，也给热处理工序的杂质扩散带来影响。由此，晶体管的活性区域图案在源极/漏极附近处于非对称的情况下，施加机械应力一方在源极侧及漏极侧不同，故源极/漏极附近的沟道区域中的杂质分布在源极/漏极成非对称。因此，在成对的晶体管的源极/漏极的朝向不同时，因机械应力引起的杂质分布的非对称性使晶体管电流等特性产生大的差异。
根据图19的构成，既能够抑制因活性区域或栅极电极的布局图案引起的晶体管特性的不平衡，又能够通过使源极/漏极的朝向相对于活性区域图案相同，来抑制因杂质分布的非对称引起的晶体管特性的不平衡。
(第6实施方式)
图20是表示本发明的第6实施方式所涉及的半导体装置的构造例的俯视图。另外，同时也表示使用了图示出的晶体管的差动电路的电路图。图20的半导体装置具备：沟道长度及沟道宽度彼此相等的作为第1及第2晶体管的晶体管68a、68b；和沟道长度及沟道宽度彼此相等的作为第3及第4晶体管的晶体管74a、74b。晶体管74a、74b与晶体管68a、68b相比，其沟道长度和活性区域在沟道长方向及沟道宽方向上的长度变长。
并且，晶体管68a、68b具有：活性区域相同区域A68a、A68b和栅极电极相同区域B68a、B68b。另外，晶体管74a、74b具有：活性区域相同区域A74a、A74b和栅极电极相同区域B74a、B74b。活性区域相同区域A74a、A74b与活性区域相同区域A68a、A68b相比，其沟道长方向及沟道宽方向上的宽度窄，栅极电极相同区域B63a、B63b与栅极电极相同区域B62a、B62b相比其沟道长方向上的宽度窄。
在这里，在活性区域相同区域A68a、A68b中，活性区域图案成线对称的关系，在栅极电极相同区域B68a、B68b中，栅极电极图案成线对称的关系。另外，同样地，在活性区域相同区域A74a、A74b中，活性区域图案成线对称的关系，在栅极电极相同区域B74a、B74b中，栅极电极图案成线对称的关系。而且，晶体管68a、68b的源极/漏极的朝向为互逆关系，以活性区域相同区域A68a、A68b的活性区域图案为基准的电流的流向一致。晶体管74a、74b的源极/漏极的朝向也为互逆关系，以活性区域相同区域A74a、A74b的活性区域图案为基准的电流的流向也一致。
根据图20的构成，如第5实施方式中说明的那样，通过在成对的晶体管中让以活性区域图案为基准的电流的流向相同，从而还能够抑制因机械应力引起的杂质分布的非对称而导致的晶体管特性的不平衡。但是，对于晶片即该半导体装置，由于源极/漏极的朝向在晶体管68a、68b中不同，故有可能产生注入引起的杂质分布的非对称。
因此，在本实施方式中，对晶体管68a、68b，设置活性区域图案及栅极电极图案相等、源极/漏极的朝向也相等的、作为成对的第5及第6晶体管的晶体管69a、69b，以抵消电流的流向不一致的方式连接。同样地，对于晶体管74a、74b，设置活性区域图案及栅极电极图案相等、源极/漏极的朝向也相等的、成对的晶体管75a、75b，以抵消电流朝向不一致的方式连接。晶体管69a、69b具有：活性区域相同区域A69a、A69b和栅极电极相同区域B69a、B69b，晶体管75a、75b具有：活性区域相同区域A75a、A75b和栅极电极相同区域B75a、B75b。
晶体管69a中，以该半导体装置为基准的电流的流向，与晶体管68a互逆。并且，如电路图所示，晶体管69a与晶体管68a的源极、漏极及栅极分别连接着。另外，晶体管69b中，以该半导体装置为基准的电流的流向与晶体管68b互逆，与晶体管68b的源极、漏极及栅极分别连接着。同样地，晶体管75a中，以该半导体装置为基准的电流的流向，与晶体管74a互逆，与晶体管74a的源极、漏极及栅极分别连接着。另外，晶体管75b中，以该半导体装置为基准的电流的流向与晶体管74b互逆，与晶体管74b的源极、漏极及栅极分别连接着。
根据图20所示的构成，既能够抑制因活性区域及栅极电极的布局引起的晶体管特性的不平衡、因机械应力引起的杂质分布的非对称性导致的不平衡，又能够抑制因注入引起的杂质分布的非对称性导致的不平衡。因此，既能够抑制这些不平衡，又能够削减对布局图案进行限制的区域，因此能够提高设计的自由度，能够抑制电路面积的增大。
(工业上的可利用性)
在本发明中，既能够抑制电路面积的增大，又能够抑制因布局图案引起的晶体管对的特性的不平衡，故在例如使用了STI等元件分离技术的具有晶体管的半导体装置中是有用的，既能抑制成品率下降，又能提高包括差动电路的半导体电路的性能。

Claims (14)

1.一种半导体装置，其特征在于，具备：
第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和
第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，
所述第1及第2晶体管具有第1及第2活性区域相同区域，其由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同，
所述第3及第4晶体管具有第3及第4活性区域相同区域，其由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同，
所述第3及第4晶体管的活性区域与所述第1及第2晶体管的活性区域相比，沟道长方向上的长度长，
所述第3及第4活性区域相同区域与所述第1及第2活性区域相同区域相比，沟道长方向上的宽度窄。
2.一种半导体装置，其特征在于，具备：
第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和
第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，
所述第1及第2晶体管具有第1及第2活性区域相同区域，其由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同，
所述第3及第4晶体管具有第3及第4活性区域相同区域，其由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同，
所述第3及第4晶体管的活性区域与所述第1及第2晶体管的活性区域相比，沟道宽方向上的长度长，
所述第3及第4活性区域相同区域与所述第1及第2活性区域相同区域相比，沟道宽方向上的宽度窄。
3.根据权利要求1或2所述的半导体装置，其特征在于，
所述周围活性区域中的至少一部分构成伪元件。
4.根据权利要求1或2所述的半导体装置，其特征在于，
所述周围活性区域中的至少一部分构成有源元件。
5.一种半导体装置，其特征在于，具备：
第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和
第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，
所述第1及第2晶体管具有第1及第2栅极电极相同区域，其由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同，
所述第3及第4晶体管具有第3及第4栅极电极相同区域，其由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同，
所述第3及第4晶体管的沟道长度比所述第1及第2晶体管的沟道长度长，
所述第3及第4栅极电极相同区域与所述第1及第2栅极电极相同区域相比，沟道长方向上的宽度窄。
6.根据权利要求5所述的半导体装置，其特征在于，
所述周围栅极电极中的至少一部分是伪栅极电极。
7.根据权利要求5所述的半导体装置，其特征在于，
所述周围栅极电极中的至少一部分是有源栅极电极。
8.一种半导体装置，其特征在于，具备：
第1及第2晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用；和
第3及第4晶体管，沟道长度及沟道宽度彼此相等，且作为晶体管对来使用，
所述第1及第2晶体管具有：第1及第2活性区域相同区域，其由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同；和第1及第2栅极电极相同区域，由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同，
所述第3及第4晶体管具有：第3及第4活性区域相同区域，其由该晶体管的活性区域和在所述活性区域的周围隔着元件分离区域所形成的周围活性区域组成的活性区域图案彼此相同；和第3及第4栅极电极相同区域，其由该晶体管的栅极电极和形成在所述栅极电极的周围的周围栅极电极组成的栅极电极图案彼此相同，
所述第1及第2活性区域相同区域和所述第1及第2栅极电极相同区域的尺寸不同，
所述第3及第4活性区域相同区域和所述第3及第4栅极电极相同区域的尺寸不同。
9.根据权利要求8所述的半导体装置，其特征在于，
所述第3及第4晶体管的活性区域与所述第1及第2晶体管的活性区域相比，沟道长方向上的长度长，
所述第3及第4活性区域相同区域与所述第1及第2活性区域相同区域相比，沟道长方向上的宽度窄。
10.根据权利要求8所述的半导体装置，其特征在于，
所述第3及第4晶体管的活性区域与所述第1及第2晶体管的活性区域相比，沟道宽方向上的长度长，
所述第3及第4活性区域相同区域与所述第1及第2活性区域相同区域相比，沟道宽方向上的宽度窄。
11.根据权利要求8所述的半导体装置，其特征在于，
所述第3及第4晶体管的沟道长度比所述第1及第2晶体管的沟道长度长，
所述第3及第4栅极电极相同区域与所述第1及第2栅极电极相同区域相比，沟道长方向上的宽度窄。
12.根据权利要求1、2、5或8所述的半导体装置，其特征在于，
所述第1及第2晶体管中，以该半导体装置为基准的电流的流向相同，
所述第3及第4晶体管中，以该半导体装置为基准的电流的流向相同。
13.根据权利要求1、2或8所述的半导体装置，其特征在于，
所述第1及第2晶体管中，以所述第1及第2活性区域相同区域中的活性区域图案为基准的电流的流向相同，
所述第3及第4晶体管中，以所述第3及第4活性区域相同区域中的活性区域图案为基准的电流的流向相同。
14.根据权利要求13所述的半导体装置，其特征在于，
具备沟道长度及沟道宽度彼此相等的第5及第6晶体管，
所述第5及第6晶体管具有第5及第6活性区域相同区域，其活性区域图案与所述第1及第2活性区域相同区域相同，且以所述第5及第6活性区域相同区域中的活性区域图案为基准的电流的流向相同，
所述第1及第2晶体管中，以该半导体装置为基准的电流的流向互逆，
所述第5晶体管，其电流的流向为所述第1晶体管的逆向，且与所述第1晶体管的栅极、漏极及源极分别连接着，
所述第6晶体管，其电流的流向为所述第2晶体管的逆向，且与所述第2晶体管的栅极、漏极及源极分别连接着。
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