KR100808605B1 - 주변회로지역의 반도체 소자 - Google Patents

주변회로지역의 반도체 소자 Download PDF

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홍희범
홍성택
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Abstract

본 발명은 주변회로지역의 반도체 소자를 개시한다. 개시된 본 발명은, 이격 배치되는 다수의 액티브 영역을 갖는 반도체기판과, 상기 액티브 영역 상에 배치된 적어도 하나 이상의 게이트, 상기 액티브영역들 사이에 배치된 더미 게이트, 및 상기 게이트와 더미 게이트의 일측 및 타측 부분들과 각각 연결된 제1패드 및 제2패드를 포함하는 게이트 패턴 및 상기 제1패드 및 제2패드 중 적어도 어느 하나와 콘택되도록 형성된 제1금속배선을 포함한다.

Description

주변회로지역의 반도체 소자{Semiconductor device of periphery circuit area}
도 1은 종래의 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 2은 본 발명의 제1실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 주변회로지역의 반도체 소자를 설명하기 위한 공정별 레이아웃도.
도 4는 본 발명의 제2실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 5는 본 발명의 제3실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 6은 종래와 본 발명에 따른 주변회로지역의 반도체 소자의 면적을 비교하는 레이아웃도.
도 7은 본 발명의 제4실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 8a 내지 도 8c는 본 발명의 제4실시예에 따른 주변회로지역의 반도체 소자를 설명하기 위한 공정별 레이아웃도.
도 9는 본 발명의 제5실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 10은 본 발명의 제6실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
도 11은 본 발명의 제7실시예에 따른 주변회로지역의 반도체 소자를 도시한 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300,400,500,700,800,900,1000,1100: 반도체기판
210,310,410,510,710,810,910,1010,1110: 액티브 영역
220,320,420,520,720,820,920,1020,1120: 게이트
221,321,421,521,721,821,921,1021,1121: 더미 게이트
230,240,330,340,430,430,530,540,730,830,930,1030,1130: 패드
234,334,434,534,634,734,834,934,1034,1134: 게이트 패턴
250,260,270,350,360,370,450,460,550,560,750,760,770,850,860,950,960,1050,1060,1070,1150,1160,1170: 금속배선
341,342,841,842: 금속배선용 콘택
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 레이아웃 면적을 감소시킬 수 있는 주변회로지역의 반도체 소자에 관한 것이다.
반도체 소자가 고집적화, 고속화, 저전력, 소규모화로 진행되면서 개발되고 있는 모스펫 소자의 디자인 룰이 감소되고 있다. 이에 대응해서 게이트의 크기도 점점 감소되고 있는데, 이러한 추세는 셀 뿐만 아니라 주변회로지역의 반도체 소자의 게이트 크기를 감소시키고 있는 실정이다. 특히, 60㎚ 테크에서 요구되는 주변 회로의 게이트 크기는 대략 ∼100㎚ 까지 줄어들고 있다.
그 결과, 특정한 소자에서 요구하는 모스펫 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 기존의 평면(plannar) 트랜지스터 구조로는 그 한계에 부딪히고 있다.
그 결과, 게이트 패턴 형성시 많은 어려움을 발생시키고 있으며, 일 예로, 더미 게이트 없이 게이트 레이아웃을 진행하는 경우, 실제로 사용되는 게이트의 크기가 타겟에 비해 작아지는 현상이 발생하게 되어 불균일한 게이트 프로파일을 갖게 된다.
이에, 상기와 같은 어려움을 해결하기 위하여 게이트 레이아웃 시 더미 게이트, 즉, 실제 사용되는 게이트와 동일한 길이 및 폭을 갖는 더미 게이트를 사용하고 있다. 이러한, 상기 더미 게이트는 실제 사용되는 게이트 주변에 등간격으로 배치됨으로써, 게이트 레이아웃시 원하는 게이트의 타겟을 얻을 수 있게 된다.
도 1은 종래에 따른 주변회로지역의 레이아웃을 보여주는 도면으로서, 도시된 바와 같이, 고속의 동작을 요구하는 회로에서는, 반도체기판(100)의 액티브 영역(110) 상에 배치된 게이트(120)의 턴-온(turn-on)시, 게이트(120)의 턴-온 되는 속도 차이를 발생시키지 않기 위해, 게이트(120)의 일측 및 타측면에 각각 게이트 패드(130,140)를 배치하고, 상기 게이트 패드(130,140)들에 동시에 비트라인(150)을 연결하는 구조를 채택하고 있다.
도 1에서 미설명된 도면 부호 160 및 170은 금속배선을 나타낸다.
그러나, 종래에 따른 주변회로지역에서는 비트라인이 디자인 룰(design-rule)의 간격에 따라 배치되고 있어서 게이트 간의 거리가 일정치 않다. 이처럼, 게이트 간의 거리가 일정치 않으면 게이트 레이아웃시 포토 공정에서 게이트 패턴에 어려움이 발생하게 된다.
이러한 게이트 패턴의 어려움이 해결하기 위하여, 상기에 전술한 바와 같이, 게이트 레이아웃시 더미 게이트를 사용하여야 하나, 액티브 영역의 일측 및 타측에 게이트 패드가 배치되면서 게이트 레이아웃 시 더미 게이트를 삽입할 수가 없는 실정이다.
만약, 게이트 레이아웃 시 더미 게이트를 삽입하게 된다면 더미 게이트가 삽입되는 액티브 영역들 간의 간격은 더 멀어지게 되어, 결국, 소자의 레이아웃 면적을 증가시키는 결과를 가져오게 된다.
본 발명은 반도체 소자의 레이아웃 면적을 감소시킬 수 있는 주변회로지역의 반도체 소자를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은, 이격 배치되는 다수의 액티브 영역을 갖는 반도체기판; 상기 액티브 영역 상에 배치된 적어도 하나 이상의 게이트, 상기 액티브영역들 사이에 배치된 더미 게이트, 및 상기 게이트와 더미 게이트의 일측 및 타측 부분들과 각각 연결된 제1패드 및 제2패드를 포함하는 게이트 패턴; 및 상기 제1패드 및 제2패드 중 적어도 어느 하나와 콘택되도록 형성된 제1배선;을 포함하는 주변회로지역의 반도체 소자를 제공한다.
여기서, 상기 더미 게이트는 상기 게이트와 동일한 폭과 길이를 갖는 것을 포함한다.
상기 게이트들 간의 간격 및 상기 게이트와 더미 게이트 간의 간격은 동일한 것을 포함한다.
상기 하나의 게이트 패턴에 포함된 더미 게이트와 상기 더미 게이트와 인접하는 다른 액티브 영역에 배치된 게이트 간의 간격은 상기 하나의 액티브 영역에 배치된 게이트들 간의 간격과 동일한 것을 포함한다.
상기 제1배선은 상기 제1패드 및 제2패드 중 어느 하나와 적어도 한 곳 이상이 콘택된 것을 포함한다.
상기 게이트의 양측에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2금속배선 및 제3배선을 더 포함한다.
상기 제2 및 제3배선 중 상기 제1 또는 제2패드 중 어느 하나와 교차하는 것의 연장선 상에 상기 제1배선이 배치되는 것을 포함한다.
상기 제2배선과 제3배선의 간격은 등간격으로 배치된 것을 포함한다.
상기 게이트와 더미 게이트 사이 및 상기 더미 게이트와 이에 인접하는 액티 브 영역 상에 배치된 게이트 사이에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선을 더 포함한다.
또한, 본 발명은, 이격 배치되는 다수의 액티브 영역을 갖는 반도체기판; 상기 액티브 영역 상에 배치된 적어도 하나 이상의 게이트, 상기 액티브영역들 사이에 배치된 더미 게이트, 및 상기 게이트와 더미 게이트의 일측 및 타측 부분들 중 어느 한 부분들과 연결된 패드를 포함하는 게이트 패턴; 및 상기 게이트들 사이의 제1영역과, 상기 게이트와 더미 게이트 사이의 제2영역 중 어느 하나에 대응되는 패드 부분에 콘택되는 제1배선;을 포함하는 주변회로지역의 반도체 소자를 제공한다.
여기서, 상기 더미 게이트는 상기 게이트와 동일한 폭과 길이의 형태를 갖는 것을 포함한다.
상기 게이트들 간의 간격 및 상기 게이트와 더미 게이트 간의 간격을 동일한 것을 포함한다.
상기 하나의 게이트 패턴을 포함한 더미 게이트와 상기 더미 게이트와 인접하는 다른 액티브 영역에 배치된 게이트 간의 간격은 상기 하나의 액티브 영역에 배치된 게이트들 간의 간격과 동일한 것을 포함한다.
상기 제1배선은 상기 패드의 적어도 한 곳 이상이 콘택된 것을 포함한다.
상기 게이트의 양측에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선 및 제3배선을 더 포함한다.
상기 제2배선과 제3배선 사이의 간격은 등간격으로 배치된 것을 포함한다.
상기 게이트와 더미 게이트 사이 및 상기 더미 게이트와 이에 인접하는 액티브 영역 상에 배치된 게이트 사이에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선을 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
본 발명은 주변회로지역의 반도체 소자의 제조시, 반도체기판의 액티브 영역 상에 배치되는 적어도 하나 이상의 게이트와 상기 게이트들의 일측 및 타측 부분에 연결되는 패드 및 액티브 영역들 사이에 배치되는 더미 게이트를 포함하는 게이트 패턴을 형성한다.
이와 같이, 본 발명은 게이트 패턴의 형성시 액티브 영역들 사이에 게이트와 동일한 형태의 더미 게이트를 형성함에 따라, 상기 더미 게이트에 의해 상기 게이트들의 간격은 일정하게 유지시킬 수 있다.
또한, 상기 더미 게이트는 게이트 패턴 형성시의 어려움, 구체적으로, 포토 공정의 어려움을 해결함으로써, 게이트 패턴의 안정화에도 도움을 준다.
아울러, 본 발명은 전압이 인가되는 금속배선을 액티브 영역들 사이에 배치되지 않고, 게이트들 사이 및 게이트와 더미 게이트 사이의 패드 부분과 콘택되도록 형성함으로써, 종래에 비해 반도체 소자의 레이아웃 면적을 줄일 수 있게 된다.
도 2는 본 발명의 제1실시예에 따른 주변회로지역의 반도체 소자를 나타낸 레이아웃도이다.
도시된 바와 같이, 상기 주변회로지역의 반도체 소자는, 이격 배치된 다수의 액티브 영역(210)을 갖는 반도체기판(200) 상에 상기 액티브 영역(210)에 배치되는 적어도 하나 이상의 게이트(220)와 상기 게이트(220)들의 일측 및 타측 부분에 각각 연결되는 제1패드(230), 제2패드(240) 및 액티브 영역(210)들 사이에 배치되는 더미 게이트(221)를 포함하는 게이트 패턴(234)이 형성되고, 상기 제1패드(230) 및 제2패드(240) 중 어느 하나와 콘택되도록 제1배선(250)이 형성되는 구조를 갖는다.
상기와 같은, 본 발명에 따른 주변회로지역의 반도체 소자는, 게이트 패턴(234)의 형성시 액티브 영역(210)들 사이에 배치된 상기 더미 게이트(221)를 통해 제1패드(230) 및 제2패드(240)를 연결하여 게이트(220)를 턴-온 시키는 방식을 사용한다.
도 3a 내지 도 3c는 본 발명의 제1실시예에 따른 주변회로지역의 반도체 소자를 설명하기 위한 공정별 레이아웃도로서, 이를 참조하여 설명하도록 한다.
도 3a를 참조하면, 이격 배치되는 다수의 액티브 영역(310)을 갖는 반도체기판(300)의 각 액티브 영역(310) 상에 적어도 하나 이상의 게이트(320)가 형성된다. 바람직하게는, 상기 게이트(320)는 액티브 영역 내에 한 쌍씩 형성된다.
이어서, 상기 액티브 영역(310)들 사이에 게이트(320)와 동일한 폭과 길이의 형태로 더미 게이트(321)가 형성된다. 상기 게이트(320)들 간의 간격과, 상기 게이트(320)와 더미 게이트(321)의 간격은 동일하다.
그리고, 상기 하나의 액티브 영역(310)에 배치된 더미 게이트(321)와 상기 더미 게이트(321)와 인접하는 액티브 영역(310)에 배치된 게이트(320) 간의 간격은 상기 하나의 액티브 영역(310)에 배치된 게이트(320)들 간의 간격 및 상기 게이트(320)와 더미 게이트(321) 간의 간격과 등간격으로 배치된다. 여기서, 상기 더미 게이트(321)가 배치됨에 따라 게이트(320)들 간의 간격은 균일하게 유지될 수 있다.
이어서, 상기 게이트(320)들 및 더미 게이트(321)의 일측 및 타측 단부들과 연결되게 제1패드(330) 및 제2패드(340)가 형성되어, 상기 게이트(320)와 더미 게이트(321), 제1패드(330) 및 제2패드(340)로 이루어진 게이트 패턴(334)이 형성된다. 이어서, 상기 게이트(320) 양측의 액티브 영역(310) 내에 소오스/드레인 영역(미도시)이 형성된다.
도 3b를 참조하면, 상기 반도체기판(300)의 소오스/드레인 영역과 콘택하는 금속배선용 제1콘택(341)이 형성된다.
상기 금속배선용 제1콘택(341)은 상기 액티브 영역의 방향과 수직한 방향에 따라 액티브 영역(310)과 적어도 한 곳 이상이 콘택되도록 형성된다. 바람직하게는, 상기 금속배선용 제1콘택(341)은 상기 액티브 영역의 방향에 따라 액티브 영역(310)의 3곳과 콘택되며, 상기 액티브 영역의 수직한 방향에 따라 액티브 영역(310)의 4곳과 콘택되도록 형성된다.
이어서, 상기 제1패드(330) 또는 제2패드(340) 상에 금속배선용 제2콘택(342)이 형성된다. 바람직하게, 상기 금속배선용 제2콘택(342)은 상기 제1패드(330) 또는 제2패드(340)의 2 곳과 콘택되도록 형성된다.
도 3c를 참조하면, 상기 제1패드(330) 또는 제2패드(340)에 형성된 금속배선용 제2콘택(342)의 적어도 한 곳 이상과 콘택되도록 제1배선(350)이 형성된다. 바람직하게는, 상기 제1배선(350)은 상기 제1패드(330)의 2 곳과 콘택되도록 형성된다.
이어서, 상기 게이트의 양측에 배치되어서 상기 액티브 영역과 각각 콘택되도록 제2배선(360) 및 제3배선(370)이 형성된다. 바람직하게는, 상기 소오스 영역과 콘택되도록 한 쌍의 게이트(320) 외측에 제2배선(360)이 형성되며, 드레인 영역과 콘택되도록 한 쌍의 게이트(320) 사이에 제3배선(370)이 형성된다.
상기 제2배선(360)과 제3배선(370) 간의 간격은 등간격으로 형성되며, 아울러, 상기 제1배선(350)과 제2배선(360) 및 제3배선(370)들 간의 간격은 등간격으로 형성된다. 또한, 상기 제1배선(350)과 제2배선(360) 및 제3배선(370)들 간의 간격은 액티브 영역(310) 간의 간격과 등간격으로 형성된다.
그리고, 상기 제2배선(360)과 제3배선(370)은 상기 금속배선용 제1콘택(341) 상에 형성되므로, 상기 제2배선(360) 및 제3배선(370)은 액티브 영역(310)의 4곳과 콘택되도록 형성된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 일실시예에 따른 주변회로지역의 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명의 제1실시예에 따른 주변회로지역의 반도체 소자의 제조시, 상기 제1배선(350)은 제2(360) 및 제3배선(370) 중 상기 제1패드(330)를 교차하는 것의 연장선 상에 형성되되, 바람직하게는, 상기 제1패드(330)를 교차하는 제3배선(370)의 연장선 상에 상기 제1패드(330)의 2 곳과 콘택되도록 형성되 었으나, 본 발명의 제2실시예에서는, 도 4에 도시된 바와 같이, 상기 제1배선(450)은 상기 제2패드(440)를 교차하는 제2배선(460)의 연장선 상에 상기 제2패드(440)의 2 곳과 콘택되도록 형성될 수 있다.
도 4에서 미설명된 도면부호 400은 반도체기판을, 410은 액티브 영역을, 420은 게이트를, 421은 더미 게이트를, 430은 제1패드를, 434는 게이트 패턴을, 470은 제3배선을 각각 나타낸다.
또한, 본 발명의 제1실시예에 따른 주변회로지역의 반도체 소자는, 상기 제2배선(360) 및 제3배선(370)은 액티브 영역(310)과 각각 콘택되도록 게이트(320) 양측에 형성되었으나, 본 발명의 제3실시예에서는, 도 5에 도시된 바와 같이, 상기 액티브 영역(510)과 각각 콘택되도록 상기 게이트(520)와 더미 게이트(521) 사이 및 상기 더미 게이트(521)와 이에 인접하는 액티브 영역(510) 상에 배치된 게이트(520)들 사이에 상기 제2배선(560)만이 배치될 수 있다.
도 5에서 미설명된 도면부호 500은 반도체기판을, 530,540은 패드를, 534는 게이트 패턴을, 550은 제1배선을 각각 나타낸다.
전술한 바와 같이, 본 발명은 게이트 패턴의 형성시, 제1패드와 제2패드를 연결시키며, 액티브 영역들 사이에 게이트와 동일한 폭과 길이의 형태를 갖는 더미 게이트가 형성됨에 따라, 종래에서의 비트라인을 통해 제1패드 및 제2패드가 연결되는 반도체 소자에 비해 레이아웃의 면적을 감소시킬 수 있게 된다.
또한, 본 발명은 상기 더미 게이트가 게이트 패턴의 형성시 게이트 패턴의 안정화에도 도움을 준다.
구체적으로, 종래의 하이 스피드(high speed)를 요구하는 모스펫 소자의 레이아웃에서는 게이트 일측 및 타측에 게이트 패드를 배치하고, 상기 게이트 패드에 비트라인이 연결되는 구조를 채택하여, 상기 비트라인을 통해 패드로 연결되어 게이트가 턴-온 되는 방식으로 진행되고 있다.
그 이유는, 종래에서는 게이트의 금속물질로 텅스텐실리사이드(WSix)로 사용하고, 비트라인을 텅스텐(W)으로 사용함에 따라 비트라인의 저항이 게이트에 비해 1/3 수준이었기 때문에 상기 게이트와 연결된 패드를 비트라인과 연결하게 되면 저항이 낮은 비트라인을 통해서 게이트의 턴-온에 도움을 줄 수 있었기 때문이다.
그러나, 종래의 모스펫 소자에서는 패드가 비트라인과 연결되는 구조임에 따라, 상기 비트라인으로 인하여 게이트들 간의 거리가 일정치 않아 게이트 레이아웃시 포토 공정에서 게이트 패턴의 어려움이 발생하게 되었다.
한편, 더미 게이트를 사용하여 게이트 패턴의 어려움을 해결할 수 있으나, 상기 게이트와 연결된 패드로 인하여 더미 게이트의 삽입은 어려운 실정이다.
만약, 게이트 레이아웃 시 더미 게이트를 삽입하게 된다면 게이트 더미 게이트이 삽입되는 액티브 영역들 간의 간격은 더 멀어지게 되어, 결국, 소자의 레이아웃 면적을 증가시키는 결과를 가져오게 된다.
이에, 본 발명에서는 상기 비트라인을 통해 패드를 연결하여 게이트를 턴-온 시키는 방식이 아니라, 전술한 바와 같이, 상기 더미 게이트를 통해 패드를 연결하여 게이트를 턴-온 시키는 방식을 사용한다.
이와 같이, 본 발명에서 비트라인 대신에 더미 게이트를 통해 패드를 연결시 킬 수 있는 것이 가능한 이유는, 반도체 소자의 디자인 룰이 60㎚ 이하의 작아짐에 따라 게이트의 금속물질로 텅스텐실리사이드 대신에 저항이 낮은 텅스텐을 사용함에 따라 게이트 저항은 텅스텐을 사용하는 비트라인의 수준으로 감소하였기 때문에 비트라인 대신에 비트라인과 같은 수준의 저항 값을 갖는 게이트를 이용한 더미 게이트를 통해 패드를 연결시킬 수 있게 된다.
따라서, 본 발명은 비트라인 대신에 게이트를 이용한 더미 게이트를 통해 패드를 연결시키는 주변회로지역의 반도체 소자를 채택함으로써, 종래 기술에서 비트라인을 통해 패드를 연결시키는 구조와 큰 차이가 없으며, 종래의 비해 전체적인 레이아웃의 면적을 감소시킬 수 있게 된다.
도 6은 종래에 따른 주변회로지역의 반도체 소자의 면적과 본 발명에 따른 주변회로지역의 반도체 소자의 면적을 보여주는 레이아웃도이다.
도시된 바와 같이, 본 발명에 따른 주변회로지역의 반도체 소자는 종래의 기술에 따른 주변회로지역의 반도체 소자의 면적 보다 대략 20％ 정도 감소된 것을 볼 수 있다.
또한, 본 발명은 액티브 영역들 사이에 더미 게이트가 형성됨에 따라, 이로 인해, 게이트와 금속배선 간의 거리는 일정하게 유지될 수 있으며, 상기 더미 게이트가 게이트 패턴의 형성시 게이트 패턴의 안정화에도 도움을 준다.
도 7은 본 발명의 제4실시예에 따른 주변회로지역의 반도체 소자를 나타낸 레이아웃도이다.
도시된 바와 같이, 상기 주변회로지역의 반도체 소자는, 이격 배치된 다수의 액티브 영역(710)을 갖는 반도체기판(700) 상에 상기 액티브 영역(710)에 배치되는 적어도 하나 이상의 게이트(720)와 상기 게이트(720)들의 일측 또는 타측 부분에 각각 연결되는 패드(730)와 액티브 영역(710)들 사이에 배치되는 더미 게이트(721)를 포함하는 게이트 패턴(734)이 형성되고, 상기 패드(730)와 콘택되도록 제1배선(750)이 형성되는 구조를 갖는다.
상기와 같은, 본 발명에 따른 주변회로지역의 반도체 소자는, 게이트 패턴(734)의 형성시 액티브 영역(710)들 사이에 배치된 상기 더미 게이트(721)를 통해 패드(730)를 연결하여 게이트(720)를 턴-온 시키는 방식을 사용한다.
도 8a 내지 도 8c는 본 발명의 제4실시예에 따른 주변회로지역의 반도체 소자를 설명하기 위한 공정별 레이아웃도로서, 이를 참조하여 설명하도록 한다.
도 8a를 참조하면, 이격 배치되는 다수의 액티브 영역(810)을 갖는 반도체기판(800)의 각 액티브 영역(810) 상에 적어도 하나 이상의 게이트(820)가 형성된다. 바람직하게는, 상기 게이트(820)는 액티브 영역 내에 한 쌍씩 형성된다.
이어서, 상기 액티브 영역(810)들 사이에 게이트(820)와 동일한 폭과 길이의 형태로 더미 게이트(821)가 형성된다. 상기 게이트(820)들 간의 간격과 상기 게이트(820)와 더미 게이트(821)의 간격은 동일하다.
그리고, 상기 하나의 액티브 영역(810)에 배치된 더미 게이트(821)와 상기 더미 게이트(821)와 인접하는 액티브 영역(810)에 배치된 게이트(820) 간의 간격은 상기 하나의 액티브 영역(810)에 배치된 게이트(820)들 간의 간격 및 상기 게이트(820)와 더미 게이트(821) 간의 간격과 등간격으로 배치된다. 여기서, 상기 더미 게이트(821)가 배치됨에 따라 게이트(820)들 간의 간격은 균일하게 유지될 수 있다.
이어서, 상기 게이트(820)들 및 더미 게이트(821)의 일측 또는 타측 단부들과 연결되게 패드(830)가 형성되어, 상기 게이트(820)와 더미 게이트(821), 패드(830)로 이루어진 게이트 패턴(834)이 형성된다. 이어서, 상기 게이트(820) 양측의 액티브 영역(810) 내에 소오스/드레인 영역(미도시)이 형성된다.
도 8b를 참조하면, 상기 반도체기판(800)의 소오스/드레인 영역과 콘택하는 금속배선용 제1콘택(841)이 형성된다.
상기 금속배선용 제1콘택(841)은 상기 액티브 영역의 방향과 수직한 방향에 따라 액티브 영역(810)과 적어도 한 곳 이상이 콘택되도록 형성된다. 바람직하게는, 상기 금속배선용 제1콘택(841)은 상기 액티브 영역의 방향에 따라 액티브 영역(810)의 3곳과 콘택되며, 상기 액티브 영역의 수직한 방향에 따라 액티브 영역(810)의 4곳과 콘택되도록 형성된다.
이어서, 상기 패드(830) 상에 금속배선용 제2콘택(842)이 형성된다. 바람직하게, 상기 금속배선용 제2콘택(842)은 상기 패드(830)의 2 곳과 콘택되도록 배치된다.
도 8c를 참조하면, 상기 패드(830)에 형성된 금속배선용 제2콘택(842)의 적어도 한 곳 이상이 콘택되도록 제1배선(850)이 형성된다. 바람직하게는, 상기 제1배선(850)은 상기 패드(830)의 2 곳과 콘택되게 형성된다.
이어서, 상기 게이트(820)의 양측에 형성되어서 상기 액티브 영역(810)과 각 각 콘택되도록 제2배선(860) 및 제3배선(870)이 형성된다. 바람직하게는, 상기 소오스 영역과 콘택되도록 한 쌍의 게이트(820) 외측에 제2배선(860)이 형성되며, 드레인 영역과 콘택되도록 한 쌍의 게이트(820) 사이에 제3배선(870)이 형성된다.
상기 제2배선(860)과 제3배선(870) 간의 간격은 등간격으로 형성되며, 아울러, 상기 제1배선(850)과 제2배선(860) 및 제3배선(870)들 간의 간격은 등간격으로 형성된다. 또한, 상기 제1배선(850)과 제2배선(860) 및 제3배선(870)들 간의 간격은 액티브 영역(810) 간의 간격과 등간격으로 형성된다.
그리고, 상기 제2배선(860)과 제3배선(870)은 상기 금속배선용 제1콘택(841) 상에 형성되므로, 상기 제2배선(860) 및 제3배선(870)은 액티브 영역(810)의 4곳과 콘택되도록 형성된다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 제4실시예에 따른 주변회로지역의 반도체 소자를 제조한다.
전술한 바와 같이, 본 발명의 제4실시예에 따른 주변회로지역의 반도체 소자는, 상기 제2배선(860) 및 제3배선(870)은 액티브 영역(810)과 각각 콘택되도록 게이트(820) 양측에 형성되었으나, 본 발명의 제5실시예에서는, 도 9에 도시된 바와 같이, 상기 액티브 영역(910)과 각각 콘택되도록 상기 게이트(920)와 더미 게이트(921) 사이 및 상기 더미 게이트(921)와 이에 인접하는 액티브 영역(910) 상에 형성된 게이트(920)들 사이에 상기 제2배선(960)만이 형성될 수 있다.
도 9에서 미설명된 도면부호 900은 반도체기판을, 930은 패드를, 934는 게이트 패턴을, 950은 제1배선을 각각 나타낸다.
또한, 전술한 바와 같에, 본 발명의 제1 내지 제5실시예에 따른 주변회로지역의 반도체 소자는, 게이트와 더미 패턴 및 패드로 구성된 게이트 패턴의 형성시, 액티브 영역 내에 한 쌍의 게이트가 형성되는 것에 대해 도시하고 설명하였지만, 본 발명의 제6실시예에서는, 도 10에 도시된 바와 같이, 상기 게이트 패턴(1034)의 형성시 액티브 영역(1010) 내에 하나의 게이트(1020)가 형성될 수도 있다.
도 10에서 미설명된 도면부호 1000은 반도체기판을, 1020은 게이트를, 1021은 더미 게이트를, 1034는 게이트 패턴을, 1050은 제1배선을, 1060은 제2금속백선을, 1070은 제3배선을 각각 나타낸다.
도 11은 본 발명의 제7실시에에 따른 주변회로지역의 반도체소자를 나타낸 레이아웃도로서, 도시된 바와 같이, 액티브 영역 내에 하나의 게이트가 형성되는 경우, 주변회로지역의 반도체 소자는 상기 액티브 영역(1110) 내에 형성된 하나의 게이트(1120)와 상기 액티브 영역(1110)들 사이에 형성된 더미 게이트(1121) 및 상기 게이트(1120)와 더미 게이트(1121)의 일측 또는 타측 부분에 연결된 패드(1130)를 포함하는 게이트 패턴(1134)이 형성될 수 있다.
도 11에서 미설명된 도면부호 1100은 반도체기판을, 1150은 제1배선을, 1160은 제2금속백선을, 1170은 제3배선을 각각 나타낸다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 일실시예에 따른 주변회로지역 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트 패턴 형성시 반도체기판의 액티브 영역들 사이에 더미 게이트를 형성함으로써, 패드와 연결되는 금속배선의 배치를 조절할 수 있어, 반도체 소자의 전체면적을 감소시킬 수 있다.
또한, 본 발명은 더미 게이트의 형성으로 게이트와 금속배선 간의 거리를 등간격으로 유지시킬 수 있다.
게다가, 본 발명은 더미 게이트의 형성으로 게이트 패턴의 안정화에도 도움을 줄 수 있다.

Claims (17)

  1. 이격 배치되는 다수의 액티브 영역을 갖는 반도체기판;
    상기 액티브 영역 상에 배치된 적어도 하나 이상의 게이트, 상기 액티브영역들 사이에 배치된 더미 게이트, 및 상기 게이트와 더미 게이트의 일측 및 타측 부분들과 각각 연결된 제1패드 및 제2패드를 포함하는 게이트 패턴; 및
    상기 제1패드 및 제2패드 중 적어도 어느 하나와 콘택되도록 형성된 제1배선;
    을 포함하는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  2. 제 1 항에 있어서,
    상기 더미 게이트는 상기 게이트와 동일한 폭과 길이를 갖는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트들 간의 간격 및 상기 게이트와 더미 게이트 간의 간격은 동일한 것을 특징으로 하는 주변회로지역의 반도체 소자.
  4. 제 1 항에 있어서,
    상기 하나의 게이트 패턴을 포함한 더미 게이트와 상기 더미 게이트와 인접 하는 다른 액티브 영역에 배치된 게이트 간의 간격은 상기 하나의 액티브 영역에 배치된 게이트들 간의 간격과 동일한 것을 특징으로 하는 주변회로지역의 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제1배선은 상기 제1패드 및 제2패드 중 어느 하나와 적어도 한 곳 이상이 콘택된 것을 특징으로 하는 주변회로지역의 반도체 소자.
  6. 제 1 항에 있어서,
    상기 게이트의 양측에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선 및 제3배선을 더 포함하는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제2 및 제3배선 중 상기 제1 또는 제2패드 중 어느 하나와 교차하는 것의 연장선 상에 상기 제1배선이 배치되는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  8. 제 6 항에 있어서,
    상기 제2배선과 제3배선의 간격은 등간격으로 배치된 것을 특징으로 하는 주 변회로지역의 반도체 소자.
  9. 제 1 항에 있어서,
    상기 게이트와 더미 게이트 사이 및 상기 더미 게이트와 이에 인접하는 액티브 영역 상에 배치된 게이트 사이에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선을 더 포함하는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  10. 이격 배치되는 다수의 액티브 영역을 갖는 반도체기판;
    상기 액티브 영역 상에 배치된 적어도 하나 이상의 게이트, 상기 액티브영역들 사이에 배치된 더미 게이트, 및 상기 게이트와 더미 게이트의 일측 및 타측 부분들 중 어느 한 부분들과 연결된 패드를 포함하는 게이트 패턴; 및
    상기 게이트들 사이의 제1영역과, 상기 게이트와 더미 게이트 사이의 제2영역 중 어느 하나에 대응되는 패드 부분에 콘택되는 제1배선;
    을 포함하는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  11. 제 10 항에 있어서,
    상기 더미 게이트는 상기 게이트와 동일한 폭과 길이를 갖는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  12. 제 10 항에 있어서,
    상기 게이트들 간의 간격 및 상기 게이트와 더미 게이트 간의 간격은 동일한 것을 특징으로 하는 주변회로지역의 반도체 소자.
  13. 제 10 항에 있어서,
    상기 하나의 게이트 패턴을 포함한 더미 게이트와 상기 더미 게이트와 인접하는 다른 액티브 영역에 배치된 게이트 간의 간격은 상기 하나의 액티브 영역에 배치된 게이트들 간의 간격과 동일한 것을 특징으로 하는 주변회로지역의 반도체 소자.
  14. 제 10 항에 있어서,
    상기 제1배선은 상기 패드의 적어도 한 곳 이상이 콘택된 것을 특징으로 하는 주변회로지역의 반도체 소자.
  15. 제 10 항에 있어서,
    상기 게이트의 양측에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선 및 제3배선을 더 포함하는 것을 특징으로 하는 주변회로지역의 반도체 소자.
  16. 제 15 항에 있어서,
    상기 제2배선과 제3배선 사이의 간격은 등간격으로 배치된 것을 특징으로 하는 주변회로지역의 반도체 소자.
  17. 제 10 항에 있어서,
    상기 게이트와 더미 게이트 사이 및 상기 더미 게이트와 이에 인접하는 액티브 영역 상에 배치된 게이트 사이에 배치되어서 상기 액티브 영역과 각각 콘택되도록 배치된 제2배선을 더 포함하는 것을 특징으로 하는 주변회로지역의 반도체 소자.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5415710B2 (ja) * 2008-04-10 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置
US7932563B2 (en) * 2009-01-30 2011-04-26 Xilinx, Inc. Techniques for improving transistor-to-transistor stress uniformity
CN102184968B (zh) * 2011-04-29 2013-07-03 华南理工大学 具有单栅双沟道结构的薄膜晶体管及其制造方法
US8736061B2 (en) * 2012-06-07 2014-05-27 GlobalFoundries, Inc. Integrated circuits having a continuous active area and methods for fabricating same
CN106340540B (zh) 2015-07-07 2020-09-01 联华电子股份有限公司 半导体元件及填补图案的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030047387A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자
JP2005353905A (ja) 2004-06-11 2005-12-22 Matsushita Electric Ind Co Ltd 半導体装置およびそのレイアウト設計方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6563175B2 (en) * 2001-09-24 2003-05-13 Texas Instruments Incorporated NMOS ESD protection device with thin silicide and methods for making same
CN1831651B (zh) * 2005-03-11 2010-09-22 恩益禧电子股份有限公司 用于提供电路图设计的方法和光掩模
JP2007012855A (ja) * 2005-06-30 2007-01-18 Matsushita Electric Ind Co Ltd 半導体集積回路、標準セル、標準セルライブラリ、半導体集積回路の設計方法および半導体集積回路の設計装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030047387A (ko) * 2001-12-10 2003-06-18 삼성전자주식회사 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자
JP2005353905A (ja) 2004-06-11 2005-12-22 Matsushita Electric Ind Co Ltd 半導体装置およびそのレイアウト設計方法

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