KR100660341B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 소자의 사이즈를 줄일 수 있는 반도체 소자에 관한 것으로, 웰 영역을 갖는 기판; 상기 웰 영역 형성된 적어도 하나의 웰 픽업 영역; 상기 웰 픽업 영역을 둘러싸도록 상기 기판상에 형성된 소스 영역; 상기 소스 영역의 일측에 위치하도록 상기 기판상에 형성된 제 1 드레인 영역; 및, 상기 소스 영역과 제 1 드레인 영역 사이에 위치하도록 상기 기판상에 형성된 제 1 게이트 전극을 포함하여 구성됨을 그 특징으로 한다.
반도체 소자, 웰 픽업

Description

반도체 소자{A semiconductor device}
도 1은 종래의 반도체 소자를 나타낸 도면
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 도면
도 3은 도 2의 소스 영역 및 웰 픽업 영역을 나타낸 도면
도 4는 도 2의 Ⅰ~Ⅰ의 선상에 따른 단면도
도 5는 도 2의 Ⅱ~Ⅱ의 선상에 따른 단면도
＊도면의 주요부에 대한 부호 설명
200 : 기판 201a : 제 1 게이트 전극
201b : 제 2 게이트 전극 203 : 소스 영역
202a : 제 1 드레인 영역 202b : 제 2 드레인 영역
본 발명은반도체 소자에 관한 것으로, 특히 소자의 사이즈를 줄일 수 있는 반도체 소자 및 이의 제조방법에 관한 것이다.
일반적으로 메모리 소자는 p형 트랜지스터와 n형 트랜지스터로 크게 나누어지는데, 이는 소스 영역, 드레인 영역, 게이트 전극, 및 기판의 4극으로 이루어진 구조를 가지고 있다.
이와 같은 4극 중 기판은 보통 웰(well)이라고 불리우는 구조로 이루어져 있는데, 이는 트랜지스터의 소스 영역 및 드레인 영역보다 보통 1/10000 또는 1/100000 정도 불순물 농도가 적으며 n형 웰, p형 웰의 2 가지 형태를 갖는다.
이와 같은 웰 영역에는 웰 픽업 영역이 형성되는데, 이 웰 픽업 영역은 상기 웰 영역의 포텐셜을 안정화시키기 위해 사용된다.
도 1은 종래의 반도체 소자를 나타낸 도면이다.
종래의 반도체 소자는, 도 1에 도시된 바와 같이, 웰 영역을 갖는 기판(100)과; 상기 웰 영역에 위치하도록 상기 기판(100)상에 형성된 제 1 드레인 영역(102a), 소스 영역(103), 및 제 2 드레인 영역(102b)과; 상기 제 1 드레인 영역(102a)과 상기 소스 영역(103)간에 위치한 제 1 게이트 전극(101a)과; 상기 제 2 드레인 영역(102b)과 상기 소스 영역(103)간에 위치하며, 일단이 상기 제 1 게이트 전극(101a)과 연결된 제 2 게이트 전극(101b)과; 상기 웰 영역에 위치하도록 상기 기판(100)의 가장자리에 위치한 웰 픽업 영역(104)을 포함한다.
여기서, 상기 제 1 및 제 2 게이트 전극(101a, 101b), 소스 영역(103), 제 1 드레인 영역(102a), 제 2 드레인 영역(102b), 및 웰 픽업 영역(104)은 각각 콘택메탈(111, 113, 112a, 112b, 114)을 통해 각 외부 배선과 전기적으로 연결된다.
그러나, 종래에는 상기 웰 픽업 영역(104)이 기판(100)의 가장자리에 형성되기 때문에, 소자의 사이즈가 증가하는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 소스 영역내에 웰 픽업 영역을 형성하여 소자의 사이즈를 줄일 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는, 웰 영역을 갖는 기판; 상기 웰 영역 형성된 적어도 하나의 웰 픽업 영역; 상기 웰 픽업 영역을 둘러싸도록 상기 기판상에 형성된 소스 영역; 상기 소스 영역의 일측에 위치하도록 상기 기판상에 형성된 제 1 드레인 영역; 및, 상기 소스 영역과 제 1 드레인 영역 사이에 위치하도록 상기 기판상에 형성된 제 1 게이트 전극을 포함하여 구성됨을 그 특징으로 한다.
여기서, 상기 소스 영역의 타측에 위치하도록 상기 기판상에 형성된 제 2 드레인 영역; 및, 상기 소스 영역과 상기 제 2 드레인 영역에 위치하도록 상기 기판상에 형성되며, 일단이 상기 제 1 게이트 전극과 연결된 제 2 게이트 전극을 더 포함하여 구성됨을 특징으로 한다.
상기 각 웰 픽업 영역은 상기 제 1 게이트 전극의 길이 방향으로 따라 배열된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 나타낸 도면이고, 도 3은 도 2의 소스 영역 및 웰 픽업 영역을 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 소자는, 도 2 및 도 3에 도시된 바와 같이, 웰 영역을 갖는 기판(200)과; 상기 웰 영역에 위치하도록 상기 기판(200)상에 형성된 제 1 드레인 영역(202a), 소스 영역(203), 및 제 2 드레인 영역(202b)과; 상기 제 1 드레인 영역(202a)과 상기 소스 영역(203)간에 위치한 제 1 게이트 전극(201a)과; 상기 제 2 드레인 영역(202b)과 상기 소스 영역(203)간에 위치하며, 일단이 상기 제 1 게이트 전극(201a)과 연결된 제 2 게이트 전극(201b)과; 상기 소스 영역(203)에 의해 둘러싸인 다수의 웰 픽업 영역(204)을 포함한다.
여기서, 상기 소스 영역(203)은, 도 3에 도시된 바와 같이, 상기 기판(200)의 웰 영역을 일부 노출시키는 다수의 홀 영역을 가지고 있으며, 이 각 홀 영역에 상기 각각 웰 픽업 영역(204)이 형성된다.
이때, 각 웰 픽업 영역(204)은 상기 제 1 및 제 2 게이트 전극(201a, 201b)의 길이 방향으로 따라 배열된다.
이와 같이, 이 각 웰 픽업 영역(204)이 소스 영역(203)내에 형성되기 때문에 소자의 사이즈가 줄어들 수 있다.
한편, 본 발명의 실시예에서는 상기 웰 영역은 n형으로 도핑하고, 소스 영역(203)과 제 1 드레인 영역(202a)과 제 2 드레인 영역(202b)을 p형으로 도핑하고, 각 웰 픽업 영역(204)을 상기 웰과 동일한 n형으로 도핑하였다.
물론, 도면에 도시하지 않았지만, 상기 웰 영역을 p형으로 도핑하고, 소스 영역(203)과 제 1 드레인 영역(202a)과 제 2 드레인 영역(202b)을 n형으로 도핑하고, 각 웰 픽업 영역(204)을 상기 웰과 동일한 p형으로 도핑하여도 무방하다.
도 4는 도 2의 Ⅰ~Ⅰ의 선상에 따른 단면도로서, 동 도면에 도시된 바와 같이, 상기 제 1 및 제 2 게이트 전극(201a, 201b), 소스 영역(203), 제 1·드레인 영역, 웰 영역, 및 각 웰 픽업 영역(204)을 포함한 기판(200)의 전면에는 보호막이 형성되어 있다. 상기 보호막에는 상기 제 1 및 제 2 게이트 전극(201a, 201b), 소스 영역(203), 제 1·드레인 영역, 웰 영역, 각 웰 픽업 영역(204)을 각각 노출시키는 다수의 콘택홀이 형성되어 있다.
이 콘택홀을 통해서 제 1 콘택메탈(211)이 상기 제 1 및 제 2 게이트 전극(201a, 201b)과 연결되고, 제 2 콘택메탈(213)이 상기 소스 영역(203)과 연결되고, 제 3 콘택메탈(212a)이 상기 제 1 드레인 영역(202a)과 연결되고, 제 4 콘택메탈(212b)이 상기 제 2 드레인 영역(202b)과 연결된다.
한편, 도 5는 도 2의 Ⅱ~Ⅱ의 선상에 따른 단면도로서, 동 도면에 도시된 바와 같이, 제 1 게이트 전극(201a)과 기판(200)간에는 게이트 절연막(555)이 형성되고, 상기 게이트 절연막(555)을 포함한 제 1 게이트 전극(201a)의 양측에는 스페이서(720)가 형성된다. 물온, 제 2 게이트 전극(201b)과 상기 기판(200)간에도 게이트 절연막(555)이 형성되며, 상기 게이트 절연막(555)을 포함한 제 2 게이트 전극(201b)의 양측에도 스페이서(720)가 형성된다.
한편, 상기 웰 픽업 영역(204)들을 상기 제 1 드레인 영역(202a)(또는 제 2 드레인 영역(202b))내에 형성하여도 무방하다. 또한, 상기 웰 픽업 영역(204)들을 상기 소스 영역(203), 제 1 드레인 영역(202a), 및 제 2 드레인 영역(202b)에 나누어 형성하여도 무방하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자에는 다음과 같은 효과가 있다.
본 발명에서는 소스 영역내에 웰 픽업 영역을 형성하여 소자의 사이즈를 줄일 수 있다.

Claims (3)

  1. 웰 영역을 갖는 기판;
    상기 웰 영역 형성된 적어도 하나의 웰 픽업 영역;
    상기 웰 픽업 영역을 둘러싸도록 상기 기판상에 형성된 소스 영역;
    상기 소스 영역의 일측에 위치하도록 상기 기판상에 형성된 제 1 드레인 영역; 및,
    상기 소스 영역과 제 1 드레인 영역 사이에 위치하도록 상기 기판상에 형성된 제 1 게이트 전극을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 소스 영역의 타측에 위치하도록 상기 기판상에 형성된 제 2 드레인 영역; 및,
    상기 소스 영역과 상기 제 2 드레인 영역에 위치하도록 상기 기판상에 형성되며, 일단이 상기 제 1 게이트 전극과 연결된 제 2 게이트 전극을 더 포함하여 구성됨을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 각 웰 픽업 영역은 상기 제 1 게이트 전극의 길이 방향으로 따라 배열된 것을 특징으로 하는 반도체 소자.
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