KR20030047387A - 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자 - Google Patents

반도체소자의 패턴 형성방법 및 이에 따른 반도체소자 Download PDF

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Abstract

반도체소자의 패턴 형성방법 및 이에 따른 반도체소자가 개시되어 있다.
본 발명에 따른 반도체소자의 패턴 형성방법은, 반도체기판 상에 메인패턴을 형성하는 단계 및 상기 메인패턴과 소정간격 이격된 상기 메인패턴의 측부에 상기 메인패턴의 어택 방지용 PPC 더미패턴을 형성하는 단계를 포함하여 이루어지고, 본 발명에 따른 반도체소자는, 액티브영역 및 필드영역이 한정된 반도체기판의 상기 액티브영역 상에 형성된 게이트전극으로 사용되는 메인패턴 및 상기 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부의 상기 필드영역에 형성된 상기 메인패턴의 어택 방지용 PPC 더미패턴을 구비하여 이루어지는 것을 특징으로 한다.
따라서, 세미덴스 패턴 또는 아이솔레이트 패턴 측부에 PPC 더미패턴을 구비함으로써 세미덴스 패턴 또는 아이솔레이트 패턴의 CD(Critical Dimension) 또는 폭의 형성불량을 방지할 수 있는 효과가 있다.

Description

반도체소자의 패턴 형성방법 및 이에 따른 반도체소자{Method for formming pattern of semiconductor device and semiconductor device thereby}
본 발명은 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자에 관한 것으로써, 보다 상세하게는 덴스 패턴(Dense pattern) 측부의 세미덴스 패턴(Semi dense pattern) 또는 세미덴스 패턴과 소정간격 이격 형성된 아이솔레이트 패턴(Isolate pattern)의 CD(Critical Dimension) 또는 폭의 형성불량을 방지할 수 있는 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자에 관한 것이다.
일반적으로, 커패시터와 트랜지스터를 구비하는 DRAM(Dynamic Random Access Memory) 제조공정은 회로패턴이 구현된 마스크(Mask)를 제작한 후, 상기 마스크를 사용하여 포토리소그래피(Photolithography)공정을 수행함으로써 반도체기판의 셀영역 및 페리영역에 다양한 종류의 복수의 패턴(Pattern)을 형성하게 된다.
그리고, 상기 각 패턴을 형성하기 위한 공정조건은 셀영역에 최상의 패턴이 구현될 수 있도록 설정되어 있어서 페리영역에 형성되는 패턴은 CD(Critical Dimension)의 크기가 크게 변동되고 있다.
이에 따라서, 페리영역의 각 패턴의 CD 변동을 최소화하기 위하여 최초 설계된 레이아웃(Lay out)을 변경하는 OPC(Optical Proximity Correction)를 셀영역 및 페리영역의 각 패턴에 대해서 수행하고 있다.
그런데, 셀영역에 구현된 패턴 중에서 인접하여 패턴이 구비된 덴스 패턴(Dense-pattern)은 CD 변동성이 작으나 셀영역에 일렬로 나열 형성되는 복수의 패턴 중에서 최외각에 위치하는 세미덴스 패턴(Semi-dense pattern) 및 상기 세미덴스 패턴과 소정간격 이격되어 형성되는 아이솔레이트 패턴(Isolate pattern)은덴스 패턴과 비교하여 식각 영향 및 공정장비의 공정조건의 영향 등을 크게 받아 CD가 크게 변동되는 문제점이 발생하고 있다.
특히, 고집적화된 반도체소자의 게이트전극의 CD는 미세한 오차에 의해서도 바로 반도체소자의 성능과 연결됨으로써 그 중요성이 크다할 것이다.
도1a 내지 도1c는 종래의 반도체소자의 게이트전극 형성방법 및 이에 따른 반도체소자를 설명하기 위한 도면들이다.
종래의 반도체소자의 게이트전극 형성방법은, 반도체기판 상에 액티브영역 및 필드영역을 구분하여 형성할 수 있도록 액티브 마스크를 설계하고, 상기 액티브 마스크 상에 게이트 전극을 형성할 수 있도록 게이트 전극 마스크를 설계한다.
이때, 상기 게이트 전극 마스크 중의 최외각부에 스캐터링바(Scattering bar)라고 불리우는 마스크 패턴을 더 형성함으로써 후속 포토리소그래핑공정의 노광공정을 진행하는 과정의 분해능을 향상시킬 수 있으나 상기 스캐터링바는 반도체기판 상에 실제 형성되는 패턴은 아니다.
그리고, 도1a에 도시된 바와 같이 상기 액티브 마스크 패턴에 의해서 설계된 대로 반도체기판 상에 공지기술인 LOCOS(Local oxidation of silicon) 등의 소자분리방법에 의해서 액티브영역(10) 및 상기 액티영역(10) 이외의 필드영역을 구분하여 형성한다. 또한, 상기 액티브영역(10) 및 필드영역이 구분된 반도체기판 상에 도전성 물질을 전면도포한 후, 통상의 포토리소그래피공정 즉, 노광, 현상 및 식각공정을 수행함으로써 반도체기판의 액티브영역에 5개의 게이트전극을 형성한다.
이때, 상기 5개의 게이트전극 중에서 측부에 형성되는 게이트전극은 세미덴스 패턴(12, 14)이라 칭하고, 상기 세미덴스 패턴(12, 14) 사이에 형성되는 게이트전극은 덴스패턴(16)이라 칭한다.
그리고, 최초 설계된 게이트전극 마스크 패턴의 레이아웃을 조정하는 OPC(Optical Proximity Correction)를 더 수행함으로써 도1b에 도시된 바와 같이 반도체기판 상에 구현된 게이트전극의 CD 및 폭을 조절할 수 있다.
마지막으로, 상기 반도체기판의 액티브영역에 형성된 게이트전극과 주변영역 즉, 페리영역과의 단차를 극복하여 CMP(Chemical Mechanical Polishing) 과정에 게이트전극이 어택(Attack)을 받는 것을 방지하도록 게이트전극 주변영역에 CMP용 마스크 더미패턴을 형성한다.
그리고, 도1c에 도시된 바와 같이 상기 CMP용 마스크 더미패턴을 사용하여 게이트전극 주변부의 반도체기판 상에 CMP용 더미패턴(18)을 형성한다.
이때, 상기 CMP용 더미패턴(18)은 반도체기판 상에 형성된 게이트전극 등의 패턴에 기인하여 발생된 단차에 의해서 CMP 과정에 반도체기판의 전체영역이 물리적 압력을 받는 것을 해소하기 위하여 형성하는 것이다. 그리고, 상기 CMP용 더미패턴(18)은 반도체기판의 페리영역 등의 빈공간 대부분의 영역에 수 ㎛이상의 크기로 다양한 형상으로 형성할 수 있다.
그러나, 상기 5개의 게이트전극 형성공정의 공정조건은, 게이트전극의 덴스패턴이 최적으로 형성될 수 있도록 공정조건이 설정됨으로써 5개의 게이트전극 중의 세미덴스 패턴은 식각공정의 진행 과정에 식각액 등에 의해서 어택을 받는 등의 원인에 의해서 최초 설계된 폭 및 CD로 형성되지 못하는 문제점이 발생하고 있다.
특히, 상기 게이트전극은 미세한 폭 및 CD 이상에 의해서도 반도체소자의 동작 불량이 야기됨으로써 그 영향성이 매우 크다할 것이다.
또한, 도면에는 도시되지 않았으나 5개의 게이트전극과 소정간격 이격된 아이솔레이트 패턴도 전술한 원인에 의해서 최초 설계된 폭 및 CD로 형성되지 않는 문제점이 발생하고 있다.
본 발명의 목적은, 덴스패턴 최외각의 세미덴스 패턴과 상기 세미덴스 패턴과 소정간격 이격된 아이솔레이트 패턴이 최초 설계된 폭 및 CD로 형성될 수 있도록 하는 반도체소자의 패턴 형성방법 및 이에 따른 반도체소자를 제공하는 데 있다.
도1a 내지 도1c는 종래의 반도체소자의 게이트전극 형성방법 및 이에 따른 반도체소자를 설명하기 위한 도면들이다.
도2a 내지 도2d는 본 발명의 일 실시예에 따른 반도체소자의 게이트전극 형성방법 및 이에 따른 반도체소자를 설명하기 위한 도면들이다.
도3은 본 발명의 일 실시예에 따른 반도체소자의 게이트전극 형성방법의 효과를 설명하기 위한 도면이다.
도4는 본 발명의 일 실시예에 따른 반도체소자의 게이트전극 형성방법의 효과를 설명하기 위한 그래프이다.
※ 도면의 주요부분에 대한 부호의 설명
10, 30, 50 : 액티브영역 12, 14, 32, 34, 52, 54 : 세미덴스 패턴
16, 36, 56 : 덴스패턴 18, 42 : CMP용 더미패턴
38, 40, 58 : PPC 더미패턴
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 패턴 형성방법은, 반도체기판 상에 메인패턴을 형성하는 단계; 및 상기 메인패턴과 소정간격 이격된 상기 메인패턴의 측부에 상기 메인패턴의 어택 방지용 PPC 더미패턴을 형성하는 단계;를 포함하여 이루어지는 것을 특징으로 한다.
여기서, 상기 PPC 더미패턴은 상기 메인패턴과 동시에 포토리소그래피에 의해서 형성할 수 있고, 상기 메인패턴으로 게이트전극을 형성할 수 있다.
그리고, 상기 PPC 패턴은 상기 메인패턴과 약 3㎛ 이내의 거리 내에 형성할 수 있다.
또한, 본 발명에 따른 다른 반도체소자의 패턴 형성방법은, 액티브영역 및필드영역이 한정된 반도체기판의 상기 액티브영역 상에 게이트전극으로 사용되는 메인패턴을 형성하는 반도체소자의 패턴 형성방법에 있어서, 상기 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부의 상기 필드영역에 상기 메인패턴의 어택 방지용 PPC 더미패턴을 더 형성하는 것을 특징으로 한다.
여기서, 상기 PPC 더미패턴은 상기 메인패턴과 동시에 포토리소그래피에 의해서 형성할 수 있고, 상기 PPC 패턴은 상기 메인패턴과 약 3㎛ 이내의 거리 내에 형성할 수 있다.
그리고, 상기 PPC 패턴은 상기 액티비영역과 0.75㎛ 내지 0.85㎛ 정도 이격되어 형성할 수 있고, 상기 PPC 패턴의 폭은 1.0㎛ 내지 1.2㎛ 로 형성할 수 있다.
또한, 상기 PPC 패턴 및 메인패턴을 형성한 후, 상기 PPC 패턴 및 메인패턴 주변부에 CMP용 더미패턴을 형성하는 단계가 더 수행될 수 있다.
그리고, 본 발명에 따른 반도체소자는, 반도체기판 상에 형성된 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부에 상기 메인패턴의 어택을 방지하도록 형성된 PPC 더미패턴이 더 구비된 것을 특징으로 한다.
또한, 본 발명에 따른 다른 반도체소자는, 액티브영역 및 필드영역이 한정된 반도체기판의 상기 액티브영역 상에 형성된 게이트전극으로 사용되는 메인패턴; 및 상기 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부의 상기 필드영역에 형성된 상기 메인패턴의 어택 방지용 PPC 더미패턴;을 구비하여 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 구체적인 실시예를 상세히 설명한다.
도2a 내지 도2d는 본 발명의 일 실시예에 따른 반도체소자의 게이트전극 형성방법 및 이에 따른 반도체소자를 설명하기 위한 도면들이다.
본 발명에 따른 반도체소자의 게이트전극 형성방법은, 반도체기판 상에 액티브영역 및 필드영역을 구분하여 형성할 수 있도록 액티브 마스크를 설계하고, 상기 액티브 마스크 상에 게이트 전극을 형성하기 위한 게이트 전극 마스크를 설계한다. 그리고, 상기 게이트 전극 주변부에 본 발명에 따른 PPC(Process Proximity Correction) 더미패턴이 형성될 수 있도록 PPC 마스크를 설계한다.
그리고, 도2a에 도시된 바와 같이 상기 액티브 마스크 패턴에 의해서 설계된 대로 반도체기판 상에 공지기술인 LOCOS(Local oxidation of silicon) 등의 소자분리방법에 의해서 액티브영역(30) 및 필드영역(넘버링되지 않음)을 구분하여 형성한다. 또한, 상기 액티브영역(30) 및 필드영역이 구분된 반도체기판 상에 도전성 물질을 전면도포한 후, 통상의 포토리소그래피공정 즉, 노광, 현상 및 식각공정을 수행함으로써 반도체기판의 액티브영역에 메인패턴으로 5개의 게이트전극을 형성한다.
이때, 상기 5개의 게이트전극 중에서 양측 측부에 형성되는 게이트전극은 세미덴스 패턴(32, 34)이라 칭하고, 상기 세미덴스 패턴(32, 34) 사이에 형성되는 게이트전극은 덴스패턴(36)이라 칭한다.
이때, 도2b에 도시된 바와 같이 상기 게이트전극의 형성과 동시에 상기 게이트전극의 세미덴스 패턴(32, 34)과 약 3㎛ 이내의 거리 또는 액티브영역(30)과0.75㎛ 내지 0.85㎛ 이내의 거리의 세미덴스 패턴(32, 34) 측부에 본 발명에 따른 PPC 더미패턴(38, 40)이 포토리소그래피공정에 의해서 더 형성된다.
상기 PPC 더미패턴(38, 40)은, 식각공정의 진행 과정에 케미컬 등에 의해서 게이트전극의 세미덴스 패턴(32, 34)이 어택을 받는 것을 방지하는 기능을 수행하고, 상기 PPC 더미패턴(38, 40)의 폭은 1.0㎛ 내지 1.2㎛의 폭으로 형성되어 필드영역에 구비될 수 있다.
또한, 도2c에 도시된 바와 같이 상기 설계된 게이트전극 마스크 패턴의 CD 및 폭을 조절함으로써 최초 설계된 게이트전극 마스크 패턴의 레이아웃을 조정하는 OPC(Optical Proximity Correction)를 더 수행할 수 있다.
따라서, 상기 OPC에 의해서 최초 설계된 게이트전극 마스크 패턴의 레이아웃이 조정됨에 따라 반도체기판의 액티브영역(30)에 형성되는 게이트전극의 CD 및 폭은 조절된다.
마지막으로, 도2d에 도시된 바와 같이 상기 반도체기판의 액티브영역에 형성된 게이트전극과 주변영역 즉, 페리영역과의 단차를 극복하여 CMP(Chemical Mechenical Polishing)과정에 게이트전극이 어택(Attack)을 받는 것을 방지하도록 게이트전극 주변영역에 CMP용 마스크 더미패턴을 형성한다.
그리고, 도2c에 도시된 바와 같이 상기 CMP용 마스크 더미패턴을 사용하여 게이트전극 주변부의 반도체기판 상에 CMP용 더미패턴(42)을 형성한다.
이때, 상기 CMP용 더미패턴(42)은 반도체기판 상에 형성된 게이트전극 등의 패턴에 기인하여 발생된 단차에 의해서 CMP 과정에 반도체기판의 전체영역이 물리적 압력을 받는 것을 해소하기 위하여 형성하는 것이다. 그리고, 상기 CMP용 더미패턴(18)은 반도체기판의 페리영역 등의 빈공간 대부분의 영역에 수 ㎛이상의 크기로 다양한 형상으로 형성할 수 있다.
이하, 도3에 도시된 바와 같이 세미덴스 패턴(52, 54) 및 덴스패턴(56)을 구비하는 5개의 게이트전극을 액티브영역(50)에 형성하고, 또한, 동시에 상기 게이트전극 좌측부의 세미덴스 패턴(52)과 소정간격 이격된 위치에 전술한 바와 같은 본 발명에 따른 PPC 더미패턴(58)을 형성한 후, 상기 PPC 더미패턴(58)에 따른 게이트전극 가장자리의 각 세미덴스 패턴(52, 54)의 CD의 스큐(Scew)와 게이트전극의 덴스패턴(56) 중에서 중앙부에 위치한 덴스패턴(56)의 CD의 스큐(Scew)를 측정하였다.
특히, 상기 PPC 더미패턴(58)과 액티브영역(50) 사이의 이격거리에 따른 CD 스큐의 영향성을 검출하기 위하여 상기 PPC 더미패턴(58)과 액티브영역(50) 사이의 이격거리를 0.25㎛, 0.5㎛, 1㎛, 1.5㎛, 3㎛, 2.5㎛ 및 3㎛로 가변시켰다.
따라서, 도4에 도시된 바와 같이 게이트전극의 덴스패턴(56) 중에서 중앙부에 위치한 덴스패턴(56)의 CD의 스큐(Scew)가 가장 작고, 본 발명에 따라 PPC 더미패턴(58)이 구비된 게이트전극의 좌측부의 세미덴스 패턴(52)의 CD의 스큐가 다음으로 작고, 게이트전극의 우측부의 세미덴스 패턴(54)의 CD의 스큐(Scew)가 가강 크게 나타났다.
결론적으로, 본 발명에 따라 PPC 더미패턴(58)이 구비된 게이트전극의 좌측부의 세미덴스 패턴(52)의 CD가 게이트전극의 우측부의 세미덴스 패턴(54)의 CD의스큐(Scew)가 크게 나타남으로써 본 발명에 따른 PPC 더미패턴(58)이 CD의 균일성 확보에 효과적임을 확인할 수 있었다.
또한, 상기 본 발명에 따른 PPC 더미패턴(58)과 액티브영역(50) 사이의 이격거리가 0.75㎛ 내지 0.85㎛를 유지할 경우에 가장 CD의 스큐가 작게 나타남을 확인할 수 있었다.
본 발명에 의하면, 세미덴스 패턴 또는 아이솔레이트 패턴 측부에 PPC 더미패턴을 구비함으로써 세미덴스 패턴 또는 아이솔레이트 패턴의 CD(Critical Dimension) 또는 폭의 형성불량을 방지할 수 있는 효과가 있다.
이상에서는 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술 사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (12)

  1. 반도체기판 상에 메인패턴을 형성하는 단계; 및
    상기 메인패턴과 소정간격 이격된 상기 메인패턴의 측부에 상기 메인패턴의 어택 방지용 PPC 더미패턴을 형성하는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  2. 제 1 항에 있어서, 상기 PPC 더미패턴은, 상기 메인패턴과 동시에 포토리소그래피에 의해서 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  3. 제 1 항에 있어서, 상기 메인패턴으로 게이트전극을 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  4. 제 1 항에 있어서, 상기 PPC 패턴은 상기 메인패턴과 약 3㎛ 이내의 거리 내에 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  5. 액티브영역 및 필드영역이 한정된 반도체기판의 상기 액티브영역 상에 게이트전극으로 사용되는 메인패턴을 형성하는 반도체소자의 패턴 형성방법에 있어서,
    상기 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부의 상기 필드영역에 상기 메인패턴의 어택 방지용 PPC 더미패턴을 더 형성하는 것을 특징으로 하는반도체소자의 패턴 형성방법.
  6. 제 5 항에 있어서, 상기 PPC 더미패턴은 상기 메인패턴과 동시에 포토리소그래피에 의해서 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  7. 제 5 항에 있어서, 상기 PPC 패턴은 상기 메인패턴과 약 3㎛ 이내의 거리 내에 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  8. 제 5 항에 있어서, 상기 PPC 패턴은 상기 액티비영역과 0.75㎛ 내지 0.85㎛ 정도 이격되어 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  9. 제 5 항에 있어서, 상기 PPC 패턴의 폭은 1.0㎛ 내지 1.2㎛ 로 형성하는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  10. 제 5 항에 있어서, 상기 PPC 패턴 및 메인패턴을 형성한 후, 상기 PPC 패턴 및 메인패턴 주변부에 CMP용 더미패턴을 형성하는 단계가 더 수행되는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  11. 반도체기판 상에 형성된 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부에 상기 메인패턴의 어택을 방지하도록 형성된 PPC 더미패턴이 더 구비된 것을특징으로 하는 반도체소자.
  12. 액티브영역 및 필드영역이 한정된 반도체기판의 상기 액티브영역 상에 형성된 게이트전극으로 사용되는 메인패턴; 및
    상기 메인패턴과 소정간격 이격된 상기 메인패턴의 양측부의 상기 필드영역에 형성된 상기 메인패턴의 어택 방지용 PPC 더미패턴;
    을 구비하여 이루어지는 것을 특징으로 하는 반도체소자.
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KR100712996B1 (ko) * 2005-09-20 2007-05-02 주식회사 하이닉스반도체 패턴더미를 갖는 반도체소자 및 패턴더미를 이용한반도체소자의 제조방법
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