KR19990081499A - 반도체 장치 및 그 레이아웃 방법 - Google Patents
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Abstract
반도체 장치 및 그 레이아웃 방법이 개시되어 있다. 상기 장치는 셀 블록에 반복적으로 배열된 다수의 게이트 패턴, 및 상기 셀 블록의 엣지에 형성된 게이트 패턴에 인접하여 형성된 더미 게이트 패턴을 구비한다. 상기 더미 게이트 패턴을 적용하여 인접한 레이아웃상의 차이로 인한 로딩 효과를 감소시켜 셀 블록 엣지의 게이트 패턴이 셀 블록 내부의 게이트 패턴과 동일한 프로파일을 갖도록 함으로써, 셀 블록의 중앙과 엣지 간의 균일성을 개선할 수 있다.
Description
본 발명은 반도체 장치 및 그 레이아웃 방법에 관한 것으로, 보다 상세하게는 셀 블록 엣지(cell block edge)에서 게이트 패턴의 프로파일을 개선할 수 있는 반도체 장치 및 그 레이아웃 방법에 관한 것이다.
다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM) 장치가 초고집적(ultra large scale integration; ULSI)으로 진보함에 따라, 반도체 기판의 상부에 형성되는 소자가 서브-마이크론급 이하의 치수로 축소되고 회로 밀도가 다이(die) 당 수백만개의 소자들로 증가되었다. 그리고, 이러한 높은 소자 집적도를 달성하기 위하여 더욱 작은 형상(feature size) 크기가 요구되고 있다.
인접한 형상과의 좁은 간격(space)과 함께 작은 형상 크기를 달성하기 위해서는 높은 분해능(resolution)의 포토리소그라피 공정이 요구된다. 그러나, 워드라인이나 비트라인과 같이 일정한 간격을 두고 반복적으로 배열되는 라인 패턴의 라인/스페이스(line & space) 크기가 점점 축소됨에 따라, 노광 공정시 노광량의 차이 및 식각 공정시 로딩 효과(loading effect) 등에 의해 라인 패턴들의 크기가 불균일해지는 문제가 발생한다. 여기서, 로딩 효과란 서브-마이크론급 이하의 반도체 제조 공정에서 빈번하게 사용되는 용어로서, 밀집된 패턴 부위와 덜 밀집된 패턴 부위에서 건식 식각을 행할 때 플라즈마 상태의 에천트(etchant)와 식각될 부위의 반응 생성물의 증기압이 밀집된 패턴 부위에서 현저하게 떨어짐으로써 식각 균일성을 악화시키는 현상을 의미한다.
도 1은 종래 방법에 의한 반도체 장치에 있어서 게이트 패턴의 레이아웃 구조를 도시한 평면도이다.
도 1을 참조하면, 종래 방법에 의한 메모리 셀의 게이트 패턴들은 셀 블록 내부의 게이트 패턴들(10,11,12,13)과 셀 블록의 엣지 부위의 게이트 패턴들(14,15,16,17)이 상·하 네개의 게이트 패턴을 단위로 하여 반복되는 구조로써 레이아웃된다. 또한, 상기 게이트 패턴들은 셀 블록 내부에서 게이트 패턴들(10,11,12,13) 간의 간격(A',B',C',D')이 셀 블록의 엣지 부위에서 게이트 패턴들(14,15,16,17) 간의 간격(A,B,C,D)과 동일하도록 레이아웃된다.
그러나, 셀 블록의 엣지에 형성되는 게이트 패턴(18)의 경우는 인접한 게이트 패턴이 그 상부에 위치한 게이트 패턴(17) 하나뿐이므로, 상부와 하부의 레이아웃상의 비대칭으로 인하여 노광 공정시 셀 블록 엣지에 형성되는 게이트 패턴(18)에 조사되는 노광량이 나머지 게이트 패턴들에 조사되는 노광량보다 많아지게 된다. 일반적으로, 노광 공정시 포토레지스트막은 모든 주변 영역으로부터 에너지를 제공받아 집적시키는데, 이는 웨이퍼의 한 부근에서의 노광량이 이웃한 부근들에서의 노광량에 영향을 받음을 의미한다. 이러한 현상을 근접 효과(promixity effect)라 하는데, 근접 효과는 투사 시스템에서 광학 회절에 의해 야기되는 것으로 알려져 있다. 광학 회절은 인접하는 패턴들이 서로 상호작용하도록 함으로써 패턴 의존성을 갖는 변동을 야기한다.
따라서, 도 1에 도시된 바와 같이 셀 블록의 엣지에 형성되는 게이트 패턴(18)은 셀 블록 내부에 형성되는 게이트 패턴들과는 달리 인접 게이트 패턴이 하나밖에 없으므로, 노광 공정시 인접 패턴에 의한 간섭 현상이 적게 일어나 그 위에 조사되는 노광량이 많아지게 된다. 더욱이, 셀 블록의 엣지에 형성되는 게이트 패턴(18)은 그 상부와 하부의 레이아웃상의 비대칭으로 인하여 게이트 패터닝을 위한 식각 공정시 로딩 효과가 발생하기 때문에, 패터닝이 완료된 후 프로파일 측면에서 셀 블록 엣지의 게이트 패턴(18)과 셀 블록 내부의 게이트 패턴(10,11,12,13)을 비교해 볼 때 동일한 유형의 프로파일을 구현하지 못하게 된다.
따라서, 노광 공정시의 노광량 차이나 식각 공정시의 로딩 효과로 인하여 셀 블록의 엣지에 형성되는 게이트 패턴(18)이 셀 블록의 내부에 형성되는 게이트 패턴(10,11,12,13)에 비해 가늘어지게 된다. 또한, 셀 블록 엣지의 게이트 패턴(18)과 인접한 게이트 패턴(17) 간의 간격(A)이 반복되는 네 개의 게이트 패턴만큼 셀 블록 내부로 들어와 있는 게이트 패턴들(13,14) 간의 간격(A')과 실제적으로 동일하게 구현되지 못하는 문제가 발생한다. 즉, 셀 블록 엣지의 게이트 패턴(18)이 가늘게 패터닝됨으로써 인접한 게이트 패턴(17) 간의 간격(A)이 셀 블록 내부의 게이트 패턴들(13,14) 간의 간격(A')보다 커지게 된다.
이와 같은 셀 블록 엣지의 게이트 패턴(18)의 프로파일이 열화되는 문제는 게이트 패턴 저항을 증가시키고, 이로 인해 속도 지연을 유발하게 된다. 또한, 셀 블록의 엣지에 형성되는 트랜지스터의 각종 전기적 특성을 열화시키게 된다.
따라서, 본 발명의 일 목적은 셀 블록의 엣지에 형성되는 게이트 패턴의 프로파일을 개선할 수 있는 반도체 장치를 제공하는데 있다.
본 발명의 다른 목적은 셀 블록의 엣지에 형성되는 게이트 패턴의 프로파일을 개선할 수 있는 반도체 장치의 레이아웃 방법을 제공하는데 있다.
도 1은 종래 방법에 의한 반도체 장치에 있어서 게이트 패턴의 레이아웃 구조를 도시한 평면도이다.
도 2는 본 발명에 의한 반도체 장치에 있어서 게이트 패턴의 레이아웃 구조를 도시한 평면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100,101,102,103,104,105,106,107,108 : 게이트 패턴
109 : 더미 게이트 패턴
상기 일 목적을 달성하기 위하여 본 발명은, 셀 블록에 반복적으로 배열된 다수의 게이트 패턴, 및 상기 셀 블록의 엣지에 형성된 게이트 패턴에 인접하여 형성된 더미 게이트 패턴(dummy gate pattern)을 구비하는 반도체 장치를 제공한다.
상기 더미 게이트 패턴과 셀 블록 엣지의 게이트 패턴 간의 간격은 상기 셀 블록의 내부에 형성된 게이트 패턴들 간의 간격과 동일하다.
바람직하게는, 상기 더미 게이트 패턴은 상기 셀 블록의 바깥쪽에 형성된다.
바람직하게는, 상기 더미 게이트 패턴의 폭이 상기 셀 블록의 내부에 형성된 게이트 패턴의 폭보다 크다. 또한, 상기 더미 게이트 패턴은 상기 셀 블록 엣지의 게이트 패턴에 대해 평행하게 신장된 제1 라인과 상기 제1 라인으로부터 상·하 방향으로 수직하게 꺽여 신장된 제2 라인으로 이루어진다.
상기 다른 목적을 달성하기 위하여 본 발명은, 셀 블록에 다수의 게이트 패턴이 반복적으로 배열되는 반도체 장치의 레이아웃 방법에 있어서, 상기 셀 블록의 엣지에 형성된 게이트 패턴에 인접하게 더미 게이트 패턴을 형성하고, 상기 더미 게이트 패턴과 셀 블록 엣지의 게이트 패턴 간의 간격을 상기 셀 블록의 내부에 형성된 게이트 패턴들 간의 간격과 동일하게 레이아웃하는 것을 특징으로 하는 반도체 장치의 레이아웃 방법을 제공한다.
상술한 바와 같이 본 발명에 의하면, 셀 블록의 엣지에 더미 게이트 패턴을 형성하고 상기 더미 게이트 패턴과 인접한 셀 블록 엣지의 게이트 패턴 간의 간격을 셀 블록 내부의 게이트 패턴들 간의 간격과 동일하게 한다. 따라서, 이와 같이 레이아웃된 더미 게이트 패턴에 의해 로딩 효과가 감소되어 셀 블록 엣지에서 게이트 패턴의 프로파일이 개선된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2는 본 발명에 의한 반도체 장치에 있어서 게이트 패턴의 레이아웃 구조를 도시한 평면도이다.
도 2를 참조하면, 본 발명에 의한 메모리 셀의 게이트 패턴들은 도 1에 도시한 종래의 게이트 패턴들과 마찬가지로 셀 블록 내부의 게이트 패턴들(100,101,102,103)과 셀 블록의 엣지 부위의 게이트 패턴들(104,105,106,107)이 상·하 네개의 게이트 패턴을 단위로 하여 반복되는 구조로써 레이아웃된다. 또한, 본 발명의 게이트 패턴들은 셀 블록 내부에서 게이트 패턴들(100,101,102,103) 간의 간격(E',F',G',H')이 셀 블록의 엣지 부위에서 게이트 패턴들(104,105,106,107) 간의 간격(E,F,G,H)과 동일하도록 레이아웃된다.
그러나, 종래 방법에 의한 게이트 패턴들과는 달리 본 발명에 따른 게이트 패턴의 레이아웃 구조에 의하면, 셀 블록의 엣지에 형성되는 게이트 패턴(108)에 인접하게 셀 블록의 바깥쪽으로 더미 게이트 패턴(109)을 형성하고, 상기 더미 게이트 패턴(109)과 셀 블록 엣지의 게이트 패턴(108) 간의 간격을 셀 블록 내부의 게이트 패턴들 간의 간격과 동일하게 레이아웃한다. 바람직하게는, 상기 더미 게이트 패턴(109)의 폭(W)이 상기 셀 블록의 내부에 형성된 게이트 패턴의 폭(W')보다 크다. 또한, 바람직하게는, 상기 더미 게이트 패턴(109)은 상기 셀 블록 엣지의 게이트 패턴(108)에 대해 평행하게 신장된 제1 라인(109a)과 상기 제1 라인(109a)으로부터 상·하 방향으로 수직하게 꺽여 신장된 제2 라인(109b)으로 이루어지도록 형성한다.
따라서, 본 발명에 따른 게이트 패턴의 레이아웃 구조에 의하면, 셀 블록 엣지의 게이트 패턴(108)은 셀 블록 내부의 게이트 패턴들과 마찬가지로 인접하는 게이트 패턴이 그 상부에 위치한 게이트 패턴(107)과 그 하부에 위치한 더미 게이트 패턴(109)의 두 개로 이루어지므로, 노광 공정시 셀 블록 엣지의 게이트 패턴(108)에 조사되는 노광량과 셀 블록 내부의 게이트 패턴에 조사되는 노광량의 차이가 감소된다.
또한, 상기 더미 게이트 패턴(109)을 셀 블록 엣지의 게이트 패턴(108)에 대해 평행하게 신장된 제1 라인(109a)과 상기 제1 라인(109a)으로부터 상·하 방향으로 수직하게 꺽여 신장된 제2 라인(109b)의 형상으로 레이아웃함으로써, 셀 블록 엣지의 게이트 패턴(108)은 레이아웃상의 상·하 구조적 대칭을 적정하게 유지할 수 있게 된다. 이러한 레이아웃상의 상·하부 대칭으로 인하여 게이트 패터닝을 위한 식각 공정시 로딩 효과가 감소됨으로써, 패터닝이 완료된 후 프로파일 측면에서 셀 블록 엣지의 게이트 패턴(108)과 셀 블록 내부의 게이트 패턴(100,101,102,103)이 동일한 유형의 프로파일을 구현하게 된다. 그리고, 더미 게이트 패턴(109)과 셀 블록 엣지의 게이트 패턴(108) 간의 간격(E)이 반복되는 네 개의 게이트 패턴만큼 셀 블록 내부로 들어와 있는 게이트 패턴들(104,105) 간의 간격(E')을 E = E'과 같이 구현할 수 있다.
상술한 바와 같이 본 발명에 의하면, 셀 블록의 엣지에 더미 게이트 패턴을 형성하고 상기 더미 게이트 패턴과 인접한 셀 블록 엣지의 게이트 패턴 간의 간격을 셀 블록 내부의 게이트 패턴들 간의 간격과 동일하게 유지한다. 이와 같이 레이아웃된 더미 게이트 패턴에 의해 로딩 효과가 감소되어 셀 블록 엣지에서 게이트 패턴의 프로파일이 개선될 뿐만 아니라, 셀 블록 엣지의 게이트 패턴과 인접한 더미 게이트 패턴과의 간격이 반복되는 네 개의 게이트 패턴만큼 셀 블록의 내부로 들어와 있는 게이트 패턴들 간의 간격과 실제적으로 동일하게 구현된다.
따라서, 셀 블록 엣지의 게이트 패턴이 셀 블록 내부의 게이트 패턴과 동일한 프로파일을 갖게 함으로써 셀 블록의 중앙과 엣지 간의 균일성을 개선할 수 있으며, 셀 블록 엣지 트랜지스터에서의 각종 전기적 특성의 열화를 개선할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (7)
- 셀 블록에 반복적으로 배열된 다수의 게이트 패턴; 및상기 셀 블록의 엣지에 형성된 게이트 패턴에 인접하여 형성된 더미 게이트 패턴을 구비하고,상기 더미 게이트 패턴과 셀 블록 엣지의 게이트 패턴 간의 간격이 상기 셀 블록의 내부에 형성된 게이트 패턴들 간의 간격과 동일한 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 더미 게이트 패턴은 상기 셀 블록의 바깥쪽에 형성된 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 더미 게이트 패턴의 폭이 상기 셀 블록의 내부에 형성된 게이트 패턴의 폭보다 큰 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 더미 게이트 패턴은 상기 셀 블록 엣지의 게이트 패턴에 대해 평행하게 신장된 제1 라인과 상기 제1 라인으로부터 상·하 방향으로 수직하게 꺽여 신장된 제2 라인으로 이루어진 것을 특징으로 하는 반도체 장치.
- 셀 블록에 다수의 게이트 패턴이 반복적으로 배열되는 반도체 장치의 레이아웃 방법에 있어서,상기 셀 블록의 엣지에 형성된 게이트 패턴에 인접하게 더미 게이트 패턴을 형성하고,상기 더미 게이트 패턴과 셀 블록 엣지의 게이트 패턴 간의 간격을 상기 셀 블록의 내부에 형성된 게이트 패턴들 간의 간격과 동일하게 레이아웃하는 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
- 제5항에 있어서, 상기 더미 게이트 패턴은 상기 셀 블록의 바깥쪽에 형성하는 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
- 제5항에 있어서, 상기 더미 게이트 패턴의 폭을 상기 셀 블록의 내부에 형성된 게이트 패턴의 폭보다 크게 레이아웃하는 것을 특징으로 하는 반도체 장치의 레이아웃 방법.
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|---|---|---|---|
| KR1019980015504A KR19990081499A (ko) | 1998-04-30 | 1998-04-30 | 반도체 장치 및 그 레이아웃 방법 |
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| KR1019980015504A KR19990081499A (ko) | 1998-04-30 | 1998-04-30 | 반도체 장치 및 그 레이아웃 방법 |
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| KR (1) | KR19990081499A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8810037B2 (en) | 2012-08-07 | 2014-08-19 | SK Hynix Inc. | Semiconductor device and method for manufacturing the same |
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1998
- 1998-04-30 KR KR1019980015504A patent/KR19990081499A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8810037B2 (en) | 2012-08-07 | 2014-08-19 | SK Hynix Inc. | Semiconductor device and method for manufacturing the same |
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