KR20060059037A - 메모리 소자 - Google Patents
메모리 소자 Download PDFInfo
- Publication number
- KR20060059037A KR20060059037A KR1020040098138A KR20040098138A KR20060059037A KR 20060059037 A KR20060059037 A KR 20060059037A KR 1020040098138 A KR1020040098138 A KR 1020040098138A KR 20040098138 A KR20040098138 A KR 20040098138A KR 20060059037 A KR20060059037 A KR 20060059037A
- Authority
- KR
- South Korea
- Prior art keywords
- word lines
- bit line
- semiconductor substrate
- active regions
- contacts
- Prior art date
Links
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000004065 semiconductor Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 7
- 230000010354 integration Effects 0.000 abstract description 5
- 210000004027 cell Anatomy 0.000 description 15
- 239000011229 interlayer Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- IERHLVCPSMICTF-XVFCMESISA-N CMP group Chemical group P(=O)(O)(O)OC[C@@H]1[C@H]([C@H]([C@@H](O1)N1C(=O)N=C(N)C=C1)O)O IERHLVCPSMICTF-XVFCMESISA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000013317 conjugated microporous polymer Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 210000003643 myeloid progenitor cell Anatomy 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 단위 셀 면적을 감소시킴으로써, 소자의 집적도 향상에 기여할 수 있는 메모리 소자에 관한 것이다. 이 메모리 소자는, 반도체 기판; 상기 반도체 기판에 임의의 제 1 방향으로 웨이브 형태로 정의되는 다수의 활성 영역들; 상기 활성 영역이 구비된 반도체 기판 상에 상기 제 1 방향과 수직한 제 2 방향으로 배열되는 다수의 워드 라인들; 상기 워드 라인들이 구비된 기판 상에 형성되며, 상기 워드 라인들에 의해 노출된 활성 영역들과 연결되는 비트 라인 콘택들 및 스토리지 노드 콘택들; 및 상기 비트 라인 콘택들과 연결되고, 상기 제 1 방향으로 웨이브 형태로 형성되는 다수의 비트 라인들;을 포함한다.
Description
도 1은 종래기술에 따른 8F2 디램 셀의 레이아웃도.
도 2a 내지 도 2e는 본 발명에 따른 6F2 디램 셀의 제조방법을 설명하기 위한 공정별 레이아웃도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 반도체 기판 21: 활성 영역
22: 워드 라인 23: 감광막 패턴
24: 비트 라인 콘택 25: 비트 라인
26: 스토리지 노드 콘택 F: 최소 선폭
B: 단위 셀 면적
본 발명은 메모리 소자에 관한 것이고, 특히, 단위 셀 면적을 감소시킴으로써, 소자의 집적도 향상에 기여할 수 있는 메모리 소자에 관한 것이다.
공지된 바와 같이, 반도체 소자는 레이아웃(layout)을 토대로 구현된다. 레이아웃은 설계도에 해당되는 것으로, 반도체 소자에서의 각종 패턴들은 레이아웃에 설계되어지는대로 형성된다. 이러한 레이아웃은 최종적으로 얻게 되는 소자 구조는 물론 소자를 구현하기 위한 제조 공정에도 영향을 미치므로, 공정 마진을 고려해서 설계되고 있다.
도 1은 종래기술에 따른 8F2 디램(dynamic random access memory: DRAM) 셀의 레이아웃도이다.
종래기술에 따른 8F2 디램 셀은, 반도체 기판(도시안됨), 다수의 활성 영역(11)들, 다수의 워드 라인(12)들 및 다수의 비트 라인(13)들을 포함한다. 최소 선폭인 F를 기준으로, 다수의 활성 영역(11)들은 반도체 기판에 임의의 제 1 방향으로 서로 3F의 간격을 가지면서 라인 타입으로 정의된다. 다수의 워드 라인(12)들은 반도체 기판 상에 제 1 방향과 수직한 제 2 방향으로 서로 1F의 간격을 가지면서 라인 타입으로 형성된다. 다수의 비트 라인(13)들은 워드 라인(12)들의 상측에 형성되며, 활성 영역(11)들 사이에 제 1 방향으로 서로 1F의 간격을 가지면서 라인 타입으로 형성된다. 상기 활성 영역(11), 워드 라인(12) 및 비트 라인(13)들은 모두 1F의 폭을 갖는다. 이에 따라, 단위 셀 면적(A)은 8F2(4F ×2F)가 된다. 미설명한 도면부호 14 및 15는 비트 라인 콘택 및 스토리지 노드 콘택을 각각 나타낸다. 이때, 도면으로부터 알 수 있듯이, 비트 라인 콘택(14)들은 제 2 방향에 대해 서로 3F의 간격을 가지면서 홀 타입으로 형성된다.
그러나, 소자의 집적도가 계속적으로 증가됨에 따라, 단위 셀 면적(A)의 감소가 요구되고 있다. 이에 따라, 8F2의 단위 셀 면적(A)을 갖는 종래의 메모리 소자를 고집적 소자에 적용하는 데에는 한계가 있다.
따라서, 본 발명은 선행기술에 따른 메모리 소자에 내재되었던 상기한 바와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은, 단위 셀 면적을 감소시킴으로써, 소자의 집적도 향상에 기여할 수 있는 메모리 소자를 제공함에 있다.
상기 목적을 달성하기 위해, 본 발명의 일면에 따라, 메모리 소자가 제공되고: 이 메모리 소자는, 반도체 기판; 상기 반도체 기판에 임의의 제 1 방향으로 웨이브 형태로 정의되는 다수의 활성 영역들; 상기 활성 영역이 구비된 반도체 기판 상에 상기 제 1 방향과 수직한 제 2 방향으로 배열되는 다수의 워드 라인들; 상기 워드 라인들이 구비된 기판 상에 형성되며, 상기 워드 라인들에 의해 노출된 활성 영역들과 연결되는 비트 라인 콘택들 및 스토리지 노드 콘택들; 및 상기 비트 라인 콘택들과 연결되고, 상기 제 1 방향으로 웨이브 형태로 형성되는 다수의 비트 라인들;을 포함한다.
본 발명의 다른 일면에 따라, 상기 활성 영역들은, 상기 제 1 및 제 2 방향에 대해서 최소 선폭인 1F의 간격을 갖는다.
본 발명의 또 다른 일면에 따라, 상기 워드 라인들의 간격은, 최소 선폭인 1F이다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상술하기로 한 다.
도 2a 내지 도 2e는 본 발명에 따른 6F2 디램 셀의 제조방법을 설명하기 위한 공정별 레이아웃도이다.
도 2a에 도시한 바와 같이, 반도체 기판(20)이 제공되고, 이 반도체 기판(20)에 다수의 활성 영역(21)들이 정의된다. 다수의 활성 영역(21)들은, 임의의 제 1 방향으로 웨이브 형태로 정의된다. 다수의 활성 영역(21)들은 제 1 방향 및, 제 1 방향과 수직한 제 2 방향에 대해서, 최소 선폭인 1F의 간격을 갖는다.
도 2b에 도시한 바와 같이, 다수의 활성 영역(21)들을 구비하는 반도체 기판(20) 상에, 다수의 워드 라인(22)들이 제 2 방향으로 형성된다. 다수의 워드 라인(22)들은 서로 1F의 간격을 가지면서 라인 타입으로 형성된다. 그리고, 도면에 도시하지는 않았지만, 결과물 상에 제 1 층간 절연막이 증착되고, 제 1 층간 절연막을 선택적으로 식각함으로써, 워드 라인(22)들 사이의 활성 영역(21)들을 노출시키는 제 1 콘택홀들이 형성된다. 이로부터 얻어지는 결과물 상에 제 1 콘택홀들을 매립하도록 제 1 도전막이 형성된다. 이어서, 워드 라인(22)들이 노출될 때까지 제 1 도전막 및 제 1 층간 절연막을 씨엠피(chemical mechanical polishing: CMP)함으로써, 제 1 콘택홀들을 매립하는 도전 플러그들이 형성된다. 그리고, 결과물 상에 제 2 층간 절연막이 증착된다.
도 2c에 도시한 바와 같이, 제 2 층간 절연막 상에 비트 라인 콘택 형성 영역을 한정하는 감광막 패턴(23)이 형성된다. 감광막 패턴(23)은 라인 타입으로 형성된다. 한편, 후속적으로 형성되는 비트 라인 콘택들은 제 2 방향에 대해 서로 1F의 간격을 갖게 된다. 이는, 종래의 비트 라인 콘택들이 제 2 방향에 대해 서로 3F의 간격을 갖는 것에 비해, 좁은 간격을 갖는 것임을 알 수 있다. 그러므로, 종래기술에서 전형적으로 사용되었던 홀 타입의 감광막 패턴 대신에, 상기 라인 타입의 감광막 패턴(23)을 사용함으로써, 포토 공정의 마진을 확보한다.
그런 다음, 감광막 패턴(23)을 식각 장벽으로 이용하여 도전 플러그들이 노출될 때까지 제 2 층간 절연막을 식각함으로써, 비트 라인 콘택 형성 영역에 대응되는 도전 플러그들을 노출시키는 제 2 콘택홀(도시안됨)들이 형성된다.
도 2d에 도시한 바와 같이, 감광막 패턴(23)이 제거되고, 그로부터 얻어지는 결과물 상에 제 2 도전막(도시안됨)이 형성된다. 그런 후에, 제 2 층간 절연막이 노출될 때까지 제 2 도전막을 씨엠피함으로써, 제 2 콘택홀들을 매립하는 비트 라인 콘택(24)들이 형성된다. 이러한 비트 라인 콘택(24)들은 상기 워드 라인(22)들에 의해 노출된 활성 영역(21)의 일부와 연결되며, 제 2 방향에 대해 서로 1F의 간격을 갖는다.
도 2e에 도시한 바와 같이, 비트 라인 콘택(24)들을 포함한 제 2 층간 절연막 상에 비트 라인(25)들이 형성된다. 비트 라인(25)들은 비트 라인 콘택(24)들과 연결되고, 제 1 방향으로 웨이브 형태로 형성된다. 비트 라인(25)들은 비트 라인 콘택(24)들과 마찬가지로 제 2 방향에 대해 서로 1F의 간격을 갖는다. 그런 다음, 후속적으로 공지된 공정을 수행함으로써. 상기 워드 라인(22)들 및 비트 라인(25)들에 의해 노출된 활성 영역(21)들과 연결되는 스토리지 노드 콘택(26)들이 형성된다. 상기와 같이 형성되는 활성 영역(21), 워드 라인(22) 및 비트 라인(25)들은 모두 1F의 폭을 갖으며, 단위 셀 면적(B)은 6F2(3F ×2F)가 된다. 그러므로, 본 발명에 따르면, 종래기술에서의 단위 셀 면적(8F2)에 비해 25% 만큼 감소되는 단위 셀 면적을 구현할 수 있다.
본 발명의 상기한 바와 같은 구성에 따라, 활성 영역을 웨이브 형태로 정의하고, 비트 라인 또한 웨이브 형태로 형성함으로써, 단위 셀 면적을 감소시킬 수 있다. 따라서, 본 발명은 소자의 집적도 향상에 기여할 수 있다.
본 발명을 특정의 바람직한 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니고 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자는 용이하게 알 수 있다.
Claims (3)
- 메모리 소자에 있어서,반도체 기판;상기 반도체 기판에 임의의 제 1 방향으로 웨이브 형태로 정의되는 다수의 활성 영역들;상기 활성 영역이 구비된 반도체 기판 상에 상기 제 1 방향과 수직한 제 2 방향으로 배열되는 다수의 워드 라인들;상기 워드 라인들이 구비된 기판 상에 형성되며, 상기 워드 라인들에 의해 노출된 활성 영역들과 연결되는 비트 라인 콘택들 및 스토리지 노드 콘택들; 및상기 비트 라인 콘택들과 연결되고, 상기 제 1 방향으로 웨이브 형태로 형성되는 다수의 비트 라인들;을 포함하는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 활성 영역들은, 상기 제 1 및 제 2 방향에 대해서 최소 선폭인 1F의 간격을 갖는 것을 특징으로 하는 메모리 소자.
- 제 1 항에 있어서,상기 워드 라인들의 간격은, 최소 선폭인 1F인 것을 특징으로 하는 메모리 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040098138A KR100800137B1 (ko) | 2004-11-26 | 2004-11-26 | 메모리 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040098138A KR100800137B1 (ko) | 2004-11-26 | 2004-11-26 | 메모리 소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060059037A true KR20060059037A (ko) | 2006-06-01 |
| KR100800137B1 KR100800137B1 (ko) | 2008-02-01 |
Family
ID=37156374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040098138A KR100800137B1 (ko) | 2004-11-26 | 2004-11-26 | 메모리 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100800137B1 (ko) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100793932B1 (ko) * | 2004-12-07 | 2008-01-16 | 인피니언 테크놀로지스 아게 | 메모리 셀 어레이 |
| US7713873B2 (en) | 2007-05-16 | 2010-05-11 | Samsung Electronics Co., Ltd. | Methods of forming contact structures semiconductor devices |
| KR101067862B1 (ko) * | 2009-02-10 | 2011-09-27 | 주식회사 하이닉스반도체 | 반도체 기억 장치 및 그의 제조 방법 |
| KR101102764B1 (ko) * | 2009-07-31 | 2012-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 및 반도체 소자의 형성방법 |
| US9768115B2 (en) | 2014-05-21 | 2017-09-19 | Samsung Electronics Co., Ltd. | Semiconductor devices having nonlinear bitline structures |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010003628A (ko) * | 1999-06-24 | 2001-01-15 | 김영환 | 반도체 메모리셀 구조 및 제조방법 |
| KR100390976B1 (ko) * | 2001-03-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 메모리 소자 |
| KR100480602B1 (ko) * | 2002-06-28 | 2005-04-06 | 삼성전자주식회사 | 반도체 메모리 소자 및 그 제조방법 |
-
2004
- 2004-11-26 KR KR1020040098138A patent/KR100800137B1/ko not_active IP Right Cessation
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100793932B1 (ko) * | 2004-12-07 | 2008-01-16 | 인피니언 테크놀로지스 아게 | 메모리 셀 어레이 |
| US7713873B2 (en) | 2007-05-16 | 2010-05-11 | Samsung Electronics Co., Ltd. | Methods of forming contact structures semiconductor devices |
| US8378497B2 (en) | 2007-05-16 | 2013-02-19 | Samsung Electronics Co., Ltd. | Contact structures and semiconductor devices including the same |
| KR101067862B1 (ko) * | 2009-02-10 | 2011-09-27 | 주식회사 하이닉스반도체 | 반도체 기억 장치 및 그의 제조 방법 |
| KR101102764B1 (ko) * | 2009-07-31 | 2012-01-03 | 주식회사 하이닉스반도체 | 반도체 소자의 레이아웃 및 반도체 소자의 형성방법 |
| US8394680B2 (en) | 2009-07-31 | 2013-03-12 | Hynix Semiconductor Inc | Layout for semiconductor device and method of fabricating the semiconductor device |
| US9768115B2 (en) | 2014-05-21 | 2017-09-19 | Samsung Electronics Co., Ltd. | Semiconductor devices having nonlinear bitline structures |
| US10121744B2 (en) | 2014-05-21 | 2018-11-06 | Samsung Electronics Co., Ltd. | Semiconductor devices having nonlinear bitline structures |
| US10658289B2 (en) | 2014-05-21 | 2020-05-19 | Samsung Electronics Co., Ltd. | Semiconductor devices having nonlinear bitline structures |
| US10804198B2 (en) | 2014-05-21 | 2020-10-13 | Samsung Electronics Co., Ltd. | Semiconductor devices having nonlinear bitline structures |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100800137B1 (ko) | 2008-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008547221A (ja) | 積層キャパシタｄｒａｍセルの形成方法 | |
| KR100939775B1 (ko) | 반도체 소자 및 그 제조방법 | |
| TWI658541B (zh) | 動態隨機存取記憶體及其製造方法 | |
| CN109326596A (zh) | 具有电容连接垫的半导体结构与电容连接垫的制作方法 | |
| CN113097144B (zh) | 半导体结构及其制备方法 | |
| KR100282704B1 (ko) | 반도체 장치의 콘택 홀을 형성하는 방법(a method of forming a contact hole of semiconductor device) | |
| JP2010161173A (ja) | 半導体記憶装置 | |
| KR970013365A (ko) | 반도체 장치 및 그 제조방법 | |
| US6352896B1 (en) | Method of manufacturing DRAM capacitor | |
| KR100800137B1 (ko) | 메모리 소자 | |
| US9059194B2 (en) | High-K and metal filled trench-type EDRAM capacitor with electrode depth and dimension control | |
| KR100905830B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JPH11168192A (ja) | 半導体記憶装置 | |
| KR20040057414A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| KR100382545B1 (ko) | 반도체 소자의 제조방법 | |
| CN109427686B (zh) | 隔离结构及其形成方法 | |
| KR100266027B1 (ko) | 반도체장치의 제조방법 | |
| KR101001633B1 (ko) | 반도체 소자의 콘택홀 형성방법 | |
| KR100401513B1 (ko) | 반도체 소자의 배선 형성방법 | |
| KR20030058601A (ko) | 디램(ｄｒａｍ) 셀의 제조 방법 | |
| KR100804147B1 (ko) | 커패시터의 형성방법 | |
| KR100345066B1 (ko) | 에스램소자의제조방법 | |
| KR20000004408A (ko) | 반도체 메모리 소자의 제조방법 | |
| KR20010068825A (ko) | 고용량 칩 커패시터 | |
| KR20010060441A (ko) | 고집적 반도체 메모리 장치 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| E902 | Notification of reason for refusal | ||
| B601 | Maintenance of original decision after re-examination before a trial | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20070212 Effective date: 20071217 |
|
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant | ||
| G170 | Re-publication after modification of scope of protection [patent] | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |