KR101067862B1 - 반도체 기억 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 장치 내 두 개의 서로 다른 비트 라인 사이에 기생 캐패시턴스를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 기억 장치는 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인, 복수의 비트 라인과 연결된 복수의 단위셀 및 복수의 단위셀과 복수의 비트 라인을 연결하기 위한 복수의 비트 라인 콘택을 포함한다.
비트 라인, 기생 캐패시턴스

Description

반도체 기억 장치 및 그의 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 기억 장치 내 셀 어레이를 형성함에 있어 비트 라인의 기생 캐패시턴스를 줄여 감지 증폭기의 동작 마진을 향상시킬 수 있는 반도체 소자 및 그의 제조 방법에 관한 기술이다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 각각의 소자들은 도전층을 통해 연결되어 데이터 혹은 신호를 주고 받는다.
반도체 장치의 제조 기술이 발전하면서 반도체 장치의 집적도를 향상시켜 하나의 웨이퍼에 보다 많은 칩을 형성하는 노력은 계속되어 왔다. 이에 따라, 집적도를 높이기 위해서 디자인 규칙상의 최소 선폭은 점점 작아지고 있다. 또한, 반도체 장치는 더욱 빠른 속도로 동작할 것을 요구받으면서 동시에 전력 소모를 줄일 것을 요구받는다.
집적도를 향상시키기 위해서는, 반도체 장치 내 여러 구성 요소들의 크기를 줄이는 것뿐만 아니라 연결하는 배선의 길이와 폭도 줄여야 한다. 반도체 기억 장치 내에서 사용되는 배선으로는 대표적으로 제어 신호를 전달하기 위한 워드 라인과 데이터를 전달하기 위한 비트 라인을 예로 들 수 있다. 워드 라인과 비트 라인의 폭 혹은 단면의 크기를 줄이는 경우 제어 신호 혹은 데이터의 전달을 방해하는 저항은 증가한다. 이러한 저항의 증가는 반도체 장치 내 신호 및 데이터의 전달 속도를 늦추고 전력 소모를 증가시키며 더 나아가 반도체 기억 장치에 동작 안정성을 해칠 수 있다.
반대로, 집적도가 증가함에도 불구하고 저항의 증가를 막기 위해 워드 라인과 비트 라인의 폭을 종래와 같이 유지하는 경우, 인접한 워드 라인 혹은 비트 라인 사이의 물리적 거리가 가까워 질 수 밖에 없다. 상대적으로 높은 전위의 제어 신호가 전달되는 워드 라인에 비하여, 단위셀 캐패시터로부터 전달되는 데이터를 전달하는 비트 라인의 경우 기생 캐패시턴스의 증가로 인해 데이터를 정상적으로 전달하지 못할 수 있다. 비트 라인을 통해 데이터가 원할히 전달되지 못하는 경우, 데이터를 감지하고 증폭해야 하는 감지 증폭기에서 데이터의 감지가 이루어지지 않을 수 있으며, 이는 반도체 기억 장치가 단위셀에 저장된 데이터를 외부로 출력할 수 없음을 의미한다.
비트 라인의 기생 캐패시턴스의 증가로 인한 문제를 해결하기 위해 단위셀에서 출력되는 데이터에 대응하는 전하의 양을 늘리는 방법이 있으나, 이를 위해서는 반도체 기억 장치의 단위셀 내 캐패시터의 크기를 증가시켜야 한다. 하지만, 반도체 기억 장치의 집적도가 증가하면서 반도체 기억 장치 내 캐패시터가 차지하는 면적 역시 점점 줄어들고 있다. 즉, 반도체 기억 장치의 집적도를 증가시키면서 단위셀 내 캐패시터의 크기를 증가시키는 것은 한계가 있다.
전술한 바와 같이, 비트 라인의 저항 증가 및 기생 캐패시턴스의 증가의 문제는 반도체 기억 장치의 집적도를 향상시키데 큰 장애가 되어 왔다. 종래의 문제를 해결하기 위해서는, 집적도의 증가로 인해 한정된 공간안에 반도체 기억 장치 내 포함된 구성 요소들의 크기 혹은 면적이 줄어드는 것을 최소화하고 각 구성 요소 사이의 거리를 최대화하여 서로에게 영향을 미치지 못하도록 하는 것이 중요하다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치의 셀 어레이 내 비트 라인을 단면 상으로 물결 형태를 가지도록 형성하여 이웃한 비트 라인과의 물리적 거리를 증가시켜 기생 캐패시턴스를 줄일 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인, 상기 복수의 비트 라인과 연결된 복수의 단위셀 및 상기 복수의 단위셀과 상기 복수의 비트 라인을 연결하기 위한 복수의 비트 라인 콘택을 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 비트 라인은 단면상으로 오목 영역 및 볼록 영역을 포함하고 있으며, 평면상으로 나란한 이웃한 비트 라인의 오목 영역 및 볼록 영역과 서로 엇갈리게 배열된 것을 특징으로 한다.
바람직하게는, 상기 오목 영역은 상기 비트 라인 콘택과 연결되며, 상기 볼록 영역의 하부에는 소자 분리막이 위치한 것을 특징으로 한다.
바람직하게는, 상기 비트 라인 콘택은 활성 영역으로부터 상기 단위셀에 포함된 셀 트랜지스터의 게이트 패턴의 상부와 동일하거나 더 높게 형성된 것을 특징으로 한다.
바람직하게는, 상기 비트 라인 콘택은 하나의 상기 활성 영역 상에 형성된 두 개의 이웃한 단위셀 사이에 위치한 것을 특징으로 한다.
또한, 본 발명은 셀 트랜지스터를 형성하는 단계, 상기 셀 트랜지스터와 연결된 비트 라인 콘택을 형성하는 단계, 상기 셀 트랜지스터와 상기 비트 라인 콘택 상에 층간 절연막을 증착하는 단계 및 상기 층간 절연막 상에 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 복수의 비트 라인을 형성하는 단계는 상기 비트 라인 콘택의 위치를 정의한 마스크를 이용하여 상기 층간 절연막의 일부를 식각하는 단계, 상기 층간 절연막의 일부 식각된 영역을 습식식각 공정을 통해 재식각하여 상기 비트 라인 콘택을 노출하는 단계, 및 상기 비트 라인 콘택 및 상기 층간 절연막 상에 도전물질 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 층간 절연막의 일부를 식각하는 단계는 상기 층간 절연막 상에 감광막을 증착하는 단계, 상기 감광막을 상기 마스크를 사용한 노광 공정을 통해 패터닝하는 단계, 및 패터닝된 상기 감광막을 식각 마스크로 하여 상기 층간 절연막을 일정 깊이만큼 식각하는 단계를 포함한다.
바람직하게는, 상기 복수의 비트 라인을 형성하는 단계는 상기 비트 라인 콘택이 노출된 후 상기 패터닝된 감광막을 제거하는 단계를 더 포함한다.
바람직하게는, 상기 복수의 비트 라인을 형성하는 단계는 상기 도전물질 패턴상에 하드 마스크막을 증착하는 단계 및 상기 하드 마스크막을 평탄화하는 단계를 더 포함한다.
바람직하게는, 상기 셀 트랜지스터를 형성하는 단계는 반도체 기판 상에 활성 영역을 정의하는 단계, 상기 활성 영역 상에 게이트 패턴을 형성하는 단계, 상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계, 및 상기 게이트 패턴을 포함하는 반도체 기판 상에 절연막을 증착하는 단계를 포함한다.
바람직하게는, 상기 셀 트랜지스터와 연결된 비트 라인 콘택을 형성하는 단계는 상기 절연막을 상기 비트 라인 콘택의 위치를 정의한 마스크를 이용한 식각 공정을 통해 상기 게이트 패턴 사이의 상기 소스/드레인 영역을 노출하는 단계 및 노출된 상기 소스/드레인 영역 상에 도전 물질을 매립하는 단계를 포함한다.
바람직하게는, 상기 비트 라인은 단면상으로 오목 영역 및 볼록 영역이 형성되며, 평면상으로 나란한 이웃한 비트 라인의 오목 영역 및 볼록 영역과 서로 엇갈리게 배열되도록 형성된 것을 특징으로 한다.
본 발명은 고집적 반도체 기억 장치의 셀 어레이 내 형성되는 비트 라인의 형상을 변경하여 이웃한 비트 라인 사이의 평면상 거리를 증가시키지 않으면서도 일부 구간에서 이웃한 비트 라인의 사이에 거리와 공간을 넓힐 수 있어 비트 라인 전체에서의 기생 캐패시턴스를 줄일 수 있는 장점이 있다.
또한, 본 발명은 고집적 반도체 기억 장치 내에서도 셀 어레이 내 비트 라인에 기생 캐패시턴스를 감소시킬 수 있음에 따라 비트 라인을 통해 전달된 데이터를 감지 증폭하는 감지 증폭기의 동작 마진을 개선할 수 있어 동작 안정성을 높일 수 있으며, 이에 따라 반도체 기억 장치의 제조에 있어 수율 개선 효과와 제조 원가의 절감효과를 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 기억 장치에서는 비트 라인을 동일한 일정 높이로 평면상 나란하게 형성하는 것이 아니라, 평면상으로 나란한 직선 모양으로 형성하더라도 단면상으로 물결 형태를 가지도록 하고 이웃한 비트 라인과 형성되는 높이가 서로 어긋나게 함으로써, 이웃한 비트 라인 사이에 공간을 증가시킨다. 이를 통해, 본 발명의 일 실시예에 따른 반도체 기억 장치에서는 셀 어레이 내 일부 구간에서 이웃한 비트 라인 사이의 물리적 거리를 증가시킬 수 있으므로, 비트 라인 전체에 발생하는 기생 캐패시턴스의 크기를 줄일 수 있다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도이다.
도시된 바와 같이, 반도체 기억 장치의 셀 어레이 내에는 반도체 기판(102) 상에 소자분리막(104)에 의해 복수의 활성 영역(106)이 정의되어 있고, 활성 영역(106) 상에 워드 라인(108)과 비트 라인(110)이 교차하고 있다. 워드 라인(108) 양측의 활성 영역(106)에는 소스/드레인 영역이 형성된다. 구체적으로 살펴보면, 하나의 활성 영역(106) 상에 두 개의 워드 라인(108)이 교차하고 있고 두 개의 워드 라인(108) 사이에 비트 라인(110)과 활성 영역(106)을 연결하는 비트 라인 콘택(112)이 형성되어 있다. 또한, 활성 영역(106) 상에는 각각의 단위셀에 포함되는 저장노드 콘택(113)이 형성되어 있으며, 저장노트 콘택(113) 상부에는 캐패시터(미 도시)가 형성된다. 셀 어레이 내에는 비트 라인(110)과 연결된 감지 증폭기를 형성할 수 있으나, 여기서는 도시를 생략하였다.
도 2a 및 도 2b는 도 1에 도시된 반도체 기억 장치를 설명하기 위한 단면도이다. 구체적으로, 도 2a는 도 1에 도시된 <I-I'>축의 단면을 설명하고 있으며 도 2b는 도 1에 도시된 <II-II'>축의 단면을 설명하고 있다.
도 2a를 참조하면, 반도체 기판(102) 상에 활성 영역(106)을 정의하는 소자분리막(104)이 STI공정을 통해 형성되어 있음을 알 수 있다. 하나의 활성 영역(106) 상에는 두 개의 워드 라인(108)이 형성되어 있는데, 여기서 워드 라인(108)은 단위셀에 포함된 셀 트랜지스터의 상부 및 하부 게이트 전극(108_1, 108_2)을 의미한다. 워드 라인(108)의 양측은 스페이서(109)로 보호되고 있으며, 워드 라인(108)의 상에는 게이트 하드마스크막(107)이 형성되어 있다. 아울러, 전술한 바와 같이, 하나의 활성 영역(106) 상에 형성된 이웃한 워드 라인(108) 사이에는 비트라인 콘택(112)이 형성되어 있고, 반면 소자분리막(104) 상에는 절연막(111)이 형성되어 있다.
본 발명의 일 실시예에 따라 형성된 반도체 기억 장치를 도시한 도 2a에서는 비트라인 콘택(112), 절연막(111) 및 게이트 하드마스크막(107)은 평탄화 공정을 통해 단차 없이 형성되어 있다. 하지만, 본 발명의 다른 실시예에서는 공정 마진이 충분한 경우 비트라인 콘택(112)과 절연막(111)이 게이트 하드마스크막(107)보다 더 높이 평탄하게 형성하여도 된다. 이 경우, 비트 라인(110)과 워드 라인(108) 사이에 발생할 수 있는 기생 캐패시턴스를 줄일 수 있는 효과가 있다.
워드 라인(108), 비트라인 콘택(112) 및 절연막(111) 상부에는 층간 절연막(114), 비트 라인(110) 및 비트라인 하드마스크막(116)이 형성되어 있다. 도 1에서는 비트 라인(110)이 평면상에서 직선 형태로 도시되어 있지만, 도 2a를 참조하면 단면상에서는 물결 형태를 가지고 있음을 알 수 있다. 구체적으로, 비트 라인(110)은 단면상으로 오목 영역 및 볼록 영역을 포함하고 있으며, 평면상으로 나란한 이웃한 비트 라인의 오목 영역 및 볼록 영역과 서로 엇갈리게 배열되어 있다. 여기서, 비트 라인(110)의 오목 영역은 비트 라인 콘택(112)과 연결되며, 비트 라인(110)의 볼록 영역 하부에는 소자 분리막(104)이 위치한다. 도 1을 살펴보면 이웃한 비트 라인(110) 아래에 연결되어 있는 비트라인 콘택(112)은 워드 라인(108) 방향으로 정렬된 것이 아니라 지그재그 형태로 위치하기 때문에, 비트라인 콘택(112)과 맞닿아 연결되는 비트 라인(110)의 오목 영역의 위치 역시 엇갈리게 배열된다.
도 2b를 참조하면, 활성 영역(106) 상에 형성된 비트라인 콘택(112) 상에 비트 라인(110)이 맞닿아 있고, 비트 라인(110) 상에는 비트라인 하드마스크막(116)이 형성되어 있다. 여기서, 비트 라인(110)은 층간 절연막(114)을 통해 이웃한 비트 라인(110) 전기적으로 절연되어 있다. 특히, 본 발명의 반도체 기억 장치에 포함된 비트 라인(110)의 오목 영역은 습식 식각의 영향으로 워드 라인(108) 방향으로의 단면 상으로도 평편하지 않고 오목하게 형성되어 있고, 볼록 영역은 층간 절연막(114)의 상부에 위치하므로 평편하게 형성될 수 있다. 한편, 비트 라인(110)의 볼록 영역은 저장노드 콘택(113)과 인접하여 위치하게 되는데, 워드 라인(108)이 활성화되는 경우 저장노드 콘택(113)을 통해 전달되는 데이터가 인접한 비트 라인(110)에 인가되기 때문에 둘은 동일한 전위를 가지게 되므로 기생 캐패시턴스의 크기에 미치는 영향이 작다.
도 1 내지 도 2b를 참조하면, 본 발명의 일 실시예에 따른 반도체 기억 장치내 포함된 비트 라인(110)은 오목 영역과 볼록 영역이 포함된 물결 형태로 구현되는 것이 특징이다. 단면상으로 물결 형태의 비트 라인(110)이 중첩될 수 있는 영역에서는 이웃한 비트 라인(110) 사이의 물리적 거리가 종래의 반도체 기억 장치의 경우와 다르지 않다. 하지만, 그외 이웃한 비트 라인(110) 사이에 오목 영역과 볼록 영역이 서로 다르게 배열되는 대부분의 영역에서는 이웃한 비트 라인(110) 사이의 물리적 거리가 종래의 반도체 기억 장치보다 더 멀어진다. 구체적으로는, 비트 라인(110)의 전체 구간 중 약 50%~80% 구간에서 이웃한 비트 라인(110) 사이의 물리적 거리가 종래의 경우에 비해 약 30~50%이상 증가할 수 있다. 이렇게 비트 라인(110) 사이의 물리적 거리가 증가함에 따라 비트 라인(110) 전체 구간에서 발생하는 기생 캐패시턴스의 크기가 크게 줄어들 수 있다. 아울러, 본 발명에서는 기생 캐패시턴스의 크기가 줄어듦에 따라, 반도체 기억 장치의 집적도가 증가하더라도 비트 라인(110)의 단면적을 줄일 필요가 없어져 비트 라인(110)의 저항이 증가하는 것을 억제할 수 있다.
한편, 도 2b를 참조하면, 비트라인 콘택(112)과 비트 라인(110) 사이의 접합면이 줄어 들어드는 단점이 발생할 수 있다. 이러한 단점을 극복하기 위해서, 본 발명의 다른 실시예에서는 도 1에 도시된 바와 같이 원형 형태의 비트라인 콘 택(112)을 타원 형태(달걀 모양)의 비트라인 콘택(112_1, 112_2)으로 형성한다. 비트라인 콘택(112_1, 112_2)의 상부를 보다 넓게 형성하면, 비트 라인(110)이 굽은 형태라고 할지라도 비트 라인(110)과의 접합면을 증가시킬 수 있어 접합 저항의 증가를 억제할 수 있다.
도 3a 내지 도 3c는 도 1에 도시된 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 반도체 기판(102) 상에 STI 공정을 통해 활성 영역(106)을 정의하는 소자 분리막(104)을 형성한다. 활성 영역(106) 상에는 상부 및 하부 게이트 전극(108_1, 108_2)와 스페이서(109)를 포함하는 게이트 패턴을 형성한다. 이후, 게이트 패턴을 포함한 반도체 기판(102) 상에 절연막(111)을 증착한 뒤 비트라인 콘택의 위치를 정의한 마스크를 사용하여 절연막(111)을 식각한다. 이때, 식각된 영역은 활성 영역(106) 상에 이웃한 게이트 패턴 사이에 위치한다.
도 3a에 도시된 바와 같이, 식각된 영역에 도전 물질을 매립하여 비트라인 콘택(112)을 형성하는데, 비트라인 콘택(112)을 포함한 구조물의 상부는 평탄화되어 있는 것이 특징이다. 한편, 도 3a에는 게이트 패턴의 높이와 비트라인 콘택(112)의 높이가 동일하게 형성됨을 설명하고 있으나, 도 1에 도시된 타원 형태(달걀 모양)의 비트라인 콘택(112_1, 112_2)을 포함하는 본 발명의 다른 실시예에서는 비트라인 콘택(112)의 높이가 게이트 패턴의 높이보다 높게 형성될 수 있다.
도 3b를 참조하면, 비트라인 콘택(112)을 포함하는 구조물 상부에 층간 절연막(114)을 증착한다. 층간 절연막(114) 상에는 감광막을 도포한 뒤, 비트라인 콘택 의 위치를 정의한 마스크를 사용하여 노광 공정을 통해 감광막을 패터닝하여 감광막 패턴(120)을 형성한다.
이후, 본 발명에서는 감광막 패턴(120)을 식각 마스크로 이용한 건식식각 공정과 습식식각 공정을 순차적으로 진행한다. 먼저, 도 3에 도시된 바와 같이, 건식식각 공정에서는 노출된 층간 절연막(114)을 일부 식각하여 홈(122)을 형성한다. 이때, 추후 진행되는 습식 식각시 층간 절연막(114)을 물결 형태의 표기된 기준선(124)만큼 식각될 수 있도록 건식 식각시 홈(122)의 깊이와 넓이가 조정된다.
홈(122)을 형성한 후에는, 습식 식각을 통해 층간 절연막(114)을 기준선(124)만큼 식각한 후 감광막 패턴(120)을 제거한다.
도 3c를 참조하면, 상부 표면이 물결 형태로 식각된 층간 절연막(114) 상에 도전 물질을 일정 두께로 증착하여 비트 라인(110)을 형성하고, 비트 라인(110) 상에는 비트라인 하드마스크막(116)을 증착한 뒤 평탄화한다. 평탄화된 비트라인 하드마스크막(116)과 아래의 비트 라인(110)은 도 1에 도시된 바와 같이 일정 간격으로 패터닝된다. 이러한 과정을 통해 워드 라인(108)과 직교하는 방향으로 복수의 비트라인(110)이 형성된다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치의 제조 방법은 셀 트랜지스터를 형성하는 단계, 셀 트랜지스터와 연결된 비트라인 콘택을 형성하는 단계, 셀 트랜지스터와 비트 라인 콘택 상에 층간 절연막을 증착하는 단계 및 층간 절연막 상에 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인을 형성하는 단계를 포함한다. 아울러, 비트라인 콘택의 크기 와 높이는 실시예에 따라 다르게 형성될 수 있으며, 물결 형태의 비트 라인은 이웃한 비트 라인의 오목 영역 및 볼록 영역과 서로 엇갈리게 배열되도록 형성된다.
전술한 방법에 따라 제조된 반도체 기억 장치에 셀 영역은 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인, 복수의 비트 라인과 연결된 복수의 단위셀 및 복수의 단위셀과 복수의 비트 라인을 연결하기 위한 복수의 비트 라인 콘택을 포함한다. 특히, 셀 영역 내 형성되는 비트 라인의 형상을 물결 형태로 변경하여 이웃한 비트 라인과 평면상 거리를 증가시키지 않아 집적도를 유지하면서도 셀 영역 내 약 50%~80% 구간에서 이웃한 비트 라인의 사이에 거리와 공간을 넓힐 수 있다. 이로 인하여, 셀 영역 내 형성된 비트 라인 전체에 있어서 기생 캐패시턴스가 줄어들고, 반도체 기억 장치 내 감지 증폭기의 동작 마진이 향상됨은 물론 반도체 기억 장치의 동작 안정성이 증가한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 장치를 설명하기 위한 평면도.
도 2a 및 도 2b는 도 1에 도시된 반도체 기억 장치를 설명하기 위한 단면도.
도 3a 내지 도 3c는 도 1에 도시된 반도체 기억 장치의 제조 방법을 설명하기 위한 단면도.

Claims (13)

  1. 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인;
    상기 복수의 비트 라인과 연결된 복수의 단위셀; 및
    상기 복수의 단위셀과 상기 복수의 비트 라인을 연결하기 위한 복수의 비트 라인 콘택
    을 포함하는 반도체 기억 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 비트 라인은 단면상으로 오목 영역 및 볼록 영역을 포함하고 있으며, 평면상으로 나란한 이웃한 비트 라인의 오목 영역 및 볼록 영역과 서로 엇갈리게 배열된 것을 특징으로 하는 반도체 기억 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 오목 영역은 상기 비트 라인 콘택과 연결되며, 상기 볼록 영역의 하부에는 소자 분리막이 위치한 것을 특징으로 하는 반도체 기억 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서,
    상기 비트 라인 콘택은 활성 영역으로부터 상기 단위셀에 포함된 셀 트랜지 스터의 게이트 패턴의 상부와 동일하거나 더 높게 형성된 것을 특징으로 하는 반도체 기억 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 비트 라인 콘택은 하나의 상기 활성 영역 상에 형성된 두 개의 이웃한 단위셀 사이에 위치한 것을 특징으로 하는 반도체 기억 장치.
  6. 셀 트랜지스터를 형성하는 단계;
    상기 셀 트랜지스터와 연결된 비트 라인 콘택을 형성하는 단계;
    상기 셀 트랜지스터와 상기 비트 라인 콘택 상에 층간 절연막을 증착하는 단계; 및
    상기 층간 절연막 상에 평면상으로 직선 형태를 가지고 단면상으로 물결 형태를 가지는 복수의 비트 라인을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 복수의 비트 라인을 형성하는 단계는
    상기 비트 라인 콘택의 위치를 정의한 마스크를 이용하여 상기 층간 절연막의 일부를 식각하는 단계;
    상기 층간 절연막의 일부 식각된 영역을 습식식각 공정을 통해 재식각하여 상기 비트 라인 콘택을 노출하는 단계; 및
    상기 비트 라인 콘택 및 상기 층간 절연막 상에 도전물질 패턴을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 층간 절연막의 일부를 식각하는 단계는
    상기 층간 절연막 상에 감광막을 증착하는 단계;
    상기 감광막을 상기 마스크를 사용한 노광 공정을 통해 패터닝하는 단계; 및
    패터닝된 상기 감광막을 식각 마스크로 하여 상기 층간 절연막을 일정 깊이만큼 식각하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 복수의 비트 라인을 형성하는 단계는
    상기 비트 라인 콘택이 노출된 후 상기 패터닝된 감광막을 제거하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 복수의 비트 라인을 형성하는 단계는
    상기 도전물질 패턴상에 하드 마스크막을 증착하는 단계; 및
    상기 하드 마스크막을 평탄화하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 셀 트랜지스터를 형성하는 단계는
    반도체 기판 상에 활성 영역을 정의하는 단계;
    상기 활성 영역 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴의 양측에 소스/드레인 영역을 형성하는 단계; 및
    상기 게이트 패턴을 포함하는 반도체 기판 상에 절연막을 증착하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 셀 트랜지스터와 연결된 비트 라인 콘택을 형성하는 단계는
    상기 절연막을 상기 비트 라인 콘택의 위치를 정의한 마스크를 이용한 식각 공정을 통해 상기 게이트 패턴 사이의 상기 소스/드레인 영역을 노출하는 단계; 및
    노출된 상기 소스/드레인 영역 상에 도전 물질을 매립하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 비트 라인은 단면상으로 오목 영역 및 볼록 영역이 형성되며, 평면상으로 나란한 이웃한 비트 라인의 오목 영역 및 볼록 영역과 서로 엇갈리게 배열되도 록 형성된 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20060059037A (ko) * 2004-11-26 2006-06-01 주식회사 하이닉스반도체 메모리 소자
KR20060124388A (ko) * 2005-05-31 2006-12-05 주식회사 하이닉스반도체 ６ｆ２ 셀 구조를 포함하는 반도체 소자

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