KR100793932B1 - 메모리 셀 어레이 - Google Patents

메모리 셀 어레이 Download PDF

Info

Publication number
KR100793932B1
KR100793932B1 KR1020050118170A KR20050118170A KR100793932B1 KR 100793932 B1 KR100793932 B1 KR 100793932B1 KR 1020050118170 A KR1020050118170 A KR 1020050118170A KR 20050118170 A KR20050118170 A KR 20050118170A KR 100793932 B1 KR100793932 B1 KR 100793932B1
Authority
KR
South Korea
Prior art keywords
lines
active region
bit
bit line
line
Prior art date
Application number
KR1020050118170A
Other languages
English (en)
Other versions
KR20060063747A (ko
Inventor
틸 슐로에세르
Original Assignee
인피니언 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=36441896&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100793932(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 인피니언 테크놀로지스 아게 filed Critical 인피니언 테크놀로지스 아게
Publication of KR20060063747A publication Critical patent/KR20060063747A/ko
Application granted granted Critical
Publication of KR100793932B1 publication Critical patent/KR100793932B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/14—Word line organisation; Word line lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 셀 어레이는, 메모리 셀들, 제 1 방향을 따라 이어진 비트 라인들, 상기 제 1 방향에 대해 실질적으로 수직한 제 2 방향을 따라 이어진 워드 라인들, 및 연속한 활성 영역 라인들을 포함하며, 트랜지스터들이 상기 활성 영역 라인들내에 전체적으로 또는 부분적으로 형성된다. 상기 트랜지스터들은, 비트 라인 콘택들을 통해 대응하는 메모리 셀들을 대응하는 비트 라인들에 전기적으로 커플링하며 상기 워드 라인들에 의해 어드레스된다. 상기 비트 라인 콘택들은 비트 라인 및 대응하는 활성 영역 라인의 교차점에 의해 전반적으로 정의된 영역내에 형성된다. 활성 영역 라인과 연결된 이웃하는 비트 라인 콘택들은 이웃하는 비트 라인들과 연결된다. 그 결과, 활성 영역 라인은 복수의 비트 라인들에 의해 교차된다.

Description

메모리 셀 어레이{MEMORY CELL ARRAY}
본 발명의 바람직한 실시예들을 상세화(specify)하고 또한 도시하는 첨부된 도면들을 참조하여 설명된 다음의 상세한 설명을 숙지함으로써, 본 발명의 특징들 및 장점들을 보다 쉽게 이해할 수 있을 것이며, 동일한 요소들은 도면들 전반에 걸쳐 동일한 참조부호들로 나타낸다;
도 1은 본 발명의 바람직한 제 1 실시예를 도시하는 도면;
도 2는 본 발명의 바람직한 제 2 실시예를 도시하는 도면;
도 3은 개별 메모리 셀들의 바람직한 제 1 구현예에 따른 메모리 셀 어레이의 단면도를 도시하는 도면;
도 4는 개별 메모리 셀들의 바람직한 제 2 구현예에 따른 메모리 셀 어레이의 단면도를 도시하는 도면; 및
도 5는 본 발명의 메모리 셀 어레이를 나타내는 개략적인 회로를 도시한다.
참조 부호 목록
1 반도체 기판
2, 2' 워드 라인
21 게이트 유전체
22 폴리-실리콘
23 높은 도전성 층(high conductivity layer)
24 절연층(insulating layer)
3 절연 게이트 라인(isolation gate line)
31 게이트 유전체
4 활성 영역 라인(active area line)
41 비트 라인 콘택(bit line contact)
411 스페이서(spacer)
42 노드 콘택(node contact)
43 폴리-실리콘
44 절연 홈(isolation groove)
5 절연 트렌치
51 제 1 소스/드레인 영역
52, 52' 제 2 소스/드레인 영역
6 메모리 셀
60, 60' 메모리 셀 어레이
61 제 1 액세스 트랜지스터
62 제 2 액세스 트랜지스터
63 저장 캐패시터
631 제 1 캐패시터 전극
632 제 2 캐패시터 전극
633 캐패시터 유전체
7 감지 증폭기(sense amplifier)
8,8' 비트 라인
본 발명은, 예를 들어 DRAM(Dynamic Random Access) 메모리 셀들과 같은 복수의 메모리 셀들을 포함하는 메모리 셀 어레이들에 관한 것이다.
일반적으로, 다이나믹 랜덤 액세스 메모리(DRAM)의 메모리 셀들은, 저장될 정보를 나타내는 전하를 저장하는 저장 캐패시터 및 상기 저장 캐패시터에 연결된 액세스 트랜지스터(access transistor)를 포함한다. 액세스 트랜지스터는 제 1 소스/드레인 영역 및 제 2 소스/드레인 영역, 상기 제 1 소스/드레인 영역 및 상기 제 2 소스/드레인 영역을 연결시키는 채널, 및 상기 제 1 소스/드레인 영역과 상기 소스/드레인 영역 사이에 흐르는 전류를 제어하는 게이트 전극을 포함한다. 트랜지스터는, 통상적으로 반도체 기판내에 전체적으로 또는 부분적으로 형성된다. 트랜지스터가 형성되는 부분은, 일반적으로 활성 영역으로 나타낸다. 게이트 전극은 워드 라인의 일부분을 형성하며, 게이트 유전체에 의해 채널로부터 절연(electrically isolate)된다. 대응하는 워드 라인을 통해 액세스 트랜지스터를 어드레스(address)함으로써, 저장 캐패시터내에 저장된 정보가 판독된다. 특히, 비트 라인 콘택을 통해 대응하는 비트 라인에 대해 정보가 판독된다.
현재-사용되는 DRAM 메모리 셀들에서, 저장 캐패시터는, 기판면에 대해 수직한 방향으로 기판안으로 연장되는 트렌치내에 2개의 캐패시터 전극들이 배치되는 트렌치 캐패시터로서 구현될 수 있다. DRAM 메모리 셀의 또 다른 구현예에 따르면, 기판의 표면상에 형성되는 스택 캐패시터(stacked capacitor)내에 전하가 저장된다.
일반적으로, 보다 높은 패킹 밀도를 갖는 DRAM 메모리 셀 어레이가 바람직하다. 예를 들어, 본 명세서에 그 전문이 인용참조되는 미국 특허 제 6,419,948호는 활성 영역이 연속한 라인으로 형성된 메모리 셀 어레이를 개시한다. 활성 영역 라인 및 비트 라인은 파형 라인(waving line)으로 형성되므로, 비트 라인 및 그에 대응하는 활성 영역 라인은 다수의 지점들에서 교차한다. 이러한 레이아웃(layout)에 따르면, 메모리 셀들은 약 6F2의 면적을 가질 수 있으며, 여기서 F는 사용된 기술에 따른 최소 피치(minimum pitch)를 나타낸다.
또한, 본 명세서에서 그 전문이 인용참조되는 미국 특허 제 6,545,904호는, 6F2(6F*F) DRAM 어레이를 구현하도록 형성될 수 있는 저장 캐패시터 및 액세스 트랜지스터를 포함하는 메모리 셀을 개시한다. 특히, 2개의 이웃하는 액세스 트랜지스터들은, 그들이 1개의 공통(common) 비트 라인 콘택을 가지도록 배치된다. 또한, 단일 활성 영역 라인상에 형성된 이웃하는 액세스 트랜지스터들은 절연 게이트 라인에 의해 서로 절연된다.
DE 199 28 781 C1은, 2개의 인접한 메모리 셀들이 1개의 공통 비트 라인 콘 택을 공유하는 6F2 메모리 셀을 개시한다. 1개의 활성 영역 라인에 할당된 메모리 셀들의 2개의 이웃하는 쌍들은 분리되며, 또한 절연 물질로 채워진 홈에 의해 서로 절연된다.
또한, 본 명세서에서 그 전문이 인용참조되는 미국 특허 제 5,502,320호는, 트랜지스터들이 연속한 활성 영역 라인들내에 형성된 메모리 셀 어레이를 개시한다. 활성 영역 라인들은 비트 라인들과 평행하게 배치된다. 이웃하는 메모리 셀들의 2개의 인접한 쌍들은 분리되며, 또한 메모리 셀들의 2개의 인접한 쌍들간에 배치된 절연 게이트 라인들에 적절한 전압을 인가함으로써 서로 절연된다. 워드 라인들 및 절연 게이트 라인들은 각각 매립된 워드 라인들(buried word lines) 및 매립된 절연 게이트 라인들로서 구현된다.
본 발명에 따르면, 높은 패키징 밀도를 가지며 용이하게 제작될 수 있는 메모리 셀 어레이는: 각각이 저장 요소 및 액세스 트랜지스터를 포함하는 메모리 셀들, 제 1 방향을 따라 이어진 비트 라인들, 제 2 방향을 따라 이어진 워드 라인들을 포함하고, 상기 제 2 방향은 상기 제 1 방향에 대해 수직하며, 반도체 기판, 연속한 활성 영역 라인들 및 상기 반도체 기판내에 형성된 절연 트렌치들을 포함하고, 상기 절연 트렌치들은 상기 활성 영역 라인들에 인접하고, 이웃하는 활성 영역 라인들을 서로 절연시키도록 순응(adapt)되며, 상기 액세스 트랜지스터들은 상기 활성 영역 라인들내에 전체적으로 또는 부분적으로 형성되고, 비트 라인 콘택들을 통해 대응하는 저장 요소들을 대응하는 비트 라인들에 전기적으로 커플링(coupling)하며, 상기 트랜지스터들은 상기 워드 라인들에 의해 어드레스되고, 상기 비트 라인 콘택들은 비트 라인 및 대응하는 활성 영역 라인의 교차점(intersection)에 의해 전반적으로 정의된 영역내에 형성되며, 활성 영역 라인과 각각 연결된 이웃하는 비트 라인 콘택들은 이웃하는 비트 라인들과 연결된다.
따라서, 본 발명은 메모리 셀들의 트랜지스터들이 연속한 활성 영역 라인들내에 형성된 메모리 셀 어레이를 제공한다. 즉, 활성 영역 라인들은, 메모리 셀 어레이의 일 에지로부터 메모리 셀 어레이의 또 다른 에지로 연속적으로 연장되도록 형성된다. 통상적으로, 이웃하는 활성 영역 라인들은 분리되며, 절연 트렌치들에 의해 서로 절연되는 한편, 실리콘 이산화물과 같은 절연 물질로 채워진다. 따라서, 복수의 트랜지스터들이 연속한 일 활성 영역 라인내에 형성된다. 이는, 활성 영역 라인이 절연 물질에 의해 서로 절연되는 세그먼트들(segments)로 분할(divide)되고 그 각각의 세그먼트들이 1개 또는 2개의 트랜지스터들을 포함하는 기존의 메모리 셀 어레이들과 대조적이다.
본 발명의 메모리 셀 어레이는, 활성 영역들의 세그먼트들 대신에 활성 영역을 리소그래피적으로(lithographically) 정의하는 것이 훨씬 더 용이하기 때문에 기존의 메모리 셀 어레이들에 비해 유익하다.
본 발명에 따르면, 3차원 단면도로 간주되는 경우, 비트 라인들은 활성 영역들 위에 놓인 평면내에 배치된다. 반면, 2차원 평면도로 간주되는 경우, 활성 영역의 각각은 그것이 복수의 비트 라인들을 교차시키는 방식으로 배치된다. 비트 라인 콘택은 비트 라인 및 대응하는 활성 영역의 교차점에서 형성되며, 활성 영역 라인은 일 활성 영역 라인과 연계된 이웃하는 비트 라인 콘택들이 이웃하는 비트 라인들과 연결되는 방식으로 배치된다. 특히, 제 1 활성 영역 라인과 연계된 제 1 비트 라인 콘택이 제 1 비트 라인과 연결되는 경우, 제 1 활성 영역 라인의 제 2 비트 라인 콘택은 제 2 비트 라인과 연결되고, 제 1 활성 영역 라인의 제 3 비트 라인 콘택은 제 3 비트 라인과 연결되며, 이러한 방식으로 계속 연결된다.
본 발명에 따르면, 활성 영역 라인들은 직선 라인들로 형성될 수 있다. 그러나, 예를 들어, 비트 라인들에 대해 상이한 각도들을 갖는 각도져 있는 라인들(angled lines)로서 형성될 수도 있다. 보다 상세하게 하기 위해, 활성 영역 라인들은 상기 활성 영역 라인들의 사전결정된 부분들(predetermined portions)에서 비트 라인들과 평행하게 형성될 수 있으며, 상기 활성 영역 라인들의 다른 부분들에서 비트 라인들에 대해 소정 각도를 가질 수 있다. 대안적으로, 활성 영역 라인들은 상기 활성 영역들의 제 1 부분들에서 비트 라인들에 대해 제 1 각도를 가질 수 있으며, 상기 활성 영역 라인들의 제 2 부분들에서 비트 라인들에 대해 제 2 각도를 가질 수 있다.
그러나, 활성 영역 라인들을 직선 라인들로 형성하는 것이 특히 바람직하다. 이 경우, 상기 라인들은 리소그래피적으로 보다 용이하게 정의될 수 있다.
한편, 활성 영역 라인들이 각도져 있는 라인으로 구현되는 경우, 비트 라인 콘택들의 콘택 영역이 커질 수 있으며, 콘택 저항은 감소된다.
본 발명에 따르면, 메모리 셀들은 저장 캐패시터 및 액세스 트랜지스터를 포 함하는 DRAM 메모리 셀들로서 구현될 수 있다. 특히, 저장 캐패시터는 기판면 위에 배치되는 스택 캐패시터 또는 트렌치 캐패시터일 수 있다.
본 발명은, 스택 캐패시터를 포함하는 메모리 셀들에 매우 유익한데, 그 이유는 이 경우, 대응하는 저장 캐패시터와 트랜지스터를 연결시키는 콘택 플러그들(contact plugs)이 매우 용이하게 정의될 수 있기 때문이다.
그러나, 본 발명은, 저장 요소가 상이한 방식으로 구현되는 MRAM("magnetic random access memories"), FeRAM("ferroelectric random access memories"), PCRAM("phase changing random access memories")과 같이, 당업계에 전반적으로 공지된 바와 같은 상이한 타입의 메모리 셀들에 동일하게 적용될 수 있다.
본 발명의 바람직한 실시예에 따르면, 활성 영역 라인들과 비트 라인들간의 각도는 10 내지 60°이다. 활성 영역 라인들이 직선 라인들로서 구현되지 않는 경우, 이 각도는 활성 영역 라인들의 시작점 및 종료점(end point)을 연결시키는 직선 라인과 비트 라인들 사이에서 측정된다. 10 내지 25°의 각도가 특히 바람직하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 1개의 비트 라인 콘택은 1개의 활성 영역 라인의 2개의 이웃하는 트랜지스터들에 연계된다. 이 경우, 메모리 셀 어레이는 매우 조밀한 방식(very dense manner)으로 구현될 수 있다. 이 경우, 활성 영역 라인들과 비트 라인들간의 각도는 대략 18°, 특히 18.43°인 것이 바람직하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 워드 라인들의 일부분은 이웃 하는 트랜지스터들을 서로 절연시키도록 순응된 절연 게이트 라인들로서 기능한다. 특히, 인접한 메모리 셀들의 쌍들이 서로 절연되도록, 세번째마다 있는 워드 라인이 이러한 절연 게이트 라인으로 기능하는 것이 특히 바람직하다.
절연 게이트 라인들에 적절한 전압을 인가함으로써, 절연 게이트 라인 밑에 있는 활성 영역 라인에 걸쳐 전류가 흐르는 것이 방지된다. 그 결과, 절연 게이트 라인에 인접한 메모리 셀들이 서로 절연된다.
메모리 셀들의 쌍들이 서로 절연되는 경우, 메모리 셀들의 한 쌍에 속해 있는 2개의 메모리 셀들이 1개의 공통 비트 라인 콘택을 공유하는 것이 특히 바람직하다.
본 발명에 따르면, 메모리 셀 어레이가 더욱 제공되고, 상기 메모리 셀 어레이는 메모리 셀들을 포함하며, 상기 메모리 셀들의 각각은 저장 요소 및 액세스 트랜지스터를 포함하고, 상기 메모리 셀 어레이는 제 1 방향을 따라 이어진 비트 라인들을 더욱 포함하며, 상기 비트 라인들은 직선 비트 라인들로서 형성되고, 반도체 기판, 연속한 활성 영역 라인들 및 상기 반도체 기판내에 형성된 절연 트렌치들을 더욱 포함하며, 상기 절연 트렌치들은 상기 활성 영역 라인들에 인접해 있고, 상기 절연 트렌치들은 이웃하는 활성 영역 라인들을 서로 절연시키도록 순응되며, 상기 액세스 트랜지스터들은 상기 활성 영역 라인들내에 전체적으로 또는 부분적으로 형성되고 비트 라인 콘택들을 통해 대응하는 저장 요소들을 대응하는 비트 라인들에 전기적으로 커플링하며, 상기 트랜지스터들은 워드 라인들에 의해 어드레스되고, 상이 비트 라인 콘택들은 비트 라인과 대응하는 활성 영역 라인의 교차점에 의 해 전반적으로 형성된 영역내에 형성되며, 각각이 일 활성 영역 라인과 연결된 이웃하는 비트 라인 콘택들은 이웃하는 비트 라인들과 연결된다.
따라서, 본 발명은, 비트 라인들이 직선 라인들로 형성된 메모리 셀을 제공한다. 또한, 연속한 활성 영역 라인들은 일 비트 라인과 대응하는 일 활성 영역 라인의 교차점에서 일 비트 라인 콘택을 형성하는 복수의 비트 라인들을 교차시키도록 형성된다. 본 발명에 따르면, 일 활성 영역 라인들과 연계된 이웃하는 비트 라인 콘택들은 이웃하는 비트 라인들과 연결된다. 달리 말하면, 제 1 활성 영역 라인과 연계된 제 1 비트 라인 콘택이 제 1 비트 라인과 연결되는 경우, 제 1 활성 영역 라인의 제 2 비트 라인 콘택은 제 2 비트 라인과 연결되고, 제 1 활성 영역 라인의 제 3 비트 라인 콘택은 제 3 비트 라인과 연결되며, 이러한 방식으로 계속 연결된다.
본 발명의 메모리 셀 어레이는 복수의 워드 라인들을 더 포함하는 것이 바람직하며, 트랜지스터들은 이들 워드 라인들에 의해 어드레스된다.
본 발명의 바람직한 실시예에 따르면, 활성 영역 라인들과 비트 라인들간의 각도는 10 내지 60°이다. 활성 영역 라인들이 직선 라인들로서 구현되지 않는 경우, 이 각도는 활성 영역 라인들의 시작점 및 종료점을 연결시키는 직선 라인과 비트 라인들 사이에서 측정된다. 10 내지 25°의 각도가 특히 바람직하다.
본 발명의 또 다른 바람직한 실시예에 따르면, 일 비트 라인 콘택은 일 활성 영역 라인의 2개의 이웃하는 트랜지스터들에 연계된다. 이 경우, 메모리 셀 어레이는 매우 조밀한 방식으로 구현될 수 있다. 이 경우, 활성 영역 라인들과 비트 라인 들간의 각도는 대략 18°, 특히 18.43°인 것이 바람직하다.
도 1은 본 발명의 메모리 셀 어레이의 제 1 실시예를 도시한다. 도 1에서, 복수의 비트 라인들(8)은 수평 방향(제 1 방향)을 따라 형성되는 반면, 복수의 워드 라인들(2)은 제 1 방향에 대해 바람직하게 수직한 제 2 방향으로 배치된다. 또한, 연속한 활성 영역 라인들(4)은 비트 라인들 및 워드 라인들에 대해 각각 경사진 각도(slanted angle)로 배치된다. 도 1에 도시된 바와 같이, 비트 라인들(8) 및 워드 라인들(2)은 직선 라인들로서 구현되어 있다.
통상적으로, 활성 영역 라인들은 실리콘 기판과 같은 반도체 기판내에 절연 물질로 채워진 절연 트렌치들(5)을 형성함으로써 정의된다. 따라서, 활성 영역 라인들(4)은 분리되고 서로 절연된다. 활성 영역 라인(4)과 비트 라인(8)의 교차점에서 비트 라인 콘택(41)이 형성된다. 더욱이, 비트 라인(8)과 워드 라인(2) 둘 모두에 의해 커버(cover)되지 않은 활성 영역 라인들의 그들 부분들에서 노드 콘택들(42)이 형성된다. 노드 콘택은 액세스 트랜지스터와 대응하는 저장 캐패시터간에 전기적인 콘택을 제공한다. 통상적으로, 저장 캐패시터는 도시된 반도체 기판의 최상부상에 형성된다.
도 1에 도시된 바와 같이, 이웃하는 워드 라인들(2)의 쌍들 사이에 절연 게이트 라인(3)이 배치된다. 라인 I-I를 따라 절개한 단면도에서, 워드 라인들(2) 및 절연 게이트 라인들(3)은 활성 영역들(4) 위에 배치된다. 트랜지스터들은 활성 영역 라인들(4)내에 형성되며, 상기 트랜지스터는 제 1 소스/드레인 영역, 제 2 소스 /드레인 영역, 및 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역을 연결시키는 채널을 포함한다. 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역간의 채널의 도전성(conductivity)은 워드 라인들(2) 및 절연 게이트 라인(3)에 의해 제어된다. 특히, 절연 게이트 라인 밑으로 전류가 흐르지 않도록, 절연 게이트 라인(3)에 적절한 전압이 인가된다. 따라서, 메모리 셀들의 이웃하는 쌍들간의 전기적 절연은 절연 게이트 라인에 의해 달성된다. 제 1 및 제 2 드레인 영역들은 각각 비트 라인 콘택(41) 및 노드 콘택(42) 밑에 배치된다.
도 1에 도시된 바와 같이, 워드 라인들(2), 절연 게이트 라인들(3) 및 비트 라인들(8)은 그리드(grid)를 형성하도록 규칙적인 방식(regular manner)으로 배치된다.
도 1에 도시된 구성예에서, 2개의 인접한 트랜지스터들은 1개의 공통 비트 라인 콘택(41)을 공유하는데, 이는 이후에 설명하기로 한다.
단일 메모리 셀의 크기는, 통상적으로 그 최소 피처 크기(minimal feature size)(F)에 대해 설명된다. 통상적으로, 이는, 도전성 라인들이 최소 피처 크기와 같은 폭을 가지고 또한 서로 최소 피처 크기와 같은 거리를 갖도록 도전성 라인들을 구현시키기 위함이다. 따라서, 도전성 라인들의 폭과 도전성 라인간의 절연 공간(isolation space)의 합은 메모리 디바이스의 피처 크기의 두배에 대응한다. 현재에는, 피처 크기가 약 100nm이나, 이 피처 크기의 감소를 감소시키기 위해 노력하고 있다. 특히, 향후의 메모리 디바이스들은 50nm 이하의 피처 크기를 가질 것이다.
도 1의 메모리 셀 어레이에서, 워드 라인 방향을 따른 각각의 셀의 폭은 2F인 반면, 비트 라인 방향을 따른 폭은 3F이다. 이로써, 셀 크기는 6F2(6F*F)가 된다.
도 1에서 알 수 있듯이, 2개의 노드 콘택들(42) 다음에 일 비트 라인 콘택(41)이 배치되고, 일 활성 영역 라인(4)의 2개의 이웃하는 비트 라인 콘택들은 2개의 상이한 비트 라인들(8)로 할당되며, 이웃하는 비트 라인 콘택들의 수평 거리는 6F인 것이 바람직한 반면, 이웃하는 비트 라인 콘택들의 수직 거리는 2F인 것이 바람직하다. 그 결과, 비트 라인(8)과 활성 영역 라인(4)간의 각도는 약 18°, 특히 18.43°인 것이 특히 바람직한데, 그 이유는 18.43°는 아크탄젠트(1/3)이기 때문이다.
도 1의 메모리 셀 디바이스는 활성 영역이 직선 라인으로서 형성되어 있기 때문에 매우 용이하게 구현될 수 있다. 따라서, 스트라이프 패턴(stripe pattern)을 갖는 마스크들만이 사용되어야 하기 때문에, 이는 간단한 방식으로 리소그래피적으로 정의될 수 있다. 보다 상세하게는, 이 경우, 마스크들은 라인들 및 공간들의 패턴을 가진다. 또한, 비트 라인 콘택(41)이 활성 영역 라인과 비트 라인간의 각도져 있는 교차점에서 형성되기 때문에, 콘택 면적이 증가될 수 있는 반면, 콘택 저항은 감소된다.
도 2는 본 발명의 메모리 셀 어레이의 제 2 실시예를 도시한다. 도 2의 워드 라인들(2), 절연 게이트 라인들(3) 및 비트 라인들(8)의 구성은 도 1의 것과 동일 하다. 또한, 절연 게이트 라인들(3)의 기능도 도 1과 동일하다. 따라서, 이에 대한 설명은 생략하기로 한다. 도 2에서 알 수 있는 바와 같이, 연속한 활성 영역 라인들은 직선 라인들로 형성되어 있지 않고 각도져 있는 라인들로 형성되어 있다. 특히, 전반적으로 서로에 대해 평행하게 형성된 연속한 활성 영역 라인들의 각각은 수평 부분들 및 경사진 부분들을 포함한다. 또한, 변형예로서, 활성 영역 라인들은, 예를 들어 비트 라인들(8)에 대해 2개의 상이한 각도들을 갖는 경사진 부분들만을 포함할 수도 있다.
도 2에 도시된 바와 같이, 2개의 이웃하는 비트 라인들(8)간의 부분에 놓인 활성 영역 라인들의 부분들은 수평으로 배치되는 반면, 비트 라인들(8)에 의해 교차(cross)된 활성 영역 라인들의 부분들은 각도져 있는 방식으로 비트 라인들을 교차(intersect)시킨다. 변형예에 따르면, 인접한 비트 라인들간의 공간들내에 놓인 활성 영역 라인들의 부분들은 비트 라인들에 대해 보다 작은 각도를 가질 수도 있는 반면, 비트 라인들에 의해 교차된 활성 영역 라인들의 부분들은 비트 라인들(8)에 대해 보다 큰 각도를 가질 수도 있다.
도 2의 메모리 셀 어레이에서, 비트 라인들 및 활성 영역 라인들의 교차점에 형성된 비트 라인 콘택들의 콘택 영역은 보다 크게 만들어질 수 있으며, 콘택 저항은 감소된다. 또한, 트랜지스터들의 제 2 소스/드레인 영역들에 대한 콘택이 용이하게 달성될 수 있도록, 노드 콘택들(42)은 이웃하는 비트 라인들간의 공간들내에 배치된다.
도 2에서 알 수 있듯이, 메모리 셀 크기는 도 1의 경우와 같은 6F2이다.
도 3은, 예를 들어 미국 특허 제 6,545,904호에 공지된 메모리 셀의 제 1 구현예에 따른 도 1의 지점들(III 및 III)간의 도 1의 메모리 셀 어레이의 단면도에 의한 본 발명의 실시예를 도시한다.
반도체 기판(1)에는 제 1 및 제 2 액세스 트랜지스터들(61, 62)이 형성된다. 제 1 액세스 트랜지스터(61)는 제 1 소스/드레인 영역(51) 및 제 2 소스/드레인 영역(52)을 포함한다. 제 1 및 제 2 소스/드레인 영역들은 n-도핑된 부분들로서 구현된다. 채널 또는 채널 영역은 제 1 소스/드레인 영역(51)과 제 2 소스/드레인 영역(52) 사이의 p-도핑된 기판 부분내에 형성되며, 채널의 도전성은 워드 라인(2)에 의해 제어된다. 워드 라인들(2)은 게이트 유전체(21)에 의해 채널로부터 절연된다.
도 3에 도시된 바와 같이, 워드 라인은 폴리실리콘 층(22), 금속성 층과 같이 높은 도전성을 갖는 층(23), 및 절연층(24)으로 형성될 수 있다. 워드 라인(2)은 절연 물질로 만들어진 스페이서(411)에 의해 인접한 비트 라인 콘택(41)과 인접한 노드 콘택(42)으로부터 절연된다. 노드 콘택(42)은 저장 캐패시터(도시되지 않음)의 저장 전극과 제 2 소스/드레인 영역(52)간의 전기적 콘택을 달성하기 위해 제공된다. 비트 라인 콘택(41)은 2개의 이웃하는 트랜지스터들과 연계된다. 또한, 제 2 액세스 트랜지스터(62)는 제 1 및 제 2 소스/드레인 영역들(51, 52'), 상기 제 1 소스/드레인 영역과 상기 제 2 소스/드레인 영역 사이에 흐르는 전류를 제어하기 위한 게이트 전극(2), 도시된 액세스 트랜지스터(62)의 우측상에 배치된 액세 스 트랜지스터의 비트 라인 콘택으로도 역할하는 비트 라인 콘택(41), 및 저장 캐패시터(도시되지 않음)의 저장 전극과 제 2 소스/드레인 영역(52')을 전기적으로 연결시키는 노드 콘택(42)을 포함한다. 절연 게이트 라인(3)은 제 1 액세스 트랜지스터(61)와 제 2 액세스 트랜지스터(62) 사이에 배치되어 있다. 제 2 소스/드레인 영역들(52, 52') 사이에 전류가 흐르는 것을 방지하기 위해서, 절연 게이트 라인(3)에 적절한 전압이 인가된다. 절연 게이트 라인 또한, 폴리실리콘 층(22), 높은 도전성 층(23) 및 절연층(24)을 포함한다. 절연 게이트 라인(3)은 게이트 유전체(31)에 의해 기판으로부터 절연된다.
게이트 전극(2)에 적절한 전압을 인가함으로써, 제 1 소스/드레인 영역(51)과 제 2 소스/드레인 영역(52) 사이에 전류가 흐르도록, 액세스 트랜지스터(61 또는 62)가 어드레스 또는 활성화된다. 이에 따라, 노드 콘택(42)과 전기적으로 연결된 저장 캐패시터(도시되지 않음)내에 저장된 전하가 판독될 수 있으며 또한 비트 라인 콘택(41)을 통해 비트 라인으로 전달될 수 있다.
도 4는 단일 메모리 셀들이 상이한 방식으로 구현되는, 본 발명의 또 다른 실시예를 도시한다. 도 4의 좌측부는 도 1의 라인 I-I를 따라 절개한 단면을 도시하는 반면, 도 4의 우측부는 도 1의 라인 II-II를 따라 절개한 단면을 도시한다. 도 4에 도시된 바와 같이, 워드 라인들(2) 및 절연 게이트 라인들(3)은 각각 매립된 워드 라인들 및 매립된 절연 게이트 라인들로서 구현된다. 부연하면, 워드 라인들(2)의 최상면 및 절연 게이트 라인들(3)의 최상면은 반도체 기판의 표면 밑에 배치된다.
도 4에서, 제 1 액세스 트랜지스터(61)는 제 1 소스/드레인 영역(51) 및 제 2 소스/드레인 영역(52)을 포함하며, 두 영역 모두 n-도핑된 부분들로 구현된다. 채널(53) 또는 채널 영역은 제 1 소스/드레인 영역(51)과 제 2 소스/드레인 영역(52) 사이의 p-도핑된 기판 부분내에 형성되며, 채널의 도전성은 워드 라인(2)에 적절한 전압을 인가함으로써 제어된다. 워드 라인(2)은 채널(53)로부터 워드 라인(2)을 절연시키는 게이트 유전체(21)를 포함하고, 금속성 물질과 같은 높은 도전성 층(23)을 추가로 포함한다. 제 1 및 제 2 소스/드레인 영역들(51, 52)로부터 워드 라인을 절연시키기 위해, 높은 도전성 층(23) 위에 절연층(24)이 배치된다. 액세스 트랜지스터(62)는 제 1 및 제 2 소스/드레인 영역들(51, 52')과, 상기 제 1 및 제 2 소스/드레인 영역들 사이의 p-도핑된 기판 부분내에 있는 채널(53)을 포함한다. 채널(53)의 도전성은 제 1 액세스 트랜지스터의 워드 라인과 동일한 구성을 갖는 워드 라인(2)에 의해 제어된다.
워드 라인들(2)이 매립된 워드 라인들로서 형성되기 때문에, 채널(53)은 "U"형으로 형성되며, 채널 길이가 증가된다.
제 2 소스/드레인 영역(52')의 우측상에는, 절연 게이트 라인(3)이 배치된다. 절연 게이트 라인(3)은 게이트 유전체(31) 및 높은 도전성 층(33)을 포함한다. 인접한 소스/드레인 영역들로부터 절연을 달성하기 위해 높은 도전성 층(33) 위에는 절연층(24)이 배치된다. 제 2 액세스 트랜지스터(62)의 우측편상에 배치된 액세스 트랜지스터의 제 2 소스/드레인 영역(52)과 제 2 소스/드레인 영역(52') 사이에 전류가 흐르는 것을 방지하기 위해, 적절한 전압이 통상적으로 절연 게이트 라인 (3)에 인가된다.
도 3과 유사한 방식으로, 노드 콘택(42)은 저장 캐패시터(63)의 저장 전극과 제 2 소스/드레인 영역들(52, 52')을 연결시킨다. 도 4에서 알 수 있듯이, 저장 캐패시터는, 노드 콘택(42)과 연결된 제 1 저장 전극(631), 제 2 저장 전극(632), 및 상기 제 1 저장 전극(631)과 상기 제 2 저장 전극(632) 사이에 배치되며 또한 2개의 저장 전극들을 서로 절연시키는 캐패시터 유전체(633)를 포함하여 이루어지는 스택 캐패시터로서 구현된다.
2개의 액세스 트랜지스터들(61, 62)은 1개의 공통 비트 라인 콘택(41)을 가진다. 비트 라인 콘택(41)은 도핑된 폴리실리콘 또는 또 다른 도전 물질로 형성될 수 있다. 도면의 평면에 대해 사선 방향으로 연장된 비트 라인(8)은 비트 라인 콘택 위에 배치된다. 비트 라인(8)은 임의의 도전 물질로 만들어질 수 있다. 특히, 비트 라인(8)은 통용되는 게이트 스택과 유사하거나 동일한 층 스택으로 만들어질 수 있다. 예를 들어, 비트 라인 콘택(41)을 포함하는 비트 라인(8)은 폴리실리콘 층, 높은 도전성 층, 및 절연층을 포함하여 이루어지는 층 스택으로 만들어질 수 있으며, 이는 도 3에 도시된 워드 라인들(2)과 유사한 방식으로 형성된다. 이 경우, 메모리 디바이스의 주변부(peripheral portion)내에 형성된 트랜지스터들의 게이트 전극들은 메모리 셀 어레이내에 형성된 비트 라인 콘택들을 포함하는 비트 라인들과 동일한 층 스택으로 만들어지는 것이 특히 바람직하다.
도 4의 우측부는 메모리 셀 어레이를 라인 II-II을 따라 절개한 단면도를 도 시한다. 도 4에서 알 수 있는 바와 같이, 활성 영역 라인(4)은 SiO2와 같은 절연 물질로 채워진 2개의 인접한 절연 트렌치들(5)에 의해 정의된다. 게이트 유전체(21), 높은 도전성 층(23), 및 절연층(24)을 포함하여 이루어진 워드 라인은 활성 영역 라인과 인접한 절연 트렌치들(5) 위에 형성된다. 절연층(24) 위에는 비트 라인(8)이 형성된다.
도 4의 좌측편상에는, 메모리 셀들의 인접한 쌍들을 서로 절연시키기 위해, 절연 홈(44)이 절연 게이트 라인(3) 위에 형성된다. 액세스 트랜지스터(61)가 워드 라인(2)에 의해 어드레스되는 경우, 저장 트랜지스터(63)내에 정보로서 저장된 전하는, 노드 콘택(42)을 통해 판독되고, 액세스 트랜지스터(61)에 걸쳐 제 2 소스/드레인 영역(52)으로부터 제 1 소스/드레인 영역(51)으로 전달되며, 비트 라인 콘택(41)을 통해 비트 라인(8)으로 전달된다.
도 1과 연계하여 도 3 및 도 4의 좌측부로부터 알 수 있는 바와 같이, 워드 라인들(2), 절연 게이트 라인들(3), 및 비트 라인들(8)은 도면의 평면에 대해 사선 방향으로 연장된다.
당업자가 이해할 수 있는 바와 같이, 본 발명의 메모리 셀 어레이는 개별 메모리 셀들의 복수의 상이한 구현예들에 적용될 수 있다.
도 5는 본 발명에 따른 메모리 셀 어레이들(60, 60')의 쌍을 설명하는 개략적인 도면이다. 상기 어레이들은 개방(open) 비트 라인 구성으로 구현되며, 그 각각은 하나의 트랜지스터(61)와 하나의 캐패시터(63)로 형성된 메모리 셀들(6)을 채 택한다.
상기 메모리 어레이들(60. 60')은 비트 라인들(8, 8')의 각자의 그룹들과 워드 라인들(2, 2')의 각자의 그룹들에 각각 커플링된다. 비트 라인들(8, 8')의 2개의 그룹들은 메모리 어레이들(60, 60')의 각각으로부터 감지 증폭기들(7)에 커플링된다. 감지 증폭기들(7)은 주변 회로, 즉 메모리 어레이들(60, 60')을 지지하여 채택된 회로를 포함하며, 일반적으로 메모리 어레이들(60, 60')의 주변부들의 외부에 형성된다.
작동시, 예를 들어 하나의 워드 라인(2)을 활성화함으로써 하나의 메모리 셀(6)이 선택된다. 워드 라인(2)은 트랜지스터들(61)의 각자의 것의 각자의 게이트 전극에 커플링된다. 비트 라인(8)은 비트 라인 콘택(41)을 통해 이들 트랜지스터들(61) 중 하나의 제 1 소스/드레인 영역에 커플링된다. 그런 후, 트랜지스터(61)가 턴 온(turn on)되며, 캐패시터(63)내에 저장된 전하가 그와 연계된 비트 라인(8)에 커플링된다. 그런 후, 감지 증폭기(7)는 캐패시터(63)로부터 비트 라인(8)으로 커플링된 전하를 감지한다. 감지 증폭기(7)는 그 대응하는 워드 라인(2')에 전압이 인가되지 않고, 대응하는 비트 라인(8')을 감지함으로써 얻어진 기준 신호 또는 기준 전하(Qref)와 같은 기준 신호와 신호를 비교하고, 그 결과 신호를 증폭시키며, 적절한 기간으로부터 증폭된 신호를 래칭(latch)한다. 이로써, 캐패시터(63)내에 저장된 전하에 의해 표현된 데이터는 메모리 어레이들(60, 60') 외부로 액세스될 수 있으며, 또한 상기 캐패시터(63)는 메모리 셀(6)로부터 데이터를 표현한 전하를 다시 메모리 셀(6)내에 저장할 수 있다. 당업자가 알 수 있는 바와 같이, 전반적으 로 공지되어 있는 수직으로 트위스트된 비트 라인 어레이 아키텍처(a vertically twisted bit line array architecture)와 같은 대안적인 어레이 아키텍처가 또한 사용될 수 있다.
본 발명에 따르면, 높은 패키징 밀도를 가지며 용이하게 제작될 수 있는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이가 제공된다.

Claims (21)

  1. 메모리 셀 어레이에 있어서,
    메모리 셀들을 포함하여 이루어지고, 상기 메모리 셀들의 각각은 저장 요소 및 액세스 트랜지스터를 포함하여 이루어지며;
    제 1 방향을 따라 이어진 비트 라인들;
    상기 제 1 방향에 대해 수직한 제 2 방향을 따라 이어진 워드 라인들;
    반도체 기판, 연속한 활성 영역 라인들 및 상기 반도체 기판내에 형성된 절연 트렌치들을 포함하여 이루어지고, 상기 절연 트렌치들은 상기 활성 영역 라인들에 인접하여 이웃하는 활성 영역 라인들을 서로 절연시키고, 상기 액세스 트랜지스터들은 상기 활성 영역 라인들내에 전체적으로 또는 부분적으로 형성되며 또한 비트 라인 콘택들을 통해 대응하는 저장 요소들을 대응하는 비트 라인들에 전기적으로 커플링하고, 상기 트랜지스터들은 상기 워드 라인들에 의해 어드레스되며;
    상기 비트 라인 콘택들은 비트 라인 및 대응하는 활성 영역 라인의 교차점에 의해 정의되는 영역내에 형성되고;
    동일한 비트 라인에 할당된 비트 라인 콘택들은 상이한 활성 영역 라인에 연결되는 것을 특징으로 하는 메모리 셀 어레이.
  2. 제 1 항에 있어서,
    상기 활성 영역 라인들은 직선 라인들로서 형성되는 것을 특징으로 하는 메모리 셀 어레이.
  3. 제 1 항에 있어서,
    상기 저장 요소들의 각각은 저장 캐패시터를 포함하여 이루어지는 것을 특징으로 하는 메모리 셀 어레이.
  4. 제 3 항에 있어서,
    상기 저장 캐패시터는 스택 캐패시터인 것을 특징으로 하는 메모리 셀 어레이.
  5. 제 1 항에 있어서,
    상기 활성 영역 라인들과 상기 비트 라인들간의 각도는 10°내지 60°사이에 존재하는 것을 특징으로 하는 메모리 셀 어레이.
  6. 제 5 항에 있어서,
    상기 활성 영역 라인들과 상기 비트 라인들간의 각도는 10°내지 25°사이에 존재하는 것을 특징으로 하는 메모리 셀 어레이.
  7. 제 6 항에 있어서,
    상기 활성 영역 라인들과 상기 비트 라인들간의 각도는 18°내지 19°사이에 존재하는 것을 특징으로 하는 메모리 셀 어레이.
  8. 제 1 항에 있어서,
    1개의 비트 라인 콘택은 1개의 활성 영역 라인내에 형성된 2개의 이웃하는 트랜지스터들에 연결되는 것을 특징으로 하는 메모리 셀 어레이.
  9. 제 1 항에 있어서,
    이웃하는 트랜지스터들을 서로 절연시키는 절연 게이트 라인들을 더 포함하여 이루어지고, 상기 절연 게이트 라인들은 상기 워드 라인들과 평행하게 배치되는 것을 특징으로 하는 메모리 셀 어레이.
  10. 제 9 항에 있어서,
    2개의 워드 라인들 다음에 1개의 절연 게이트 라인이 배치(follow)되며, 1개의 절연 게이트 라인 다음에 2개의 워드 라인들이 배치(follow)되는 것을 특징으로 하는 메모리 셀 어레이.
  11. 메모리 셀 어레이에 있어서,
    메모리 셀들을 포함하여 이루어지고, 상기 메모리 셀들의 각각은 저장 요소 및 액세스 트랜지스터를 포함하여 이루어지며;
    제 1 방향을 따라 이어진 비트 라인들을 포함하여 이루어지고, 상기 비트 라인들은 직선 비트 라인들로서 형성되며;
    반도체 기판, 연속한 활성 영역 라인들 및 상기 반도체 기판내에 형성된 절연 트렌치들을 포함하여 이루어지고, 상기 절연 트렌치들은 상기 활성 영역 라인들에 인접하여 이웃하는 활성 영역 라인들을 서로 절연시키며, 상기 액세스 트랜지스터들은 상기 활성 영역 라인들내에 전체적으로 또는 부분적으로 형성되고 또한 비트 라인 콘택들을 통해 대응하는 저장 요소들을 대응하는 비트 라인들에 전기적으로 커플링하며, 상기 액세스 트랜지스터들은 워드 라인들에 의해 어드레스되고;
    상기 비트 라인 콘택들은 비트 라인과 대응하는 활성 영역 라인의 교차점에 의해 정의되는 영역내에 형성되며; 및
    동일한 비트 라인에 할당된 비트 라인 콘택들은 상이한 활성 영역 라인에 연결되는 것을 특징으로 하는 메모리 셀 어레이.
  12. 제 11 항에 있어서,
    상기 제 1 방향과 교차하는 제 2 방향을 따라 이어진 복수의 워드 라인들을 더 포함하여 이루어지고, 상기 액세스 트랜지스터들은 워드 라인들에 의해 어드레스되는 것을 특징으로 하는 메모리 셀 어레이.
  13. 제 11 항에 있어서,
    상기 저장 요소들의 각각은 저장 캐패시터를 포함하여 이루어지는 것을 특징으로 하는 메모리 셀 어레이.
  14. 제 13 항에 있어서,
    상기 저장 캐패시터는 스택 캐패시터인 것을 특징으로 하는 메모리 셀 어레이.
  15. 제 11 항에 있어서,
    상기 활성 영역 라인들과 상기 비트 라인들간의 각도는 10°내지 60°사이에 존재하는 것을 특징으로 하는 메모리 셀 어레이.
  16. 제 15 항에 있어서,
    상기 활성 영역 라인들과 상기 비트 라인들간의 각도는 10°내지 25°사이에 존재하는 것을 특징으로 하는 메모리 셀 어레이.
  17. 제 16 항에 있어서,
    상기 활성 영역 라인들과 상기 비트 라인들간의 각도는 18°내지 19°사이에 존재하는 것을 특징으로 하는 메모리 셀 어레이.
  18. 제 11 항에 있어서,
    1개의 비트 라인 콘택은 1개의 활성 영역 라인내에 형성된 2개의 이웃하는 트랜지스터들에 연결되는 것을 특징으로 하는 메모리 셀 어레이.
  19. 제 12 항에 있어서,
    이웃하는 트랜지스터들을 서로 절연시키는 절연 게이트 라인들을 더 포함하여 이루어지고, 상기 절연 게이트 라인들은 상기 워드 라인들과 평행하게 배치되는 것을 특징으로 하는 메모리 셀 어레이.
  20. 제 19 항에 있어서,
    2개의 워드 라인들 다음에 1개의 절연 게이트 라인이 배치되고, 1개의 절연 게이트 라인 다음에 2개의 워드 라인들이 배치되는 것을 특징으로 하는 메모리 셀 어레이.
  21. 제 11 항에 있어서,
    상기 활성 영역 라인들은 직선 라인들로서 형성되는 것을 특징으로 하는 메모리 셀 어레이.
KR1020050118170A 2004-12-07 2005-12-06 메모리 셀 어레이 KR100793932B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/004,881 US7139184B2 (en) 2004-12-07 2004-12-07 Memory cell array
US11/004,881 2004-12-07

Publications (2)

Publication Number Publication Date
KR20060063747A KR20060063747A (ko) 2006-06-12
KR100793932B1 true KR100793932B1 (ko) 2008-01-16

Family

ID=36441896

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050118170A KR100793932B1 (ko) 2004-12-07 2005-12-06 메모리 셀 어레이

Country Status (5)

Country Link
US (3) US7139184B2 (ko)
KR (1) KR100793932B1 (ko)
CN (1) CN100407410C (ko)
DE (1) DE102005056427A1 (ko)
TW (1) TWI291700B (ko)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US6956757B2 (en) 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
US7593256B2 (en) * 2006-03-28 2009-09-22 Contour Semiconductor, Inc. Memory array with readout isolation
US7956387B2 (en) * 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
US7612406B2 (en) * 2006-09-08 2009-11-03 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
KR100763336B1 (ko) * 2006-09-27 2007-10-04 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 메모리 셀 어레이의 배치방법
US20080111174A1 (en) * 2006-11-14 2008-05-15 Qimonda Ag Memory device and a method of manufacturing the same
US7605037B2 (en) * 2007-02-09 2009-10-20 Qimonda Ag Manufacturing method for an integrated semiconductor memory device and corresponding semiconductor memory device
US7817454B2 (en) 2007-04-03 2010-10-19 Micron Technology, Inc. Variable resistance memory with lattice array using enclosing transistors
US7642572B2 (en) * 2007-04-13 2010-01-05 Qimonda Ag Integrated circuit having a memory cell array and method of forming an integrated circuit
US20080258206A1 (en) * 2007-04-17 2008-10-23 Qimonda Ag Self-Aligned Gate Structure, Memory Cell Array, and Methods of Making the Same
KR101353343B1 (ko) * 2007-09-18 2014-01-17 삼성전자주식회사 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들
US7813157B2 (en) 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
KR20090090597A (ko) * 2008-02-21 2009-08-26 삼성전자주식회사 강유전체 메모리 소자 및 그 제조 방법
US20090321805A1 (en) * 2008-06-30 2009-12-31 Qimonda Ag Insulator material over buried conductive line
US8325556B2 (en) 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit
US8294188B2 (en) * 2008-10-16 2012-10-23 Qimonda Ag 4 F2 memory cell array
KR101487966B1 (ko) * 2008-11-25 2015-02-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR101625924B1 (ko) * 2010-07-05 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US8519462B2 (en) * 2011-06-27 2013-08-27 Intel Corporation 6F2 DRAM cell
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101325188B1 (ko) * 2012-04-09 2013-11-20 이화여자대학교 산학협력단 자기 저항 메모리
JP2014225566A (ja) * 2013-05-16 2014-12-04 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
CN104637945B (zh) * 2013-11-08 2018-08-03 苏州东微半导体有限公司 半浮栅存储器及其制造方法和半浮栅存储器阵列
CN107785370A (zh) * 2016-08-30 2018-03-09 联华电子股份有限公司 高密度半导体结构
US10062745B2 (en) * 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
CN107093604A (zh) * 2017-04-27 2017-08-25 睿力集成电路有限公司 动态随机存取存储器及其制造方法
KR102358481B1 (ko) 2017-06-08 2022-02-04 삼성전자주식회사 반도체 소자 및 그의 제조 방법
WO2019005135A1 (en) * 2017-06-30 2019-01-03 Intel Corporation USE OF TRENCH CONTACT IN DEADLY MEMORY PROGRAMMING
CN107240586B (zh) * 2017-07-26 2018-03-06 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN109427787A (zh) 2017-08-30 2019-03-05 联华电子股份有限公司 半导体存储装置
CN107611133B (zh) * 2017-10-16 2018-08-14 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN109698193B (zh) * 2017-10-24 2024-02-09 长鑫存储技术有限公司 一种半导体存储器的阵列结构
CN107634057B (zh) * 2017-10-30 2018-10-16 睿力集成电路有限公司 动态随机存取存储器阵列及其版图结构、制作方法
CN109979939B (zh) * 2017-12-27 2021-09-28 长鑫存储技术有限公司 半导体存储器件结构及其制作方法
CN113451269B (zh) * 2020-03-25 2022-07-22 长鑫存储技术有限公司 字线结构和半导体存储器
CN114388503A (zh) * 2020-10-16 2022-04-22 长鑫存储技术有限公司 半导体器件及其制造方法
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502320A (en) * 1993-03-15 1996-03-26 Kabushiki Kaisha Toshiba Dynamic random access memory (DRAM) semiconductor device
US6410948B1 (en) * 1997-08-22 2002-06-25 Micron Technology, Inc. Memory cell arrays comprising intersecting slanted portions
KR20030069801A (ko) * 2000-06-23 2003-08-27 인터내셔널 비지네스 머신즈 코포레이션 수직 모스펫 및 3에프 비트라인 피치를 갖는 6에프^2트렌치 커패시터 디램 셀의 구조 및 프로세스
KR20030092861A (ko) * 2002-05-31 2003-12-06 주식회사 하이닉스반도체 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자
KR20050096595A (ko) * 2004-03-31 2005-10-06 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
KR20060059037A (ko) * 2004-11-26 2006-06-01 주식회사 하이닉스반도체 메모리 소자

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950003402B1 (ko) 1992-09-08 1995-04-12 삼성전자 주식회사 폴디드 비트라인 방식의 디램쎌 어레이
US6348208B1 (en) * 1995-01-13 2002-02-19 Somerset Pharmaceuticals, Inc. Methods and pharmaceutical compositions employing desmethylselegiline
US6035355A (en) 1998-04-27 2000-03-07 International Business Machines Corporation PCI system and adapter requirements following reset
DE19843979C1 (de) 1998-09-24 2000-03-02 Siemens Ag Speicherzellenanordnung mit ferroelektrischem oder dynamischen Speicherzellen und entsprechendes Herstellungsverfahren
DE19928781C1 (de) 1999-06-23 2000-07-06 Siemens Ag DRAM-Zellenanordnung und Verfahren zu deren Herstellung
JP2002151665A (ja) * 2000-11-14 2002-05-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6545904B2 (en) * 2001-03-16 2003-04-08 Micron Technology, Inc. 6f2 dram array, a dram array formed on a semiconductive substrate, a method of forming memory cells in a 6f2 dram array and a method of isolating a single row of memory cells in a 6f2 dram array
JP2003092364A (ja) 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
US6590817B2 (en) 2001-07-23 2003-07-08 Micron Technology, Inc. 6F2 DRAM array with apparatus for stress testing an isolation gate and method
US6834019B2 (en) * 2002-08-29 2004-12-21 Micron Technology, Inc. Isolation device over field in a memory device
US6894915B2 (en) * 2002-11-15 2005-05-17 Micron Technology, Inc. Method to prevent bit line capacitive coupling
JP2004193483A (ja) 2002-12-13 2004-07-08 Renesas Technology Corp 半導体記憶装置
JP2004213722A (ja) * 2002-12-27 2004-07-29 Matsushita Electric Ind Co Ltd 半導体記憶装置及び半導体集積回路装置
JP2004281736A (ja) 2003-03-17 2004-10-07 Nec Electronics Corp 半導体記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5502320A (en) * 1993-03-15 1996-03-26 Kabushiki Kaisha Toshiba Dynamic random access memory (DRAM) semiconductor device
US6410948B1 (en) * 1997-08-22 2002-06-25 Micron Technology, Inc. Memory cell arrays comprising intersecting slanted portions
KR20030069801A (ko) * 2000-06-23 2003-08-27 인터내셔널 비지네스 머신즈 코포레이션 수직 모스펫 및 3에프 비트라인 피치를 갖는 6에프^2트렌치 커패시터 디램 셀의 구조 및 프로세스
KR20030092861A (ko) * 2002-05-31 2003-12-06 주식회사 하이닉스반도체 6ｆ2 ｄｒａｍ 셀을 구비한 반도체 메모리 소자
KR20050096595A (ko) * 2004-03-31 2005-10-06 삼성전자주식회사 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
KR20060059037A (ko) * 2004-11-26 2006-06-01 주식회사 하이닉스반도체 메모리 소자

Also Published As

Publication number Publication date
US7301799B2 (en) 2007-11-27
KR20060063747A (ko) 2006-06-12
TWI291700B (en) 2007-12-21
US20060120129A1 (en) 2006-06-08
CN1815718A (zh) 2006-08-09
CN100407410C (zh) 2008-07-30
US20080089114A1 (en) 2008-04-17
DE102005056427A1 (de) 2006-06-08
US7139184B2 (en) 2006-11-21
TW200625331A (en) 2006-07-16
US7471547B2 (en) 2008-12-30
US20070155077A1 (en) 2007-07-05

Similar Documents

Publication Publication Date Title
KR100793932B1 (ko) 메모리 셀 어레이
US7476920B2 (en) 6F2 access transistor arrangement and semiconductor memory device
US5274258A (en) High density semiconductor memory device (MBC cell)
CN101174648B (zh) 晶体管及存储单元阵列
US8013375B2 (en) Semiconductor memory devices including diagonal bit lines
CN113053894A (zh) 半导体存储装置
KR100683295B1 (ko) 수직형 트랜지스터를 구비한 메모리 셀의 레이아웃 및 배선 설계
US7759704B2 (en) Memory cell array comprising wiggled bit lines
US8294188B2 (en) 4 F2 memory cell array
KR20210016641A (ko) 집적 회로 구성
US7321514B2 (en) DRAM memory cell arrangement
US20220415967A1 (en) 1t1r memory with a 3d structure
US7372093B2 (en) DRAM memory with vertically arranged selection transistors
US20050176197A1 (en) Line mask defined active areas for 8F2 dram cells with folded bit lines and deep trench patterns
US6282116B1 (en) Dynamic random access memory
US7547936B2 (en) Semiconductor memory devices including offset active regions
US20010032991A1 (en) Semiconductor memory having a memory cell array
US7880159B2 (en) Phase change memory device in which a distance between a lower electrode and a ground line is increased to secure the sensing margin of a cell and method for manufacturing the same
KR101037501B1 (ko) 고집적 반도체 기억 장치
WO2024036877A1 (zh) 半导体结构及其形成方法
US20230013060A1 (en) Semiconductor device and method for forming same
KR100900136B1 (ko) 1-트랜지스터형 디램
KR20080005766A (ko) 디램 장치 및 그 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20141224

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20151217

Year of fee payment: 9