KR20080005766A - 디램 장치 및 그 형성 방법 - Google Patents

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Abstract

디램 장치 및 그 형성 방법을 제공한다. 이 장치에 따르면, 하부전극이 하부전극콘택 상부에 형성되는 리세스된 영역에 위치하는 고정부를 포함하므로, 고정부에 의해 하부전극이 고정되어 하부전극이 잘 쓰러지지 않는다. 또한 하부전극은 하부전극콘택의 상부면보다 높은 기둥부를 더 포함하며, 상기 기둥부는 타원통형의 모양을 가진다. 따라서 기존의 원통형의 하부전극에 비해 표면적이 넓어져 커패시턴스를 증가시킬 수 있다.
Figure 112006049246768-PAT00001
디램 장치, 커패시터

Description

디램 장치 및 그 형성 방법{DRAM device and method of forming the same}
도 1은 본 발명의 일 예에 따른 디램 장치의 레이아웃을 나타낸다.
도 2a는 도 1을 I-I'선으로 자른 단면도를 나타낸다.
도 2b는 도 1을 II-II'선으로 자른 단면도를 나타낸다.
도 3a, 4a, 5a, 6a 및 7a는 도 2a의 디램장치를 형성하는 과정을 나타내는 단면도들이다.
도 3b, 4b, 5b, 6b 및 7b는 도 2b의 디램장치를 형성하는 과정을 나타내는 단면도들이다.
본 발명은 반도체 장치 및 그 형성 방법에 관한 것으로 더욱 상세하게는 디램 장치 및 그 형성 방법에 관한 것이다.
디램(DRAM, Dynamic Random Access Memory) 장치와 같은 반도체 장치는 하나의 셀이 하나의 트랜지스터와 하나의 커패시터로 구성된다. 디램 장치는 전원이 공급된 상태에서도 셀이 저장하는 정보가 일시적인 시간을 가지고 있다는 이유때문에 붙여진 이름이다. 그래서 이 셀은 주기적으로 읽혀지고 리프레쉬되어야 한다. 디램 은 단위 비트당 단가가 저렴하며, 고집적화가 가능하며 읽기와 쓰기가 동시에 가능하다는 등의 이유로 많이 쓰이고 있다. 한편, 디램에서는 외부 요인등에 의해 커패시터에 저장된 전하(charge)가 유실되어 발생하는 소프트 에러(Soft error)가 발생할 수 있으며, 이는 장치의 오작동을 야기한다. 소프트 에러를 방지하기 위한 방법들 중에 하나로 커패시터의 커패시턴스를 높이는 방법이 있다. 커패시터의 커패시턴스를 높이기 위한 방법들 중에 하나로 하부전극의 표면적을 넓히는 방법이 있다. 하부전극의 표면적을 넓히기 위해 많은 연구들이 행해지고 있으나 반도체 장치의 고집적화로 인해 실제 제조 공정에서 많은 어려움들이 있다.
한편, 반도체 장치의 고집적화로 인해 디램 장치에서는 소프트 에러 및 기생 캐패시턴스등 여러 문제점들이 발생한다. 또한 고집적화로 인해 디램 장치를 제조하는 과정에서 많은 문제점들이 발생할 수 있다. 예를 들면, 고집적화될수록 하부전극의 폭도 좁아지고 있다. 이렇게 폭이 좁아질수록 하부전극을 형성하는 과정에서 하부전극이 쓰러지기 쉽다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 하부전극의 쓰러짐을 방지할 수 있는 디램 장치 및 그 형성 방법을 제공하는데 있다.
본 발명의 다른 기술적 과제는 커패시턴스를 증가시킬 수 있는 디램 장치 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 디램 장치는 반도체 기판 상의 층간절연막; 상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 연결되되, 상부에 리세스된 영역을 포함하는 하부전극콘택; 상기 하부전극콘택과 접하며 상기 리세스된 영역에 위치하는 고정부를 포함하는 하부전극; 및 상기 하부전극 상에 유전막 및 상부전극을 포함한다. 상기 디램 장치에서 상기 하부전극이 상기 하부전극콘택 상부에 형성되는 리세스된 영역에 위치하는 고정부를 포함하므로, 상기 고정부에 의해 상기 하부전극이 고정되어 상기 하부전극이 잘 쓰러지지 않는다.
상기 하부전극은 상기 하부전극콘택의 상부면보다 높은 기둥부를 더 포함하며, 상기 기둥부는 타원통형의 모양을 가질 수 있다. 따라서 기존의 원통형의 하부전극에 비해 표면적이 넓어져 커패시턴스를 증가시킬 수 있다.
상기 고정부는 상기 기둥부와 연결되며 중첩될 수 있다. 상기 디램장치는 비트라인을 더 포함할 수 있으며, 상기 타원통형의 상기 기둥부는 바람직하게는 상기 비트라인과 평행한 방향으로 길쭉하다.
상기 디램 장치의 형성 방법은 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 연결되되, 상부에 리세스된 영역을 포함하는 하부전극콘택을 형성하는 단계; 상기 하부전극콘택과 접하며 상기 리세스된 영역에 위치하는 고정부를 포함하는 하부전극을 형성하는 단계; 및 상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 포함한다.
상기 하부전극콘택을 형성하는 단계는, 상기 층간절연막을 패터닝하여 하부전극콘택홀을 형성하는 단계; 하부전극콘택막을 콘포말하게 적층하여 상기 하부전 극콘택홀을 채우는 단계; 및 상기 하부전극콘택막을 전면 에치백(etch back) 하여 상기 층간절연막과 동일한 높이의 상부면을 가지되 중심에 리세스된 영역을 포함하는 하부전극 콘택을 형성하는 단계를 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 예에 따른 디램 장치의 레이아웃을 나타낸다. 도 2a는 도 1을 I-I'선으로 자른 단면도를 나타낸다. 도 2b는 도 1을 II-II'선으로 자른 단면도를 나타낸다.
도 1, 2a 및 2b를 참조하면, 반도체 기판(1) 상에 소자분리막(Fox, 3)들이 배치되어 활성영역(AR)들을 정의한다. 상기 활성 영역(AR)들은 'ㅗ'자형으로 형성될 수 있다. 상기 반도체 기판(1) 상에는 상기 활성 영역(AR)들을 가로지르는 방향으로 복수개의 서로 평행한 워드라인(또는 게이트 전극, WL, 7)들이 배치된다. 상기 워드라인(WL, 7)들과 상기 반도체 기판(1) 사이에는 게이트 절연막(5)이 개재된다. 상기 워드라인(WL, 7)의 상부에는 제 1 캐핑막 패턴(9)이 위치한다. 상기 게이 트 절연막(5), 상기 워드라인(WL, 7) 및 상기 제 1 캐핑막 패턴(9)은 게이트 패턴(11)을 구성한다. 상기 게이트 패턴(11)의 측벽은 제 1 스페이서(13)로 덮인다. 상기 게이트 패턴들(11) 사이의 상기 활성 영역(AR)에는 소오스/드레인 영역들(15)이 배치된다. 상기 제 1 스페이서(13)들의 측벽에는 제 1 층간절연막(17)이 위치한다. 인접하는 두개의 게이트 패턴들(11) 사이에서, 상기 제 1 층간절연막(17)을 관통하여 상기 소오스/드레인 영역들(15)과 접하는 콘택 패드(BC, 19)가 위치한다.
계속해서, 상기 제 1 층간절연막(17) 상에 제 2 층간절연막(21)이 배치된다. 도 2a 및 도 2b에 도시되지는 않았지만, 상기 제 2 층간절연막(21)과 상기 제 1 층간절연막(17)을 관통하여 상기 소오스/드레인 영역들(15)과 접하는 비트라인콘택(DC)가 형성된다. 상기 제 2 층간절연막(21) 상에는 상기 워드라인(WL, 7)과 교차되는 복수개의 서로 평행한 비트라인들(BL, 25)이 배치된다. 상기 비트라인(BL, 25)과 상기 제 2 층간절연막(21) 사이에는 베리어막(23)이 개재될 수 있다. 상기 비트라인(BL, 25) 상에는 제 2 캐핑막 패턴(27)이 위치한다. 그리고, 상기 제 2 캐핑막 패턴(27), 상기 비트라인(BL, 25) 및 상기 베리어막(23)의 측벽은 제 2 스페이서(29)로 덮인다. 상기 비트라인(BL, 25)은 상기 비트라인콘택(DC)과 전기적으로 연결된다. 상기 비트라인들(BL, 25)과 상기 제 2 층간절연막(21) 상에는 제 3 층간절연막(31)이 위치한다. 상기 비트라인들(BL, 25) 사이에서, 상기 제 3 층간절연막(31)과 상기 제 2 층간절연막(21)을 관통하여 상기 콘택 패드(BC, 19)를 노출시키는 하부전극콘택홀(33) 안에 하부전극콘택(34a)이 배치된다. 상기 하부전극콘택(34)은 상기 제 3 층간절연막(31)과 동일한 높이의 상부면을 가지나 중심에 리세 스된 영역(35)도 가진다.
상기 하부전극콘택(34) 상에는 하부전극(38)이 위치한다. 상기 하부전극(38)은 상기 리세스된 영역(35) 안에 위치하는 고정부(36)와 상기 제 3 층간절연막(31) 상으로 돌출된 기둥부(37)를 포함한다. 상기 고정부(36)에 의해 상기 하부전극(38)은 지지되어 잘 쓰러지지 않는다. 상기 기둥부(37)는 속이 비고 상부가 개방된 타원통형의 모양을 가진다. 상기 기둥부(37)는 주로 커패시턴스를 확보하기 위해 넓은 표면적을 제공한다. 워드라인(WL, 7)과 평행한 방향으로 자른 단면인 도 2a에서 상기 기둥부(37)의 제 1 내부폭(W1)은 비트라인(BL,25)과 평행한 방향으로 자른 단면인 도 2b에서 상기 기둥부(37)의 제 2 내부폭(W2)은 보다 좁다. 즉, 상기 기둥부(37)는 상기 비트라인(BL, 25)과 평행한 방향으로 길쭉하다. 상기 기둥부(37)가 타원통형이므로 기존의 원통형에 비해 표면적이 넓어진다. 따라서 커패시턴스를 증가시킬 수 있다. 상기 하부전극(38) 상에 유전막(39)과 상부전극(41)이 콘포말하게 적층된다.
다음은 도 1, 2a 및 2b로 묘사된 디램 장치를 형성하는 과정을 설명하기로 한다. 도 3a, 4a, 5a, 6a 및 7a는 도 2a의 디램장치를 형성하는 과정을 나타내는 단면도들이다. 도 3b, 4b, 5b, 6b 및 7b는 도 2b의 디램장치를 형성하는 과정을 나타내는 단면도들이다.
도 3a 및 3b를 참조하면, 반도체 기판(1) 상에 소자분리막(3)을 형성하여 활성영역을 한정한다. 열산화 공정을 진행하여 상기 활성 영역 상에 게이트 절연막(5)을 형성한다. 상기 게이트 절연막(5) 상에 게이트 전극막과 제 1 캐핑막을 차 례로 적층하고 패터닝하여, 게이트 절연막(5), 게이트 전극(7) 및 제 1 캐핑막 패턴(9)을 포함하는 게이트 패턴(11)을 형성한다. 상기 게이트 패턴(11)을 이온주입 마스크로 이용하여 상기 활성 영역에 소오스/드레인 영역(15)을 형성한다. 상기 게이트 패턴(11)의 측벽을 덮는 제 1 스페이서(13)을 형성한다. 상기 게이트 패턴(11)이 형성된 상기 반도체 기판(1) 상에 제 1 층간절연막(17)을 형성하고 평탄화하여 상기 제 1 캐핑막 패턴(9)의 상부면을 노출시킨다. 인접하는 두개의 게이트 패턴(11)들 사이의 상기 제 1 층간절연막(17)을 일부 제거하여 제 1 스페이서(13)의 측벽과 상기 소오스/드레인 영역(15)을 노출시킨다. 그리고 도전막으로 채워 콘택 패드(19)를 형성한다. 상기 콘택 패드(19)는 자기 정렬 콘택 방법으로 형성될 수 있다. 상기 제 1 층간절연막(17) 상에 제 2 층간절연막(21)을 형성한다. 상기 제 2 층간절연막(21) 상에 차례로 적층된 베리어막(23), 비트라인(25) 및 제 2 캐핑막 패턴(27)을 형성한다. 상기 제 2 캐핑막 패턴(27), 상기 비트라인(25) 및 상기 베리어막(23)의 측벽을 덮는 제 2 스페이서(29)를 형성한다. 그리고 상기 비트라인(25)과 상기 제 2 층간절연막(21) 상에 제 3 층간절연막(31)을 형성한다.
도 4a 및 4b를 참조하면, 상기 제 3 층간절연막(31) 상에 마스크 패턴(32)을 형성한다. 상기 마스크 패턴(32)은 하부전극콘택홀을 한정하는 개구부를 포함한다. 상기 마스크 패턴(32)을 식각 마스크로 이용하여 상기 제 3 층간절연막(31) 및 상기 제 2 층간절연막(21)을 차례로 식각하여 상기 콘택 패드(19)를 노출시키는 하부전극 콘택홀(33)을 형성한다.
도 5a 및 5b를 참조하면, 상기 하부전극콘택홀(33)이 형성된 상기 반도체 기 판(1)의 전면 상에 하부전극콘택막(34)을 콘포말하게 적층하여 상기 하부전극콘택홀(33)을 채운다. 이때 상기 하부전극콘택막(34)의 상부에는 상기 하부전극콘택홀(33)의 중심에 움푹 꺼진 모양이 형성된다. 또한 상기 하부전극콘택홀(33)의 중앙에서 상기 하부전극콘택막(34) 내에 심(seam)이 형성된다. 상기 심(seam)에서는 상기 하부전극콘택홀(33)의 가장자리에서보다 상기 하부전극콘택막(34)의 밀도가 낮아질 수 있다.
도 6a 및 도 6b를 참조하면, 상기 하부전극콘택막(34)에 대해 전면 에치백 공정을 진행한다. 이때 상기 제 3 층간절연막(31)은 식각 저지막의 역할을 한다. 상기 에치백 공정으로 인해 상기 제 3 층간절연막(31)의 상부면이 노출되는 동시에 상기 하부전극콘택홀(33) 안에 상기 제 3 층간절연막(31)의 상부면과 동일한 높이의 상부면을 가지는 동시에 가운데 부분에서 움푹 꺼진 리세스된 영역(35)을 가지는 하부전극콘택(34a)이 형성된다. 상기 리세스된 영역(35)은 상기 하부전극콘택막(34)의 프로파일이 전사되어 형성될 수 있다. 또한 상기 하부전극콘택막(34)의 심(seam)부분이 밀도가 낮아 식각률이 가장자리보다 잘되기에, 중심부분에서 상기 리세스된 영역(35)이 형성된다.
도시하지는 않았지만, 상기 각각의 층간절연막들(17, 21, 31) 상에 식각 저지막이 형성될 수 있다.
도 7a 및 7b를 참조하면, 상기 제 3 층간절연막(31) 상에 주형막(45)을 적층한다. 상기 주형막(45)을 패터닝하여 상기 하부전극콘택(34a)을 노출시키는 스토리지노드홀(46)을 형성한다. 상기 스토리지 노드홀(46)은 타원통형으로 형성된다. 상 기 스토리지 노드홀(46)에 의해 상기 리세스된 영역(35)도 노출된다. 상기 스토리지 노드홀(46)이 형성된 상기 반도체 기판(1)의 전면 상에 도전막을 콘포말하게 적층한다. 상기 도전막은 상기 스토리지노드홀(46)의 내벽과 바닥 및 상기 리세스된 영역(35) 내에 콘포말하게 형성된다. 상기 도전막 상에 희생막(47)을 적층하여 상기 스토리지노드홀(47)을 채운다. 상기 희생막(47) 및 상기 도전막에 대해 평탄화 공정을 진행하여 상기 주형막(45)의 상부면을 노출시키는 동시에 상기 스토리지 노드홀(46) 안에 상기 스토리지 노드홀(46)의 내벽과 바닥을 덮는 기둥부(37)와 상기 리세스된 영역(35) 내에 형성된 고정부(36)을 구비하는 하부전극(38)을 형성한다. 상기 하부전극(38)은 타원통형으로 형성된다.
후속으로 도 2a 및 2b를 참조하면, 상기 주형막(45)과 상기 희생막(47)을 제거한다. 이때 상기 고정부(36)에 의해 상기 하부전극(38)이 고정되어 잘 쓰러지지 않는다. 그리고 유전막(39) 및 상부전극(41)을 차례로 형성하여 커패시터(43)을 완성한다.
따라서, 본 발명에 따른 디램 장치 및 그 형성 방법에 따르면, 하부전극이 하부전극콘택 상부에 형성되는 리세스된 영역에 위치하는 고정부를 포함하므로, 고정부에 의해 하부전극이 고정되어 하부전극이 잘 쓰러지지 않는다. 또한 하부전극은 하부전극콘택의 상부면보다 높은 기둥부를 더 포함하며, 상기 기둥부는 타원통형의 모양을 가진다. 따라서 기존의 원통형의 하부전극에 비해 표면적이 넓어져 커패시턴스를 증가시킬 수 있다.

Claims (9)

  1. 반도체 기판 상의 층간절연막;
    상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 연결되되, 상부에 리세스된 영역을 포함하는 하부전극콘택;
    상기 하부전극콘택과 접하며 상기 리세스된 영역에 위치하는 고정부를 포함하는 하부전극; 및
    상기 하부전극 상의 유전막 및 상부전극을 포함하는 디램 장치.
  2. 제 1 항에 있어서,
    상기 하부전극은 상기 하부전극콘택의 상부면보다 높은 기둥부를 더 포함하되,
    상기 기둥부는 타원통형의 모양을 가지는 것을 특징으로 하는 디램 장치.
  3. 제 2 항에 있어서,
    상기 고정부는 상기 기둥부의 바닥에 연결되는 것을 특징으로 하는 디램 장치.
  4. 제 2 항에 있어서,
    상기 디램장치는 비트라인을 더 포함하며,
    상기 타원통형의 상기 기둥부는 상기 비트라인과 평행한 방향으로 길쭉한 것을 특징으로 하는 디램 장치.
  5. 반도체 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 연결되되, 상부에 리세스된 영역을 포함하는 하부전극콘택을 형성하는 단계;
    상기 하부전극콘택과 접하며 상기 리세스된 영역에 위치하는 고정부를 포함하는 하부전극을 형성하는 단계; 및
    상기 하부전극 상에 유전막 및 상부전극을 형성하는 단계를 포함하는 디램 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 하부전극은 상기 하부전극콘택의 상부면보다 높은 기둥부를 더 포함하도록 형성되되,
    상기 기둥부는 타원통형의 모양을 가지도록 형성되는 것을 특징으로 하는 디램 장치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 고정부는 상기 기둥부와 연결되며 중첩되도록 형성되는 것을 특징으로 하는 디램 장치의 형성 방법.
  8. 제 6 항에 있어서,
    비트라인을 형성하는 단계를 더 포함하며,
    상기 타원통형의 상기 기둥부는 상기 비트라인과 평행한 방향으로 길쭉하게 형성되는 것을 특징으로 하는 디램 장치의 형성 방법.
  9. 제 5 항에 있어서,
    상기 하부전극콘택을 형성하는 단계는,
    상기 층간절연막을 패터닝하여 하부전극콘택홀을 형성하는 단계;
    하부전극콘택막을 콘포말하게 적층하여 상기 하부전극콘택홀을 채우는 단계; 및
    상기 하부전극콘택막을 전면 에치백(etch back) 하여 상기 층간절연막과 동일한 높이의 상부면을 가지되 중심에 리세스된 영역을 포함하는 하부전극 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 디램 장치의 형성 방법.
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* Cited by examiner, † Cited by third party
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