JP2006352107A - メモリセルアレイの形成方法およびメモリセルアレイ - Google Patents

メモリセルアレイの形成方法およびメモリセルアレイ Download PDF

Info

Publication number
JP2006352107A
JP2006352107A JP2006147601A JP2006147601A JP2006352107A JP 2006352107 A JP2006352107 A JP 2006352107A JP 2006147601 A JP2006147601 A JP 2006147601A JP 2006147601 A JP2006147601 A JP 2006147601A JP 2006352107 A JP2006352107 A JP 2006352107A
Authority
JP
Japan
Prior art keywords
memory cell
cell array
capacitor
forming
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2006147601A
Other languages
English (en)
Inventor
Rolf Weis
ロルフ，ヴァイス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2006352107A publication Critical patent/JP2006352107A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】トレンチキャパシタを有するメモリセルアレイを形成するための改良された方法及び改良されたメモリセルアレイを提供する。
【解決手段】素子分離用トレンチ２と、対応する能動領域とを構成した後に行われるトランジスタの形成中に、ゲート電極８５を備える。この工程は、素子分離用トレンチ２内においてチャネルに隣接した部分の絶縁材料をエッチングして、チャネルの一部が覆われないようにする工程を含んでいる。チャネル部分１１は、１つの最上面１１ａと２つの側面１１ｂとを有する隆線形状をしている。このチャネル部分１１にゲート絶縁層８４を備える工程と、ゲート絶縁層８４上に導電性材料８５を備える工程とをさらに含んでいる。素子分離用トレンチ２内の絶縁材料をエッチングする工程は、絶縁材料が局所的にエッチングされるように行われる。能動領域を互いに隔てさせている絶縁溝の上部にある絶縁材料は保持される。
【選択図】図６Ｃ

Description

発明の詳細な説明
〔技術分野〕
本発明は、メモリセルアレイの形成方法、およびメモリセルアレイに関する。
〔背景技術〕
ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリセルは、記憶される情報である電荷を蓄積するためのストレージキャパシタ、およびこのストレージキャパシタをアドレス指定するためのアクセストランジスタを有している。アクセストランジスタは、第１および第２のソース／ドレイン領域と、この第１および第２のソース／ドレイン領域に隣接した導電性チャネルと、上記第１および第２のソース／ドレイン領域間を流れる電流を制御するためのゲート電極とを有している。トランジスタは、一般的には半導体基板内に形成されている。ストレージキャパシタ内に記憶された情報は、アクセストランジスタをアドレス指定することによって読み出される。アクセストランジスタのチャネルの長さの下方には境界があり、この境界より下では、アドレス指定されていない状態にあるアドレストランジスタの絶縁特性が十分ではない。効果的なチャネル長Ｌｅｆｆの上記下部の境界によって、半導体基板の基板表面に平行に形成されたアクセストランジスタを有するプレーナトランジスタセルの拡張性が制限される。
特殊なトランジスタの概念として、ＦｉｎＦＥＴがある。ＦｉｎＦＥＴの能動領域は、一般的にはフィンまたは隆線（リッジ)のような形状をしており、半導体基板の第１のソース／ドレイン領域と第２のソース／ドレイン領域との間に形成されている。ゲート電極は、上記フィンの面を２つまたは３つ囲んでいる。具体的には、ダブルゲートＦｉｎＦＥＴでは、能動領域の２つの側面に２つのゲート電極が配置されている。さらに、能動領域の最上面に上部電極を形成することができる。能動領域に沿って横方向に延びている部分のゲート電極は、所定の深さまで拡張可能である。具体的には、ゲート電極の横部分は、能動領域に隣接して配置されている素子分離用トレンチの深さの半分以上の深さまで拡張可能なように備えることができる。
現在使用されているＤＲＡＭメモリセルでは、ストレージキャパシタをトレンチキャパシタとして実施できる。このようなトレンチキャパシタでは、２つのキャパシタ電極が、基板内に、基板表面に対して垂直方向に延びているトレンチ内に形成されている。ＤＲＡＭメモリセルの別の実施方法によると、基板表面上に形成されたスタックドキャパシタ内に電荷が蓄積される。
C.H. Leeらによる「Novel Body Tied FinFET Cell Array Transistor DRAM with Negative Word Line Operation for sub 60nm Technology and beyond」、2004 Symposium on VLSI technology、Digest of Technical Papers, pp.130は、各メモリセルが、スタックドキャパシタとして実施されたストレージキャパシタを含んでいるメモリセルアレイの形成方法を開示している。トランジスタアレイを形成するためには、まず、公知の方法によって、セグメント化された能動領域が形成される。次に、トランジスタアレイ全体が絶縁層によって覆われる。上記能動領域の側面から絶縁層を除去するためにエッチング工程が行われる。このエッチング工程では、上記メモリデバイスの周辺部分がブロックマスクによってマスクされる。次の工程では、ハードマスク材料が堆積およびパターン形成され、これによって上記能動領域に垂直に延びるストライプが形成される。続いて、パターン形成された上記ハードマスク層をエッチングマスクとして用いて、上記能動領域が局所的に薄化される。パターン形成された上記ハードマスク層は、後の注入工程においてもマスクとして用いられる。次の工程では、一般的な方法によってスタックドキャパシタが形成される。
トレンチキャパシタを有したメモリセルアレイを形成するにあたって、メモリセルアレイのアレイ部分から絶縁層を全体的に除去するときに、キャパシタトレンチの上部を充填しているトレンチ最上部の酸化物までもが除去されるという問題が生じる。
さらに、埋め込みストラップ、およびトレンチキャパシタとアレイデバイスとの接続に関する問題が生じ得る。より具体的には、埋め込みストラップの最上部にある酸化物を除去することによって、ゲートコンダクタの形成に関する問題が生じ得る。具体的には、アレイが８Ｆ２のチェス盤状である場合は、パッシングワード線は深いトレンチ上を走っている。トレンチ上にトレンチ最上部の酸化物が残っていない場合は、ゲート酸化物のみが、深いトレンチ充填材からパッシングワード線を絶縁させるが、これでは十分ではない。
〔発明の概要〕
本発明の実施形態は、メモリセルアレイおよびメモリセルアレイの形成方法を提供する。一実施形態では、メモリセルアレイの形成方法は、複数のメモリセルを含み、トレンチキャパシタおよびトランジスタを含む上記各メモリセルが開示されている。一実施形態では、素子分離用トレンチと、対応する能動領域とを構成した後に行われるトランジスタの形成中に、ゲート電極を備える。このゲート電極を備える工程は、素子分離用トレンチ内においてチャネルに隣接した部分の絶縁材料をエッチングして、チャネルの一部が覆われないようにする工程を含んでいる。上記チャネル部分は、１つの最上面と２つの側面とを有する隆線形状をしている。上記方法は、上記１つの最上面上および２つの側面上にゲート絶縁層を備える工程と、上記ゲート絶縁層上に導電性材料を備える工程とをさらに含んでいる。上記ゲート絶縁層上に上記導電性材料を備えることによって、上記ゲート電極が上記チャネルの上記１つの最上面および２つの側面に沿って配置される。上記素子分離用トレンチ内の上記絶縁材料をエッチングする工程は、上記絶縁材料が局所的にエッチングされるように行われる。能動領域を互いに隔てさせている絶縁溝の上部にある絶縁材料は保持される。
〔図面の簡単な説明〕
本発明をさらに理解するために図面が添付されている。これらの図面は、本明細書の一部に組み込まれ、またその一部を構成している。上記図面は、本発明の実施形態を例証しており、本明細書中の説明と共に本発明の原理を説明している。本発明の別の実施形態、および本発明において意図されている多くの利点については、以下の詳細な説明を参照して理解を深めることによって容易に理解できるであろう。図面中の素子は、必ずしも互いのサイズを縮小させるものではない。同一の符号は、対応した同一の部品を示している。
図１〜図７は、本発明におけるメモリセルアレイの製造方法の一実施形態を示した図である。
図８は、完成したメモリセルの断面図であって、本発明におけるメモリセルアレイの一部を形成している。
図９は、本発明における一方法によって形成され得る典型的なメモリセルアレイの平面図である。
図１０は、完成したメモリセルの断面図であって、本発明の第２の実施形態におけるメモリセルアレイの一部を形成している。
図１１は、本発明における方法の第２の実施形態によって形成され得る典型的なメモリセルアレイの平面図である。
図１２は、本発明の別の実施形態におけるメモリセルアレイの一部を示した図である。
〔発明を実施するための最良の形態〕
以下の詳細な説明では、添付図面を参照している。添付図面は、詳細な説明の一部を構成しており、また本発明を実施できる具体的な実施形態を例証している。これに関して、「最上部」「底部」「前」「後」「先端の」「後端の」などの方向を表す用語は、説明されている図面の方向に照らしながら用いられている。本発明の実施形態の部品は、異なる多くの方向に配置可能である。従って方向を表す上記用語は、例証する目的のために用いられるものであって、限定するものでは決してない。本発明の範囲から逸脱することなく、別の実施形態を用いることができ、また論理的変化を加えることができることについて理解されたい。従って以下の詳細な説明は、限定的な意味を成すものと見なされることはなく、本発明の範囲は特許請求の範囲によって規定される。
一実施形態では、本発明は、メモリセルアレイを形成するための改良された方法を提供する。さらに本発明は、改良されたメモリセルアレイを提供する。
本発明の実施形態は、メモリセルアレイの形成方法、およびメモリセルアレイを提供する。一実施形態では、本発明は、表面を有する半導体基板を備える工程と、この半導体基板内に複数の絶縁溝を備える工程と、上記半導体基板内に複数の素子分離用トレンチを備える工程と、を含むメモリセルアレイの形成方法を提供している。上記素子分離用トレンチは第１の方向に延びているため、複数の能動領域を構成する。この各能動領域の範囲は、上記第１の方向に垂直な第２の方向に沿った２つの素子分離用トレンチによって決定される。上記各能動領域の範囲は、上記第１の方向に沿った２つの絶縁溝によって決定される。上記各能動領域は、上記第２の方向に沿って測定される幅ｗ、および上記第１の方向に沿って測定される長さｌを有している。上記各素子分離用トレンチ内と、上記絶縁溝の上部内とには、絶縁材料が備えられている。第１および第２のソース／ドレイン領域を備え、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に配置されるチャネルを形成し、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間を流れる電流を制御するためのゲート電極を備え、第１および第２のキャパシタ電極、および上記第１のキャパシタ電極と上記第２のキャパシタ電極との間に配置されたキャパシタ誘電体とを有している複数のストレージキャパシタを備え、上記トランジスタの１つにある上記第１のソース／ドレイン領域を、上記第２のキャパシタ電極の対応している１つに接続することによって、上記各能動領域に少なくとも１つのトランジスタが備えられる。ゲート電極を備える工程は、素子分離用トレンチ内においてチャネルに隣接した部分にある絶縁材料をエッチングして、この結果、上記チャネルの一部が覆われなくなるようにする工程を含んでいる。隆線形状の上記部分は、１つの最上面と２つの側面とを有しており、この最上面と上記２つの側面上にゲート絶縁層を提供している。上記ゲート絶縁層上には導電性材料が備えられる。この結果、上記チャネルの最上面および２つの側面に沿って、上記ゲート電極が配置される。上記素子分離用トレンチ内において、上記絶縁材料がエッチングされる。このエッチングでは、上記絶縁材料が局所的にエッチングされて、上記絶縁溝の上部にある上記絶縁材料が保持される。
本発明は、能動領域またはチャネルの覆われていない部分を提供するために、素子分離用トレンチの所定の部分から絶縁材料を凹ませる方法を提供する。覆われていない部分では、チャネルの隆線が形成される。この隆線は、１つの最上面と２つの側面とを有している。覆われていない部分では、上記隆線の３つの面と隣接するようにゲート電極が形成される。本発明によると、所定の部分においてのみ上記絶縁材料を凹ませるため、絶縁材料は絶縁溝の最上部において保持される。この結果、ゲート電極が形成される上記部分の低い位置にパッシングワード線が配置される。このため、通常は絶縁溝上に配置されるパッシングワード線がより高い位置に保持され、隣接している能動領域からの絶縁状態が改善される。この結果、パッシングワード線と能動領域とのクロストークが有利に低減される。
具体的には、キャパシタはトレンチキャパシタとして実施可能である。この場合、複数の絶縁溝を備える工程は、上記半導体基板内に複数のキャパシタトレンチを備える工程を含んでいる。さらに、複数のストレージキャパシタを備える工程は、複数の素子分離用トレンチを備える工程の前に行われると有利である。ゲート電極を備える際に、ゲート電極を形成する所定の位置においてのみ絶縁材料が凹まされるが、キャパシタトレンチの上部にある絶縁材料は保持される。具体的には、上記第１および第２のキャパシタ電極上に形成されたトレンチ最上部の酸化物は除去されない。言い換えると、絶縁材料は、キャパシタトレンチの最上部と、埋め込みストラップが形成される部分とにおいて保持される。従って、トレンチキャパシタと埋め込みストラップ部分とに対するワード線の信頼性の高い絶縁性を達成できる。
実施形態によると、上記絶縁材料が局所的にエッチングされる部分は、レジスト材料をパターン形成することによって構成される。上記レジスト材料は、具体的には、マスクを用いたフォトリソグラフィによってパターン形成されるフォトレジスト材料である。
具体的には、上記マスクは、上記第２の方向に沿った幅と、上記第１の方向に沿った長さとを有したドット状の開口部を有している。この場合、上記ドットの幅が、上記能動領域の幅より大きいことが好ましい。この場合の実施形態は、能動領域に対するドットマスクの正確な調整を必要としないため有利である。
上記ドットの長さは、能動領域の長さと、得られる最大重ね合わせ誤差とに依存していることが好ましい。ＯＬが最大重ね合わせ誤差を表している場合は、以下の関係が有効となる：
ドット長＜１−２*ＯＬ
この場合、わずかな重ね合わせ誤差によって、ワード線と能動領域との間がショートすることはない。例えば、ＯＬは０．２〜０．３*Ｆであってよい。ここでＦは、用いられる技術によって得られる最小構造加工寸法を表している。能動領域の長さは、アレイ構造に依存している。メモリセルアレイがチェス盤状に配置されている場合は、能動領域の長さは２．６Ｆである。従ってこの場合は、ドット長が２．０Ｆ未満であることが好ましい。
共有されるビット線コンタクトを有するメモリセルが８*Ｆ２で配置される場合は、能動領域の長さは５*Ｆとなる。従ってこの場合は、ドット長が４．４*Ｆ未満であることが好ましい。
あるいは、マスクは、上記第２の方向に沿った幅と、上記第１の方向に沿った長さとを有した線分状の開口部を有していてよい。この場合、この線分の幅が上記能動領域の幅より大きいことが特に好ましい。この場合の実施形態は、能動領域に対するドットマスクの正確な調整を必要としないため有利である。
さらに、上記線分の長さは、上記に規定したような長さにできる。上記エッチング工程は、テーパーエッチング工程であることが好ましい。この場合、ドライエッチング工程を用いてゲート電極材料をパターン形成すると容易である。具体的には、後に堆積させるゲート電極材料をパターン形成するときに、絶縁材料内に形成された凹部の側壁の影効果が重要でなくなる。
好ましい一実施形態によると、上記方法は、ゲート絶縁層を備える前に、上記チャネルの覆われていない部分を薄化する工程をさらに含んでいる。この場合、得られるトランジスタの特性をさらに改善できる。
さらに、一実施形態では、キャパシタトレンチおよびメモリセルはそれぞれ、チェス盤状に配置されている。
一実施形態では、本発明は、表面を有した半導体基板内に少なくとも部分的に形成されているメモリセルアレイであって、第１の方向に延びると共に、絶縁材料が充填されている複数の素子分離用トレンチと、上記第１の方向に垂直な第２の方向に沿った２つの素子分離用トレンチによって範囲が決定されていると共に、上記第１の方向に沿った２つの絶縁溝によって範囲が決定され、かつ上記第２の方向に沿って測定される幅ｗおよび上記第１の方向に沿って測定される長さｌを有している複数の能動領域と、を含むメモリセルアレイをさらに提供している。上記絶縁溝の上部内には絶縁材料が堆積されており、上記各能動領域内にはトランジスタが少なくとも１つ形成されている。上記各トランジスタは、第１および第２のソース／ドレイン領域と、この第１および第２のソース／ドレイン領域間に配置されたチャネルと、上記第１および第２のソース／ドレイン領域間を流れる電流を制御するためのゲート電極とを有している。複数のストレージキャパシタは、第１および第２のストレージ電極と、この第１および第２のストレージ電極間に配置された誘電体層とを有している。上記トランジスタの１つにある上記第１のソース／ドレイン領域は、上記第２のストレージ電極の対応している１つと接続されている。上記各能動領域は、上記チャネルの一部において隆線形状をしている。この隆線は、１つの最上面と２つの側面とを有している。上記ゲート電極は、上記隆線の１つの最上面と２つの側面に沿って配置されている。上記素子分離用トレンチ内の上記絶縁材料は、上記隆線に隣接した部分において凹んでいて、これによって上記隆線に隣接した凹部が形成されている。上記凹部は、上記能動領域の表面と同一の深さｄを有している。
図１Ａは、ストレージキャパシタ（図１Ａには図示せず）、および能動領域１２を形成した後のメモリセルアレイの平面図である。具体的には、能動領域は、ストライプ形のセグメントとして形成されている。能動領域１２の２つのセグメントは、１つの列において、トレンチ最上部の酸化物３４によって互いに相隔てられている。トレンチ最上部の酸化物３４は、絶縁層の表面下において、対応するトレンチキャパシタ上に形成されている。異なる列内にある能動領域１２の隣接しているストライプは、絶縁材料２が充填されている素子分離用トレンチによって互いに相隔てられている。能動領域１２の上記セグメントはチェス盤状に配置されていて、この結果、隣接した列のセグメントが互い違い（千鳥状）になるように配置されている。より具体的には、隣接した列のセグメントは、セルピッチの半分、特に２Ｆ分、オフセットされる。公知であるように、図示されている配置では、典型的なセルサイズは８Ｆ２（＝４Ｆ*２Ｆ）である。
図１Ｂは、図１Ａに示すアレイのＩとＩとの間の断面図である。図１Ｂに見られるように、トレンチキャパシタ３が、半導体基板１（具体的にはシリコン基板）の表面１０に垂直に延びるように備えられている。トレンチキャパシタ３は、内部電極３１とキャパシタ誘電体３８とを有している。キャパシタ誘電体３８は、内部電極３１と外部電極（図示せず）との間に配置されている。トレンチキャパシタ３の上部には、従来技術と同様に、素子分離用カラー３２が備えられている。ポリシリコン充填材３６が、内部キャパシタ電極３１と、素子分離用カラー上に形成された埋め込みストラップウィンドウとの電気的接触が得られるように備えられている。ポリシリコン充填材３６上には、トレンチ最上部の酸化膜３４が備えられている。例えば、トレンチ最上部の酸化膜３４は、厚み全体が約１５ｎｍ〜４５ｎｍであってよく、基板表面１０から約０ｎｍ〜３０ｎｍ突出している。
便宜上、トレンチキャパシタ３の形状およびその説明は省略する。具体的には、トレンチキャパシタは、内部キャパシタ電極３１と、形成されるトランジスタの第１のソース／ドレイン領域との電気的接触が得られるように、埋め込みストラップを有している。内部キャパシタ電極３１と、形成されるトランジスタの第１のソース／ドレイン領域との電気的接触は、上部に酸化物が堆積された表面ストラップによっても得られる。
図１Ｃは、図１ＡのＩＩとＩＩとの間の断面図である。具体的には、図１Ｃに示す断面図は、より小さい断面図において、能動領域が交差するようにする切り取られたものである。図１Ｃに見られるように、能動領域１２は、そのいずれかの面の範囲が、素子分離用トレンチ２によって決定されている。能動領域を構成するためには、公知なように、素子分離用トレンチ２をフォトリソグラフィによって構成およびエッチングする。次に、二酸化ケイ素などの絶縁材料で素子分離用トレンチ２を充填する。
図１Ｄは、図１ＡのＩＩＩとＩＩＩとの間の断面図である。具体的には、図１Ｄに示す断面図は、能動領域１２に近接した素子分離用トレンチに沿った断面図である。
具体的には、能動領域１２の幅は一般的に０．８Ｆであり、素子分離用トレンチ２の幅ｗは１．２*Ｆである。具体的には、能動領域の幅と素子分離用トレンチの幅との和は２Ｆである。さらに、隣り合うトレンチキャパシタ間の距離、言い換えると、能動領域１２の長さｌは、約２．６Ｆである。一方、全セルピッチは４Ｆである。
能動領域の構成後に、特に熱成長可能な犠牲酸化層によってアレイ全体が覆われる。次の工程では、後の工程において酸化層がエッチングされる開口部を形成するために、表面上にフォトレジスト層が塗布され、そしてフォトリソグラフィによってパターン形成される。具体的には、図２Ａは、得られた構造の平面図を示している。この構造は、好ましくは楕円形、長円形、または円形である、ＧＣマスク開口部８５３を有している。しかし、ＧＣマスク開口部８５３は、正方形または長方形であることが好ましい。
図２Ｂは、上記構造の断面図を示している。図２Ｂに見られるように、半導体基板１の表面上にフォトレジスト層７２が塗布されていて、このフォトレジスト層内に開口部８５４が形成されている。具体的には、構成されたＧＣ領域８５４は、マスク８５５を用いた公知の方法によって、フォトリソグラフィを用いて構成される。マスク８５５は、図２Ｃに例証されている。
具体的には、マスク８５５は、円形または楕円形の開口部を有していてよい。例えば、上記開口部は、能動領域線に沿って測定される長さｌ０と、能動領域線に対して垂直に測定される幅ｗ０とを有していてよい。あるいは、マスク８５５は、線分状の開口部を有していてよい。これらの開口部も同様に、能動領域線に沿って測定される長さｌ０と、能動領域線に対して垂直に測定される幅ｗ０とを有していてよい。
本発明によると、開口部の幅ｗ０が、能動領域１２の幅より大きいことが特に好ましい。さらに、開口部１０の長さが、能動領域の長さより短いことが好ましい。
マスク８５５をキャパシタアレイに重ね合わせるときに、能動領域に隣接している部分の素子分離用トレンチがマスクされないように、開口部が能動領域上の位置に形成されるように注意しなければならない。さらに、トレンチ最上部の酸化物３４がエッチングされないように、開口部がキャパシタトレンチ上の位置に形成されないように注意しなければならない。従って、正確な値ｗ０およびｌ０は、用いるフォトリソグラフィ法によって得られる典型的な重ね合わせ誤差に対して決定されなければならない。これらの値は、能動領域の長さおよび幅、さらに素子分離用トレンチの幅にも依存している。
上述したように、ＯＬが最大重ね合わせ誤差を表している場合は、以下の関係が有効となる：
ｌ０＜１−２*ＯＬ
この場合、わずかな重ね合わせ誤差によって、ワード線とトレンチキャパシタとの間がショートすることはない。例えば、ＯＬは０．２〜０．３*Ｆであってよい。ここでＦは、用いられる技術によって得られる最小構造加工寸法を表している。能動領域の長さは、アレイ構造に依存している。メモリセルアレイがチェス盤状に配置されている場合は、能動領域の長さは２．６*Ｆである。従ってこの場合は、ドット長が２．０*Ｆ未満であることが好ましい。
メモリセルの配置が８*Ｆ２であると共にビット線コンタクトが共有されている場合は、能動領域の長さは５*Ｆである。従ってこの場合は、ドット長が４．４*Ｆ未満であることが好ましい。さらに、以下の関係が有効となる：
ｗ０＜２*素子分離用トレンチの幅＋ｗ−２*ＯＬ
この結果、マスクの典型的な重ね合わせ誤差によって、隣接した列の能動領域は開いていない。
次に、例えば公知のドライエッチング法によって、素子分離用トレンチ２内に位置している二酸化ケイ素層がエッチングされる。具体的には、このエッチングは、素子分離用トレンチ２の絶縁材料がシリコン材料に対して選択的にエッチングされる、選択的エッチングとして行われる。上記エッチングは、適宜、テーパーエッチングとして行うこともできる。この結果、例えば図３Ｄに示されている開口部７４は、半導体基板の底部における直径（７４ａ）よりも、表面１０付近における直径の方が大きい。
あるいは、上記エッチングは、ＨＦを用いたウェットエッチングとして行うことができる。
図３Ａは、得られた構造の平面図を示している。具体的には、能動領域１２の周囲に、凹部またはポケット構造７４が形成されている。
図３Ｂは、図３Ａに示す能動領域に沿ったＩとＩとの間の断面図を示している。エッチングはシリコンに対して選択的に行われるため、シリコン材料はエッチングされない。図３Ｂに示す構造は、図２Ｂに示す構造と同一である。
さらに、図３Ｃは、図３ＡのＩＩとＩＩとの間の断面図を示している。図３Ｃに見られるように、ポケット構造７４は、素子分離用トレンチの能動領域１２に近接した部分内に形成されている。
さらに、図３Ｄは、図３ＡのＩＩＩとＩＩＩとの間の断面図を示している。図３Ｄに見られるように、ポケット構造７４は、図示されている断面図の中心部において、絶縁材料内に形成されている。
図３Ｃおよび図３Ｄに見られるように、ポケット構造７４は、能動領域の方向に平行な方向にある均一な深さを有している。さらにポケット構造７４は、能動領域の方向に垂直な方向にある均一な深さｄ１を有している。具体的には、深さｄｌは、能動領域の表面１０１に対して測定される。
次に、公知の方法を用いて、フォトレジスト材料が剥離される。得られた断面図を図４に示す。
次に、公知の方法を用いて、ゲート酸化層８４が形成される。得られた構造を図５に示す。
次に、ゲート電極を構成している材料が、アレイの全表面を覆う１つ以上の層として堆積される。そして、ゲート電極を構成している材料の（複数の）層をパターン形成することによって、ワード線が形成される。具体的には、ゲート電極のための材料の積層は、アクティブワード線８ａと、パッシングワード線８ｂとを形成するストライプを形成するようにパターン形成される。
図６Ａは、得られた構造の平面図を示している。図６Ａでは、ワード線は、能動領域に垂直に配置されている。具体的には、アクティブワード線８ａは、前述したプロセスにおいて絶縁材料が凹まされた位置の上に直接形成されている。
図６Ｂは、得られた構造の、図６Ａに見られるＩとＩとの間の断面図を示している。
図６Ｂでは、半導体基板上に形成されたゲート酸化層８４上に、アクティブワード線８５が形成されている。具体的には、パッシングワード８ｂは、トレンチ最上部の酸化物３４によって、トレンチキャパシタのポリシリコン充填材とは電気的に絶縁されている。トレンチ最上部の酸化物の厚みは最大３０ｎｍであるため、パッシングワード８ｂと、トレンチキャパシタのポリシリコン充填材３６との間において、十分な絶縁が得られる。
図６Ｃは、図６Ａに見られる構造のＩＩとＩＩとの間の断面図を示している。具体的には、ゲート電極８５は、能動領域１２を形成している隆線の３つの面上に配置されている。ゲート電極は、ゲート酸化物８４によって能動領域から絶縁されている。具体的には、能動領域は、１つの最上面１１ａと、ゲート電極８５に隣接している２つの側面１１ｂとを有している。具体的には、ゲート電極８５は、約１０〜１００ｎｍ、特に２０ｎｍの深さで横方向に延びている。
図６Ｄは、図６ＡのＩＩＩとＩＩＩとの間の断面図を示している。図６Ｄに見られるように、ゲート電極と能動領域１２との間のショートを回避するために、ゲート電極間にある位置からゲート材料が完全に除去される深さまで、ゲート材料の積層をエッチングする必要がある。具体的には、ゲート材料は、開口部の底部７４ａまでエッチングされなければならない。
図６Ｅは、テーパーエッチング工程によってポケット構造７５が形成されたときの、ＩＩＩとＩＩＩとの間の断面図を示している。図６Ｅでは、ポケット構造７５の上部の直径は、ポケット構造７５の下部の直径よりも大きい。特に、テーパーエッチング工程が好ましい。なぜなら、この場合、ポケット構造の側壁の影効果が発生しないため、ゲート材料８５のエッチングが容易であるからである。
図７は、別の断面図および平面図をそれぞれ示している。図７では、素子分離用トレンチ内のポケット構造のエッチング後に、能動領域が薄化されている。この実施形態では、図３Ａ〜図３Ｄに照らして説明した工程後に、能動領域を薄化するための等方性または異方性ウェットエッチング工程が行われる。これによって、能動領域の幅ｗが小さくなる。次に、公知のように、ゲート酸化層８４が形成される。そして、アクティブワード線およびパッシングワード線を形成するために、ゲート材料の積層が堆積される。
得られた構造の平面図を示した図７Ａに見られるように、能動領域は、ゲート電極８５に隣接した位置において、狭められた薄い領域１２５を形成するために薄化されている。図３Ｃに照らして説明した工程においてポケット構造７４が形成されたため、ポケット構造７４に隣接した能動領域の横部分だけは覆われない。従って、能動領域を薄化する工程によって、能動領域の構成されたＧＣ領域のみが薄化される。この結果、ゲート電極の形成後に、能動領域の薄化された部分がゲート電極に隣接する。
さらに、図７Ｂは、得られた構造を示す図７ＡのＩＩとＩＩとの間の断面図を示している。図７Ｂに見られるように、能動領域１２は、狭められた薄い領域を形成するために上部が薄化されている。
さらに、図７Ｃに示す、ＩＩＩとＩＩＩとの間の断面図は、図６Ｄに示す断面図と同一である。
従来の方法によって、図６および図７のいずれにも示されている構造からメモリセルアレイが完成される。具体的には、第１および第２のソース／ドレイン領域を備えるために、注入工程を行うための、埋め込みストラップ領域３５を完成させる通常のプロセスが行われる。
この結果、図８に示すようなトランジスタ１６が得られる。図８では、トランジスタは、第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２とを有している。第１のソース／ドレイン領域１２１と第２のソース／ドレイン領域１２２との間にはチャネル１４が形成されている。ゲート電極８５が備えられていて、このゲート電極８５はゲート酸化物８４によってチャネルから絶縁されている。ゲート電極８５の側壁およびパッシングワード線８ｂの側壁は、スペーサー８６によって覆われている。チャネル１４の導電性は、ゲート電極８５によって制御される。トランジスタ１６の第１のソース／ドレイン領域１２１は、埋め込みストラップ３５を介して、トレンチキャパシタ３のポリシリコン充填材３６に接続されている。トレンチキャパシタ３上には、パッシングワード線８ｂが備えられている。パッシングワード線８ｂは、トレンチ最上部の酸化物３４によって、トレンチキャパシタ３のポリシリコン充填材３６から電気的に絶縁されている。対応するアクティブワード線８ａを介してゲート電極８５に適切な電圧が印加されると、トレンチキャパシタ３の内部電極３１に蓄積された電荷が、ポリシリコン充填材３６と、埋め込みストラップ３５と、第１のソース／ドレイン領域１２１と、第２のソース／ドレイン領域１２２とを介して読み出され、そして対応するビット線（図８には図示せず）に伝送される。
図９は、上述したプロセス工程によって得られるメモリセルアレイの概略図を示している。上記メモリセルアレイは、オープンビット線構造内に配置されている。図９に示すように、メモリセルアレイは、それぞれ行と列とに配置された複数のメモリセル１００を有している。各メモリセルは、ストレージキャパシタ３と、ストレージキャパシタ３のストレージ電極３１に接続されたトランジスタ１６とを有している。メモリセル１００はチェス盤状に配置されていて、トランジスタは、対角線上で互いに隣接した第１の位置に割り当てられている。また、ストレージキャパシタ３は、第１の位置間に配置されている第２の位置に割り当てられている。複数のワード線８は、互いに平行に配置されている。
ビット線９は、ワード線８に垂直に、かつ互いに平行に配置されている。各ビット線９は、メモリセル１００の複数の第２のソース／ドレイン領域に接続されている。ワード線８の１つをアドレス指定するときには、この特定のワード線に接続された全てのトランジスタから、対応するストレージキャパシタの読み出し動作が起こる。読み出された情報は、第２のソース／ドレイン領域から、対応するビット線９を介してセンスアンプ９１へ伝送される。センスアンプ９１は、同様に、アドレス指定されていないメモリセル１００に接続された基準ビット線９から、対応する基準信号を受信する。センスアンプは、２つのビット線９から伝送された２つの信号を比較することによって、ノイズなどの好ましくない影響を取り除く。
図１〜図８に照らして示した実施形態は、ストレージキャパシタがトレンチキャパシタとして実施されている具体的なメモリセルアレイを参照している。しかし本発明は、この実施形態に限定されるものではないことを明確に理解されたい。ストレージキャパシタは、スタックドキャパシタとしても実施可能である。
この実施形態は図１０に示されている。図１０では、能動領域は、絶縁溝４５によって互いの範囲が決定されている。絶縁溝４５は、半導体基板の表面において、適切な深さで形成されている。絶縁溝４５は、絶縁材料４６によって充填されている。スタックドキャパシタ４は、半導体基板の表面１０上に形成されている。各スタックドキャパシタは、対応するトランジスタの第１のソース／ドレイン領域１２１に電気的に接続されている第２のキャパシタ電極４１を有している。スタックドキャパシタは、第１のキャパシタ電極４３、および第２のキャパシタ電極４１と第１のキャパシタ電極４３との間に配置されたキャパシタ誘電体４２をさらに有している。ビット線コンタクト９１は、第２のソース／ドレイン領域９１と、対応したビット線９とを接続している。ビット線コンタクト９１およびビット線９は、図示されている面の後ろに配置されているため、破線で示されている。ＢＰＳＧ層４４は、スタックドキャパシタ上に堆積されていて、そして第１のキャパシタ電極４３を上部の部品から絶縁している。
本発明の別の実施形態によると、メモリセルは、例えば図１１および図１２に示すように、ビット線コンタクトが共有された、メモリセルのいわゆる８*Ｆ２配置内に配置可能である。
図１１は、キャパシタがトレンチキャパシタとして実施されているメモリセルを有した、対応するメモリセルアレイの配置を示している。図示されている配置では、ワード線８は、ビット線に対して垂直に配置されている。トレンチキャパシタ３は、対になって備えられている。図１１に示す２番目のセル行に見られるように、２つの隣接したトレンチキャパシタ３間に能動領域が１つ配置されている。２つのトランジスタ１６は、能動領域内に形成されている。それぞれ異なるトレンチキャパシタ３に接続されている２つのトランジスタ１６は、１つのビット線コンタクト９１を共有している。図１１では、ポケット構造７４は、長さが３*Ｆより大きくなるように形成されている。この結果、２つの隣接したトランジスタのチャネルにおける絶縁材料が除去される。この配置では、特定の断面図において、ワード線は対になって配置されている。このため、２つのパッシングワード線は、２つのアクティブワード線と隣接し、そして逆もまた同様である。
上記配置はさらに、キャパシタがスタックドキャパシタとして形成されたメモリセルを有したメモリセルアレイを用いても実施可能である。これについて図１２に示す。
具体的には、図１２Ａは、上記メモリセルアレイの平面図を示していて、そして図１２Ｂは、図１２ＡのＩＩＩとＩＩＩとの間の断面図を示している。
図１２Ａでは、スタックドキャパシタ４が示されている。２つのスタックドキャパシタ４は、１つの能動領域１２によって接続されている。１つの能動領域１２内に２つのトランジスタ１６が形成されている。この２つのトランジスタは、共通のビット線コンタクト９１を共有している。ストレージキャパシタがスタックドキャパシタとして実施されているため、再区分コンタクト９２が備えられている。これは、能動領域１２から位置がずらされているビット線９２に対して、ビット線コンタクト９１のコンタクトを備えるためである。ポケット構造の長さは３*Ｆより大きい。
図１２Ｂに見られるように、上記ポケット構造は、隣接した２つのゲート電極に近接している絶縁材料を除去するような長さを有している。図示されている配置では、２つのアクティブワード線８ａは、２つのパッシングワード線８ｂと近接していて、その逆もまた同様である。
本明細書では、具体的な実施形態について図示および説明してきた。しかし当業者であれば、本発明の範囲を逸脱することなく、これらの具体的な実施形態を別の、および／または同様の実施形態に置き換えることができることを理解するであろう。この応用は、本明細書において説明した具体的な実施形態の適応または変更を含んでいる。従って本発明は、特許請求の範囲、および特許請求の範囲に相当する部分によってのみ限定される。
本発明における、ストレージキャパシタおよび能動領域を形成した後のメモリセルアレイを示す平面図である。 図１Ａに示すメモリセルアレイのＩ−Ｉ断面図である。 図１Ａに示すメモリセルアレイのＩＩ−ＩＩ断面図である。 図１Ａに示すメモリセルアレイのＩＩＩ−ＩＩＩ断面図である。 楕円形、長円形または円形のＧＣマスク開口部を有するメモリセルアレイを示す平面図である。 図２Ａに示すメモリセルアレイのＩ−Ｉ断面図である。 マスクの一例を示す図である。 能動領域の周囲に、凹部またはポケット構造が形成されているメモリセルアレイを示す平面図である。 図３Ａに示すメモリセルアレイの能動領域に沿ったＩ−Ｉ断面図である。 図２Ａに示すメモリセルアレイのＩＩ−ＩＩ断面図である。 図３Ａに示すメモリセルアレイのＩＩＩ−ＩＩＩ断面図である。 フォトレジスト材料が剥離されたメモリセルアレイを示す断面図である。 ゲート酸化層が形成されたメモリセルアレイを示す断面図である。 アクティブワード線と、パッシングワード線とを形成するストライプを形成するようにパターン形成されたメモリセルアレイを示す平面図である。 図６Ａに示すメモリセルアレイのＩ−Ｉ断面図である。 図６Ａに示すメモリセルアレイのＩＩ−ＩＩ断面図である。 図６Ａに示すメモリセルアレイのＩＩＩ−ＩＩＩ断面図である。 図６Ａに示すメモリセルアレイにおいて、テーパーエッチング工程によってポケット構造が形成されたときのＩＩＩ−ＩＩＩ断面図である。 本発明の他の実施形態のメモリセルアレイを示す平面図である。 図７Ａに示すメモリセルアレイのＩＩ−ＩＩ断面図である。 図７Ａに示すメモリセルアレイのＩＩＩ−ＩＩＩ断面図である。 本発明におけるメモリセルアレイの一部を形成している、完成したメモリセルの断面図である。 本発明における一方法によって形成され得る典型的なメモリセルアレイの概略構成を示す平面図である。 本発明の第２の実施形態におけるメモリセルアレイの一部を形成している、完成したメモリセルの断面図である。 本発明における方法の第２の実施形態によって形成され得る典型的なメモリセルアレイの平面図である。 本発明の別の実施形態によるメモリセルアレイの一部を示した図である。 図１２Ａに示すメモリセルアレイのＩＩＩ−ＩＩＩ断面図である。
符号の説明
１ 半導体基板
１０ 基板表面
１０１ 能動領域の表面
１１ フィン領域
１１ａ 隆線の最上面
１１ｂ 隆線の側面
１２ 能動領域
１２１ 第１のソース／ドレイン領域
１２２ 第２のソース／ドレイン領域
１２５ 狭いフィン領域
１４ チャネル
１６ トランジスタ
２ 素子分離用トレンチ
３ トレンチキャパシタ
３１ 内部電極
３２ 素子分離用カラー
３３ 埋め込みストラップウィンドウ
３４ トレンチ最上部の酸化物
３５ 埋め込みストラップ
３６ ポリシリコン充填材
３８ キャパシタ誘電体
４ スタックドキャパシタ
４１ 第２のキャパシタ電極
４２ キャパシタ誘電体
４３ 第１のキャパシタ電極
４４ ＢＰＳＧ層
４５ 絶縁溝
４６ 絶縁材料
７２ フォトレジスト層
７４ ポケット構造
７４ａ 底部
７５ テーパーポケット構造
８ ワード線
８ａ アクティブワード線
８ｂ パッシングワード線
８４ ゲート酸化物
８５ ゲート電極
８５３ ＧＣマスク開口部
８５４ 構成されたＧＣ領域
８５５ ＧＣマスク
８６ スペーサー
９ ビット線
９１ ビット線コンタクト
９２ 再区分コンタクト
１００ メモリセル
１０１ 能動領域表面

Claims (33)

  1. トレンチキャパシタとトランジスタとをそれぞれ有する複数のメモリセルを構成する工程と、素子分離用トレンチを構成した後に行われる上記トランジスタの形成中にゲート電極を形成する工程とを含むメモリセルアレイの形成方法であって、
    １つの最上面と２つの側面とを含む隆線形状のチャネルの一部が覆われないように、上記素子分離用トレンチ内で上記チャネルに隣接した部分の絶縁材料をエッチングする工程と、
    上記１つの最上面および２つの側面の上にゲート絶縁層を備える工程と、
    上記ゲート電極が上記チャネルの上記１つの最上面および２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程と、をさらに含み、
    上記素子分離用トレンチ内の上記絶縁材料をエッチングする工程は、上記絶縁材料が局所的にエッチングされるように行われ、
    能動領域を互いに分離させる絶縁溝の上部にある絶縁材料は保持される、メモリセルアレイの形成方法。
  2. 上記絶縁材料の局所的にエッチングされる部分は、レジスト材料をパターン形成することによって構成される請求項１に記載のメモリセルアレイの形成方法。
  3. 上記レジスト材料は、マスクを用いたフォトリソグラフィによってパターン形成されたフォトレジスト材料である請求項２に記載のメモリセルアレイの形成方法。
  4. 上記マスクは、上記第２の方向に沿った幅と、上記第１の方向に沿った長さとを有するドット状の開口部を有するように構成される請求項３に記載のメモリセルアレイの形成方法。
  5. 上記ドットの幅は、上記能動領域の幅よりも大きくなるように構成される請求項４に記載のメモリセルアレイの形成方法。
  6. 上記マスクは、上記第２の方向に沿った幅と、上記第１の方向に沿った長さとを有する線分状の開口部を有するように構成される請求項３に記載のメモリセルアレイの形成方法。
  7. 表面を有する半導体基板を備える工程と、
    上記半導体基板において、複数の絶縁溝を備える工程と、
    素子分離用トレンチが第１の方向に延びることにより構成される複数の能動領域であって、上記第１の方向に垂直な第２の方向に沿った２つの素子分離用トレンチによって、かつ、上記第１の方向に沿った２つの絶縁溝によって、自能動領域の範囲が決定され、上記第２の方向に沿って測定される幅ｗおよび上記第１の方向に沿って測定される長さｌを有する複数の能動領域を構成する素子分離用トレンチを、上記半導体基板に複数備える工程と、
    上記各素子分離用トレンチおよび上記絶縁溝の上部に絶縁材料を備える工程と、
    第１および第２のソース／ドレイン領域を備え、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に配置されるチャネルを形成し、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間を流れる電流を制御するためのゲート電極を備えることによって、上記各能動領域に少なくとも１つのトランジスタを備える工程と、
    第１および第２のキャパシタ電極、および、上記第１のキャパシタ電極と上記第２のキャパシタ電極との間に配置されたキャパシタ誘電体を有する複数のストレージキャパシタを備える工程と、
    上記トランジスタの１つの上記第１のソース／ドレイン領域を、上記第２のキャパシタ電極の対応している１つに接続する工程と、
    上記最上面と上記２つの側面上にゲート絶縁層を備える工程と、
    上記ゲート電極が上記チャネルの上記１つの最上面および２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程と、を含むと共に、
    ゲート電極を備える工程は、１つの最上面と２つの側面とを有する隆線形状のチャネルの一部が覆われないように、上記素子分離用トレンチ内で上記チャネルに近接した部分の絶縁材料をエッチングする工程を含み、
    上記素子分離用トレンチ内の上記絶縁材料をエッチングする工程は上記絶縁材料が局所的にエッチングされるように行われ、能動領域を互いに分離させる絶縁溝の上部にある絶縁材料は保持される、メモリセルアレイの形成方法。
  8. 上記絶縁材料の局所的にエッチングされる部分は、レジスト材料をパターン形成することによって構成される請求項７に記載のメモリセルアレイの形成方法。
  9. 上記レジスト材料は、マスクを用いたフォトリソグラフィによってパターン形成されたフォトレジスト材料である請求項８に記載のメモリセルアレイの形成方法。
  10. 上記マスクは、上記第２の方向に沿った幅と、上記第１の方向に沿った長さとを有するドット状の開口部を有するように構成される請求項９に記載のメモリセルアレイの形成方法。
  11. 上記ドットの幅は、上記能動領域の幅よりも大きくなるように構成される請求項１０に記載のメモリセルアレイの形成方法。
  12. 上記マスクは、上記第２の方向に沿った幅と、上記第１の方向に沿った長さとを有する線分状の開口部を有するように構成される請求項９に記載のメモリセルアレイの形成方法。
  13. 上記線分の幅は、上記能動領域の幅よりも大きくなるように構成されている請求項１２に記載のメモリセルアレイの形成方法。
  14. 上記エッチング工程は、テーパーエッチング工程である請求項７に記載のメモリセルアレイの形成方法。
  15. 複数の絶縁溝を備える工程は、上記半導体基板内に複数のキャパシタトレンチを形成する工程を含み、
    上記各キャパシタトレンチは、上記半導体基板内に延びると共に側壁を有し、
    ストレージキャパシタは、上記各キャパシタトレンチにトレンチキャパシタを備え、
    上記第１のキャパシタ電極は、上記側壁に隣接して形成される請求項７に記載のメモリセルアレイの形成方法。
  16. ストレージキャパシタを備える工程は、上記第１および第２のキャパシタ電極が上記半導体基板の表面上に形成されるスタックキャパシタを備える工程を含む請求項７に記載のメモリセルアレイの形成方法。
  17. 上記チャネルの覆われていない部分を、ゲート絶縁層を備える前に薄化する工程をさらに含む請求項７に記載のメモリセルアレイの形成方法。
  18. 上記キャパシタトレンチが複数の列を成して配置され、１つの列におけるそれぞれの上記キャパシタトレンチが上記能動領域の長さに相当する距離を互いに有し、隣接する列において、それぞれの上記キャパシタトレンチが千鳥状に配置されることによって、
    上記隣接する列の上記キャパシタトレンチにおいて、１つの列におけるそれぞれの上記キャパシタトレンチが、上記能動領域の長さの半分だけオフセットされている請求項７に記載のメモリセルアレイの形成方法。
  19. ２つの隣接するメモリセルに割り当てられている２つのトランジスタは、１つの能動領域に形成されている請求項７に記載のメモリセルアレイの形成方法。
  20. 表面を有する半導体基板に少なくとも複数個形成されるメモリセルアレイであって、
    第１の方向に延びると共に、それぞれが絶縁材料で満たされた複数の素子分離用トレンチと、
    複数の能動領域であって、上記第１の方向に垂直な第２の方向に沿った２つの素子分離用トレンチによって、かつ、上記第１の方向に沿った２つの絶縁溝によって、自能動領域の範囲が決定され、上記第２の方向に沿って測定される幅ｗおよび上記第１の方向に沿って測定される長さｌを有する複数の能動領域と、
    第１および第２のソース／ドレイン領域、および、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に配置されるチャネル、ならびに、上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間を流れる電流を制御するためのゲート電極、を備える上記各能動領域に形成される少なくとも１つのトランジスタと、
    第１および第２のストレージ電極、および、該第１および第２のストレージ電極間に配置される誘電体層を備える複数のストレージキャパシタと、を備えると共に、
    絶縁材料は上記絶縁溝の上部に配置され、上記トランジスタの内の１つの上記第１のソース／ドレイン領域は上記第２のストレージ電極の内の対応している１つと接続され、上記各能動領域は上記チャネルの一部において隆線形状を有し、上記隆線は１つの最上面と２つの側面とを有し、上記ゲート電極は上記隆線の１つの最上面と２つの側面に沿って配置され、上記素子分離用トレンチ内の上記絶縁材料は上記隆線に隣接して凹部が形成されるように上記隆線に隣接した部分が凹んでおり、上記凹部は上記能動領域の表面と同一の深さｄを有しているメモリセルアレイ。
  21. 上記隆線に隣接した部分において上記素子分離用トレンチ内の凹む上記絶縁材料は、上記第２の方向に沿った幅と上記第１の方向に沿った長さとを有するドット状の開口部を有するマスクを用いて構成される請求項２０に記載のメモリセルアレイ。
  22. 上記ドットの幅は、上記能動領域の幅よりも大きい請求項２１に記載のメモリセルアレイ。
  23. 上記ドットの長さは、上記能動領域の長さよりも小さい請求項２１に記載のメモリセルアレイ。
  24. 上記隆線に隣接した部分において上記素子分離用トレンチ内の凹む上記絶縁材料は、上記第２の方向に沿った幅と上記第１の方向に沿った長さとを有する線分状の開口部を有するマスクを用いて構成される請求項２０に記載のメモリセルアレイ。
  25. 上記線分の幅は、上記能動領域の幅よりも大きい請求項２４に記載のメモリセルアレイ。
  26. 上記線分の長さは、上記能動領域の長さよりも小さい請求項２４に記載のメモリセルアレイ。
  27. 上記凹部の上部の直径は、該凹部の下部の直径よりも大きい請求項２０に記載のメモリセルアレイ。
  28. 上記各絶縁溝は上記半導体基板内に延びると共に側壁を有するキャパシタトレンチであって、上記第１のキャパシタ電極は上記側壁に隣接して形成される請求項２０に記載のメモリセルアレイ。
  29. 上記各ストレージキャパシタは、上記第１および第２のキャパシタ電極が上記半導体基板の表面上に形成されるスタックキャパシタとして形成される請求項２０に記載のメモリセルアレイ。
  30. 上記ゲート電極に隣接する上記隆線の幅は、上記ゲート電極に隣接しない部分における上記能動領域の幅よりも狭い請求項２０に記載のメモリセルアレイ。
  31. 上記キャパシタトレンチが複数の列を成して配置され、１つの列におけるそれぞれの上記キャパシタトレンチが上記能動領域の長さに相当する距離を互いに有し、隣接する列において、それぞれの上記キャパシタトレンチが千鳥状に配置されることによって、
    上記隣接する列の上記キャパシタトレンチにおいて、１つの列におけるそれぞれの上記キャパシタトレンチが、上記能動領域の長さの半分だけオフセットされている請求項２０に記載のメモリセルアレイ。
  32. 素子分離用トレンチを構成した後、ゲート電極を形成する工程を含むメモリセルアレイの形成方法であって、
    １つの最上面と２つの側面とを含む隆線形状のチャネルの一部が覆われないように、上記素子分離用トレンチ内で上記チャネルに隣接した部分を絶縁するためのエッチング工程と、
    上記１つの最上面および２つの側面の上にゲート絶縁層を備える工程と、
    上記ゲート電極が上記チャネルの上記１つの最上面および２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程と、をさらに含み、
    上記素子分離用トレンチ内の上記絶縁材料をエッチングする工程は、絶縁のために局所的にエッチングされるように行われ、
    能動領域を互いに分離させる絶縁溝の上部にある絶縁材料は保持される、メモリセルアレイの形成方法。
  33. トレンチキャパシタとトランジスタとをそれぞれ有する複数のメモリセルを構成する工程と、素子分離用トレンチを構成する構成後に行われる上記トランジスタの形成中にゲート電極を形成する工程とを含むメモリセルアレイの形成方法であって、
    １つの最上面と２つの側面とを含む隆線形状のチャネルの一部が覆われないように、上記素子分離用トレンチ内で上記チャネルに隣接した部分の絶縁材料をエッチングする工程と、
    上記１つの最上面および２つの側面の上にゲート絶縁層を備える工程と、
    上記ゲート電極が上記チャネルの上記１つの最上面および２つの側面に沿って配置されるように、上記ゲート絶縁層上に導電性材料を備える工程と、をさらに含み、
    上記素子分離用トレンチ内の上記絶縁材料をエッチングする工程は、上記絶縁材料が局所的にエッチングされるように行われ、
    能動領域を互いに分離させる絶縁溝の上部にある絶縁材料は保持される、メモリセルアレイの形成方法。
JP2006147601A 2005-05-27 2006-05-29 メモリセルアレイの形成方法およびメモリセルアレイ Abandoned JP2006352107A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/140,143 US7208373B2 (en) 2005-05-27 2005-05-27 Method of forming a memory cell array and a memory cell array

Publications (1)

Publication Number Publication Date
JP2006352107A true JP2006352107A (ja) 2006-12-28

Family

ID=37463987

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006147601A Abandoned JP2006352107A (ja) 2005-05-27 2006-05-29 メモリセルアレイの形成方法およびメモリセルアレイ

Country Status (6)

Country Link
US (1) US7208373B2 (ja)
JP (1) JP2006352107A (ja)
KR (1) KR100802745B1 (ja)
CN (1) CN1877820A (ja)
DE (1) DE102006023730A1 (ja)
TW (1) TW200711053A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101168976B1 (ko) * 2005-08-18 2012-07-26 삼성전자주식회사 반도체 메모리 장치
KR100782488B1 (ko) 2006-08-24 2007-12-05 삼성전자주식회사 매립 배선들을 갖는 반도체소자 및 그 제조방법
US7723786B2 (en) * 2007-04-11 2010-05-25 Ronald Kakoschke Apparatus of memory array using FinFETs
US7781283B2 (en) * 2008-08-15 2010-08-24 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US7979836B2 (en) * 2008-08-15 2011-07-12 International Business Machines Corporation Split-gate DRAM with MuGFET, design structure, and method of manufacture
US8184472B2 (en) 2009-03-13 2012-05-22 International Business Machines Corporation Split-gate DRAM with lateral control-gate MuGFET
US8835250B2 (en) 2012-09-13 2014-09-16 International Business Machines Corporation FinFET trench circuit
WO2014103734A1 (ja) * 2012-12-27 2014-07-03 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法
US9589965B1 (en) * 2016-01-22 2017-03-07 Globalfoundries Inc. Controlling epitaxial growth over eDRAM deep trench and eDRAM so formed

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025221A (en) * 1997-08-22 2000-02-15 Micron Technology, Inc. Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks
US6097621A (en) * 1998-05-04 2000-08-01 Texas Instruments Incorporated Memory cell array architecture for random access memory device
KR100520190B1 (ko) * 1998-06-05 2006-05-03 주식회사 하이닉스반도체 메모리 셀 어레이
US6512263B1 (en) * 2000-09-22 2003-01-28 Sandisk Corporation Non-volatile memory cell array having discontinuous source and drain diffusions contacted by continuous bit line conductors and methods of forming
KR100389918B1 (ko) * 2000-11-14 2003-07-04 삼성전자주식회사 빠른 프로그램 속도를 갖는 고집적 불활성 메모리 셀 어레이
DE10110150A1 (de) * 2001-03-02 2002-09-19 Infineon Technologies Ag Verfahren zum Herstellen von metallischen Bitleitungen für Speicherzellenarrays, Verfahren zum Herstellen von Speicherzellenarrays und Speicherzellenarray
US6593610B2 (en) * 2001-12-13 2003-07-15 Micron Technology, Inc. Memory cell arrays
DE10256973B4 (de) * 2002-12-05 2006-09-28 Infineon Technologies Ag Integrierter Halbleiterspeicher mit einem an einem Steg ausgebildeten Auswahltransistor
JP2005093808A (ja) * 2003-09-18 2005-04-07 Fujio Masuoka メモリセルユニット、それを備えてなる不揮発性半導体記憶装置及びメモリセルアレイの駆動方法
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor

Also Published As

Publication number Publication date
KR20060122732A (ko) 2006-11-30
TW200711053A (en) 2007-03-16
DE102006023730A1 (de) 2006-12-28
US20060270159A1 (en) 2006-11-30
US7208373B2 (en) 2007-04-24
CN1877820A (zh) 2006-12-13
KR100802745B1 (ko) 2008-02-12

Similar Documents

Publication Publication Date Title
JP4900987B2 (ja) 半導体装置及びその製造方法
US5274258A (en) High density semiconductor memory device (MBC cell)
KR102476141B1 (ko) 스페이서를 포함하는 반도체 소자 및 그 제조 방법
US9461049B2 (en) Semiconductor device
KR101087779B1 (ko) 반도체 소자 및 그 형성방법
JP2006352107A (ja) メモリセルアレイの形成方法およびメモリセルアレイ
JP2008078645A (ja) トランジスタおよびメモリセルアレイ
JP2007088458A (ja) トランジスタの製造方法およびメモリデバイスの製造方法
JP2008022012A (ja) トランジスタ、メモリセル、およびその形成方法
US20030127677A1 (en) Semiconductor device having a self-aligned contact structure and methods of forming the same
US7078292B2 (en) Storage node contact forming method and structure for use in semiconductor memory
US20070161277A1 (en) Memory Device and Method of Manufacturing the Same
JP2008113005A (ja) 集積半導体構造の製造方法
US11800702B2 (en) Method of forming a memory device
US8324054B2 (en) Semiconductor device and method for forming the same
KR100599087B1 (ko) 반도체 장치와 그 제조 방법
US7244980B2 (en) Line mask defined active areas for 8F2 DRAM cells with folded bit lines and deep trench patterns
JP4391060B2 (ja) 集積回路メモリ素子及びその製造方法
KR100843714B1 (ko) 콘택 구조체 형성 방법 및 이를 이용한 반도체소자의제조방법
US7312489B2 (en) Memory cell having bar-shaped storage node contact plugs and methods of fabricating same
KR20050097364A (ko) 반도체 장치 및 그 제조 방법
US7145195B2 (en) Semiconductor memory device and method of manufacturing the same
JP2004235631A (ja) ランディングパッドを含む半導体装置及びその製造方法
WO2014126214A1 (ja) 半導体装置
US20090127608A1 (en) Integrated circuit and method of manufacturing an integrated circuit

Legal Events

Date Code Title Description
A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20081216