JP2004235631A - ランディングパッドを含む半導体装置及びその製造方法 - Google Patents

ランディングパッドを含む半導体装置及びその製造方法 Download PDF

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Abstract

【課題】 本発明は、パッドコンタクトホール間のショートを防止するのに適合な半導体装置及びその製造方法の提供並びに、パッドコンタクトホール間のショートを防止するのに適合なＤＲＡＭセルアレイ領域及びその製造方法を提供する。
【解決手段】 ランディングパッドを含む半導体装置及びその製造方法を提供する。半導体装置は半導体基板上に配置された配線パターンを備える。配線パターンの側壁は配線スペーサーで覆われる。配線スペーサーを有する半導体基板の全面は物質膜で覆われる。物質膜の所定領域はパッドコンタクトホールにより貫通される。パッドコンタクトホールは配線パターン間の領域を過ぎて半導体基板を露出させる。パッドコンタクトホールは配線パターン間の領域を過ぎる下部開口部及び下部開口部上の上部開口部で構成される。上部開口部の側壁はバリヤ膜で覆われる。
【選択図】 図１２

Description

本発明は半導体装置及びその製造方法に係り、特にランディングパッドを含む半導体装置及びその製造方法に関する。
半導体記憶装置は、揮発性記憶装置及び不揮発性記憶装置に分類することができる。前記揮発性記憶装置はＤＲＡＭ及びＳＲＡＭを含む。前記ＤＲＡＭはＳＲＡＭに比べて高い集積度を有するのでコンピュータの記憶装置に広く用いている。前記ＤＲＡＭのセルアレイ領域で単位セルは一つのセルキャパシター及び一つのアクセストランジスタで構成される。
前記ＤＲＡＭの集積度が増加するに伴って、前記セルキャパシターの静電容量を増加させるためにＣＯＢ（ＣＡＰＡＣＩＴＯＲ ＯＶＥＲ ＢＩＴＬＩＮＥ）構造を有するＤＲＡＭセルが広く採択されている。この場合に、前記セルキャパシターはビットラインの上部に位置する。したがって、ＤＲＡＭの集積度が増加するほど、前記セルキャパシターのストレージノード（下部電極）を前記アクセストランジスタのソース領域に接続させるためのストレージノードコンタクトホールを形成するのがますます難しくなっている。
最近では、前記ストレージノードコンタクトホールを形成するための工程余裕度を増加させるためにランディングパッドが広く採択されている。前記ランディングパッドは前記ストレージノードと前記ソース領域との間に介在する。
図１ないし図４は、前記ランディングパッドを含む従来のＤＲＡＭセルを形成する方法を説明するための断面図である。
図１を参照すれば、半導体基板１の所定領域にトレンチ分離膜３を形成して活性領域３ａを限定する。前記活性領域３ａ上にゲート絶縁膜５を形成する。前記ゲート絶縁膜５を有する半導体基板の全面上に導電膜及びキャッピング膜を順に形成する。前記キャッピング膜及び導電膜をパターニングして前記活性領域３ａの上部を横切る複数個のワードラインパターン１０を形成する。これにより、前記ワードラインパターン１０のそれぞれは順に積層したワードライン（ゲート電極；７）及びキャッピング膜パターン９で構成される。前記ワードラインパターン１０のうち一対のワードラインパターン１０が前記活性領域３ａの上部を横切る。前記ワードラインパターン１０及びトレンチ分離膜３をイオン注入マスクとして用いて前記活性領域３ａ内に不純物イオンを注入して一つの共通ドレイン領域１１ｄと共に第１及び第２ソース領域１１ｓ′、１１ｓ″を形成する。前記ワードラインパターン１０の側壁上にスペーサー１３を形成する。前記キャッピング膜パターン９及びスペーサー１３はシリコン窒化膜で形成する。
図２を参照すれば、前記スペーサー１３を含む半導体基板の全面上に層間絶縁膜１５を形成する。前記層間絶縁膜１５をパターニングして前記共通ドレイン領域１１ｄを露出させるビットラインパッドコンタクトホール１７ｄと共に前記第１及び第２ソース領域１１ｓ′、１１ｓ″をそれぞれ露出させる第１及び第２ストレージノードパッドコンタクトホール１７ｓ′、１７ｓ″を形成する。前記層間絶縁膜１５は一般的にシリコン酸化膜で形成する。前記パッドコンタクトホール１７ｄ、１７ｓ′、１７ｓ″を形成する期間前記キャッピング膜パターン９及び前記スペーサー１３はエッチング阻止膜の役割を果たす。前記パッドコンタクトホール１７ｄ、１７ｓ′、１７ｓ″間には前記層間絶縁膜１５で構成された隔離膜（ＳＥＰＥＲＡＴＩＯＮ ＬＡＹＥＲ；１５ａ）が存在する。
図３を参照すれば、前記パッドコンタクトホール１７ｄ、１７ｓ′、１７ｓ″内部に残存するポリマー及び自然酸化膜を除去するために前記パッドコンタクトホール１７ｄ、１７ｓ′、１７ｓ″を有する半導体基板の表面を酸化膜エッチング溶液を用いて洗浄する。その結果、前記隔離膜１５ａの幅が減少する。前記洗浄工程を過度に実施する場合には、前記隔離膜１５ａの所定領域に貫通ホール（ＴＨＲＯＵＧＨ ＨＯＬＥ；１５ａ″）が形成されたり前記隔離膜１５ａが除去されたりすることもある。前記洗浄工程が完了した半導体基板の全面上に導電膜１９を形成する。
図４を参照すれば、前記層間絶縁膜１５が露出される時まで前記導電膜１９を平坦化させて前記パッドコンタクトホール１７ｄ、１７ｓ′、１７ｓ″内にそれぞれビットラインパッド１９ｄ、第１ストレージノードパッド１９ｓ′及び第２ストレージノードパッド１９ｓ″を形成する。前記ビットラインパッド１９ｄ、第１ストレージノードパッド１９ｓ′及び第２ストレージノードパッド１９ｓ″は「ランディングパッド」と呼ばれる。前記洗浄工程が過度に実施された場合に、前記ランディングパッド１９ｄ、１９ｓ′、１９ｓ″は図４に示したように相互に連結される。
前述したように従来技術によれば、前記ランディングパッドを形成する前に前記洗浄工程を過度に実施するのがむずかしい。言い換えれば、前記洗浄工程に対する工程余裕度が減少してランディングパッドそれぞれのコンタクト抵抗を改善させるのがむずかしい。
一方、特許文献１（Ｕ．ＳＰＡＴＥＮＴ Ｎｏ．６，１１７，７５７）に「ビットラインとノードコンタクトのためのランディングパッドの形成方法（ＭＥＴＨＯＤ ＯＦ ＦＯＲＭＩＮＧ ＬＡＮＤＩＮＧ ＰＡＤＳ ＦＯＲ ＢＩＴ ＬＩＮＥ ＡＮＤ ＮＯＤＥ ＣＯＮＴＡＣＴ）」という題目でチュアンープ・ワングとベンザミン・チューミン・リン（ＣＨＵＡＮ−ＦＵ ＷＡＮＧ ＆ ＢＥＮＪＡＭＩＮ ＳＺＵ−ＭＩＮ ＬＩＮ）によりランディングパッド及びその形成方法が開示されたことがある。
米国特許第６，１１７，７５７号明細書
前記特許文献１によれば、半導体基板に多層構造のゲートパターン（ＧＡＴＥ）と前記ゲートパターンの両側壁に第１スペーサー（ＳＰＡＣＥＲ）とを形成する。引続き、前記ゲートパターン及び前記第１スペーサーを有する半導体基板上に第１誘電膜を蒸着して前記第１誘電膜をパターニングしてセルフアライン（ＳＥＬＦ−ＡＬＩＧＮ）方式で前記半導体基板上にコンタクト開口部（ＣＯＮＴＡＣＴ ＯＰＥＮＩＮＧ）を形成する。そして、前記コンタクト開口部を有する前記半導体基板の全面上に第２誘電膜を蒸着及びエッチバックして前記コンタクト開口部の側壁に第２スペーサーを形成する。続いて、前記半導体基板の全面上に導電膜蒸着及び前記導電膜をパターニングして前記第１誘電膜上部面及び前記第２スペーサー上部を露出させると共にビットライン（ＢＩＴ−ＬＩＮＥ）及びランディングパッド（ＬＡＮＤＩＮＧ ＰＡＤ）を形成する。
しかし、前記ランディングパッド及びその形成方法は、ゲートパターンのピッチが固定された状況であるために前記第２スペーサーの形成で前記コンタクト開口部の幅がさらに狭まり前記ビットラインと前記半導体基板との間、及び前記ランディングパッドと前記半導体基板との間の接触抵抗を増加させる。
また、前記ランディングパッド及びその形成方法は、半導体装置のデザインルールが縮小されるほど前記ビットラインと前記ランディングパッドとの間のショートの可能性を内包している。
本発明が解決しようとする技術的課題は、パッドコンタクトホール間のショートを防止するのに適合な半導体装置及びその製造方法を提供することにある。
本発明が解決しようとする他の技術的課題は、パッドコンタクトホール間のショートを防止するのに適合なＤＲＡＭセルアレイ領域及びその製造方法を提供することにある。
前記技術的な課題を解決するために本発明はランディングパッドを含む半導体装置及びＤＲＡＭセルアレイ領域を提供する。
本発明の一様態によれば、前記半導体装置は半導体基板上に形成された配線パターンを含む。前記配線パターンのそれぞれは順に積層した配線及び配線キャッピング膜パターンで構成される。前記配線パターンの側壁は配線スペーサーで覆われる。前記配線スペーサーを有する半導体基板の全面は物質膜で覆われる。前記配線パターン間の前記半導体基板は前記物質膜の所定領域を貫通するパッドコンタクトホールにより露出される。前記パッドコンタクトホールは前記配線パターン間の領域を貫通する下部開口部及び前記下部開口部上に位置する上部開口部を含む。前記上部開口部の側壁はバリヤ膜で覆われる。前記下部開口部及び前記バリヤ膜で囲まれた前記上部開口部はランディングパッドで詰められる。
本発明の他の様態によれば、前記ＤＲＡＭセルアレイ領域は、半導体基板の所定領域に形成されて活性領域を限定するトレンチ分離膜を含む。前記活性領域を横切って第１及び第２配線パターンが配置される。前記活性領域の一端に隣接した前記トレンチ分離膜上に第３配線パターンが配置される。前記第３配線パターンは前記第１配線パターンと平行して前記第２配線パターンの反対側に位置する。前記活性領域の他端に隣接した前記トレンチ分離膜上に第４配線パターンが配置される。前記第４配線パターンは前記第２配線パターンと平行して前記第１配線パターンの反対側に位置する。前記第１ないし第４配線パターンの側壁は配線スペーサーで覆われる。前記配線スペーサーを有する半導体基板は物質膜で覆われる。前記第１及び前記第２配線パターン間の前記配線スペーサー及び前記活性領域は前記物質膜の第１領域を貫通するビットラインパッドコンタクトホールにより露出される。前記ビットラインパッドコンタクトホールは前記第１及び第２配線パターン間の領域を貫通する下部ビットライン開口部及び前記下部ビットライン開口部上に位置する上部ビットライン開口部を含む。そして、前記第１及び前記第３配線パターン間の前記配線スペーサー及び前記活性領域は前記物質膜の第２領域を貫通する第１ストレージパッドコンタクトホールにより露出される。前記第１ストレージパッドコンタクトホールは前記第１ないし第３配線パターン間の領域を貫通する第１下部ストレージ開口部及び前記第１下部ストレージ開口部上に位置する第１上部ストレージ開口部を含む。また、前記第２及び前記第４配線パターン間の前記配線スペーサー及び前記活性領域は前記物質膜の第３領域を貫通する第２ストレージパッドコンタクトホールにより露出される。前記第２ストレージパッドコンタクトホールは前記第１ないし第３配線パターン間の領域を貫通する第２下部ストレージ開口部及び前記第２下部ストレージ開口部上に位置する第２上部ストレージ開口部を含む。前記上部ビットライン開口部、前記第１上部ストレージ開口部及び第２上部ストレージ開口部の側壁上にバリヤ膜が覆われる。前記バリヤ膜を有する半導体基板の前記ビットラインパッドコンタクトホール、前記第１ストレージパッドコンタクトホール及び前記第２ストレージパッドコンタクトホールはそれぞれがビットラインランディングパッド、第１ストレージランディングパッド及び第２ストレージランディングパッドで詰められる。
前記技術的な課題を解決するために本発明はランディングパッドを含む半導体装置の製造方法及びＤＲＡＭセルアレイ領域の製造方法を提供する。
本発明の一様態によれば、前記半導体装置の製造方法は、半導体基板上に配線パターンと前記配線パターンの側壁に配線スペーサーとを形成する。前記半導体基板の全面上に物質膜を蒸着する。前記物質膜の所定領域を部分エッチングして相互に隣接した前記配線パターン間の領域上に上部開口部を形成する。前記上部開口部は前記配線それぞれの上部面と同一であるか又は低い底面を有するように形成する。前記上部開口部の側壁上にバリヤ膜を形成する。前記バリヤ膜により囲まれた前記上部開口部下の前記物質膜をエッチングして前記配線パターン間の領域を貫通しながら前記配線パターンを露出させる下部開口部を形成する。前記下部開口部及び上部開口部を詰めるランディングパッドを形成する。
本発明の他の様態によれば、前記ＤＲＡＭセルアレイ領域の製造方法は、半導体基板の所定領域にトレンチ分離膜で活性領域を限定する。前記活性領域の上部に第１ないし第４配線パターンを形成する。すなわち、前記活性領域の一端に隣接した前記トレンチ分離膜の上部に、前記第１配線パターンと平行して前記第２配線パターンの反対側に位置する前記第３配線パターンを形成する。同時に、前記活性領域の他端に隣接した前記トレンチ分離膜の上部に、前記第２配線パターンと平行して前記第１配線パターンの反対側に位置する前記第４配線パターンを形成する。前記第１ないし第４配線パターンの側壁上に配線スペーサーを形成する。前記配線スペーサーを有する半導体基板の全面を覆う物質膜を形成する。前記物質膜の前記第１領域を部分エッチングして前記第１及び第２配線パターン間の領域に上部ビットライン開口部を形成する。そして、前記物質膜の前記第２領域を部分エッチングして前記第１及び第３配線パターン間の領域に第１上部ストレージ開口部を形成する。前記上部ビットライン開口部及び前記第１上部ストレージ開口部と共に前記物質膜の前記第３領域を部分エッチングして前記第２及び第４配線パターン間の領域に第２上部ストレージ開口部を形成する。この時に、前記上部ビットライン開口部、前記第１上部ストレージ開口部及び前記第２上部ストレージ開口部は前記配線パターンそれぞれの上部面と同一であるか又は低い底面を有するように形成する。前記上部ビットライン開口部、前記第１上部ストレージ開口部及び前記第２上部ストレージ開口部の側壁上にバリヤ膜を形成する。前記バリヤ膜により囲まれた前記上部ビットライン開口部、前記第１上部ストレージ開口部及び前記第２上部ストレージ開口部下の前記物質膜をエッチングする。前記物質膜のエッチングで、前記第１及び第２配線パターン間の領域、前記第１及び第３配線パターン間の領域及び前記第２及び第４配線パターン間の領域を貫通しながら前記配線パターンを露出させる下部ビットライン開口部、第１下部ストレージ開口部、及び第２下部ストレージ開口部を同時に形成する。前記下部及び上部ビットライン開口部、前記第１下部及び上部ストレージ開口部、前記第２下部及び上部ストレージ開口部それぞれを詰めるビットラインランディングパッド、第１ストレージランディングパッド、及び第２ストレージランディングパッドを形成する。
前述したように、本発明による半導体装置とセルアレイ領域及びその製造方法は、バリヤ膜と共に隔離エッチング阻止膜を利用してパッドコンタクトホール形成以後からパッド膜蒸着前まで遂行された洗浄で隔離絶縁膜がエッチングされることを遮って前記パッドコンタクトホールに形成された前記ランディングパッド間の物理的または電気的ショートを防止することができる。
以下、本発明の実施例によるＤＲＡＭセルアレイ領域及び製造方法を添付した図面を参照しながら詳細に説明する。
図５は、本発明によるＤＲＡＭセルアレイ領域の一部分を見せる平面図であって、図６は図５のＩ−Ｉ′に沿って取られた断面図である。
図５及び図６を参照すれば、半導体基板１００の所定領域にトレンチ分離膜１０２が形成される。前記トレンチ分離膜１０２は活性領域１０１を限定する。前記活性領域１０１及び前記トレンチ分離膜１０２を横切って第１ないし第４平行した配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄが配置される。前記第１及び第２配線パターン１１５ａ、１１５ｂは前記活性領域１０１の上部を横切って、前記第３及び第４配線パターン１１５ｃ、１１５ｄは前記トレンチ分離膜１０２を横切る。前記第３配線パターン１１５ｃは前記第１配線パターン１１５ａと隣接して前記第２配線パターン１１５ｂの反対側に位置する。また、前記第４配線パターン１１５ｄは前記第２配線パターン１１５ｂに隣接して前記第１配線パターン１１５ａの反対側に位置する。
前記第１ないし第４配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄのエッジ（ＥＤＧＥ）にはＮ−型領域１１６がオーバーラップされるように配置される。前記第１ないし第４配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄの側壁は配線スペーサー１１２で覆われる。前記配線スペーサー１１２を有する半導体基板は物質膜１２６′で覆われる。前記物質膜１２６′は順に積層した隔離層間絶縁膜１１８及び隔離エッチング阻止膜１２１を含む。
前記物質膜１２６′の第１ないし第３領域Ｂ、Ａ、Ｃと共に前記第１ないし第４配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ間の対応した領域を貫通するパッドコンタクトホール１３７が配置される。すなわち、前記パッドコンタクトホール１３７は前記第１領域Ｂで下部ビットライン開口部１３５ｂ及び上部ビットライン開口部１３０ｂで構成されたビットラインパッドコンタクトホール１３７ｂ、前記第２領域Ａで第１下部ストレージ開口部１３５ａ及び第１上部ストレージ開口部１３０ａで構成された第１ストレージパッドコンタクトホール１３７ａ、前記第３領域Ｃで第２下部ストレージ開口部１３５ｃ及び第２上部ストレージ開口部１３０ｃで構成された第２ストレージパッドコンタクトホール１３７ｃを含む。前記上部ビットライン開口部１３５ｂ、前記第１上部ストレージ開口部１３５ａ及び前記第２上部ストレージ開口部１３５ｃの側壁はバリヤ膜１３３ａで覆われる。
前記ビットラインパッドコンタクトホール１３７ｂ、前記第１ストレージパッドコンタクトホール１３７ａ及び前記第２ストレージパッドコンタクトホール１３７ｃはそれぞれビットラインランディングパッド１３８ｂ、第１ストレージランディングパッド１３８ａ及び第２ストレージランディングパッド１３８ｃで詰められる。
図７ないし図１２は、図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。
図７及び図８を参照すれば、活性領域１０１を限定するトレンチ分離膜１０２が形成された半導体基板を準備する。前記活性領域１０１及び前記トレンチ分離膜１０２を有する半導体基板上にドーピングされたポリシリコン膜１０３、ＷＳｉ膜１０６及びキャッピング絶縁膜１０９を次々と形成する。続いて、前記キャッピング絶縁膜１０９、ＷＳｉ膜１０６及びドーピングされたポリシリコン膜１０３を順序通りパターニングして配線パターン１１５を形成する。この時に、前記ドーピングされたポリシリコン膜１０３及び前記ＷＳｉ膜１０６は配線を形成して、前記キャッピング絶縁膜１０９はキャッピング膜パターンを形成する。前記キャッピング絶縁膜１０９は窒化膜で形成する。前記配線パターン１１５は図５のように分離されて形成される。前記活性領域１０１の上部を横切る第１及び第２配線パターン１１５ａ、１１５ｂを形成する。前記活性領域１０１の一端に隣接した前記トレンチ分離膜１０２の上部を横切るが、前記第１配線パターン１１５ａと平行して前記第２配線パターン１１５ｂの反対側に位置された第３配線パターン１１５ｃを形成する。そして、前記活性領域１０１の他端に隣接した前記トレンチ分離膜１０２の上部を横切るが、前記第２配線パターン１１５ｂと平行して前記第１配線パターン１１５ａの反対側に位置された第４配線パターン１１５ｄを形成する。本発明の実施例において、前記配線パターン１１５はワードラインパターンに該当する。
前記配線パターン１１５を有する半導体基板上にコンフォーマルにスペーサー絶縁膜（図面に図示せず）を形成する。前記スペーサー絶縁膜は窒化膜で形成する。そして、前記スペーサー絶縁膜をエッチバック（ＥＴＣＨＩＮＧ ＢＡＣＫ）して前記配線パターン１１５の側壁上に配線スペーサー１１２を形成する。本発明の実施例において、前記配線スペーサー１１２はワードラインスペーサーに該当する。そして、前記配線パターン１１５と前記配線スペーサー１１２とはビットラインパターンとビットラインスペーサーとに該当することができる。
前記配線パターン１１５及び前記配線スペーサー１１２を有する半導体基板上に物質膜１２６を形成する。前記物質膜１２６は隔離絶縁膜１１８、隔離エッチング阻止膜１２１及び層間絶縁膜１２４で形成する。前記隔離エッチング阻止膜１２１は前記隔離絶縁膜１１８に対してエッチング選択比を有する。前記隔離絶縁膜１１８は酸化膜で形成されて、前記隔離エッチング阻止膜１２１は窒化膜で形成されることが望ましい。前記隔離絶縁膜１１８の厚さは前記層間絶縁膜１２４の厚さよりも厚く形成する。前記隔離絶縁膜１１８は前記配線パターン１１５及び前記配線スペーサー１１２をすべて覆うように前記配線パターン１１５上面から上部に所定厚さを有してさらに形成する。
図９を参照すれば、図８の物質膜１２６を有する半導体基板上にフォトレジスト（ＰＨＯＴＯＲＥＳＩＳＴ、図面に図示せず）を塗布する。フォト工程で前記フォトレジストに図５の第１ないし第３領域Ｂ、Ａ、Ｃと共に第１ないし第４配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ間にアライン（ＡＬＩＧＮ）されるようにフォトレジストパターン（ＰＡＴＴＥＲＮ）を形成する。エッチング工程として前記フォトレジストパターンを利用して前記配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄそれぞれの上面が一部分露出するように前記物質膜１２６を部分エッチングして上部開口部１３０を形成する。前記上部開口部は次の通り分離されて形成される。すなわち、前記物質膜１２６の前記第１領域Ｂと共に前記第１及び第２配線パターン１１５ａ、１１５ｂ間の領域上に上部ビットライン開口部１３０ｂを形成する。前記物質膜１２６の前記第２領域Ａと共に前記第１及び第３配線パターン１１５ａ、１１５ｃ間の領域上に第１上部ストレージ開口部１３０ａを同時に形成する。そして、前記物質膜１２６の前記第３領域Ｃと共に前記第２及び第４配線パターン１１５ｂ、１１５ｄ間の領域上に第２上部ストレージ開口部１３０ｃを前記上部ビットライン開口部１３０ｂ及び前記第１上部ストレージ開口部１３０ａと共に形成する。また、前記上部ビットライン開口部１３０ｂ、前記第１上部ストレージ開口部１３０ａ及び前記第２上部ストレージ開口部１３０ｃは前記配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄそれぞれの上部面と同一であるか又は低い底面を有するように形成する。
前記上部開口部１３０のそれぞれは、前記配線パターン１１５それぞれの上面上において、前記物質膜１２６からなる所定幅Ｗの隔離膜１２６ａで分離される。この時に、前記エッチング工程は前記上部開口部１３０ａ、１３０ｂ、１３０ｃの下部に前記配線パターン１１５間に絶縁膜パターン１１８ａを形成する。前記絶縁膜パターン１１８ａは図８の隔離絶縁膜１１８が部分エッチングされて形成されたものである。前記絶縁膜パターン１１８ａは前記配線パターン１１５の上面から前記半導体基板１００に向けて所定深さＬにリセス（ＲＥＣＥＳＳ）されるようにする。なぜなら、後続工程の影響によって前記絶縁膜パターン１１８ａのエッチングで形成される図５のパッドコンタクトホール１３７それぞれのコンタクト抵抗が増加することを防止するためである。前記絶縁膜パターン１１８ａの所定厚さＴ及び所定深さＬは前記パッドコンタクトホール１３７のコンタクト抵抗をあらかじめチェックすることができる尺度にすることができる。
図１０及び図１１を参照すれば、図９の上部開口部１３０を有する半導体基板上にコンフォーマルなバリヤ用絶縁膜１３３を形成する。前記バリヤ用絶縁膜１３３は窒化膜で形成する。前記バリヤ用絶縁膜１３３を異方性にエッチバック（ＥＴＣＨＩＮＧ ＢＡＣＫ）して上部ビットライン開口部、第１上部ストレージ開口部、及び第２上部ストレージ開口部１３０ｂ、１３０ａ、１３０ｃの側壁上にバリヤ膜１３３ａを形成する。前記バリヤ膜１３３ａ形成と共に配線スペーサー１１２間の絶縁膜パターン１１８ａをエッチングして下部開口部１３５を形成する。この時に、前記半導体基板１００が露出する。前記下部開口部１３５は次の通り分離されて形成される。前記上部ビットライン開口部１３０ｂ下の前記絶縁膜パターン１１８ａをエッチングして第１配線パターン１１５ａと第２配線パターン１１５ｂとの間の領域を貫通しながら前記配線パターン１１５ａ、１１５ｂを露出させる下部ビットライン開口部１３５ｂを形成する。前記第１上部ストレージ開口部１３０ａ下の前記絶縁膜パターン１１８ａをエッチングして前記第１配線パターン１１５ａと第３配線パターン１１５ｃとの間の領域を貫通しながら前記配線パターン１１５ａ、１１５ｃを露出させる第１下部ストレージ開口部１３５ａを形成する。前記第２上部ストレージ開口部１３０ｃ下の前記絶縁膜パターン１１８ａをエッチングして前記第２配線パターン１１５ｂと第４配線パターン１１５ｄとの間の領域を貫通しながら前記配線パターン１１５ｂ、１１５ｄを露出させる第２下部ストレージ開口部１３５ｃを前記下部ビットライン開口部１３５ｂ及び前記第１下部ストレージ開口部１３５ａと共に形成する。
また、図９において前記上部開口部１３０の側壁は、層間絶縁膜１２４を有する物質膜１２６及び前記物質膜１２６で形成された隔離膜１２６ａで形成される。しかし、前記下部開口部１３５ａ、１３５ｂ、１３５ｃ形成以後に前記上部開口部１３０ａ、１３０ｂ、１３０ｃの側壁は前記層間絶縁膜１２４が前記絶縁膜パターン１１８ａと共に除去された物質膜１２６′及び隔離膜１２６ａ′で形成される。この時に、隔離エッチング阻止膜１２１は隔離絶縁膜１１８に対するエッチングを防止するバッファー（ＢＵＦＦＥＲ）膜である。したがって、前記下部開口部１３５ａ、１３５ｂ、１３５ｃは図９の前記上部開口部１３０ａ、１３０ｂ、１３０ｃ、前記上部開口部１３０ａ、１３０ｂ、１３０ｃの側壁に形成された図１１のバリヤ膜１３３ａを利用したセルフアライン（ＳＥＬＦ−ＡＬＩＧＮ）方式の開口部である。
前記配線パターン１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを横切る方向に沿って、前記上部開口部１３０ａ、１３０ｂ、１３０ｃそれぞれの直径Ｄ１は前記下部開口部１３５ａ、１３５ｂ、１３５ｃそれぞれの直径Ｄ２よりも大きくする。前記上部開口部１３０は前記配線パターン１１５間にオーバーラップ（ＯＶＥＲＬＡＰ）されるように形成する。前記下部開口部１３５ａ、１３５ｂ、１３５ｃ形成後には電気的抵抗を低くするために残渣処理をすることが望ましい。前記下部開口部１３５ａ、１３５ｂ、１３５ｃ及び前記下部開口部１３５ａ、１３５ｂ、１３５ｃ上に位置した前記上部開口部１３０ａ、１３０ｂ、１３０ｃは図５のパッドコンタクトホール１３７ａ、１３７ｂ、１３７ｃを形成する。
前記絶縁膜パターン１１８ａを図９において所定深さＬにリセス（ＲＥＣＥＳＳ）させることは、前記バリヤ膜１３３ａ形成時に、前記配線スペーサー１１２それぞれの側壁と前記絶縁膜パターン１１８ａそれぞれの上面とが接する部位で前記バリヤ用絶縁膜１３３の残渣（ＲＥＳＩＤＵＥ）が生じることを防止するためである。前記バリヤ用絶縁膜１３３の残渣は前記下部開口部１３５ａ、１３５ｂ、１３５ｃそれぞれの下部直径Ｄ２を小さくすることができる。
図１２を参照すれば、図５の第１領域Ｂに対応した図１１の物質膜１２６′上の領域を貫通して第１配線パターン１１５ａと第２配線パターン１１５ｂとの間の活性領域１０１及び前記配線スペーサー１１２を露出させ、前記第１及び第２配線パターン１１５ａ、１１５ｂ間の下部ビットライン開口部１３５ｂと前記下部ビットライン開口部１３５ｂ上に位置する上部ビットライン開口部１３０ｂとで構成されたビットラインパッドコンタクトホール１３７ｂを形成する。図５の第２領域Ａに対応した前記物質膜１２６′上の領域を貫通して前記第１配線パターン１１５ａと第３配線パターン１１５ｃとの間の前記活性領域１０１及び前記配線スペーサー１１２を露出させ、前記第１及び第３配線パターン１１５ａ、１１５ｃ間の第１下部ストレージ開口部１３５ａと前記第１下部ストレージ開口部１３５ａ上に位置する第１上部ストレージ開口部１３０ａとで構成された第１ストレージパッドコンタクトホール１３７ａを同時に形成する。前記ビットラインパッドコンタクトホール１３７ｂ及び前記第１ストレージパッドコンタクトホール１３７ａを形成すると共に、図５の第３領域Ｃに対応した前記物質膜１２６′上の領域を貫通して前記第２配線パターン１１５ｂと第４配線パターン１１５ｄとの間の前記活性領域１０１及び前記配線スペーサー１１２を露出させ、前記第２及び第４配線パターン１１５ｂ、１１５ｄ間の第２下部ストレージ開口部１３５ｃと前記第２下部ストレージ開口部１３５ｃ上に位置する第２上部ストレージ開口部１３０ｃとで構成された第２ストレージパッドコンタクトホール１３７ｃを形成する。
また、図１１のバリヤ膜１３３ａ及び前記パッドコンタクトホール１３７を有する半導体基板上に所定厚さのドーピングされたパッド膜（図面に図示せず）を蒸着する。前記パッド膜にエッチバックまたは化学機械的研磨を進行して前記パッドコンタクトホール１３７を詰めるランディングパッド１３８を形成する。前記ランディングパッド１３８は次の通り分離されて形成される。すなわち、前記ビットラインパッドコンタクトホール１３７ｂ、前記第１ストレージパッドコンタクトホール１３７ａ、及び前記第２ストレージパッドコンタクトホール１３７ｃをそれぞれ詰めるビットラインランディングパッド１３８ｂ、第１ストレージランディングパッド１３８ａ、及び第２ストレージランディングパッド１３８ｃを形成する。この時に、隔離エッチング阻止膜１２１はエッチングバッファー膜として利用する。前記ランディングパッド１３８それぞれの高さは前記隔離膜１２６ａ′の高さまたは物質膜１２６′の高さよりも低くコントロールする。前記ランディングパッド１３８は隔離エッチング阻止膜１２１の底面よりも低くコントロールされることが望ましい。なぜなら、前記ランディングパッド１３８間のショート（ＳＨＯＲＴ）を防止するためである。
そして、前記パッドコンタクトホール１３７形成以後から前記パッド膜蒸着前まで、前記半導体基板１００を洗浄するためのウェットエッチング（ＷＥＴ ＥＴＣＨＩＮＧ、図面に図示せず）工程が遂行される。前記ウェットエッチング工程は図１０で絶縁膜パターン１１８ａのエッチング工程で生じた副産物（ＢＹ−ＰＲＯＤＵＣＴ）及びパーティクル（ＰＡＲＴＩＣＬＥ）、並びに前記下部開口部１３５ａ、１３５ｂ、１３５ｃ下部に生じた自然酸化膜などを除去するために遂行される。したがって、従来技術と同一に隔離膜１２６ａ′または物質膜１２６′が前記ウェットエッチングでエッチングされることがある恐れがある。
しかし、前記バリヤ膜１３３ａは、前記隔離エッチング阻止膜１２１と共に隔離絶縁膜１１８がエッチングされないように前記洗浄に対するバッファー膜の役割を有する。前記バリヤ膜１３３ａ及び前記隔離エッチング阻止膜１２１の利用は、前記隔離膜１２６ａ′の幅Ｗを図９で隔離膜１２６ａの幅Ｗに維持させるために、前記ウェットエッチングに対する工程余裕度を従来技術に対してさらに増加させる。
したがって、前記バリヤ膜及び前記エッチング阻止膜が形成されたＤＲＡＭセルアレイ領域では前記パッドコンタクトホール間の幅Ｗを常に維持することができて、前記ＤＲＡＭセルアレイ領域を有する半導体装置は入力されたセルデータの損失を抑制して前記半導体装置のリフレッシュ特性を向上させることができる。
ランディングパッドを含む従来のＤＲＡＭセルを形成する方法を説明するための断面図である。 ランディングパッドを含む従来のＤＲＡＭセルを形成する方法を説明するための断面図である。 ランディングパッドを含む従来のＤＲＡＭセルを形成する方法を説明するための断面図である。 ランディングパッドを含む従来のＤＲＡＭセルを形成する方法を説明するための断面図である。 本発明の実施例によるＤＲＡＭセルアレイ領域の平面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。 図５のＩ−Ｉ′に沿って取られた本発明の実施例によるＤＲＡＭセルアレイ領域の製造方法を説明するための工程断面図である。
符号の説明
１００ 半導体基板
１０２ トレンチ分離膜
１１２ 配線スペーサー
１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ 配線パターン
１１８ 隔離絶縁膜
１２１ 隔離エッチング阻止膜
１２６′ 物質膜
１３３ａ バリヤ膜
１３７ パッドコンタクトホール
１３７ａ 第１ストレージパッドコンタクトホール
１３７ｂ ビットラインパッドコンタクトホール
１３７ｃ 第２ストレージパッドコンタクトホール
１３８ ランディングパッド
１３８ａ 第１ストレージランディングパッド
１３８ｂ ビットラインランディングパッド
１３８ｃ 第２ストレージランディングパッド

Claims (18)

  1. 半導体基板と；
    前記半導体基板上に形成されて、それらのそれぞれは順に積層した配線及び配線キャッピング膜パターンを有する配線パターンと；
    前記配線パターンの側壁上に形成された配線スペーサーと；
    前記配線パターン及び前記配線スペーサーを有する半導体基板の全面を覆う物質膜と；
    前記物質膜の所定領域と共に前記配線パターン間の領域を貫通する、前記配線パターン間の下部開口部及び前記下部開口部上に位置する上部開口部で構成されたパッドコンタクトホールと；
    前記上部開口部の側壁上に形成されたバリヤ膜と；
    前記下部開口部と共に前記バリヤ膜によって囲まれた前記上部開口部を詰めるランディングパッドと；
    を含むことを特徴とする半導体装置。
  2. 前記配線パターン及び配線スペーサーは、ワードラインパターン及びワードラインスペーサーであることを特徴とする請求項１に記載のランディングパッドを含む半導体装置。
  3. 前記配線パターン及び配線スペーサーは、ビットライン及びビットラインスペーサーであることを特徴とする請求項１に記載のランディングパッドを含む半導体装置。
  4. 前記物質膜は、順に積層した隔離絶縁膜及び隔離エッチング阻止膜を含むが、前記隔離エッチング阻止膜及び前記バリヤ膜は前記隔離絶縁膜に対してエッチング選択比を有することを特徴とする請求項１に記載の半導体装置。
  5. 半導体基板と；
    前記半導体基板の所定領域に形成されて活性領域を限定するトレンチ分離膜と；
    前記活性領域の上部を横切る平行した第１及び第２配線パターンと；
    前記活性領域の一端に隣接した前記トレンチ分離膜の上部を横切る、前記第１配線パターンと平行して前記第２配線パターンの反対側に配置された第３配線パターンと；
    前記活性領域の他端に隣接した前記トレンチ分離膜の上部を横切る、前記第２配線パターンと平行して前記第１配線パターンの反対側に配置された第４配線パターンと；
    前記第１ないし第４配線パターンの側壁上に形成された配線スペーサーと；
    前記配線スペーサーを有する半導体基板の全面を覆う物質膜と；
    前記物質膜の第１領域を貫通して前記第１及び第２配線パターン間の前記活性領域及び前記配線スペーサーを露出させる、前記第１及び第２配線パターン間の下部ビットライン開口部及び前記下部ビットライン開口部上に位置する上部ビットライン開口部で構成されたビットラインパッドコンタクトホールと；
    前記物質膜の第２領域を貫通して前記第１及び第３配線パターン間の前記活性領域及び前記配線スペーサーを露出させる、前記第１及び第３配線パターン間の第１下部ストレージ開口部及び前記第１下部ストレージ開口部上に位置する第１上部ストレージ開口部で構成された第１ストレージパッドコンタクトホールと；
    前記物質膜の第３領域を貫通して前記第２及び第４配線パターン間の前記活性領域及び前記配線スペーサーを露出させる、前記第２及び第４配線パターン間の第２下部ストレージ開口部及び前記第２下部ストレージ開口部上に位置する第２上部ストレージ開口部で構成された第２ストレージパッドコンタクトホールと；
    前記上部ビットライン開口部、前記第１上部ストレージ開口部、及び前記第２上部ストレージ開口部の側壁上に形成されたバリヤ膜と；
    前記バリヤ膜を有する半導体基板の前記ビットラインパッドコンタクトホール、前記第１ストレージパッドコンタクトホール、及び前記第２ストレージパッドコンタクトホールをそれぞれ詰めるビットラインランディングパッド、第１ストレージランディングパッド、及び第２ストレージランディングパッドと；
    を含むことを特徴とするＤＲＡＭセルアレイ領域。
  6. 前記物質膜は、順に積層した酸化膜及び窒化膜を含むことを特徴とする請求項５に記載のＤＲＡＭセルアレイ領域。
  7. 前記第１ないし第４配線パターンは、順に積層した配線及びキャッピング膜パターンを含むことを特徴とする請求項５に記載のＤＲＡＭセルアレイ領域。
  8. 前記バリヤ膜、前記配線スペーサー、前記キャッピング膜パターンは、窒化膜であることを特徴とする請求項７に記載のＤＲＡＭセルアレイ領域。
  9. 半導体基板上に配線パターンを形成する段階と、
    前記配線パターンの側壁上に配線スペーサーを形成する段階と、
    前記配線スペーサーを有する半導体基板の全面上に物質膜を形成する段階と、
    前記物質膜の所定部分を部分エッチングして相互に隣接した前記配線パターン間の領域上に上部開口部を形成する段階と、
    前記上部開口部の側壁上にバリヤ膜を形成する段階と、
    前記バリヤ膜により囲まれた前記上部開口部下の前記物質膜をエッチングして前記配線パターン間の領域を貫通しながら前記配線スペーサーを露出させる下部開口部を形成する段階と、
    前記上部開口部及び前記下部開口部を詰めるランディングパッドを形成する段階と、
    を含むことを特徴とする半導体装置の製造方法。
  10. 前記配線パターンを形成する段階は、
    前記半導体基板上に導電膜及びキャッピング絶縁膜を順に形成する段階と、
    前記キャッピング絶縁膜及び前記導電膜を連続的にパターニングする段階と、
    を含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  11. 前記キャッピング絶縁膜及び前記配線スペーサーは、酸化膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
  12. 前記物質膜は、隔離絶縁膜及び隔離エッチング阻止膜を順に積層させて形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  13. 前記隔離絶縁膜は酸化膜で形成して、前記隔離エッチング阻止膜は酸化膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記バリヤ膜は、酸化膜に対してエッチング選択比を有する絶縁膜で形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  15. 前記ランディングパッドを形成する段階の前に、
    前記下部開口部を有する半導体基板の表面を洗浄して前記下部開口部内に生成された自然酸化膜及びポリマーを除去する段階をさらに含むことを特徴とする請求項９に記載の半導体装置の製造方法。
  16. 前記上部開口部は、前記配線パターンそれぞれの上部面と同一であるか又は低い底面を有するように形成することを特徴とする請求項９に記載の半導体装置の製造方法。
  17. 半導体基板の所定領域をトレンチ分離膜で詰めて活性領域を限定する段階と、
    前記活性領域の上部に平行した第１及び第２配線パターンを形成する段階と、
    前記第１及び第２配線パターンの形成と同時に、前記活性領域の一端及び他端にそれぞれ隣接するように前記トレンチ分離膜の上部に、前記第１ゲートパターンと平行して前記第２配線パターンの反対側に第３配線パターンと、前記第２ゲートパターンと平行して前記第１配線パターンの反対側に第４配線パターンとを形成する段階と、
    前記第１ないし第４配線パターンの側壁上に配線スペーサーを形成する段階と、
    前記配線スペーサーを有する半導体基板の全面を覆う物質膜を形成する段階と、
    前記物質膜の第１ないし第３領域を部分エッチングして前記第１領域に対応した前記第１及び第２配線パターン間の領域、前記第２領域に対応した前記第１及び第３配線パターン間の領域、及び前記第３領域に対応した前記第２及び第４配線パターン間の領域上に上部ビットライン開口部、第１上部ストレージ開口部、第２上部ストレージ開口部を同時に形成する段階と、
    前記上部ビットライン開口部、前記第１上部ストレージ開口部、及び前記第２上部ストレージ開口部の側壁上にバリヤ膜を形成する段階と、
    前記バリヤ膜により囲まれた前記上部ビットライン開口部、前記第１上部ストレージ開口部及び前記第２上部ストレージ開口部下の前記物質膜をエッチングして、前記第１及び第２配線パターン間の領域、前記第１及び第３配線パターン間の領域、及び前記第２及び第４配線パターン間の領域を貫通しながら前記配線パターンを露出させる下部ビットライン開口部、第１下部ストレージ開口部、及び第２下部ストレージ開口部を同時に形成する段階と、
    前記下部及び上部ビットライン開口部、前記第１下部及び上部ストレージ開口部、前記第２下部及び上部ストレージ開口部それぞれを詰めるビットラインランディングパッド、第１ストレージランディングパッド、及び第２ストレージランディングパッドを形成する段階と、
    を含むことを特徴とするＤＲＡＭセルアレイ領域の製造方法。
  18. 前記上部ビットライン開口部、前記第１上部ストレージ開口部及び前記第２上部ストレージ開口部は、前記配線パターンそれぞれの上部面と同一であるか又は低い底面を有するように形成することを特徴とする請求項１７に記載のＤＲＡＭセルアレイ領域の製造方法。

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