KR100929301B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 높이 'a'의 게이트 패턴이 구비된 반도체 기판의 전면에 일정 두께의 배리어막을 형성하는 단계와, 상기 결과물 상부에 금속층을 형성하는 단계와, 상기 금속층을 선택 식각하여 상기 게이트 패턴을 매립하는 두께 'b(a＜b)'의 비트라인 콘택 패턴을 형성하는 단계와, 상기 비트라인 콘택 패턴의 노출된 양측에 스페이서를 형성하는 단계와, 상기 결과물 상부에 층간 절연막을 형성하는 단계와, 상기 비트라인 콘택이 노출될 때까지 평탄화 식각하는 단계를 포함하며, 비트라인 콘택과 활성영역 사이에 형성되는 랜딩 플러그 콘택 형성 공정을 생략하고, 비트라인과 활성영역을 직접 연결하는 비트라인 콘택을 형성함으로써, 공정을 단순화시키고, 활성영역과 콘택 간의 오버랩 마진 및 저항 특성을 향상시키는 기술을 개시한다.

Description

반도체 소자의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1e는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100, 200 : 반도체 기판 105, 205 : 소자 분리막
110, 210 : 게이트 도전층 115, 215 : 게이트 금속층
120, 220 : 게이트 하드마스크층 125, 225 : 게이트 패턴
130, 227 : 스페이서 135 : 층간 절연막
140 : 랜딩 플러그 콘택 145 : 비트라인 콘택용 절연막
235 : 금속층 150, 240 : 감광막 패턴
155 : 비트라인 콘택홀 160, 230 : 배리어막
165, 245 : 비트라인 콘택 패턴 250 : 질화막 스페이서
255 : 산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 높이 'a'의 게이트 패턴이 구비된 반도체 기판의 전면에 일정 두께의 배리어막을 형성하는 단계와, 상기 결과물 상부에 금속층을 형성하는 단계와, 상기 금속층을 선택 식각하여 상기 게이트 패턴을 매립하는 두께 'b(a＜b)'의 비트라인 콘택 패턴을 형성하는 단계와, 상기 비트라인 콘택 패턴의 노출된 양측에 스페이서를 형성하는 단계와, 상기 결과물 상부에 층간 절연막을 형성하는 단계와, 상기 비트라인 콘택이 노출될 때까지 평탄화 식각하는 단계를 포함하며, 비트라인 콘택과 활성 영역 사이에 형성되는 랜딩 플러그 콘택 형성 공정을 생략하고, 비트라인과 활성 영역을 직접 연결하는 비트라인 콘택만 형성함으로써, 공정을 단순화시키고, 활성 영역과 콘택간의 오버랩 마진 및 저항 특성을 향상시키는 기술을 개시한다.
반도체 소자가 고집적화됨에 따라 반도체 기판의 활성 영역과 비트라인 및 반도체 기판의 활성 영역과 커패시터 간의 콘택에 어려움을 겪게 되었다.
이에, 현재 대부분의 반도체 제조 공정에서는 상, 하부 패턴 간의 안정적인 전기적 접속을 위해 랜딩 플러그 콘택을 형성하고 있으며, 이러한 랜딩 플러그 콘택을 통해 반도체 기판의 활성 영역과 비트라인 및 반도체 기판의 활성 영역과 커패시터 간의 전기적 연결이 이루어지도록 하고 있다.
이에 따라, 비트라인 형성 공정 시 층간 절연막의 식각을 통해 랜딩 플러그 콘택을 노출시키는 비트라인 콘택 공정을 수행하게 되는데, 이때 상기 비트라인 콘택 및 랜딩 플러그 콘택을 거치면서 저항이 커지게 되고, 흐르는 전류량이 적어져 tWR 페일이 발생하는 문제가 있다.
여기서, tWR(Time to Write and Read) 페일은 랜딩 플러그 콘택의 저항증가로 인해 메모리 셀의 캐패시터에 저장된 데이터가 비트라인까지 전달되는 동안의 저항이 급격히 증가하여 셀에 저장된 데이터를 비트라인에서 제대로 인식하지 못하는 결과를 초래하는 것을 말한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 비트라인 콘택 형성 방법을 도시한 단면도이다.
도 1a를 참조하면, 소자분리막(105)이 구비된 반도체 기판(100) 상부에 게이트 산화막 패턴(미도시), 게이트 도전층 패턴(110), 게이트 금속층 패턴(115) 및 게이트 하드마스크층 패턴(120)의 적층구조로 이루어진 게이트 패턴(125)을 형성한다.
여기서, 게이트 도전층 패턴(110)은 폴리실리콘층이고, 게이트 금속층 패턴(115)은 텅스텐 실리사이드층이며, 게이트 하드마스크층 패턴(120)은 질화막인 것이 바람직하다.
다음에, 게이트 패턴(125)의 측벽에 스페이서(130)를 형성한다.
여기서, 스페이서(130)는 산화막과 질화막의 이중구조로 이루어지는 것이 바람직하다.
도 1b를 참조하면, 상기 결과물 상부에 층간 절연막(135)을 형성하고, 랜딩 플러그 콘택 영역을 식각하여 반도체 기판(100)이 노출되는 랜딩 플러그 콘택홀(미도시)을 형성한다.
그 다음, 상기 랜딩플러그 콘택홀(미도시)을 매립하는 폴리실리콘층(미도시)을 형성한 후 하드 마스크층 패턴(120)이 노출될 때까지 평탄화 식각하여 랜딩 플러그 콘택(140)을 형성한다.
도 1c를 참조하면, 전체 표면 상부에 평탄화된 비트 라인 콘택용 절연막(145)을 형성한다.
여기서, 비트 라인 콘택용 절연막(145)은 HTO, TEOS, USG, BPSG 및 이들의 조합 중 어느 하나인 것이 바람직하다.
다음에, 비트 라인 콘택용 절연막(145) 상부에 비트 라인 콘택 영역을 정의하는 감광막 패턴(150)을 형성한다.
도 1d를 참조하면, 감광막 패턴(150)을 식각 마스크로 비트 라인 콘택용 절연막(145)을 식각하여 랜딩 플러그 콘택(140)을 노출시키는 비트라인 콘택홀(155)을 형성한다.
여기서, 상기 식각 공정은 건식 식각 방법으로 수행되는 것이 바람직하다.
다음에, 감광막 패턴(150)을 제거한다.
도 1e를 참조하면, 비트라인 콘택홀(155)을 포함하는 전체 상부에 일정 두께의 배리어막(160)을 형성하고, 텅스텐층으로 비트라인 콘택홀(165)을 매립하여 비트라인 콘택을 형성한다.
여기서, 배리어막(160)은 티타늄 및 티타늄 질화막의 적층구조로 형성하는 것이 바람직하다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 비트라인 콘택과 랜 딩 플러그 콘택이 각각 형성됨에 따라 두 계면사이의 저항이 증가되며, 상기 랜딩 플러그 콘택 형성 공정의 추가에 따라 공정 스텝이 증가되는 문제점이 있다.
그리고, 비트라인에서의 신호가 상기 비트라인 콘택과 상기 랜딩 플러그 콘택을 통과하면서 저항이 증가되고, 이에 따라 전류량이 감소되어 tWR 페일이 발생할 수 있다.
또한, 소자의 디자인 룰이 감소됨에 따라 활성 영역과의 오버랩 마진이 부족해지게 되어 콘택이 접촉될 면적이 감소되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 비트라인 콘택과 활성 영역을 연결하는 랜딩 플러그 콘택(Landing Plug Contact) 형성 공정을 생략하고, 비트라인과 상기 활성 영역을 직접 연결하는 비트라인 콘택(Bit Line Contact)을 형성함으로써, 공정이 단순화되도록 한다.
또한, 상기 비트라인 콘택을 텅스텐층으로 형성함으로써, 고속 동작에 사용할 수 있는 소자를 개발할 수 있으며, 디자인 룰(Design Rule) 감소에 따른 오버랩 마진(Overlap Margin) 및 소자의 저항 특성을 향상시키는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은
높이 'a'의 게이트 패턴이 구비된 반도체 기판의 전체 표면에 배리어막을 형성하는 단계와,
상기 배리어막이 형성된 상기 반도체 기판 상부에 금속층을 형성하는 단계;
상기 금속층을 선택 식각하여 상기 게이트 패턴 사이를 매립하는 높이 'b(a＜b)'의 비트라인 콘택 패턴을 형성하는 단계와,
상기 비트라인 콘택 패턴의 노출된 양측에 스페이서를 형성하는 단계와,
상기 비트라인 콘택 패턴을 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계와,
상기 비트라인 콘택 패턴이 노출될 때까지 평탄화 식각하는 단계를 포함하는 것을 특징으로 하고,
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상기 배리어막은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층구조인 것과,
상기 배리어막 형성 단계 후 RTA(Rapid Thermal Annealing) 공정을 수행하는 단계를 더 포함하는 것과,
상기 RTA 공정을 수행하여 상기 게이트 패턴 사이의 반도체 기판 상부에 티타늄실리사이드막(TiSix)을 형성하는 것과,
상기 금속층은 텅스텐층(W)인 것과,
상기 'b'는 4000 내지 6000Å인 것과,
상기 스페이서는 질화막으로 형성하는 것과,
상기 층간 절연막은 BPSG 산화막인 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도이다.
도 2a를 참조하면, 활성 영역 및 소자분리막(205)이 구비된 반도체 기판(200) 상부에 게이트 산화막(미도시), 게이트 도전층(210), 게이트 금속층(215) 및 게이트 하드마스크층(220)의 적층구조를 형성한다.
여기서, 게이트 도전층(210)은 폴리실리콘층으로 형성하고, 게이트 금속층(215)은 텅스텐 실리사이드층으로 형성하며, 게이트 하드마스크층(220)은 질화막으로 형성하는 것이 바람직하다.
다음에, 상기 적층구조를 식각하여 게이트 패턴(225)을 형성한 후 게이트 패턴(225) 양측에 스페이서(227)를 형성한다.
이때, 활성 영역 상에 형성되는 두 개의 게이트 패턴(225) 사이를 비트라인 콘택영역으로 정의한다.
도 2b를 참조하면, 게이트 패턴(225)을 포함하는 반도체 기판(200)의 전체 표면에 배리어막(230)을 형성한다.
여기서, 배리어막(230)은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층구조로 형성하는 것이 바람직하다.
다음에, 상기 결과물 상에 RTA(Rapid Thermal Annealing) 공정을 수행한다.
이때, 상기 RTA 공정은 불활성 기체인 N2 또는 Ar을 사용한 공정으로, 티타늄(Ti) 원자들이 상호 확산되도록 하는 공정이다.
즉, 배리어막(230)의 타타늄 원자들은 게이트 도전층(210)인 폴리실리콘층 내부로 인-확산(In-Diffusion)을 하고, 반도체 기판(200)의 실리콘 원자들은 티타늄막 내부로 아웃-확산(Out-Diffusion)을 한다.
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따라서, 상기 RTA 공정에 의해 배리어막(230) 상에 티타늄 실리사이드(TiSi2)막(미도시)이 형성된다.
여기서, 상기 티타늄 실리사이드막(미도시)은 오믹 콘택(Ohmic Contact)으로 사용되도록 하는 것이 바람직하다.
도 2c를 참조하면, 상기 '도 2b'의 결과물 상에 평탄화된 금속층(235)을 형성한다.
여기서, 금속층(235)은 텅스텐층이며, 게이트 패턴(225)의 게이트 하드마스크층(220) 상부로부터 4000 내지 6000Å의 두께가 되도록 형성하는 것이 바람직하다.
도 2d를 참조하면, 금속층(235) 상부의 게이트 패턴(225) 상에 감광막 패턴(240)을 형성한다.
이때, 감광막 패턴(240)에 의해 비트라인 콘택영역이 노출되도록 하는 것이 바람직하다.
도 2e를 참조하면, 감광막 패턴(240)을 마스크로 금속층(235)을 선택 식각하여 비트라인 콘택 패턴(245)을 형성한다. 여기서, 비트라인 콘택 패턴(245)의 높이는 4000 ~ 6000Å인 것이 바람직하다.
이때, 비트라인 콘택 패턴(245) 형성 시 게이트 패턴(225) 상부의 금속층(235)이 모두 제거되도록 하는 것이 바람직하다.
그 다음, 비트라인 콘택 패턴(245)을 포함하는 전체 표면 상부에 질화막(미도시)을 형성한다.
그리고, 전면 식각 공정을 수행하여 게이트 패턴(225) 상부로 노출된 비트라 인 콘택 패턴(245) 양측에 질화막 스페이서(250)를 형성한다.
도 2f를 참조하면, 스페이서(250)가 구비된 비트라인 콘택 패턴(245)을 포함하는 결과물 상에 BPSG(BoroPhosphoSilica Glass) 산화막(255)을 형성한다.
다음에, 비트라인 콘택 패턴(245)이 노출될 때까지 평탄화 공정을 수행하여 비트라인 콘택을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 비트라인 콘택과 활성 영역을 연결하는 랜딩 플러그 콘택(Landing Plug Contact) 형성 공정을 생략하고, 비트라인과 상기 활성 영역을 직접 연결하는 비트라인 콘택(Bit Line Contact)을 형성함으로써, 공정이 단순화된다.
또한, 상기 비트라인 콘택을 텅스텐층으로 형성함으로써, 고속 동작에 사용할 수 있는 소자를 개발할 수 있으며, 디자인 룰(Design Rule) 감소에 따른 오버랩 마진(Overlap Margin)이 향상되어 콘택 면적을 확보하고, 이로 인해 소자의 저항 특성이 향상되는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 높이 'a'의 게이트 패턴이 구비된 반도체 기판의 전체 표면에 배리어막을 형성하는 단계;
    상기 배리어막이 형성된 상기 반도체 기판 상부에 금속층을 형성하는 단계;
    상기 금속층을 선택 식각하여 상기 게이트 패턴 사이를 매립하는 높이 'b(a＜b)'의 비트라인 콘택 패턴을 형성하는 단계;
    상기 비트라인 콘택 패턴의 노출된 양측에 스페이서를 형성하는 단계;
    상기 비트라인 콘택 패턴을 포함하는 상기 반도체 기판 전체 상부에 층간 절연막을 형성하는 단계; 및
    상기 비트라인 콘택 패턴이 노출될 때까지 평탄화 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 배리어막은 티타늄(Ti) 및 티타늄 질화막(TiN)의 적층구조인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 배리어막 형성 단계 후 RTA(Rapid Thermal Annealing) 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 RTA 공정을 수행하여 상기 게이트 패턴 사이의 반도체 기판 상부에 티타늄실리사이드막(TiSix)을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 금속층은 텅스텐층(W)인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 'b'는 4000 내지 6000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 층간 절연막은 BPSG 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
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