JP2004193483A - 半導体記憶装置 - Google Patents

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Abstract

【課題】1ビットのデータを２メモリセルで記憶するツインセルモードＤＲＡＭのメモリセルのサイズを低減する。
【解決手段】ワード線（ＷＬ０−ＷＬ５）およびビット線（ＢＬ０−ＢＬ９）と交差する方向にトランジスタを形成するフィールド領域（ＦＬＲ）を形成する。行方向において各ビット線に対してビット線コンタクト（ＢＣ）を形成し、またストレージノードコンタクト（ＳＣ）を各列に行方向に整列して配置する。基本セル領域（ＢＣＵ）のサイズを、２・Ｆ・３・Ｆに設定することができる。ここで、Ｆは、最小設計寸法を示す。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、特に、１ビットのデータを２つのメモリセルで記憶するツインセルＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）に関する。より特定的には、この発明は、ツインセルモードＤＲＡＭのメモリセルのレイアウトに関する。
【０００２】
【従来の技術】
ＤＲＡＭは、通常、１つの選択（アクセス）トランジスタと１つのキャパシタとでメモリセルが構成され、キャパシタに電荷の形態でデータを記憶する。メモリセルキャパシタのデータを記憶する電極ノードが、ストレージノードと呼ばれ、記憶データに対応する電荷を蓄積し、このストレージノードに対向する電極は、セルプレート電極と呼ばれ、所定の電圧を受ける。
【０００３】
データ読出時においては、ビット線にメモリセルの選択トランジスタを介してキャパシタの蓄積電荷を転送し、次いで、ビット線の電圧を、センスアンプで増幅する。
【０００４】
ビット線の配置としては、センス動作時のノイズの影響を低減するために折返しビット線構成が一般に用いられる。この折返しビット線構成においては、センスアンプの一方側にビット線が対をなして平行に配置され、一方のビット線にメモリセルの記憶データを読出し、他方のビット線を所定の基準電圧（プリチャージ電圧）レベルに維持する。センスアンプにより、ビット線対において生じた電圧差を増幅する。
【０００５】
メモリセル選択時、センス動作前にビット線に生じる電圧変化量ΔＶは、ビット線容量をＣｂ、メモリセルキャパシタの容量値をＣｓ、ストレージノード電圧とプリチャージ電圧の電位差をＶｃａとすると、次式（１）で与えられる。
【０００６】
ΔＶ＝Ｖｃａ・Ｃｓ／（Ｃｂ＋Ｃｓ）… （１）
一般には、プリチャージ電圧としては、メモリセル電源電圧ＶＤＤの１／２倍の電圧ＶＤＤ／２が与えられ、メモリセルの記憶データのＨレベルおよびＬレベルが、それぞれ、電圧ＶＤＤおよび接地電圧（ＧＮＤ）であるため、Ｖｃａ＝ＶＤＤ／２となる。典型的な例として、Ｃｓ＝２５ｆＦ、Ｃｂ＝１００ｆＦ、ＶＤＤ＝２Ｖとし、セルプレート電圧が、１Ｖの場合、このビット線の電圧変化量（読出電圧）ΔＶは、次式で表わされる。
【０００７】
ΔＶ＝（２５／１２５）・（２／２）＝０．２Ｖ
通常、ＤＲＡＭセルは、２ビットのメモリセルが単位活性領域に形成され、ビット線コンタクトが、これらの２ビットのメモリセルで共有される。隣接単位活性領域は、フィールド絶縁膜により電気的に分離される。
【０００８】
ビット線コンタクトは、メモリセルの活性領域と対応のビット線とを電気的に接続するために設けられる。通常、折返しビット線構成の場合、ビット線コンタクトは、１列（１ビット線）おきに配置される。１つのワード線選択時、ビット線対の一方のビット線に対してのみメモリセルデータを読出す必要があるためである。従って、ビット線コンタクトについては、列方向において規則的にビット線コンタクトが形成されない空き領域が存在する。
【０００９】
このビット線コンタクトの空き領域を低減して、高密度でメモリセルを配置することを意図するレイアウトが、特許文献１（特開平８−２９３５８７号公報）において示されている。この特許文献１においては、メモリセルの活性領域を、ビット線およびワード線と交差する方向に配置し、ビット線コンタクトの空き領域に相当する領域に、メモリセルキャパシタのストレージノードと活性領域とのコンタクト（ストレージノードコンタクト）を配置している。このビット線コンタクトの空き領域を利用して、ストレージノードコンタクトを配置することにより、メモリアレイの面積利用効率の改善を図る。
【００１０】
メモリセルが微細化されると、応じてメモリセルキャパシタの面積も低減され、その容量値Ｃｓが小さくなる。したがって、前述の読出電圧ΔＶも、応じて低下し、センス動作を正確に行なうのが困難になる。特に、メモリセルの高集積化時においては、メモリ電源電圧ＶＤＤの電圧レベルが、ゲート絶縁膜の信頼性などの観点から低下されるため、この読出電圧ΔＶが低下し、センスマージンが低下し、センス動作を正確に行なうのが困難になる。
【００１１】
前述の特許文献１においては、折返しビット線構成でメモリセルが配置されており、高密度でメモリセルを配置するのが可能となるものの、高集積化に従ってメモリセルのレイアウト面積が低減されると、応じて、ビット線読出電圧ΔＶが低下する。
【００１２】
メモリセルのレイアウト面積低減時の読出電圧低下などの動作マージンの低下を抑制するために、１ビットのデータを２つのメモリセルで記憶するＤＲＡＭが、特許文献２（特開平７−１３０１７２号公報）に示されている。
【００１３】
この特許文献２においては、メモリセルのレイアウトを、１ビット／１セル（シングルモード）でデータを記憶する通常のＤＲＡＭセルのレイアウトと同様とし、２本のワード線を並行して選択して、ビット線対の各ビット線にメモリセルデータを読出す。この２つのメモリセルに相補データを格納することにより、ビット線間の電圧差を、１ビット／１セルのシングルモードの場合に比べて２倍にすることができ、センス動作の安定化を図る。
【００１４】
【特許文献１】
特開平８−２９３５８７号公報
【００１５】
【特許文献２】
特開平７−１３０１７２号公報
【００１６】
【非特許文献】
「ＣＭＯＳ超ＬＳＩの設計」、菅野卓雄監修、培風館、１９８９、Ｐ９０
【００１７】
【発明が解決しようとする課題】
ＤＲＡＭセルにおいては、キャパシタをデータ記憶媒体として利用するため、リーク電流により記憶データが消失する可能性がある。このデータの消失を防止するために、従来、ＤＲＡＭにおいては、メモリセルデータを内部で読出して再書込し、元のデータを復元するリフレッシュ動作が行なわれる。
【００１８】
メモリセルの微細化に伴ってメモリセルキャパシタの静電容量値も低減され、応じてリフレッシュを行なう間隔を短くすることが要求される。リフレッシュ間隔が短くなると、その間、ＤＲＡＭは、一般に、アクセスをすることができないため、システムの処理効率が低下する。また、リフレッシュのための消費電力が増大する。
【００１９】
特許文献２において示されるような１ビットデータを２つのメモリセルで記憶する１ビット／２セル（ツインセル）モードを利用する場合、リフレッシュ間隔を長くすることができる。しかしながら、１ビットのデータを２つのメモリセルで記憶するため、１ビットのデータを記憶する単位セルの占有面積が増大する。単純に、従来のＤＲＡＭセルのレイアウトを２つ利用して、１ビットのデータを記憶するツインセルを実現した場合、このデータ記憶単位のツインセルのレイアウト面積が２倍になる。また、その場合、記憶容量が、通常の１ビット／１セルのシングルモードの構成に比べて１／２倍となり、大記憶容量のツインセルモードＤＲＡＭを実現するのが困難となる。
【００２０】
したがって、大記憶容量のツインセルモードＤＲＡＭを実現するためには、ツインセルの占有面積を低減する必要がある。特許文献１に示されるメモリセルのレイアウトにおいては、活性領域が、ビット線およびワード線と交差する方向に形成されている。しかしながら、この特許文献１においては、ビット線コンタクトの空き領域に対応して、ストレージノードコンタクトを形成しているため、行方向においてビット線コンタクトとストレージノードコンタクトとが交互に配列され、レイアウトパターンの規則性が損なわれる。
【００２１】
また、単に、ビット線コンタクトの空き領域を効率的に利用することを意図しており、メモリセルは、行方向においては１列おきに配置されている。従って、メモリセルを高密度で配置するためには、さらにレイアウトの改善の余地がある。
【００２２】
さらに、特許文献１においては、通常の折返しビット線配置を想定しており、この特許文献１のメモリセルレイアウトをツインセルに利用する場合、１本のワード線を選択した場合には、ビット線対の一方のビット線にメモリセルデータが伝達されるだけである。したがって、ツインセルモードを実現するためには、２本のワード線を同時に選択し、ビット線対の各ビット線にメモリセルデータを伝達する必要がある。このため、ワード線選択時の消費電流が増大するという問題が生じる。
【００２３】
それゆえ、この発明の目的は、高密度でメモリセルを配置することのできる半導体記憶装置を提供することである。
【００２４】
この発明の他の目的は、小レイアウト面積でツインセルを構成することのできる半導体記憶装置を提供することである。
【００２５】
この発明のさらに他の目的は、１本のワード線選択でツインセルモードを実現することのできるメモリセルレイアウトを有する半導体記憶装置を提供することである。
【００２６】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、行列状に配列される複数のメモリセルと、各メモリセル列に対応して配置される複数のビット線と、各メモリセル行に対応してビット線と直行する方向に配置される複数のワード線とを含む。各メモリセルは、トランジスタと、キャパシタとを含み、対応のワード線延在方向およびビット線延在方向の間の芳香に延在し対応のワード線およびビット線と交差するように配置される、トランジスタ形成領域を規定する活性領域と、この活性領域に電気的に接続される、キャパシタの一方電極となるストレージノードとを含む。各メモリセルの活性領域と対応のビット線とを電気的に接続するビット線コンタクトは、行方向に整列して各ビット線に対して設けられ、また、列方向において隣接するビット線コンタクトの間には、２本のワード線が配置される。各ビット線コンタクトは、列方向において隣接する２つのメモリセルにより共有される。
【００２７】
メモリセルの活性領域を、ワード線およびビット線と９０°と異なる角度で交差するように配置することにより、メモリセルの活性領域を、直角三角形の斜辺の領域に対応させることができるため、ワード線と９０°で交差するように活性領域を配置する場合に比べて、メモリセルの活性領域の垂直方向および水平方向の長さを短くすることができ、応じてメモリセルの単位面積を低減でき、応じてツインセルのレイアウト面積のサイズを低減することができる。
【００２８】
また、行方向においては、各ビット線に対して、ビット線コンタクトが配置されており、１つのワード線選択時、すべてのビット線にメモリセルの記憶データが伝達される。従って、対をなすビット線に接続されるメモリセルに相補データを格納することにより、１つのワード線選択で、ツインセルモードを実現することができる。
【００２９】
【発明の実施の形態】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体記憶装置のメモリセルアレイ部のレイアウトを概略的に示す図である。図１において、行方向に延在してワード線ＷＬ０−ＷＬ５が配設され、また列方向に延在してビット線ＢＬ０−ＢＬ９が配設される。これらのワード線ＷＬ０−ＷＬ５およびビット線ＢＬ０−ＢＬ９は、図１においては、互いに直交するように配設される。ワード線ＷＬ０−ＷＬ５は、それぞれ、例えば、ポリシリコン配線で構成され、ビット線ＢＬ０−ＢＬ９は、それぞれ、上層の例えば第１メタル配線で構成される。
【００３０】
これらのワード線ＷＬ０−ＷＬ５およびビット線ＢＬ０−ＢＬ９と交差する方向に、活性領域（フィールド領域）ＦＬＲが配置される。このフィールド領域ＦＬＲにおいては、２つのＤＲＡＭセルが形成される。
【００３１】
このフィールド領域ＦＬＲとビット線ＢＬ（ＢＬ０−ＢＬ９を総称的に示す）の交差部に、ビット線コンタクトＢＣが形成される。
【００３２】
フィールド領域ＦＬＲにおいて、ビット線コンタクトＢＣとワード線ＷＬ（ＷＬ０−ＷＬ５を総称的に示す）に関して対向する端部に、ストレージノードコンタクトＳＣが配置される。
【００３３】
フィールド領域ＦＬＲの両端に配置されるストレージノードコンタクトＳＣを介して、ストレージノードＳＮがフィールド領域ＦＬＲに電気的に接続される。ストレージノードＳＮは、ＤＲＡＭセルのキャパシタの情報を記憶する電荷を蓄積する。ストレージノードＳＮは、各フィールド領域ＦＬＲにおいて、ストレージノードコンタクトＳＣとビット線コンタクトＢＣの間の領域にフィールド領域上部に形成される。
【００３４】
図１においては明確に示していないが、このストレージノードＳＮと対向して、セルプレートが上層にメモリセルの共通電極として形成される。このセルプレートへは、一定のセルプレート電圧ＶＣＰが与えられる。このストレージノードＳＮおよびセルプレートは、ビット線ＢＬよりも上に形成されてもよく、またビット線よりも下層に形成されてもよい。それぞれ、ＣＯＢ（キャパシタ・オーバー・ビット線）構造およびＣＵＢ（キャパシタ・アンダー・ビット線）構造と呼ばれる。
【００３５】
この図１に示す配置においては、行方向において、整列してビット線コンタクトＢＣが各ビット線に対して形成され、またストレージノードコンタクトＳＣも、各列に対応して行方向に整列して配置される。
【００３６】
ワード線ＷＬのピッチは、２種類存在する。すなわち、ビット線コンタクトＢＣを間に挟むワード線（たとえばＷＬ０，ＷＬ１）のピッチは、２・Ｆである。ここで、Ｆは、最小設計寸法を示し、図１においては、ワード線の幅、ビット線の幅およびピッチがそれぞれＦに設定される。一方、ストレージノードコンタクトＳＣを間に挟むワード線（たとえばＷＬ１，ＷＬ２）の間のピッチは、４・Ｆである。ワード線ＷＬは、この２・Ｆおよび４・Ｆのピッチで交互に配置される。
【００３７】
ビット線ＢＬのピッチは、２・Ｆである。ビット線コンタクトＢＣは、列方向においては、６Ｆのピッチで配置される。
【００３８】
ＤＲＡＭセルを形成する基本セル領域ＢＣＵは、１つのビット線コンタクトＢＣと１つのストレージノードコンタクトＳＣを含む矩形領域により規定される。この基本セル領域ＢＣＵは、行方向の長さが２・Ｆ、列方向の長さが３・Ｆであり、したがって、基本セル領域ＢＣＵの面積は、６・Ｆ＾２となる。ここで、符号＾は、冪乗を示す。
【００３９】
ビット線ＢＬ０−ＢＬ９が、対をなして配置され、１つのワード線ＷＬの選択時に、対をなすビット線それぞれに、メモリセルの記憶データが読出される。ツインセルＴＷＵは、基本セル領域ＢＣＵａおよびＢＣＵｂにより形成される。これらの基本セル領域ＢＣＵａおよびＢＣＵｂに形成されるメモリセルに、相補データを格納する。したがって、たとえば図１においてワード線ＷＬ５選択時、ビット線ＢＬ８およびＢＬ９に、基本セル領域ＢＣＵａおよびＢＣＵｂに形成されたメモリセルの記憶データが読出される。この対をなすビット線に対して配置されたセンスアンプより、ビット線対の相補データを検知し増幅する。したがって、ツインセルＴＷＵの占有面積は、２・６・Ｆ＾２で与えられる。
【００４０】
図２は、比較のために、従来のＤＲＡＭセルのレイアウトを概略的に示す図である。図２においては、ワード線ＷＬａ−ＷＬｄは、ビット線ＢＬａ−ＢＬｃを代表的に示す。ＤＲＡＭセルが、Ｔ字形の活性領域（フィールド領域）ＡＲａおよびＡＲｂそれぞれに形成される。活性領域ＡＲａおよびＡＲｂは、それぞれ、列方向に延在してトランジスタを形成する領域と、行方向に突出してビット線コンタクトをとる領域とを含む。これらの活性領域ＡＲａおよびＡＲｂは、列方向において２行ずれて配置される。列方向においては、１ビット線おきにビット線コンタクトＢＣが形成されるように、Ｔ時型の活性領域が整列して配置される。行方向および列方向において、図２に示す活性領域ＡＲａおよびＡＲｂで構成される単位構成が、繰返し配置される。
【００４１】
これらの活性領域ＡＲａおよびＡＲｂには、それぞれ、２ビットのメモリセルが形成される。活性領域ＡＲａおよびＡＲｂは、それぞれビット線コンタクトＢＣを介して対応のビット線に電気的に接続される。図２において、活性領域ＡＲａは、ビット線コンタクトＢＣを介して、ビット線ＢＬａに接続され、活性領域ＡＲｂは、ビット線コンタクトＢＣを介してビット線ＢＬｂに電気的に接続される。
【００４２】
ワード線ＷＬ（ＷＬａ−ＷＬｄ）の線幅および間隔は、Ｆであり、したがって、ワード線ＷＬのピッチは２・Ｆである。ビット線ＢＬ（ＢＬａ−ＢＬｃ）についても同様であり、ビット線ピッチは、２・Ｆである。ビット線コンタクトＢＣは、行方向においては、４・Ｆのピッチで配置され、列方向においては、図２には明確には示していないが、４本のワード線ごとにビット線コンタクトＢＣが形成されるため、８・Ｆのピッチでビット線コンタクトＢＣが配置される。
【００４３】
基本セル領域ＢＣＵｐは、１つのビット線コンタクトＢＣと、図２に示さない、ストレージノードコンタクトとにより形成される。したがって、このＤＲＡＭセルの基本セル領域ＢＣＵｐのサイズは、列方向が、４・Ｆ、行方向が２・Ｆとなり、８・Ｆ＾２となる。ツインセルは、２つの単位セル領域ＢＣＵｐにより形成されるため、ツインセルのサイズは、１６・Ｆ＾２となる。この図２に示すメモリセルの配置においては、行方向においてビット線コンタクトＢＣは、ピッチ４・Ｆで配置され、１つのビット線おきに配置されるため、対をなすビット線（たとえばＢＬａおよびＢＬｂ）に、ＤＲＡＭセルのデータを読出すためには、２本のワード線（たとえばＷＬｂおよびＷＬｃ）を同時に選択状態へ駆動する必要がある。
【００４４】
これらの図１および図２に示すように、本実施の形態における基本セル領域ＢＣＵにおいては、ワード線ＷＬが１本、行方向に横切るように配置されるだけである。一方、図２に示す従来のＤＲＡＭセルの基本セル領域ＢＣＵｐにおいては、２本のワード線（例えば、ＷＬｂ，ＷＬｃ）が配設される。したがって、本実施の形態における基本セル領域ＢＣＵの占有面積を、従来のＤＲＡＭセルに比べて十分に小さくすることができる。
【００４５】
また、図２に示すＤＲＡＭセルのレイアウトでは、行方向においては、１列おきにメモリセルが配置され、一方、本実施の形態１においては、行方向において、各列にメモリセルが配置され、より高密度で、ＤＲＡＭセルを配置することができる。
【００４６】
図３は、図１に示すメモリセルのレイアウトに対応する電気的回路を示す図である。図３においては、ワード線ＷＬ１−ＷＬ４と、ビット線ＢＬ０−ＢＬ３を示す。基本セル領域ＢＣＵにおいは、情報をストレージノードＳＮに電荷の形態で記憶するメモリキャパシタＭＱと、対応のワード線ＷＬ（ＷＬ１−ＷＬ４）の信号に応答して選択的に導通し、メモリセルキャパシタＭＱのストレージノードＳＮを対応のビット線ＢＬ（ＢＬ０−ＢＬ３）に電気的に接続するアクセストランジスタＭＴが形成される。このアクセストランジスタＭＴは、図３に示す構成においては、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成される。メモリセルキャパシタＭＱのセルプレートには、所定の電圧レベルのセルプレート電圧ＶＣＰが印加される。
【００４７】
したがって、単位セル領域ＢＣＵには、１トランジスタ／１キャパシタ型ＤＲＡＭセルが形成される。行方向に整列する単位セル領域ＢＣＵのアクセストランジスタのゲートが、共通に同じワード線に結合される。フィールド領域（活性領域）ＦＬＲは、２ビットのＤＲＡＭセルを含む。フィールド領域ＦＬＲにおいては、ビット線コンタクトＢＣと、このビット線コンタクトＢＣに関して対称的に配置されるストレージノードコンタクトＳＮＣが形成される。すなわち、フィールド領域ＦＬＲにおいては、同一列隣接行に配置される２つのメモリセルが形成される。１ビットデータを記憶するツインセルＴＷＵは、行方向に整列する２つの単位セル領域ＢＣＵに形成されるメモリセルにより与えられる。
【００４８】
ビット線ＢＬ０およびＢＬ１は対をなして配設されて、センスアンプＳＡｌに結合され、ビット線ＢＬ２およびＢＬ３が対をなして配設されて、センスアンプＳＡｒに結合される。図３に示すセンスアンプ配置においては、センスアンプＳＡｌおよびＳＡｒは、ビット線対の両側に交互に配置される。この図３に示す構成において、ワード線ＷＬ２が選択された場合には、ビット線ＢＬ０−ＢＬ３に、それぞれメモリセルの記憶データが読出される。センスアンプＳＡｌおよびＳＡｒは、通常、交差結合型センスアンプで構成され、対応のビット線対の電位を差動的に増幅する。ツインセルＴＷＵに含まれる単位セル領域ＢＣＵのメモリセルのストレージノードＳＮに、相補データを書込むことにより、センスアンプに対する読出電圧を大きくすることができる。以下、図４を参照して、センス動作について簡単に説明する。
【００４９】
スタンバイ状態時においては、ビット線ＢＬ（ＢＬ０−ＢＬ３）は、中間電圧ＶＤＤ／２の電圧レベルにプリチャージされている。
【００５０】
時刻Ｔ１において、ワード線ＷＬ（たとえばＷＬ２）を選択状態（項電圧ＶＰＰレベル）へ駆動する。ワード線ＷＬの電圧上昇に従って、選択行のアクセストランジスタＭＴが導通し、対応のビット線に、メモリセルの記憶データに応じた電荷が伝達される。対をなすビット線両者にデータが読出される。ツインセルにおいては、一方のメモリセルがＨレベル、他方のメモリセルがＬレベルのデータを記憶しており、したがって、一方のビット線電圧が、中間電圧レベルから上昇し、他方のビット線電圧が、その中間電圧ＶＤＤ／２から低下する。対をなすビット線ＢＬの電圧差ΔＶは、Ｈレベルデータ読出時のビット線の電圧変化量ΔＶＨと、Ｌレベルデータ読出時のビット線電位変化量ΔＶＬの和で与えられる。
【００５１】
ビット線プリチャージ電圧ＶＢＬが中間電圧ＶＤＤ／２であり、またセルプレート電圧ＶＣＰも中間電圧ＶＤＤ／２の場合、これらのビット線電圧変化量ΔＶＨおよびΔＶＬは等しい。したがって、通常のシングルセルモードでの一方のビット線に対してのみデータを読出す場合に比べて、ビット線間電圧差ΔＶは、２倍となる。セルプレート電圧ＶＣＰとビット線プリチャージ電圧ＶＢＬは等しく、特に中間電圧ＶＤＤ／２である場合、ビット線間電圧差ΔＶは次式で与えられる。
【００５２】
ΔＶ＝Ｃｓ／（Ｃｓ＋Ｃｂ）×ＶＤＤ
したがって、時刻Ｔ２においてセンスアンプＳＡｌ，ＳＡｒを活性化しても、ビット線間電圧差は十分の大きさであり、正確にセンス動作を行なって、時刻Ｔ３に、これらのビット線を、電源電圧ＶＤＤおよび接地電圧ＧＮＤレベルに駆動することができる。
【００５３】
また、シングルセルモード時の読出電圧でセンスを行なう場合には、時刻Ｔ２を早くしてセンス動作を開始することができ、アクセス時間を応じて短くすることができる。
【００５４】
また、対をなすビット線においては、常に相補データが現われて、電圧差が生じるため、リフレッシュ間隔を長くしても、正確にセンス動作を行なうことができる（このリフレッシュ間隔については後に説明する）。したがって、ツインセルを利用することにより、リフレッシュ間隔を長くすることができる。応じて、リフレッシュ回数を低減することができ、消費電流を低減でき、また、システムの処理効率を改善することができる。
【００５５】
以上のように、この発明の実施の形態１に従えば、ＤＲＡＭセルを形成する活性領域（フィールド領域）を、ビット線およびワード線と交差する方向に配置し、かつ各列に対してビット線コンタクトを形成しており、いわゆるオープンビット線構成の最稠密充填構造のメモリセル配置を実現することができ、高密度にメモリセルを配置することができる。また、１本のワード線を選択するだけで、ビット線対の各ビット線にメモリセルデータを読出すことができ、選択ワード線の数を低減でき、消費電流を低減することができる。
【００５６】
また、折返しビット線構成を利用することにより、ビット線対において、ノイズが生じても、センスアンプにおいては同相のノイズが与えられるため、ノイズがキャンセルされて、正確なセンス動作を行なうことができる。
【００５７】
さらに、従来のＤＲＡＭセルのレイアウトを利用してツインセルＤＲＡＭを形成した場合、ツインセルユニットの占有面積は、１６・Ｆ＾２である。一方、本実施の形態１においては、ツインセルユニットの占有面積は、１２・Ｆ＾２である。したがって、たとえば６４ＭビットのＤＲＡＭを、ツインセルモードＤＲＡＭで形成する場合、チップ面積を、１２／１６＝３／４倍に低減することができ、メモリ装置のコストを低減することができる。
【００５８】
［実施の形態２］
図５は、この発明の実施の形態２に従う半導体記憶装置のメモリアレイのレイアウトを概略的に示す図である。この図５に示すレイアウトは、図１に示すレイアウトと以下の点で異なっている。すなわち、列方向において隣接するフィールド領域に形成されたストレージノードコンタクトＳＣの間の領域に、ダミーワード線ＤＷＬ（ＤＷＬ０−ＤＷＬ３）が配設される。すなわち、ピッチが４・Ｆのワード線ＷＬの間に、ダミーワード線ＤＷＬを配置する。残りのレイアウトは、図１に示すレイアウトと同じであり、対応する部分には同一参照番号を付して、それらの詳細説明は省略する。
【００５９】
これらのダミーワード線ＤＷＬは、ワード線ＷＬと同一の配線層に形成され、ワード線ＷＬと同一製造工程で作成される。従って、ダミーワード線ＤＷＬを配設するための余分の製造工程およびマスクは必要とされない。
【００６０】
ワード線ＷＬ（ＷＬ０−ＷＬ５）とダミーワード線ＤＷＬ（ＤＷＬ０−ＤＷＬ３）のピッチは、２・Ｆである。したがって、ワード線ＷＬおよびダミーワード線ＤＷＬを含むワード線のピッチが２・Ｆとなり、規則的に、ワード線およびダミーワード線を配置することができる。これにより、同一のパターンを繰返し配置することができ、パターンの規則性のずれに起因する段差部での露光光の乱反射などの影響を抑制でき、正確なパターニングを行なうことができる。これにより、微細加工時においても、ストレージノードなどを正確にパターニングを行なうことができる。
【００６１】
図６は、図５に示すレイアウトの電気的等価回路を示す図である。図６に示す構成においては、ワード線ＷＬ１およびＷＬ２の間に、ダミーワード線ＤＷ１が配設され、ダミーワード線ＤＷＬ２が、ワード線ＷＬ３およびＷＬ４の間に配置される。これらのダミーワード線ＤＷＬ１およびＤＷＬ２は、ワード線ＷＬ１−ＷＬ４と同一配線層に形成される。これらのダミーワード線ＤＷＬ１およびＤＷＬ２には、メモリセルは結合されない。ダミーワード線ＤＬＷ１およびＤＷＬ２に、電圧Ｖｄｍが与えられる。後に詳細に説明するように、ダミーワード線下にはストレージノード間を分離するための厚い絶縁膜が形成される。この電圧Ｖｄｍは、接地電圧または負電圧であり、その下に形成される厚い分離絶縁膜下に、正電荷を引き寄せ、列方向において隣接するフィールド領域（活性領域）ＦＬＲを分離する。
【００６２】
図６に示す構成の他の構成は、図３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６３】
図７は、ダミーワード線部分の基板領域の断面構造を概略的に示す図である。図７に示すように、Ｐ型基板領域ＳＵＢ表面に、フィールド領域ＦＬＲａおよびＦＬＲｂが間をおいて形成される。これらのフィールド領域（活性領域）ＦＬＲａおよびＦＬＲｂは、Ｎ型不純物領域である。ストレージノードコンタクトＳＣａおよびＳＣｂが、それぞれ、フィールド領域ＦＬＲａおよびＦＬＲｂに対して形成される。フィールド領域ＦＬＲａおよびＦＬＲｂの間に厚い分離絶縁膜ＯＸＦが形成される。この分離絶縁膜ＯＸＦは、例えばＣＭＰ（ケミカル・メカニカル・ポリッシング）によりその表面が平坦にされ、ダミーワード線形成時の下地の段差を低減して、通常ワード線とダミーワード線を同一製造工程で作成する。
【００６４】
これらのフィールド領域ＦＬＲａおよびＦＬＲｂの間の厚い分離絶縁膜ＯＸＦ上に、ダミーワード線ＤＷＬが配設される。このダミーワード線ＤＷＬには、所定の電圧Ｖｄｍが常時印加される。したがって、フィールド領域ＦＬＲａおよびＦＬＲｂの間の厚い分離絶縁膜ＯＸＦ下部には、正電荷が引き寄せられ、フィールド領域ＦＬＲａおよびＦＬＲｂの電子に対するポテンシャル障壁が形成される。これにより、ストレージノードコンタクトＳＣａおよびＳＣｂを確実に分離することができ、ストレージノード間の絶縁性を高くすることができ、フィールド領域ＦＬＲａおよびＦＬＲｂそれぞれに形成されるメモリセルは、安定にデータを記憶することができる。
【００６５】
以上のように、この発明の実施の形態２に従えば、列方向において隣接するストレージノード間の間の領域に、ワード線と同一配線層のダミーワード線を配置しており、ワード線のピッチを等価的にすべて同じとすることができ、正確に、ワード線等の微細加工を行なうことができる。
【００６６】
また、ダミーワード線に所定の電圧を印加することにより、このダミーワード線下層領域に、ストレージノード間を分離するためのポテンシャル障壁が形成され、確実に、ストレージノードを分離することができる。
【００６７】
［実施の形態３］
図８は、この発明の実施の形態３に従う半導体記憶装置のメモリアレイ部のレイアウトを概略的に示す図である。この図８に示すレイアウトにおいては、ダミーワード線ＤＷＬ０−ＤＷＬ３それぞれの下層領域に、フィールド領域ＦＬＲＡが形成され、したがって、フィールド領域ＦＬＲは、連続的に形成される。このフィールド領域ＦＬＲは、したがって、隣接行かつ隣接列のメモリセルのフィールド領域が連続的に接続されて、一方方向に沿って延在して配置される。このダミーワード線ＤＷＬ（ＤＷＬ０−ＤＷＬ３）の下層領域に形成されるフィールド領域ＦＬＲＡは、列方向に沿って直接的に延在し、ダミーワード線に関して対向して配置されるストレージノードに対して設けられるフィールド領域を物理的に接続する。
【００６８】
このダミーワード線ＤＷＬ０−ＤＷＬ３に対しては、それぞれ接地電圧または負電圧の電圧Ｖｄｍが与えられる。
【００６９】
この図８に示すレイアウトの他の構成は、図５に示すレイアウトと同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７０】
図９は、図８に示すレイアウトのフィールド領域ＦＬＲとワード線ＷＬ０−ＷＬ５およびダミーワード線ＤＷＬ０−ＤＷＬ３のレイアウトを概略的に示す図である。この図９に示すように、フィールド領域ＦＬＲは、ダミーワード線下層に形成されるフィールド領域ＦＬＲＡにより連続的に延在するように形成される。したがって、このフィールド領域ＦＬＲを、各２ビットのメモリセル、すなわち、ツインセルごとに分離する必要がなく、このフィールド領域のレイアウトが容易となり、またその占有面積も低減することができ、基本セル領域ＢＣＵの微細加工を正確に行なうことができる。
【００７１】
図１０は、ダミーワード線下に形成されるフィールド領域ＦＬＲＡの部分の断面構造を概略的に示す図である。図１０に示すように、フィールド領域ＦＬＲは、そのダミーワード線ＤＷＬ下部に形成される領域ＦＬＲＡにより、連続的に形成される。ダミーワード線ＤＷＬには、接地電圧または負電圧の所定電圧レベルの電圧Ｖｄｍが与えられる。この電圧Ｖｄｍにしたがって、領域ＦＬＲＡにおいては、ダミーワード線下領域ＦＬＲＡにおいて電子反転層が形成されず、フィールド領域ＦＬＲの領域ＲＧａ、ＲＧｂおよびＦＬＲＡで形成されるトランジスタがオフ状態にあるため、これらの領域ＲＧａおよびＲＧｂが電気的に分離される。
【００７２】
したがって、基板領域ＳＵＢ表面に、連続的にＮ型不純物領域でフィールド領域ＦＬＲを形成しても、ダミーワード線ＤＷＬにより、ストレージノード間の電気的分離を正確に行うことができる。
【００７３】
以上のように、この発明の実施の形態３に従えば、ダミーワード線下部にも、フィールド領域を形成し、このフィールド領域を連続的にストライプ状に形成しており、フィールド領域を、隣接ストレージノード間で分離するための厚い分離絶縁膜が不要となり、フィールド領域を容易にパターニングすることができる。また、このフィールド分離用の絶縁膜が不要となり、基本セル領域ＢＣＵのレイアウト面積を低減でき、微細メモリセルを実現することができる。
【００７４】
また、ダミーワード線に所定の電圧を印加することにより、このフィールド領域内においてトランジスタをオフ状態とさせることにより、正確に、メモリセルのストレージノード間の分離を行なうことができ、正確なデータ記憶を行なうことができる。
【００７５】
［実施の形態４］
図１１は、この発明の実施の形態４に従うメモリアレイのレイアウトを概略的に示す図である。図１１においても、ワード線ＷＬ０−ＷＬ５と、ダミーワード線ＤＷＬ０−ＤＷＬ３と、ビット線ＢＬ０−ＢＬ９が代表的に示される。この図１１に示すレイアウトにおいては、フィールド領ＦＬＲが、ダミーワード線ＤＷＬに関して対称的となるように、その勾配方向が、列方向において上向き方向と下向き方向とが交互に入れ替えられる。ダミーワード線ＤＷＬ下部においても、フィールド領域（活性領域）ＦＬＲＡが形成されて、各列において、フィールド領域ＦＬＲが連続的に形成される。従って、ダミーワード線下部に形成されるフィールド領域ＦＬＲＡにより、同一列のメモリセルに対して、フィールド領域が連続的に形成される。
【００７６】
隣接するワード線の間の領域に、ビット線コンタクトＢＣが、各ビット線に対応して配置され、ダミーワード線ＤＷＬ（ダミーワード線を総称的に示す）とワード線（ワード線を総称的に示す）ＷＬの間の領域に、ストレージノードコンタクトＳＣが各列に対応して配置される。したがって、ストレージノードコンタクトＳＣは、ダミーワード線ＤＷＬ（ＤＷＬ−ＤＷＬ３）に関して対向して配置される。
【００７７】
この図１１に示すレイアウトにおいて、基本セル領域ＢＣＵの占有面積は、６・Ｆ＾２である。この図１１に示すレイアウトは、フィールド領域ＦＬＲのストライプ形状が、先の実施の形態３に示すように一方方向に右肩上がりで上昇するストライプ形状と異なり、列方向においてジグザグ状に連続的に配置されるる点を除いて同じである。
【００７８】
この図１１に示すレイアウトにおいても、フィールド領域ＦＬＲは、ダミーワード線ＤＷＬ０−ＤＷＬ３下部の領域において形成されるフィールド領域ＦＬＲＡにより連続して形成され、フィールド分離のための厚い分離絶縁膜等は不要である。
【００７９】
ダミーワード線ＤＷＬ０−ＤＷＬ３それぞれに対しては、先の実施の形態３と同様、電圧Ｖｄｍが与えられ、このフィールド領域ＦＬＲＡが、フィールド分離領域として機能する。したがって、フィールド絶縁膜を設ける必要がなく、フィールド領域ＦＬＲを連続的に形成することができ、実施の形態３と同様、フィールド領域のパターニングが容易となる。
【００８０】
図１２は、この発明の実施の形態４におけるフィールド領域とビット線コンタクトとストレージノードコンタクトの配置を概略的に示す図である。この図１２に示すように、ダミーワード線ＤＷＬに関してストレージノードコンタクトＳＣが対向して配置され、またストレージノードコンタクトＳＣは、行方向において整列して配置される。同様、ビット線コンタクトＢＣも、行方向に整列してビット線ＢＬそれぞれに対して配置される。ビット線コンタクトＢＣは、列方向において６・Ｆのピッチで配置される。１つのフィールド領域ＦＬＲに形成されるメモリセルは、すべて同一のビット線ＢＬに、対応のビット線コンタクトＢＣを介して接続される。なお、ビット線ＢＬのピッチは２・Ｆであり、また、ダミーワード線を含むワード線のピッチも２・Ｆである。
【００８１】
基本セル領域ＢＣＵは、６・Ｆ＾２のサイズを有する。したがって、単にフィールド領域ＦＬＲのストライプの形状が実施の形態３と異なるだけであり、実施の形態３と同様、正確に、フィールド領域ＦＬＲをパターニングすることができる。また、実施の形態３と同様の効果を得ることができる。
【００８２】
［実施の形態５］
図１３は、ＤＲＡＭセルを形成するフィールド領域ＦＬＲの配置を概略的に示す図である。図１３においては、２本のワード線ＷＬと３本のビット線ＢＬを代表的に示す。このフィールド領域ＦＬＲは、ビット線ＢＬとビット線コンタクトＢＣを介して電気的に接続され、また図示しないストレージノードに対し、ストレージノードコンタクトＳＣを介して電気的に接続される。ビット線ＢＬの幅およびピッチは、ともにＦであり、またワード線ＷＬの幅およびピッチもともにＦである。したがって、ビット線コンタクトＢＣとストレージノードコンタクトＳＣの中心点を結ぶ距離が、ｓｑｒｔ５・Ｆとなる。ここで、符号“ｓｑｒｔ”は、平方根を示す。このビット線コンタクトＢＣとストレージノードコンタクトＳＣの間の距離の水平方向および垂直方向への投影した長さは、それぞれ、Ｆおよび２・Ｆである。したがって、このフィールド領域ＦＬＲの幅およびピッチは、ともに、２・Ｆ／ｓｑｒｔ５＝０．８９・Ｆで与えられる。
【００８３】
従来のＤＲＡＭセルのフィールド領域は、図２に示すように、その幅は、ビット線ピッチＦに等しく、またフィールド間ピッチも、ビット線の幅Ｆに等しい。したがって、この従来のＤＲＡＭセルのフィールド領域のパターンよりも、本実施の形態１から４に示されるフィールド領域のパターンの方が、ピッチが小さくされていることになる。
【００８４】
半導体物理の世界においては、１９７４年に、デナード（Dennard）らが唱えたスケーリング則というものがある。このスケーリング則は、たとえば、「ＣＭＯＳ超ＬＳＩの設計」、培風館、菅野卓夫監修１９８９年刊行の９０頁以下に記載されている。この非特許文献１に記載されるスケーリング則に従えば、ＭＯＳトランジスタのチャネル幅（フィールド領域の幅）Ｗを、スケーリング比１／Ｋで縮小した場合、電圧Ｖは、１／Ｋの割合で縮小されるべきであることが示されている。
【００８５】
このスケーリング則に従えば、上述の通常のＤＲＡＭセルにおいては、Ｆであったフィールド幅が、本実施の形態１から４においては、０．８９・Ｆに縮小されているため、この電圧Ｖも、０．８９倍に縮小されるのが望ましいことになる。したがって、本実施の形態１から４において述べた６・Ｆ＾２の基本セルにおいては、従来の８・Ｆ＾２の基本セルよりも低い電圧で動作させることができる。
【００８６】
シングルセルＤＲＡＭにおいては、ビット線プリチャージ電圧ＶＢＬは、通常、ＶＤＤ／２の中間電圧レベルであり、メモリ電源電圧ＶＤＤは、ビット線プリチャージ電圧ＶＢＬの２倍の電圧レベルである。
【００８７】
一方、ツインセルモードＤＲＡＭにおいては、ビット線プリチャージ電圧ＶＢＬの電圧レベルは、この中間電圧ＶＤＤ／２に限定されない。
【００８８】
ビット線プリチャージ電圧ＶＢＬとしては、図４に示すように、中間電圧ＶＤＤ／２の電圧レベルが、通常、シングルセルＤＲＡＭにおいて用いられる。しかしながら、このビット線プリチャージ電圧ＶＢＬを、ツインセルモードＤＲＡＭにおいては、電源電圧ＶＤＤに設定することもできる。
【００８９】
いま、図１４に示すように、時刻Ｔ１において選択ワード線ＷＬの電圧レベルを高電圧ＶＰＰに設定し、メモリセルの記憶データを対応のビット線に読出すことを考える。ツインセルモードにおいては、ＨレベルデータとＬレベルデータがビット線対に読出される。ビット線プリチャージ電圧ＶＢＬが、電源電圧ＶＤＤの場合、ビット線対間の電圧差ΔＶは、セルプレート電圧の電圧レベルに係らず、次式で表わされる。
【００９０】
ΔＶ＝Ｃｓ・ＶＤＤ／（Ｃｂ＋Ｃｓ）
時刻Ｔ２においてセンス動作が行なわれ、Ｌレベルデータが伝達されたビット線が、接地電圧ＧＮＤレベルにまで駆動される。したがって、ツインセルモードＤＲＡＭにおいては、ビット線プリチャージ電圧ＶＢＬの電圧レベルが、図４に示すような中間電圧ＶＤＤ／２の他に、アレイ電源電圧ＶＤＤのレベルであっても、正確にセンス動作を行なってメモリセルデータを読出すことができる。セルプレート電圧（ＶＣＰ）は、アレイ電源電圧ＶＤＤであってもよく、または中間電圧ＶＤＤ／２であってもよい。
【００９１】
上述のように、時刻Ｔ２においてセンス動作を開始する。このセンス動作時においては、ビット線電位が、接地電圧よりどの程度高いレベルにあるかに従って、Ｌレベルデータを読出されたビット線が決定されて放電される。このセンス動作時においては、交差結合されたＮチャネルＭＩＳトランジスタで構成されるＮセンスアンプにより、Ｌレベルのビット線の電圧が、接地電圧レベルにまで放電される。Ｈレベルデータを読み出されたビット線は、プリチャージ電圧レベルの電源電圧レベルを維持する。Ｎセンスアンプにおいては、ビット線の電圧レベルのセンス時においては、プリチャージ電圧を基準として、このビット線の電圧レベルをセンスしている。ビット線電圧は、メモリセルが記憶データに従ってビット線を選択的に駆動することにより決定される。従って、メモリセルから見れば、ビット線のプリチャージ電圧ＶＢＬは、メモリセルの動作電圧、すなわちアクセストランジスタが駆動する電圧として考えることができる。
【００９２】
このビット線プリチャージ電圧をメモリセルの動作電圧として擬制する考えはビット線を電源電圧の１／２倍の電圧にプリチャージする場合にも適用することができる。ビット線電圧が、メモリセルにより、同様、記憶データに従って駆動されるためである。
【００９３】
したがって、このスケーリング則に従えば、ビット線プリチャージ電圧ＶＢＬを、従来のシングルセルＤＲＡＭのビット線プリチャージ電圧よりも低くすることにより、最適動作させることができる。
【００９４】
クロック信号の同期して動作するＳＤＲＡＭ（クロック同期型ＤＲＡＭ）においては、メモリセルは、１つのＤＲＡＭセルで構成される。このＳＤＲＡＭの場合、外部端子から与えられる電源電圧ＥＸＴＶｃｃは、３．３Ｖ規格である。
【００９５】
ＤＲＡＭにおいては、外部電源電圧ｅｘｔＶｃｃを、そのままメモリセルの電源電圧ＶＤＤとして利用した場合、この外部電源電圧ｅｘｔＶｃｃが、その上限電圧および下限電圧の間で変化した場合に、ＤＲＡＭセルのキャパシタに蓄積されている電荷量ＶＤＤ・Ｃｓ／２（Ｃｂ＋Ｃｓ）が変化する。したがって、この場合、ビット線に現われる電圧差ΔＶも変化するため、センスアンプの安定動作およびデータ保持特性に対するマージンが劣化する。したがって、通常、ＤＲＡＭにおいては、外部電源電圧ｅｘｔＶｃｃを、内部に設けられた電源電圧降下回路により降圧して、その降圧電圧をメモリセルに対する電源電圧（センス電源電圧）ＶＤＤとして利用する場合もある。
【００９６】
上述のＳＤＲＡＭの場合、外部電源電圧ｅｘｔＶｃｃを降圧する場合を考えると、メモリセルに対する電源電圧ＶＤＤとしては、下限電圧よりも低い１．５から３．３Ｖの範囲の電圧を用いるのが一般的である。また、ビット線プリチャージ電圧ＶＢＬとしては、メモリセル電源電圧ＶＤＤの１／２倍の電圧、すなわち０．７５から１．６５Ｖの範囲の電圧が用いられる。
【００９７】
本実施の形態１から４においては、従来よりも低いビット線プリチャージ電圧ＶＢＬで、メモリセルのアクセストランジスタを駆動するのが最適である。この動作電圧の縮小率は、フィールド領域の縮小率から、０．８９倍である。したがって、本実施の形態５においては、ビット線プリチャージ電圧ＶＢＬとしては、０．７５・０．８９Ｖから１．６５・０．８９Ｖ、すなわち、０．６５から１．５Ｖの電圧を用いるのが、適していることになる。
【００９８】
図１５は、このビット線プリチャージ電圧に関連する部分の構成を概略的に示す図である。図１５において、ビット線ＢＬおよびＺＢＬとワード線ＷＬの交差部に対応して、メモリセルＭＣが配置される。これらのメモリセルＭＣは、ＤＲＡＭセルであり、１トランジスタ／１キャパシタ型セルの構造を有する。ビット線ＢＬおよびＺＢＬに対し、イコライズ指示信号ＥＱに従ってビット線ＢＬおよびＺＢＬに対し、ビット線プリチャージ電圧ＶＢＬを伝達するビット線プリチャージ／イコライズ回路ＢＬＥＱと、ビット線ＢＬおよびＺＢＬの電圧を差動増幅してラッチするセンスアンプＳＡが設けられる。
【００９９】
ビット線プリチャージ／イコライズ回路ＢＬＥＱは、通常、トランスファーゲートで構成され、ビット線プリチャージ電圧ＶＢＬを、ビット線ＢＬおよびＺＢＬを伝達し、かつイコライズする。
【０１００】
このビット線プリチャージ電圧ＶＢＬは、外部電源電圧ｅｘｔＶｃｃから、ＶＢＬ発生回路ＰＶＧにより生成される。ビット線プリチャージ電圧ＶＢＬが、メモリ電源電圧ＶＤＤの場合、ＶＢＬ発生回路ＰＶＧは、外部電源電圧ｅｘｔＶｃｃを降圧してメモリセル電源電圧ＶＤＤを生成する降圧回路で構成される。ビット線プリチャージ電圧ＶＢＬが、ＶＤＤ／２の場合、このＶＢＬ発生回路ＰＶＧは、外部電源電圧ｅｘｔＶｃｃを降圧してメモリセル電源電圧ＶＤＤを生成する内部降圧回路と、この内部降圧回路の出力するメモリセル電源電圧ＶＤＤを分圧して電圧ＶＤＤ／２を生成する基準電圧発生回路とにより構成される。
【０１０１】
前述の議論から、ビット線プリチャージ電圧ＶＢＬは、０．６５から１．５Ｖの範囲である。したがって、このメモリセルに対する電源電圧ＶＤＤ、すなわちセンスアンプＳＡが駆動する電圧ＶＤＤの電圧レベルは、ビット線プリチャージ方式により異なる。ＶＤＤ／２プリチャージ方式の場合、メモリ電源電圧ＶＤＤは、２・ＶＢＬとなり、１．３から３．０Ｖの範囲の電圧となる。ＶＤＤプリチャージ方式の場合、ＶＢＬ＝ＶＤＤであり、メモリ電源電圧ＶＤＤは、０．６５から１．５Ｖの範囲の電圧となる。
【０１０２】
以上のように、この発明の実施の形態５に従えば、ビット線のプリチャージ電圧を、メモリセルのアクセストランジスタの縮小率に応じて０．６５から１．５Ｖの範囲に設定しており、メモリセルトランジスタのスケーリング則に沿ってビット線プリチャージ電圧を最適値に設定することができ、メモリセルトランジスタを安定に動作させることができ、また従来のＤＲＡＭセルと同一の動作特性で、ビット線とストレージノードの間で電荷を転送することができる。
【０１０３】
また、ビット線プリチャージ電圧を低減することができ、ビット線プリチャージに要する消費電流を低減することができる。また、メモリ電源電圧が低く設定されるため、ビット線振幅を小さくすることができ、ビット線充放電に要する消費電流を低減することができ、また、速いタイミングでセンス動作を完了してビット線電圧を確定状態に設定することができる。
【０１０４】
また、メモリセルの電源電圧のレベルが低く設定された場合、メモリセルのキャパシタの蓄積電荷量が低下する。しかしながら、ツインセルモードで動作するため、ビット線間の電圧差は十分に確保することができる。また、フィールド幅の低減により、アクセストランジスタの接合容量が低減されるため、ビット線容量が応じて低減され、ビット線の読出電圧の低下を抑制することができ、十分にセンスマージンを確保してセンス動作を行なうことができる。
【０１０５】
なお、上述の実施の形態１から５においては、メモリセルが、等価的に、折返しビット線構成に配置され、ビット線対の一方側に配置されたセンスアンプにより、相補データのセンスおよび増幅が行なわれている。
【０１０６】
しかしながら、実施の形態１から４のメモリセルの配置においては、各ワード線とビット線の交差部に対応してメモリセルが配置されており、オープンビット線構成としても考えることができる。したがって、センスアンプの両側に配置されるビット線を、ビット線対として用いてセンス動作を行なうオープンビット線構成が用いられてもよい。この場合においても、センスアンプの両側に配置されたメモリセルに相補データを格納することにより、ツインセルモードでＤＲＡＭを動作させることができる。
【０１０７】
【発明の効果】
以上のように、この発明に従えば、メモリセルのフィールド領域をビット線およびワード線と交差するように形成し、各ビット線とフィールド領域の交差部に対応してビット線コンタクトを形成し、またストレージノードコンタクトも各ビット線およびワード線の交差部に対応して配置しており、メモリセルの占有面積を低減することができ、小占有面積のツインセルを実現することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に従うメモリアレイのレイアウトを概略的に示す図である。
【図２】従来のＤＲＡＭセルのアレイ部のレイアウトを概略的に示す図である。
【図３】この発明の実施の形態１における半導体記憶装置のアレイ部の電気的等価回路を示す図である。
【図４】図３に示す半導体記憶装置のセンス動作時のビット線電圧およびワード線電圧の変化を示す図である。
【図５】この発明の実施の形態２に従う半導体記憶装置のメモリアレイのレイアウトを概略的に示す図である。
【図６】図５に示すメモリセルアレイのレイアウトの電気的等価回路を示す図である。
【図７】図５に示すレイアウトのダミーワード線領域の断面構造を概略的に示す図である。
【図８】この発明の実施の形態３に従う半導体記憶装置のアレイ部のレイアウトを概略的に示す図である。
【図９】図８に示すレイアウトのフィールド領域のレイアウトを示す図である。
【図１０】図９の破線部分の断面構造を概略的に示す図である。
【図１１】この発明の実施の形態４の変更例のレイアウトを概略的に示す図である。
【図１２】図１１に示すレイアウトにおけるコンタクトの配置を示す図である。
【図１３】この発明におけるメモリセルのフィールド領域の配置を示す図である。
【図１４】ＶＤＤビット線プリチャージ方式のセンス動作時のビット線電圧波形を示す図である。
【図１５】ビット線プリチャージ電圧に関連する部分の構成を概略的に示す図である。
【符号の説明】
ＢＬ，ＢＬ０−ＢＬ９，ＢＬａ−ＢＬｃ ビット線、ＷＬ，ＷＬ０−ＷＬ５ ワード線、ＢＣ ビット線コンタクト、ＳＣ ストレージノードコンタクト、ＢＣＵ 基本セル領域、ＴＷＵ ツインセルユニット、ＳＡｌ，ＳＬｒ センスアンプ、ＤＷＬ，ＤＷＬ０−ＤＷＬ３ ダミーワード線、ＦＬＲ，ＦＲＡ，ＦＬＲａ，ＦＬＲｂ フィールド領域、ＳＣａ，ＳＣｂ ストレージノードコンタクト、ＰＶＧ ＶＢＬ発生回路。

Claims (10)

  1. 行列状に配列され、各々がトランジスタとキャパシタとを含む複数のメモリセル、
    各メモリセル列に対応して配置される複数のビット線、および
    各メモリセル行に対応して前記複数のビット線と直交するように配置される複数のワード線を備え、
    各前記メモリセルは、対応のワード線の延在方向とおよびビット線の延在方向との間の方向に延在し、前記ワード線および前記ビット線と交差するように配置される活性領域と、前記活性領域に電気的に接続されて前記キャパシタの一方電極となるストレージノードとを含み、前記活性領域は、前記メモリセルのトランジスタ形成領域を規定し、
    各前記メモリセルの活性領域と対応のビット線とを電気的に接続するビット線コンタクトは、行方向において整列して各ビット線に対して設けられ、列方向において隣接するビット線コンタクトの間には２本のワード線が配置され、各ビット線コンタクトは、列方向において隣接する２つのメモリセルにより共有される、半導体記憶装置。
  2. 前記複数のビット線は対をなして配設され、１本のワード線選択時、各ビット線に対応のメモリセルのストレージノードの電荷が伝達され、
    前記半導体記憶装置は、さらに、
    各ビット線対に対応して配置され、活性化時、対応のビット線対のデータを検知し、増幅する複数のセンスアンプを備える、請求項１記載の半導体記憶装置。
  3. 隣接行隣接列のメモリセルに対応して形成されるストレージノードの間の領域に、前記ワード線と平行に配置され、かつ所定レベルの電圧を伝達する複数のダミーワード線をさらに備える、請求項１記載の半導体記憶装置。
  4. 前記ワード線と前記ダミーワード線との間の間隔と前記ワード線間の間隔は、実質的に同じである、請求項３記載の半導体記憶装置。
  5. 前記活性領域は、前記ダミーワード線の下の領域において連続的に延在して形成される、請求項３記載の半導体記憶装置。
  6. 隣接行の隣接列に配置されるメモリセルの活性領域が連続するように、前記活性領域が実質的に同一方向に沿って連続的に延在して形成される、請求項３記載の半導体記憶装置。
  7. 前記活性領域は、前記ダミーワード線に関して対称的に配置されるように連続的に形成される、請求項３記載の半導体記憶装置。
  8. 同一列に配置されたメモリセルの活性領域は、連続的に形成される、請求項３記載の半導体記憶装置。
  9. 活性化時、前記ビット線を所定電圧レベルにプリチャージするプリチャージ回路をさらに備え、前記所定電圧は、前記メモリセルの記憶データのＨレベルの電圧が１．５Ｖから３．３Ｖのときに設定されるプリチャージ電圧の０．８９倍の電圧レベルに設定される、請求項１記載の半導体記憶装置。
  10. 前記メモリセルの記憶データのＨレベルの電圧は１．５Ｖ以下であり、前記所定電圧は、０．６５Ｖから１．５Ｖの範囲の電圧レベルである、請求項９記載の半導体記憶装置。
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