JP2009259337A - 半導体装置 - Google Patents

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Abstract

【課題】 新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なDRAMを提供することである。さらには、本選択方式は、その他のDRAMセル、あるいはスタティック・ランダムアクセスメモリ(SRAM)の高性能化にも寄与する。
【解決手段】 アレーを構成する行線Xと列線Yの交点にメモリセルMCが接続され、該1個のメモリセルは行線Xと列線Yで制御され、行線Xと列線Yのそれぞれにパルス電圧が印加されることによって該メモリセルMCが選択されてデータ線DLと信号の授受を行う。
【選択図】 図2A

Description

本発明は高集積に好適なMOSメモリセルならびに関連するデバイスと回路に関する。
周知のように、各種の電子装置の小型化と低価格化には、ランダムアクセスメモリ(RAM)の高密度が不可欠である。たとえば、ダイナミック・ランダムアクセスメモリ(DRAMを例にとると、従来、その高密度化は、DRAMの主要部を成すメモリセルと周辺回路を微細化することで達成されてきた。このようなDRAMセルならびにそれを構成するキャパシタやトランジスタの開発動向について総合的に記載された文献の例として非特許文献1がある。さらには関連した開発例としては、非特許文献2から6ならびに特許文献1がある。
三宅修治、「先端DRAMとポストDRAM」、応用物理、第75号、第9号、ページ1080−1090、2006年。
J.S. Brugler and P.G. Jespers, "Charge Pumping in MOS Devices", IEEE Trans. on Electron Devices, vol. ED-16, No.3, pp. 297-302, March 1969. H. K. Burke and G. J. Michon, "Charge Pump Random-Access Memory", ISSCC72 Dig., pp.16-17. Digh Hisamoto, "FD/DG-SOI MOSFET-a viable approach to overcoming the device scaling limit-", IEDM2001 Dig., pp. 429-432. K. Sunouchi et al., "A Surrounding Gate Transistor (SGT) Cell for 64/256Mbit DRAMs", IEDM 89 Dig., pp.23-26. J.-M. Yoon et al., "A Novel Low Leakage Current VPT (Vertical Pillar Transistor) Integration for 4F2 DRAM Cell Array with sub 40 nm Technology", Device Research Conference2006 Dig., pp. 259-260. 特開2007−179602号公報
しかし、近年、100nm以下にデバイス寸法が微細化されるとともに製造コストが飛躍的に増大してきているので、その分だけ微細化以外の従来とは異なる高密度に好適な方式や構造への要求が強まってきている。たとえばメモリセルを例にとると、微細化とともにその構造はますます複雑になってきている。一定の信号電圧を確保しメモリセルを安定に動作させるには、キャパシタの容量値(C)は一定以上必要になるが、そのためにキャパシタの表面積が大きくなるように複雑な立体構造にする、あるいはより高誘電率のキャパシタ絶縁膜を使わざるをえないためである。
たとえば、図22のような、n本の行線(いわゆるX線あるいはワード線)とm本の列線(いわゆるY線あるいはデータ線)で構成される従来のアレーを例にとろう。図には、1個のMOSトランジスタ(以下ではMOST)Mと1個のキャパシタCから構成されるメモリセル(MC)を多数用いたメモリセルアレー(MA、以下単にアレーと略す)と周辺回路の一部が示されている。キャパシタ電極にはDC電圧V’が印加されているが、VDDをデータ線の最大電圧とすると、この値はVPP(>VDD)かあるいはVDD/2が望ましい。キャパシタがMOSで形成されている場合には、V’=VPP>VDD+V(V;キャパシタMOSのしきい電圧)でなければならない。ノードNにVDDが記憶されている場合でもゲート直下にはチャンネルが形成されなければならないためである。キャパシタがMOSで形成されているがそのゲート直下(本来チャンネルが形成される領域)に拡散層がある場合、あるいはキャパシタの両電極が導体の場合には、V’=VDDも可能であるが、V’=VDD/2であるほうがよい。キャパシタ絶縁膜に加わるストレス電圧が緩和される、あるいは同じストレス電圧の条件下では絶縁膜厚を半減させることによってキャパシタ容量を倍増できるからである。なぜなら、V’=VDD/2では、キャパシタ絶縁膜に加わるストレス電圧は、ノードNがVDDあるいは0Vでも等しく、その値はVDD/2と最小になる。一方、V’=VDDでは、ノードNが0Vの場合にストレス電圧はVDDになるからである。
それぞれのデータ線を一定の電圧、たとえばVDD/2にプリチャージした後に、一本のワード線、たとえばX線が選択されてそれにパルス電圧が印加されると、X上のすべてのメモリセルから対応するそれぞれのデータ線に読み出し信号が出力される。メモリセルにVDDあるいは0Vが記憶されていたとすると、その読み出し信号vは、
=(VDD/2)〔C/(C+C)〕、 (1)
=nC、 (2)
と表される。ここで、C、CならびにCは、それぞれメモリセル容量、データ線寄生容量、ならびにデータ線方向の1個のメモリセルあたりの寄生容量である。ここで、メモリセル内のリーク電流、アレー内雑音、センスアンプ(SA)のオフセット電圧を考慮すると、メモリセルが安定に動作するためには100mV程度の信号電圧が必要である。この条件をより作りやすく小型のメモリセルで実現することが望まれる。しかしそれにはいろんな課題がある。たとえば、通常センスアンプはメモリセルに比べてかなり大きいので、チップを小さくするには、1個のセンスアンプに多数のメモリセルを接続して(つまりnを大きくして)する。しかし、その分だけCが大きくなり信号電圧は小さくなる。そこで、これを補うためにCを大きくすると、今度はメモリセル構造が複雑になってしまう。従来、nは256から512程度にとどまっていたのは、所要信号電圧の条件下で、チップサイズとメモリセル構造の複雑さを調和させた結果である。
周辺回路、たとえばセンスアンプにも問題がある。データ線毎にセンスアンプが必要になるというDRAMの動作原理に由来する。すなわち、周知のように、選択されたX上のすべてのメモリセルは破壊読出しなので(後述の図2D参照)、それらすべてのメモリセルに対して読み出しと再書き込み動作が必須で、このために、それぞれのデータ線に交差結合型のセンスアンプ(SA、後述の図2C)が必要になる。このセンスアンプはメモリセルに比べて面積がかなり大きいのでチップサイズを大きくする。また狭いデータ線ピッチ内にレイアウトするのでデータ線方向に長く延びた形状になりデータ線寄生容量Cを大きくし、さらには不平衡雑音を導入し不安定動作の一因になる。尚、読み出し、再書き込みあるいは書き込み動作は以下のように行われる。それぞれのデータ線に読み出された信号はそれぞれのセンスアンプで増幅され、その増幅された信号がそれぞれのメモリセルに再書き込みされる。同時に列アドレスで選択されたスイッチ(たとえばSW)がオンになり、選択されたデータ線(DL)上の増幅された信号が共通データ線(I/O)に出力され、入出力回路(IOC)を通してチップからのデータ出力(Dout)となる。書き込みは、再書き込みのタイミングで行われる。すなわち、チップ外から入力されたデー入力(Din)は、書き込み起動信号(WE)がオンになってI/O線と選択されたデータ線(DL)を介してメモリセルのノードNに書き込まれる。
本発明の目的は、新たなメモリセルの選択方式を導入することによって、上述した諸問題を解決し安価なDRAMを提供することである。さらには、本選択方式は、その他のDRAMセル、あるいはスタティック・ランダムアクセスメモリ(SRAM)の高性能化にも寄与する。
本発明のその他の目的と新規な特長は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば以下の通りである。すなわち、アレーを構成する行線と列線の交点にメモリセルが接続され、該1個のメモリセルは行線と列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うメモリ。
本願において開示される発明のうち代表的なものとして、2個のMOSトランジスタ(MOST)と1個のキャパシタからなるDRAMを例にとると、該2個のMOSTの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されるようになる。このため、データ線毎にセンスアンプが不要になるのでセンスアンプに接続できるメモリセル数が増えてチップが小さくなり、メモリセルの所要容量値が小さくなるのでメモリセル構造が簡単になり、データ線の電圧振幅が小さくなって消費電力が低くなり、あるいはデータ線の容量が小さくなるので信号電圧が大きくなり高速動作が可能になる。さらにはアレー内に発生する雑音が小さくなるので安定動作が可能になる。よって安価で高性能なDRAMを提供することができる。
以下においては、アレーを構成する行線と列線の交点にメモリセルが接続され、該1個のメモリセルは2個のMOSTと1個のキャパシタからなり、該2個のMOSTの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線との信号の授受を行うDRAMについて詳細に説明する。
図1A乃至図1Bにはメモリセルに関する本発明の概念を示す。周知のように、従来のDRAMメモリセルが、1個のMOSTと1個のキャパシタから構成されているのに対し、本発明のメモリセルは2個のMOST(M、M)と1個のキャパシタ(C)から構成される。たとえば、これらはnチャンネルMOSTである。これらのMOSTはメモリセルを選択し、またCは情報電荷を蓄える。これらのMOSTのゲート(X、Y)の両方に電圧が印加されてメモリセルが選択される以外は、該メモリセルの動作は従来のメモリセルとほぼ同様である。すなわち、Cの記憶ノード(N)にはデータ線(DL)から2進情報に対応した高い電圧(VDD)あるいは低い電圧(0V)が与えられて情報が書き込まれる。書き込まれた情報は、該2個のMOSTの両者、あるいはいずれか一方をカットオフ(以下オフ)することによってノードNに保持される。同様にしてメモリセルが選択され、CのノードNの高低に対応した電圧がデータ線に取り出され弁別されることによって読み出しが行われる。XとYはそれぞれ、アレー内の互いに直行する行と列の選択線であって、図1Aは列(Y)線とデータ線が平行なセルであり、また図1Bは列(Y)線とデータ線が直行するセルである。
尚、本発明のメモリセルはそれ自身に利得がないので、読み出し信号を大きくするためにデータ線の寄生容量をできるだけ小さくするメモリセル構造、あるいは行線あるいは列線を駆動する際にデータ線に結合する雑音の小さいセル構造が望まれる。この点で図1Aのメモリセルがより優れている。このメモリセルでは、X線とY線が選択駆動されてその交点のメモリセルが読み出された場合、すべての非選択X線はオフで、したがってデータ線方向のすべての非選択メモリセル内のMもオフなので、多数のMとMの接続部の内部容量がもともとのデータ線容量に加算されることはない。もし、Mをデータ線と平行なY線で制御すると、すべての非選択セルの内部容量が加わりデータ線容量はきわめて大きくなる。一方、Y線が駆動されるタイミングでは、Y線がデータ線と平行ならばそれらの結合容量によってデータ線に雑音が発生しやすい。特に、Mをデータ線と平行なY線で制御するとそれが顕著になる。しかし、図1Aのメモリセルでは、Y線はMを直接駆動するのではなく、内部のMを駆動するのでこの種の雑音は小さい。後で述べるように(図15B、図16B、図17A、図18A)、データ線の上部に距離を離して配置すればこの種の雑音はさらに小さくできる。図1Bのメモリセルは、図1Aのメモリセルとは異なり、X線が駆動されると非選択セルの内部容量が加算され、またX線からデータ線への結合雑音が大きい。しかし、データ線の長さが短い場合にはこのメモリセルも有効である。それぞれのデータ線にセンスアンプが不要になるなどの図1Aのメモリセルと共通な利点があるからである。
図2Aは、図1Aのメモリセルを用いたアレー(MA)とその関連回路の概略図の一例である。アレーはn行とm列のマトリックス構造で、複数の該メモリセルのそれぞれは、複数の行線(X−X)と複数の列線(Y−Y)の交点に接続され、複数のデータ線(DL−DL)のそれぞれには複数のメモリセルが接続され、スイッチ(SW−SW)を介して共通データ線(I/O)に接続されている。また該複数のデータ線のそれぞれは、たとえば電源電圧VDD/2を電源とする複数のnチャンネルMOST(MP1−MPm)からなるプリチャージ回路PRCに接続されている。さらにI/O線は、VDD/2を電源とするnチャンネルMOST(MP0)とセンスアンプ(SA)に接続されている。それぞれのスイッチ(SW)は、たとえば図2Bに示すように、そのゲートが対応する列線で制御されるnチャンネルMOST(MSW)である。またセンスアンプは、図2Cに示すように、I/O線に出力された読み出し信号をVDD/2を参照して弁別し増幅する交差結合型CMOSアンプである。すなわち、センスアンプは、それぞれが交差結合されたnチャンネルMOST(MS1,MS2)とpチャンネルMOST(MS3、MS4)によって構成され、起動信号SNとSPを順次印加して起動する。以下、図2Dを用いて全体の動作を説明しよう。
非活性時には、プリチャージ信号PRによってすべてのデータ線とI/O線はVDD/2にプリチャージされている。活性時には、複数のX(行)線の中の一本のX線(たとえばX)に選択的に電圧が印加され、また複数のY(列)線の中の一本のY線(たとえばY)に選択的に電圧が印加されると、それらの交点にあるメモリセル(図2Aでは斜線のセルMC)が選択され、該メモリセルは対応するデータ線DLと信号の授受が可能となる。尚、該メモリセルが動作中は、アレー内の他のメモリセルは非選択状態なので、選択されたデータ線DL以外のすべてのデータ線はVDD/2にプリチャージされたままである。ここで、該選択されたメモリセルが読み出される場合を例にとろう。セルノードNには記憶情報に対応した電圧VDDあるいは0Vが記憶されているとすると、データ線DLにはフローティング電圧VDD/2に重畳した信号電圧成分が読み出される。VDDが記憶されていた場合には正の信号成分(+vS)が、また0Vが記憶されていた場合には負の信号成分(−vS)が読み出される。これらの信号電圧は同時にI/O線にも読み出される。Y1線でスイッチSWがすでにオンになっているからである。これらの信号成分の大きさvSは、記憶ノードの容量値CSとデータ線とI/O線の寄生容量の和CDT(= C+CI/O)で決まり、
S =(VDD/2)〔CS/(CS +CDT)〕、 (3)
DT=C+CI/O、 (4)
=nC、 (5)
I/O =mCi/o、 (6)
となる。ここで、CならびにCi/oはそれぞれ、データ線方向の1個のメモリセルあたりの寄生容量ならびにI/O線方向の1個のメモリセルあたりの寄生容量である。データ線DLとI/O線に出力されたこれらの信号は、VDD/2を参照電圧として、図2Cのセンスアンプ(SA)で増幅される。すなわち、SNはVDD/2から0Vに、続いてSPはVDD/2からVDDに駆動されてセンスアンプは動作し、VDDあるいは0Vに増幅された信号はセンスアンプ出力OUTから読み出し情報として出力する。尚、メモリセルが読み出されると、もともとの記憶情報は小さくなり破壊されてしまう。すなわち、ノードNの電圧は、もともとのノード電圧がVDDならVDD/2+vに、また0VならVDD/2−vになり、もともとあった2進情報の電圧差VDDは2vと小さくなってしまうからである。そこで、読み出すたびにセルに再書き込みする必要がある。この動作はI/O線で増幅された信号をスイッチSWとデータ線DLを介してノードNに与えれば自動的に行われる。
書き込み動作は以下のように行われる。XならびにYに電圧が印加されて該セルMCが選択され、さらにI/O線に接続された書き込み回路(図では省略)から書き込みデータに対応したVDDあるいは0VがI/O線に与えられと、そのデータ電圧はスイッチSWとデータ線DLを介してセルMCのノードNに与えられる。尚、本発明によって書き込み速度あるいは書き込みサイクルは、従来(図22)に比べて格段に改善される。従来では、特定のメモリセルを書き込む場合、同じ行線に接続されるメモリセルは破壊読出しなので、書き込み動作に先立って、該行線のすべてのメモリセルを読み出し再書き込みする動作が必要である。その後に選択された特定のメモリセルの再書き込みデータを実際の書き込みデータで置き換えなければならないためである。本発明では、同じ行線の選択されたメモリセルの一個だけが活性化されるので、読み出し再書き込み動作が不要で、選択されたメモリセルに直接書き込める。
尚、従来のDRAMセルのように、メモリセル内の電荷は時間とともに漏洩し記憶電圧も減少するので、一定時間ごとにリフレッシュしなければならない。このリフレッシュ動作は、各セルに対して、上述した読み出しと再書き込み動作を行えばよい。尚、X線とY線に印加される電圧VPPは、周知のDRAMと同様に、VDDとMOSTのしきい電圧Vの和よりも大きな値でなければならない。メモリセルから十分な信号成分をデータ線に読み出し、またデータ線からの書き込み電圧VDDをメモリセルのノードNに十分書き込むためである。尚、VPPを低くするにはMOST(M、M)のVを小さな値に選べばよいが、通常それには限界がある。非選択時にデータ線の電圧いかんに拘わらずこれらのMOSTをカットオフするためには、Vには所要最小値(たとえば0.8V)があるためである。しかし非選択時のX線とY線のレベルを0Vから負電圧に変更すれば、VPPはその分だけ低くできる。すなわち、たとえば、そのレベルを0Vから−0.5Vに変更すれば、所要Vを0.8Vから0.3Vと低くしても、Vは実効的には0.8Vに維持できるので、これらのMOSTはカットオフできる。もちろん、VPPは0.5Vだけ低くできる。このように、所要Vを低くし駆動線の電圧をシフトする駆動法は、従来のDRAMでは負電圧ワード線駆動としてよく知られている。この駆動法は、デバイスが100nm以下、たとえば45nm以下に微細化するにつれ重要になる。周知のように、低いVであるほど、微細化とともに増大するVのばらつきを抑えられるからである。
本発明によるメモリセルならびにアレーとその駆動方式の効果は以下のようにまとめられる。
(1)一定の信号電圧vのもとで、一個のセンスアンプに接続できるメモリセルの数は飛躍的に増大する。したがってチップ内に必要なセンスアンプの数は減るのでチップ面積は小さくなる。ここで従来例(図22)と比較してみよう。通常、セル一個あたりのデータ線容量Cは、セル1個あたりのI/O線容量Ci/oに比べてかなり大きい。アレー内の配線は周囲の導体で囲まれていてより高密度構造であるのに対し、I/O線は単なる配線だからである。また、後述の図7Bに示すように、データ線方向がより長いメモリセルの場合もこの条件が成りたつ。したがって、Ci/o=αC(α<1)となる。ここで、従来例のデータ線に接続されているメモリセル数をnとし、本発明のアレーの行数をn’と定義し直すと、式(1)−(6)において、従来と同じVDDとCのもとで、信号電圧vが等しい条件、すなわち本発明の寄生容量CDTと従来の寄生容量Cとが等しい条件から、n=n’+mαの関係が得られる。したがって、一個のセンスアンプに接続されるセル数(n’m)と従来例のそれ(n)の比は、
n’m/n=(n’ /α)(1n’ /n) (7)
となる。一般に、右辺はn’=n/2で最大になり、この場合にm=n/(2α)となって、セル数の比の最大値はn/(4α)となる。したがって、たとえば、n=256、α=0.5の場合、接続できるセル数の最大値は128倍に増え、この場合のアレーサイズ(アレーのマトリックスサイズ)は、式(7)からn’m=128n(=32kビットアレー)となる。チップ内の所要センスアンプ数は128分の1となるから、チップはその分だけ小さくなる。図3に、n’に対する上記の比n’m/nとmの関係を示した。また、α=0.25なら、セル数は256倍に増え、そのアレーサイズは64kビットとなるから、チップサイズはさらに小さくなる。尚、セル数の比の最大値は、常にα<1なので、常にm>n’の場合に実現される。すなわち、データ線方向に接続されるメモリセルの数は、それと直行する方向に接続されるメモリセルの数よりも小さいアレーになる。またこれまでn=256と仮定して説明してきたが、設計や製造のし易さの点から実際上は256乃至512である場合が多い。したがって、上記のアレーサイズが最大になる行数n’は128乃至256程度となる。尚、チップサイズの点で従来よりも有利になるアレーサイズn’mの下限は、n’m>nの条件から、256乃至512程度となる。
実際のチップは、本発明によって得られたアレーを複数個並べて構成されるが、1個のアレーの大きさ(n’m)、リフレッシュサイクルtRCならびにメモリセル内のリーク電流で決まるリフレッシュ時間tREFの間には以下のように密接な関係がある。ここで、リフレッシュサイクルtRCとは、リフレッシュの都合のためにチップ外部からそのチップをアクセスできない周期で、従来のカタログ使用ではほぼ16μsである。つまりほぼ16μs毎にメモリの1サイクルはリフレッシュのために使われる。ここでは説明を簡単にするため、リフレッシュはチップ内のすべてのアレーで同時に行われ、それぞれのアレーではそれに属するセンスアンプを用いて常に一個のメモリセルが順次リフレッシュされると仮定する。すなわち、アレー内のある1個のセルが終了すると、そのアレー内の他のセルに移る、というように順次行われ、アレー内のn’m個のセルのリフレッシュが終了すると初めのメモリセルに戻る。このような動作が周期的に行われて記憶情報が保持される。明らかに、それぞれのセルが記憶情報を消失する前にリフレッシュされるためには、tREF>tRCn’mの関係が満足されなければならない。たとえば、tRC=16μs、n’m=32kなら、それぞれのメモリセルは、tREF>512msでなければならない。このような長いリフレッシュ時間は、少なくても後述するリーク電流の少ない完全空乏型SOI(FD−SOI)プロセスで可能である。通常のバルクCMOSプロセスのように、それが困難な場合には、センスアンプに接続できるセル数n’mは、リフレッシュ時間tREFによって制限を受ける。たとえば、tRC=16μs、tREF=64msなら、アレーサイズn’mは64ms/16μs以下、すなわち4kビット以下となる。
(2)一定の信号電圧vのもとで、メモリセル内のキャパシタの所要容量値を飛躍的に小さくできるのでキャパシタ構造を簡単にできる。ここで、1個のセンスアンプに接続されるメモリセル数は両者同じ一定の値(すなわちn=n’m)で、VDDも同じ、さらにCとCDTはメモリセルのキャパシタ容量に比べてかなり大きいと仮定しよう。所要Cの従来例に対する比は、式(1)−(6)において、両者の信号電圧が等しい条件から、
∴C/C’=C/CDT=n/(n’+mα) (8)
となる。ここでC’は本発明における所要セル容量である。右辺分母の二つの項(n’とmα)の積は一定なので、両者が等しい場合、すなわちn’=mα=nα/n’、つまりn’=(nα)0.5の場合に、C/C’は最大となり、その値はn/(2n’)となる。したがって、n=256の場合、α=0.5なら、その最大値はほぼ11となり、所要セル容量は約10分の1となる。α=0.25なら、その最大値は16となり、所要セル容量は16分の1となる。n=256、α=0.5の場合、n’に対するC/C’ならびにmの関係を図4に示した。尚、式(8)から、CDTはCに比べてかなり小さな値になるので、その分だけ高速・低電力となる。
(3)一定の信号電圧vのもとでは、所要記憶電圧VDD、すなわちデータ線の充放電電
圧を飛躍的に低くできるので消費電力を小さくできる。ここで、1個のセンスアンプに接続されるメモリセル数が両者同じ(すなわちn=n’m)で、Cも同じ、CとCDTはメモリセルのキャパシタ容量に比べてかなり大きい場合を仮定しよう。所要VDDの従来例に対する比は、式(1)−(6)において、両者の信号電圧が等しい条件から、
DD/VDD’=n/(n’+mα) (9)
と式(8)と同じ表現になる。ここでVDD’は本発明における所要電圧である。前述と同様に、比VDD/VDD’はn’=mα=nα/n’、すなわちn’=(nα)0.5の場合に最大となり、その値はn/(2n’)となる。したがって、α=0.5なら、その最大値はほぼ11となり、所要電圧は約10分の1となる。α=0.25なら、その最大値は16となり、所要電圧は16分の1となる。n=256、α=0.5の場合の、n’に対するVDD/VDD’ならびにmの関係は、C/C’をVDD/VDD’で置き換えれば、図4がそのまま使える。
(4)C、VDD、ならびにセンスアンプ1個あたりのセル数が同じ条件のもとでは、信号vが大きくできるので、1個のセルに複数のビットさえ記憶できるようになり、ビット価格は飛躍的に減少する。すなわち、CあるいはCDTはCに比べてかなり大きい条件では、
’/v= n/(n’+mα) (10)
と式(8)と同じになる。ここでv’は本発明における信号電圧である。上述したように、比v’/vはn’=mα=nα/n’、すなわちn’=(nα)0.5の場合に最大となり、その値はn/(2n’)となる。したがって、α=0.5なら、その最大値はほぼ11となり、信号電圧は約10倍となる。α=0.25なら、その最大値は16となり、信号電圧は16倍となる。n=256、α=0.5の場合の、n’に対するv’/vならびにmの関係は、C/C’をv’/vで置き換えれば、図4がそのまま使える。
(5)小さなメモリセルの場合でもセンスアンプのレイアウトが可能になり、結局はチップ面積を小さくできる。本発明では、従来のように小さなピッチで配線されたデータ線ごとにセンスアンプを設ける必要がないためである。
(6)アレー内の雑音が小さい。従来のDRAMでは、互いに隣接する多数のデータ線が大きな電圧で同時に充放電するので、隣接データ線からの結合雑音やアレー内の他の導体を介してアレー内に発生する雑音が大きい。したがって安定動作に難点がある。それに対して、本発明では、原理的にはアレー内の一本のデータ線だけが動作するので、雑音は少なく、その分だけメモリセルは安定に動作する。
図5Aから図5Dは、図1A乃至図1Bのメモリセル回路を用いたアレーの実施例である。図5Aはデータ線と行線が平行な図1Bのメモリセルを用いた実施例である。スイッチは、図2Bから明らかなように、行線(X線)で選択することもできる。X線が駆動されるとデータ線の容量は増加するが、データ線の長さが短い(mが小さい)場合には、増加しても全体の容量は小さいのでそれが許される。図5Bは、図1Aのメモリセルの複数のデータ線のすべてを直接接続した例で、各列のスイッチが省略でき、また所要プリチャージ回路は一個なのでチップサイズを小さくできる。もしデータ線容量が大きすぎるのであれば、すべてのデータ線を結線せずに、たとえば隣接する2本のデータ線で結線し、これらの結線した2本に対応してスイッチやプリチャージ回路を設ければよい。図5Cは、図1Aのメモリセルの列線を共通化し、列線の駆動回路数を減らした例である。ピッチが広がる分だけ駆動回路のレイアウトも容易になる。この実施例では、たとえば、XとYを駆動すると2個のセル(図中で斜線で示すセル)が同時に選択されるが、それに対応して2個の共通データ線(I/O、I/O)を設けているので、2個のセルの読み出しや書き込み動作が並列化できる。図5Dは、図2Bのメモリセルの行線を共通化したもので、行線の駆動回路に対して上記と同様の効果がある。
図6Aから図6Cまでは、図1Aのメモリセルを用いた複数アレーと周辺回路の配置に関する実施例である。図6Aは、図2Aに示した2個のアレー(MA、MA)の2本の共通I/O線(I/O、I/O)をセンスアンプ(SA)の2入力端子に接続した例である。2本の共通I/O線がSAに対して開放配置されていることに特長がある。動作は以下のように行われる。2個のアレーに共通なXデコーダとXドライバから成るブロック(XD)によって一本のX線、たとえばX11が選択されVPPのパルス電圧が印加され、同時にMA内のY線、たとえばY11が選択されVPPのパルス電圧が印加されると、その交点のメモリセルからデータ線DL11と共通I/O線(I/O)へ信号電圧が読み出される。このとき他のアレーMA内の対応するY線(Y21)のみを駆動する。したがって、SAの2入力端子からみたI/O線とデータ線の寄生容量は等しくなるので、信号電圧はSAによって正しく差動増幅される。書き込み動作も、I/O線のそれぞれに接続された書き込み回路(図では省略)から両I/O線に差動の書き込み電圧を与えることによって行われる。すなわち、スイッチを介して選択されたメモリセルに所望の2進の電圧が書き込まれる。図6Bは、2個のセルアレーブロックBLとBLに対し、XとYにのみパルス電圧VPPを印加し、Y線で選択された図6AのSWのようなスイッチ(本図では省略)を介してI/Oに読み出された信号をセンスアンプ(SA)で増幅する実施例である。上記の例のように、SAの2入力端子からみたI/O線とデータ線の寄生容量は等しくなる。両I/O線が近接し折り返し配置されているので、図6Aよりも低雑音である特長がある。図6Cは、図6Aの変形例で、SAをXD部から分離し、2個のアレーブロック間に配置した実施例である。アレーが高密度の場合にはXDとSAを近接配置することは困難であるという問題が解決される。
以上、本発明のメモリセルならびにアレー構成などの概念を示す実施例を述べてきたが、以下ではこれら概念の具体的実施例を述べる。図7Aは、アレー内のX行とY列近傍の4個の隣接するメモリセル(MCi−1からMCi+2)と関連回路を示したものである。アレーを高密度化しアレー内の配線数を減らすために、これらのメモリセルのデータ線とY線は隣接セル間で共用されている。XとYにパルス電圧が印加されると、2個のメモリセル(MC、MCi+1)が選択される。たとえば読み出しの場合、それらの読み出し信号は、対応するデータ線(DL、DLi+1)に出力し、それらは列選択MOST(MSWi、MSWi+1)を介してI/O線(I/O、I/O)に出力される。図7Bならびに図7Cは、対応するアレーの平面図と断面図(A−A’)である。p型基板(p−sub)の上に、nチャネルMOST(M、M)とキャパシタCが集積されている。キャパシタはいわゆるMOS容量で、基板と薄い酸化膜(図中番号1)上のキャパシタ電極PLの間で形成される。電極PLには、VDDがセルノードに書き込まれても容量が形成されるように、VDDよりも十分高い電圧VPPが印加されている。図中番号3は素子間分離用の厚い絶縁膜、電極(PL)材料はポリシリコンあるいは金属(たとえばニッケル・シリサイド)である。キャパシタは、n型拡散層(n)を介してMとMに接続されている。MとMは、たとえばキャパシタ電極と同じゲート材と薄いゲート酸化膜(2)から成る。Mは拡散層とコンタクト(CT)を介して、たとえば金属配線であるデータ線(DL)に接続されている。Y線は、たとえば金属配線であり、コンタクト(CT)を介してMのゲートを制御する。
図8はMを立体構造にしたものである。図中番号4ならびに5は、それぞれ薄いゲート絶縁膜と厚い層間絶縁膜である。Mのゲートはコンタクト(CT)を介してY線に接続されている。この構造はメモリセルの高密度化以外にも、MとMの接続部の寄生容量(図7CのC)が、拡散層がなくなるので無視できるほど小さくなる利点がある。このため、以下に示すように、メモリセルが半選択された場合にもキャパシタに蓄えられている電荷の消失を抑えられる。
ある特定のデータ線上の特定のメモリセルの記憶ノードNSにVDDが蓄えられている場合を例にとって説明しよう。該メモリセルと同じ行線のメモリセルが選択され、次に同じ列線の他のメモリセルが選択された場合、図9に示すように、該メモリセルはX方向の半選択とY方向の半選択を受ける。このため、MとMの接続点のノードNには、Mがオンになってデータ線のプリチャージ電圧VDD/2が蓄えられる。続いてMがオンになるから、記憶ノードNとNの間で電荷再配分が起こり、Nの電圧Vはδだけ下がり、Nの電圧Vはδだけ上がる。δ=(V−V)C/(C+C)で、初期にはV=VDD、V=VDD/2だから、最初のδ、すなわちδは、δ= 〔VDD/2〕C/(C+C)となる。このような半選択の組み合わせが連続して起こった場合、δの値はδからδなどと徐々に小さくなりながらも、初めに記憶されていたVDDは、ついにはVDD/2となり、記憶情報が破壊されてしまう。もしCがCに比べて無視できるほど小さければ、δは無視できるので記憶情報は破壊されることはない。Nに拡散層がない図8の構造は、このような条件を満たす。もちろん、保持時間が短くてもよい製品仕様では、構造がより簡単な図7のメモリセルも有用である。
他の種類の半選択によって記憶情報が破壊される場合もある。すなわち、同じデータ線上の他のメモリセルが連続的に選択された場合、該メモリセルは半選択され、その列(Y)線に連続的に振幅VPPのパル電圧が加わる。図10は、一回のパルス電圧が印加された場合のMOSキャパシタCとM間の電荷の授受を示したものである。ここで、バルクのMOSキャパシタに0Vが蓄えられている場合を仮定しよう。詳細は非特許文献2ならびに3に記載されているが、Mのゲート(Y)が0Vの場合、図10の最上図のように、キャパシタのゲート直下の反転層には多数の電子が存在する。しかしMのゲート(Y)にVPPが加わると、その下図に示すように、Mにも反転層が形成されるので、キャパシタ部の電子の一部はMのゲート直下の反転層に移動する。次にMのゲートが0Vにもどると、最下図に示すように、ほとんどの電子はもとのキャパシタ部に戻る。しかし電子の一部は、Mのシリコンとゲート酸化膜の界面にはMOSの界面準位があるので、その界面で捕獲されてしまう。その後、捕獲された電子は、空乏層の外部に存在する正孔と再結合して消滅する。すなわち、一回のパルスの印加によって、キャパシタ部の電子の数は減少するので、最初0Vであった電圧はわずかに上昇する。多数回のパルスが印加されると、ついにはキャパシタ部には電子はなくなるので記憶情報は破壊されてしまう。このような破壊を防ぐには、Mをバルクではなく、完全空乏層型(Fully−depleted)SOI(以下FD−SOI)構造にすればよい。Mは完全に空乏化されているので、その基板、つまりゲート直下のSOI層には電子と結合する正孔は存在しないためである。
図11は薄い埋め込み酸化膜(Buried Oxide、BOX)からなる二重ゲート構造のFD−SOIMOSTを用いたメモリセルの断面図である。特許文献1にはFD−SOIMOSTを用いた従来のメモリセル構造、すなわち1個のMOSTと1個のキャパシタから成るメモリセル構造が記載されている。本発明では、メモリセルは2個のMOSTから構成され、さらに図8Bのように、2個のMOST間に拡散層がないので前述した半選択の問題はない。メモリセルは、p型基板あるいはp型ウエル上に集積され、図中番号1、2、3、4、5、6、7ならびに8は、それぞれ、キャパシタ絶縁膜、Mのゲート絶縁膜、キャパシタ電極、Mのゲート絶縁膜、層間絶縁膜、薄いシリコン層、素子分離絶縁膜、および埋め込み絶縁膜(BOX)である。
以上、メモリセルを構成する2個のMOSTをほぼ平面状に配置したメモリセルの実施例を述べてきたが、メモリセルをさらに高密度化するにはMOSTを立体構造にすることである。非特許文献4に記載されているいわゆるフィン構造のMOST(FinFET)や非特許文献5ならびに6に記載されている立体MOSTの一種である囲みゲート型トランジスタ(Surrounding Gate Transistor、SGT)を本発明のメモリセルに適用することもできる。以下、本発明を適用するのに好適なこれらのMOST構造ならびにそれを用いたメモリセルの実施例について詳細に説明する。
図12Aは周知のFinFETの鳥瞰図である。B OX上にフィン(Fin)状のシリコン基板が形成され、その側面にMOSTが形成されている。nチャンネルMOSTを例にとれば、たとえば、通常のMOSTと同様に、フィンの一部を形成するドレインDとソースSは低抵抗のn型拡散層で覆われ、MOSTの基板Bは低濃度のp型層で形成されている。またゲートGは薄いゲート絶縁膜を介してフィンの側面に形成されている。コンタクトを介してドレインとソースは低抵抗配線に接続される。ゲート材としてはニッケルシリサイドなどが、またゲート絶縁材としてはシリコン酸化膜やシリコン窒化膜などが使われる。図12Bはその断面である。フィンの幅はWで、従来の平面MOSTのチャネル幅がFinFETの高さHに相当する。尚、通常は、フィンの両側面を使うので、ひとつのフィンに二つのMOSTが形成できる。場合によっては、両側面と最上面を一個のMOSTとして活用する構造(いわゆるTri-gate)もある。
一般にMOSTは、FinFETといえども、加工寸法が45nm世代以降では、そのしきい電圧(V)のばらつきが微細化とともに顕著になる。Vばらつきの標準偏差σ(V)とチャンネル領域の面積LHには、Avtを定数とすると、
σ(V)=Avt(LH)−0.5
の関係があるから、LHが小さくなるとσ(V)は大きくなるからである。このばらつきは、チップ内の各回路の動作速度をばらつかせ、チップ全体の動作を不安定にさせる。したがって、微細化に伴ってσ(V)をより小さく抑えなければならない。このばらつきは、わざわざFinFET構造にしなくても、平面構造のFD−SOI構造でも抑えられることがよく知られている。不純物濃度を小さくできるのでAvtの値を小さく抑えられるからである。それでも平面構造である限り、チャンネル面積は微細化とともに急激に減少するからσ(V)を抑えるには限界がある。従来、このようなVのばらつき問題に対処する指針と解決策はなかったが、FinFET構造ならそれが可能である。該MOSTを微細化する、すなわちLとWを微細化しても、チャンネル面積LHがより大きくなるように高さHを調整できるからである。たとえば、上式から明らかなように、Lを半分にしても、Hを2倍以上にすればσ(V)は小さくなる。またFinFETの電流駆動能力(H/Lに比例)も4倍以上に増える利点もある。微細化してもLHの値を調整できるこのようなFinFET構造は他の高密度素子に利用できる。たとえば、高密度にしても大きな容量値が得られるので、チップ内の電源電圧変動を抑えるためのバイパスキャパシタや、後述するDRAMセル内のセルキャパシタとしてもきわめて有効である。
しかしこのようなFinFETにもいくつかの課題がある。たとえば、チップ内の特定回路内の特定MOSTのVを任意に変えられないという問題がある。完全空乏層型(FD−SOI)のMOSTなので、Vはゲート材などを一旦決めてしまうと一義的に決まってしまうためである。この問題は、MOS構造を完全空乏層型にならない条件(後述)にすれば解決される。たとえば、図13にはB1ならびにB2のフィンを持つ2個のMOSTが例示されているが、それぞれは完全空乏層型SOI(FD−SOI)と非完全空乏層型SOI(PD−SOI)である。B2に形成されるMOSTは、そのフィン幅W’を2H/3程度よりも十分大きくしているのでPD−SOIとなる。該MOSTの基板はBOX下部の共通基板に接続されていて、該MOSTの基板濃度はイオン打ち込みで変えられるので、基板電圧やその濃度で該Vを任意に制御できる。なお、多数のMOSTのゲートを並列に駆動する場合、フィンの高さHが大きくなるにつれ深い溝の分だけゲート配線が長くなるので、その分だけ遅延時間が大きくなるという新たな問題も出てくる。これに対しては、図14のように、絶縁膜で埋めた平坦部で各ゲートの最上部を低抵抗配線INTで接続すれば解決できる。ここで、図中の1、2、3は、それぞれゲート酸化膜、ゲート電極配線とフィンを分離する絶縁膜ならびに埋め込み絶縁体である。
図15は、以上述べたFinFETを本発明のDRAMセルとアレー(図7A)に適用した例である。図15Aは、列線とデータ線を除く列方向のメモリセル構造の鳥瞰図である。トランジスタMとキャパシタはフィンの側壁に形成されている。Bはたとえば低濃度のp型シリコン層で形成されたMOSTの基板、1、2、3、4はそれぞれ、隣接セル間を分離する絶縁体、該p型シリコン層とX線(X)であるゲートGあるいはプレートPL間の絶縁膜、トランジスタMのゲート酸化膜、ならびにキャパシタの酸化膜である。図15Bはメモリセルアレーの平面図である。なお、図15Bでは、プレートPLとその下の層に位置する各構成要素との関係が分かるように、その下の層が見えるよう図示している。従って、図中では、プレートPLのハッチングが両端のみとなっているが、実際には、その間もプレートPLが存在する。四角の領域abcdが1個のメモリセルで、それが上下左右に対称に配置されてメモリセルアレーが構成される。図中の上下に延びるB1、B2、B3は低濃度のp型シリコン層、1と11は隣接セル間を分離する絶縁体、31、31、33はMのゲート酸化膜、41、42、43はキャパシタの酸化膜、ならびに51、52、53はMのゲート酸化膜である。図15Aの構造を作った後で、データ線部のp型シリコン層の上部の絶縁膜(図15Aの2に相当する部分)を選択的に除去し、除去された上部と側壁部にn層を拡散して、データ線と接続されるMのドレインあるいはソースを形成する。その後、X線(X)とプレートPLの間のフィンの側面だけに選択的に薄いゲート酸化膜を形成し、さらに溝をY線(Y)で埋めることによってトランジスタMを形成する。したがって、AA’断面である図15Cに示すように、Mもフィンの側壁に形成される。さらに、BB’断面では、MのゲートとプレートPL電極の両者とY線間の寄生容量を小さくできる。Y線との間には厚い絶縁膜(それぞれ61、62、63、71、72、73)があるためである。データ線部のコンタクトCTはn層部に形成される。図15Bの太い点線で示すように、隣接セルのデータ線同士はコンタクトCTを介して結線され、さらにフィンの上部で上下に延在するように配線される。Y線の上部に配線するとY線の駆動パルスによる雑音が大きくなるからである。尚、本実施例ではフィンの三つの側面のうち、ひとつの側面だけをキャパシタとして利用しているが、列並びに行方向に隣接するフィンの側面(図15Bの1、11の部分)にも溝を掘りそれらの側面にゲート酸化膜を形成しプレートで覆えば、キャパシタ容量は増加する。
図16Aと図16Bは、図15のメモリセル構造を利用し、フィンの両側面のそれぞれに、2個のMOST(M、M)とキャパシタ(C)から成る1個のメモリセルを形成したアレーの平面図とそれに対応する回路図である。なお、本図も図15Bと同様に下の層との関係を示すため、プレートPLのハッチングを両端のみとしている。最小加工寸法をFとし、キャパシタの側面長を2Fとすれば、20Fのabcd内に4個のメモリセルが集積できるから、一個あたりのメモリセル面積は5Fとなる。このような小型のメモリセルでも、フィンの高さを十分に大きく設定すれば、セルの容量値を大きくできるし、また前述したように、チャンネル面積を確保できるので微細化してもMOSTのVばらつきは抑えられる。さらに、図14のように、行線(X線)を他の低抵抗配線で結線すれば、行線に凹凸があっても高速に駆動できる。列選択MOST(図7A内のたとえばMSWi、MSWi+1)やセンスアンプなどの周辺回路のレイアウトも可能である。メモリセルに行線と列線の選択機能を持たせるという本発明によって、それぞれのデータ線にセンスアンプが不要になるし、また図15Bや図16A内のMの場合のように、一本の列線で共通に制御される2個の列選択MOSTをフィン溝の両側に配置できるので、高密度にレイアウトできるからである。データ線のそれぞれにプリチャージ用MOSTが接続される場合でも、同様に溝の両側面を活用すれば高密度にレイアウトできる。尚、アレーがFinFET構造の場合、センスアンプを含む他の周辺回路には同じようなFD−SOIのFinFETを使うこともできるし、図13のように、FD−SOIとPD−SOIを混用することもできる、あるいは通常のバルク構造のCMOSを使うこともできる。
図17Aは、前述した囲みゲート型トランジスタ(SGT)を図1Aのメモリセルに適用した実施例である。上図には4個のメモリセルの平面図が、下図にはキャパシタ部を除いた2個のメモリセルの断面図(上図のAA’断面)が示されている。2個のMOST(SGT)は、p型濃度が極めて薄いシリコン柱(ピラー、11と12)を共通基板として立体的に配置され、それらのゲートは互いに直行する行(X)線と列(Y)線に接続されている。またデータ線DLは列線と平行であるが、それらは行線でシールドされた構造になっている。したがって、メモリセルが選択されたときにデータ線寄生容量は増えないし、列線が駆動された場合にデータ線への結合電圧は無視できる。図17Bは、上部のn拡散層(21、22)からポリシリコンのプラグ(31、32)を介して接続されている非特許文献1に記載の立体キャパシタである。導体間(たとえば41と4)にある薄いキャパシタ絶縁膜によってキャパシタは形成される。図17の構造はメモリセル面積を最小にできる。最小寸法をFとすると、原理的にはセルサイズは4Fになる。実際上、ピラーはFよりも小さく形成できるので、面積はさらに小さくなる。
図18Aは、2個のMOSTの接続部の拡散層を削除して前述した半選択による記憶情報の破壊をなくした構造である。図18Bは、前述した他の半選択による情報破壊をなくすために、2個のMOSTを完全空乏層化する条件を説明するための図である。周知のように、図18Bの左図に示した平面型nチャンネルMOSTでは、シリコン層の厚さtSiをゲート長Lに対してtSi<L/3となるほど薄くした場合に完全空乏層化する。実際上、ピラーは製造後ほぼ円形になるが、この条件は、図18Bの右図に示した縦型トランジスタでは、シリコン柱の幅(2tSi)あるいは製造後のその直径がほぼ2/3L以下で実現する。したがって、Lを小さくすればするほどシリコン柱を細くしなければならない。尚、上下のMOSTのゲート間のスペースを、たとえば10−20nm程度以下に小さくすれば、拡散層が存在しなくても、両MOSTの接続部のポテンシャル障壁を十分小さくできるので通常動作に支障はなくなる。
図19は、主要部にFD−SOIMOSTを用いたアレーならびにその端部の構造を示したものである。図2Aに示したプリチャージMOSTMは右端に、また図2Bに示したスイッチMOSTMSWは左端に配置されている。Mには通常の平面構造のMOSTが、またMSWにはメモリセル内のMと同じ構造の立体MOSTが使われている。平面構造のMを使う理由は、たとえば図6Cのように、列(Y)線が複数のアレーを貫通する構成を小型のメモリセルから成るアレーで実現させる場合、Mを平面構造にしたほうがアレー端部をより高密度にできるためである。なぜなら、メモリセルと同じ立体MOSTを使うと、列線と直交するプリチャージ線やVDD/2の配線が困難になるからである。尚、図の実施例では、隣接するアレーとでVDD/2の電源配線を共有できる。一方、スイッチ部にはメモリセルと同じ構造の2個のMOSTをそのまま使い、共通I/O線(図中I/O11)をその上部から取り出せば、このスイッチ部分はより高密度になる。尚、MSW下部のMOSTMSW0には、そのゲートXを電圧制御すれば、該メモリセルアレーの選択機能を持たせることができる。そのような選択機能が必要でない場合には、そのゲートXには高い直流電圧を印加しこのMOSTを常時オンにしておけばよい。このような構造によって、図6Bや図6Cなどのアレーと周辺回路の接続は高密度にできる。尚、他の周辺回路、たとえばセンスアンプなどには、立体構造のMOSTも使えるが、たとえばMOSTのしきい電圧を自由に設定できないなどのFD−SOIMOSTに伴う問題があれば、Mと同じ平面構造のMOSTを使うこともできる。
これまでは、1個のメモリセルが2個のMOSTと1個のキャパシタからなる例を説明してきた。しかし、パルス電圧が印加された行線と列線の一致するメモリセルだけが選択されるという本発明の概念を他のメモリセルに適用することもできる。以下、1個のメモリセルがデータ対線で構成されるDRAMメモリセルやSRAMメモリセルに適用した実施例を説明する。
図20は、4個のMOST(M11、M12、M21、M22)と2個のキャパシタ(CS1、CS2)で1個のメモリセル(MCi)を構成する、いわゆるツインDRAMセルへの適用例である。1個のメモリセルを、データ対線(DL、/DL)構成になるように、図1Aのメモリセル2個で構成し、その読み出しならびに書き込みを常に差動で行わせることに特長がある。書き込みは、書き込みデータに応じたVDDと0Vの電圧の組み合わせを、データ対線から2個の記憶ノード(N、N)に与える。読み出し時には、記憶情報に応じて常に差動の読み出し信号をデータ対線に出力させる。このようなツインセルでも、選択された行線と列線の交点に接続されたメモリセルだけが選択されるので、前述した本発明による多数の利点がある。さらには、このようなツインセルには他の利点もある。すなわち、データ対線内の一方のデータ線に読み出された信号は、他方に読み出された信号の参照電圧になるので、データ線と共通I/O線をVDDレベルにプリチャージできるようになる。データ線と共通I/O線をVDD/2にプリチャージし、この電圧を参照電圧とするこれまでの実施例(図2)とは異なる。このためセンスアンプの低電圧動作が可能になる。たとえば、図2Cのセンスアンプの2入力端子にI/O対線が接続されている場合、すなわち図中のVDD/2端子にもI/O線(すなわち/I/O)が接続されていて、I/O線に読み出された信号電圧が負の信号成分(−vS)の場合を仮定しよう。従来のVDD/2プリチャージ方式では、負極性の信号電圧がI/Oに出力した場合、参照電圧を与えるデータ線(/I/O)はVDD/2なので、センスアンプが正しく動作するためには、nMOSセンスアンプ(図2CのMS1とMS2)内のMS1がまず動作しなければならない。よりゲート電圧が高いからである。このための条件は、VDD/2>VT0である。ここでVT0は、センスアンプ内のMOSTに必要な最小のしきい電圧でほぼ0.3Vである。したがって、VDD>0.6Vである必要がある。一方、VDDプリチャージ方式では、データ線すなわちI/O対線に読み出される信号は、常にVDDとVDD−vSである。たとえば、I/O線にはVDD−vが読み出されると、他方(/I/O)はVDDとなる。したがって、同様にして、MS1がまず動作するためにはVDD>VT0の条件が必要になる。すなわちVDD>0.3Vとなって、VDD/2プリチャージ方式に比べて最低所要VDDは半減する。
図21は、本発明をSRAMメモリセルに適用した実施例である。メモリセルは、MOSTが交差結合されたCMOSフリップフロップ回路で構成されている。従来のSRAMセルは、4個のnMOST(M11、M12、Mn1、Mn2)と2個のpMOST( Mp1、Mp2)の6個のメモリセルで構成されるが、本発明ではさらに列線で制御されるM12とM22が加わる。これによって、同じ行線上のメモリセルからの悪影響はなくなる。たとえば、従来では、選ばれた一個のメモリセルの書き込みや読み出しを行おうとしても、同じ行線上の多数のメモリセルも同時に読み出されるので無駄な電力が消費される。また同じ行線上で、選択されたメモリセルの書き込み動作と他の非選択メモリセルの読み出し動作が常に共存するので、両動作の最適設計条件を満足させるようなメモリセル設計は一般に困難である。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
行線とデータ線が直行する本発明の一例を示すメモリセルの回路図。 行線とデータ線が平行な本発明の一例を示すメモリセルの回路図。 行線とデータ線が直行する本発明の一例を示すアレーの回路図。 データ線と共通I/O線間を制御する本発明の一例を示すスイッチの回路図。 本発明に適用された交差結合型CMOSセンスアンプの回路図。 行線とデータ線が直行する本発明の一例を示すアレーの動作タイミング。 本発明の効果の一例を示す図。 本発明の効果の一例を示す図。 行線とデータ線が平行な本発明の一例を示すアレーの回路図。 複数のデータ線を結線した本発明の一例を示すアレーの回路図。 2本の列線を結線した本発明の一例を示すアレーの回路図。 2本の行線を結線した本発明の一例を示すアレーの回路図。 2個のアレーの共通I/O線が開放配置され、該アレー間で差動動作する本発明の一例を示すアレーの回路図。 2個のアレーの共通I/O線が折り返し配置され、該アレー間で差動動作する本発明の一例を示すアレーの回路図。 複数のアレーに対するセンスアンプと行関連回路の位置関係を示す本発明の回路図。 本発明のメモリセルから成るアレー内の結線と制御に関する本発明の回路図。 平面構造のMOSTから成る本発明のメモリセルを用いたアレーの平面図。 図7BのAA’断面図。 2個の平面構造のMOSTの結線部に拡散層のない本発明のメモリセルを用いたアレーの平面図。 図8AのAA’断面図。 半選択セルの情報破壊を説明するための回路図。 半選択セルの情報破壊を説明するための各ノードの電圧。 半選択によって記憶ノードの電荷が消滅することを示すメモリセルの断面図。 2個の平面構造のMOSTの結線部に拡散層がなく、かつ完全空乏層SOI型のMOSTで構成された本発明のメモリセル断面図。 従来のフィン型MOSTの構造を説明するための鳥瞰図。 従来のフィン型MOSTの構造を説明するための断面図。 本発明のフィン幅の異なる複数のフィン型MOSTの断面図。 本発明の複数のフィン型MOSTを低抵抗配線INTで接続した断面図。 フィンの側面にメモリセルを形成した本発明のメモリセルの鳥瞰図。 フィンの側面にメモリセルを形成した本発明のメモリセルの平面図。 フィンの側面にメモリセルを形成した本発明のメモリセルの断面図。 フィンの両側面のそれぞれにメモリセルを形成した本発明の平面図。 フィンの両側面のそれぞれにメモリセルを形成した本発明の回路図。 本発明を適用したシリコン柱に上下に形成された2個のMOSTから成るメモリセルの下部の平面構造ならびに断面(AA’)構造。 本発明を適用したシリコン柱に形成された2個のMOSTの上部に結線された立体キャパシタ。 本発明を適用したシリコン柱に上下に形成された2個のMOSTの結線部に拡散層のないメモリセルの下部の断面構造。 完全空乏層SOI型の平面MOST(左図)と立体MOST(右図)。 本発明を適用した立体MOSTと平面MOSTを用いたアレーとアレー端部の断面図。 本発明を適用したDRAMツインセルの回路図。 本発明を適用したSRAMセルの回路図。 従来のメモリセルならびにそれを用いたアレーとその関連回路図。
符号の説明
MC…メモリセル、M…MOSトランジスタ、Cs…キャパシタ、DL…データ線、N…記憶ノード、X…行線、Y…列線、PR…プリチャージ信号、PRC…プリチャージ回路、MA…アレー、SW…スイッチ、I/O…共通I/O線、SA…センスアンプ、XD…XデコーダとXドライバから成るブロック、CT…コンタクト、PL…プレート、p−sub…p型基板、BOX…薄い埋め込み酸化膜。

Claims (36)

  1. メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、該メモリセルは2個のMOSトランジスタと1個の情報電荷を蓄えるキャパシタからなり、該2個のトランジスタの一方は行線で制御され、他の一方は列線で制御され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行うことを特長とする半導体記憶装置。
  2. 行線あるいは列線対応にデータ線が設けられ、1個のセンスアンプが複数のデータ線毎に設けられたことを特長とする請求項1の半導体記憶装置。
  3. データ線方向に接続されたメモリセルの数は、それと直行する方向に接続されたメモリセルの数よりも小さいメモリセルアレーであることを特徴とする請求項2の半導体記憶装置。
  4. センスアンプは、交差結合型のCMOS回路であることを特長とする請求項2の半導体記憶装置。
  5. メモリセルのリフレッシュ動作は、該センスアンプを用いて行われることを特長とする請求項4の半導体記憶装置。
  6. メモリセルアレーのマトリックスサイズは、メモリセルのリフレッシュ時間をリフレッシュ間隔で割った値よりも小さいことを特長とする請求項5の半導体記憶装置。
  7. データ線方向に接続されたメモリセルの数は、128か256程度であることを特長とする請求項2の半導体記憶装置。
  8. メモリセルアレーのマトリックスサイズは、256から512以上であることを特長とする請求項2の半導体記憶装置。
  9. メモリセルアレー内のデータ線は、MOSトランジスタから成るスイッチを介して共通データ線に接続され、該スイッチは行線あるいは列線で制御されることを特長とする請求項2の半導体記憶装置。
  10. データ線に直接接続されたメモリセル内のトランジスタは、該データ線と直行する行線で制御されることを特長とする請求項2の半導体記憶装置。
  11. データ線に直接接続されたメモリセル内のトランジスタは、該データ線と平行な行線で制御されることを特長とする請求項2の半導体記憶装置。
  12. メモリセルアレー内の複数の行線、複数の列線、あるいは複数のデータ線を結線したことを特長とする請求項2の半導体記憶装置。
  13. 第1のメモリセルアレーと該メモリセルアレー対応に第1の共通データ線があり、さらに第2のメモリセルアレーと該メモリセルアレー対応に第2の共通データ線があり、該第1と第2の共通データ線間に接続されたセンスアンプがある構成において、第1のメモリセルアレーと第2のメモリセルアレーを差動動作させることを特長とする請求項9の半導体記憶装置。
  14. 第1と第2の共通データ線は開放配置されていることを特長とする請求項13の半導体記憶装置。
  15. センスアンプは二つのメモリセルアレーの間に配置されていることを特長とする請求項14の半導体記憶装置。
  16. 第1と第2の共通データ線は折り返し配置されていることを特長とする請求項13の半導体記憶装置。
  17. メモリセルアレー内において、行線方向の隣接したメモリセルとでデータ線を共通化し、行線方向の他の隣接するメモリセルとで列線を共通化したことを特長とする請求項2の半導体記憶装置。
  18. メモリセルを構成する2個のトランジスタの接続部分に拡散層がないことを特長とする請求項1の半導体記憶装置。
  19. メモリセルを構成するキャパシタに直接接続された該メモリセル内のトランジスタは完全空乏層型であることを特長とする請求項1の半導体記憶装置。
  20. 2個のトランジスタのそれぞれのソースとドレインは、シリコン基板に対して上下に延びるシリコン柱の上下方向に形成され、それぞれのゲートは該シリコン柱を囲むように形成され、キャパシタは該2個のトランジスタの上部に配置されたメモリセル構造を特長とする請求項1の半導体記憶装置。
  21. データ線と列線は平行に配置され、該データ線と該列線の内部に行線が配置されていることを特長とする請求項20の半導体記憶装置。
  22. 2個のトランジスタの接続部分に拡散層がないことを特長とする請求項20の半導体記憶装置。
  23. 2個のトランジスタは完全空乏層型であることを特長とする請求項20の半導体記憶装置。
  24. メモリセルアレー内のデータ線は列線で制御されるスイッチ用MOSトランジスタを介して共通データ線に接続され、該スイッチMOSトランジスタはメモリセルトランジスタと同じ構造であることを特長とする請求項21の半導体記憶装置。
  25. メモリセルアレー内の複数のデータ線をプリチャージするトランジスタは、平面構造であることを特長とする請求項20の半導体記憶装置。
  26. MOSトランジスタがシリコンのフィン構造の側面に形成され、該フィンの高さが微細化の世代とともに高くなることを特長とした半導体装置。
  27. 複数のMOSトランジスタから成り、それぞれのMOSトランジスタのフィンの上部でそれぞれのゲートを接続したことを特長とする請求項26の半導体装置。
  28. 埋め込み絶縁膜上のシリコンのフィン構造の側面に形成されたMOSトランジスタの複数個からなり、該フィン幅の大きなトランジスタの基板は、該埋め込み絶縁膜の下部に存在する共通基板に接続されていることを特長とした半導体装置。
  29. 埋め込み絶縁膜上にシリコンのフィン構造が複数個存在し、該フィンのひとつの側面に該2個のMOSトランジスタと該キャパシタを形成したことを特長とする請求項1の半導体記憶装置。
  30. ひとつのフィンの両側面のそれぞれに2個のMOSトランジスタとキャパシタを形成したことを特長とする請求項29の半導体記憶装置。
  31. データ線はフィンの上部に配置されたことを特長とする請求項29の半導体記憶装置。
  32. 列選択線は二つのフィンの間に埋め込まれていることを特長とする請求項29の半導体記憶装置。
  33. メモリセルアレーを構成する行線と列線の交点にメモリセルが接続され、行線と列線のそれぞれにパルス電圧が印加されることによって該メモリセルが選択されてデータ線と信号の授受を行う記憶装置であって、該データ線は対線構造であることを特長とする半導体記憶装置。
  34. 該メモリセルのそれぞれは、2個のMOSトランジスタと1個の情報電荷を蓄えるキャパシタから構成される回路の1対からなることを特長とする請求項33の半導体記憶装置。
  35. 該データ線のプリチャージ電圧は、データ線の取りうる最大電圧に等しいことを特長とする請求項34の半導体記憶装置。
  36. 該メモリセルのそれぞれは、交差結合されたMOSトランジスタを含むことを特長とする請求項33の半導体記憶装置。
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