JP2022528913A - 多重化されたディジット線を有するメモリアレイ - Google Patents

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Abstract

多重化されたディジット線を有するメモリデバイスのための方法、システム、およびデバイスが説明される。いくつかの場合、メモリデバイスのメモリセルは、記憶構成要素と、２つのトランジスタを含む選択構成要素とを含んでよい。第１のトランジスタはワード線と結合されてよく、第２のトランジスタは、メモリセルをディジット線と選択的に結合するために選択線と結合されてよい。選択構成要素は、ディジット線多重化構成要素とともに、ディジット線のセットに共通する感知構成要素をサポートしてよい。いくつかの場合、セットのディジット線は、読み取り動作中に感知構成要素と結合されてよいが、セットの残りのディジット線は感知構成要素から絶縁される。

Description

クロスリファレンス
本特許出願は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる、２０１９年４月９日出願のＢｅｄｅｓｃｈｉらによる「ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＭＵＬＴＩＰＬＥＸＥＤ ＤＩＧＩＴ ＬＩＮＥＳ」という名称の米国特許出願第１６／３７９，２２２号の優先権を主張する。
以下は、一般に、メモリデバイスに関し、より詳細には、多重化されたディジット線を有するメモリアレイに関する。
メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイス内に情報を記憶するために、幅広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリデバイスは、ほとんどの場合、しばしば論理１または論理０によって示される２つの状態のうちの１つを記憶する。他のデバイスでは、２つより多くの状態を記憶できる。記憶された情報にアクセスするために、デバイスの構成要素は、メモリデバイス内に記憶された少なくとも１つの状態を、読み取るかまたは感知することができる。情報を記憶するために、デバイスの構成要素は、状態をメモリデバイス内に書き込むかまたはプログラミングすることができる。
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、およびその他を含む、様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であってよい。不揮発性メモリ、例えばＦｅＲＡＭは、外部電源がない場合であっても、延長時間の間、それらの記憶された論理状態を維持することができる。揮発性メモリデバイス、例えばＤＲＡＭは、外部電源から切断されたとき、それらの記憶された状態を失う可能性がある。
メモリデバイスを改善することは、一般的に、様々なメトリクスの中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。メモリアレイ内の空間を節約すること、メモリセル密度を増加させること、またはメモリアレイの全体的な電力使用量を減少させることのための改善された解決策が望ましい場合がある。
本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートするメモリダイの一実施例を示す図である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする回路図の例である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする回路図の例である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイの一部分の断側面図の例である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイの一部分の断側面図の例である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートするメモリタイル構成の一実施例を示す図である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートするメモリコントローラのブロック図である。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする１つまたは複数の方法を示すフローチャートである。 本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする１つまたは複数の方法を示すフローチャートである。
いくつかのメモリデバイスは、ディジット線と結合されたメモリセルのアレイを含む場合がある。ディジット線間の距離が、アレイの密度を増加させるために減少すると、いくつかの望ましくない影響（例えば、妨害）が増加されてよい。例えば、ディジット線が活動化される（例えば、メモリセルと結合される）とき、活動化されるディジット線に関連付けられた電圧変化は、隣接するディジット線に部分的に伝えられて（例えば、容量結合されて）よい。その結果、隣接するディジット線と結合されたメモリセルの論理状態は、いくつかの場合、悪影響が与えられる（例えば、妨害される）ことがある。アレイの各メモリセルは、そのような望ましくない影響を軽減するために２つ以上のトランジスタを含んでよい選択構成要素（例えば、スイッチング構成要素）を含んでよい。第１のトランジスタは、ワード線をバイアスしたことに基づいて活動化することができ、第２のトランジスタは、選択線をバイアスしたことに基づいて活動化することができる。選択構成要素は、読み取り動作中に隣接するディジット線から他のメモリセルを絶縁し、例えば、選択されていないディジット線および選択されていないメモリセルに対する妨害を軽減または減少するように構成されてよい。いくつかの場合、選択構成要素のトランジスタは、空間を節約し、リソースを保存するための縦型トランジスタの実施例であってよい。
メモリデバイスの感知構成要素は、ディジット線のセットと結合されてよい。そのような場合、ディジット線のセットは、感知構成要素の入力とともに多重化されてよい。例えば、セットの各ディジット線は、セットのその特定のディジット線－例えば、感知構成要素に関連付けられた多重化されたディジット線－を感知構成要素と選択的に結合するように構成されたトランジスタ（例えば、第３のトランジスタ）と結合されてよい。さらに、選択線は、メモリセルの選択構成要素のトランジスタの１つおよび感知構成要素に関連付けられた多重化構成要素と結合されてよい。そのような実施例では、感知構成要素の回路設計は、感知構成要素は複数のディジット線をサポートするように構成されてよいので、より複雑である場合がある。
本開示の特徴を、図１を参照しながら説明するようなメモリダイとの関連において、最初に説明する。本開示の特徴を、図２～図５を参照しながら説明するような回路図およびメモリセル構造との関連において、説明する。本開示のこれらおよび他の特徴を、図６～図８を参照しながら説明するような多重化されたディジット線を有するメモリアレイに関する装置図およびフローチャートによってさらに例示し、また、これらを参照しながら説明する。
図１は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートするメモリダイ１００の一実施例を示す図である。場合によっては、メモリダイ１００は、メモリチップ、メモリデバイス、または電子メモリ装置と呼ばれことがある。メモリダイ１００は、異なる論理状態を記憶するようにプログラム可能な１つまたは複数のメモリセル１０５を含んでよい。各メモリセル１０５は、２つまたはそれ以上の状態を記憶するようにプログラム可能であってよい。例えば、メモリセル１０５は、一度に１ビットのデジタル論理（例えば、論理０および論理１）を記憶するように構成されてよい。場合によっては、単一のメモリセル１０５（例えば、マルチレベルメモリセル）は、一度に１ビットより多くのデジタル論理（例えば、論理００、論理０１、論理１０、または論理１１）を記憶するように構成されてよい。
メモリセル１０５は、プログラム可能状態を表す電荷をキャパシタに記憶し得る。ＤＲＡＭアーキテクチャは、プログラム可能状態を表す電荷を記憶するための誘電材料を含む、キャパシタを含むことができる。他のメモリアーキテクチャでは、他の記憶デバイスおよび構成要素も可能である。例えば、非線形誘電材料が用いられてよい。いくつかの場合、そのようなキャパシタは、代替として、容器（またはセル容器）と呼ばれてよい。
読み取りおよび書き込みなどの動作は、ワード線１１０および／またはディジット線１１５などのアクセス線を活動化または選択することによって、メモリセル１０５上で実行することができる。場合によっては、ディジット線１１５はビット線とも呼ばれることがある。アクセス線、ワード線、およびディジット線、またはそれらの類似物への言及は、理解または動作を失うことなく互換性がある。ワード線１１０またはディジット線１１５を活動化、選択、バイアスすることは、それぞれの線に電圧を印加することを含んでよい。
メモリダイ１００は、格子状パターンに配置されたアクセス線（例えば、ワード線１１０およびディジット線１１５）を含んでよい。メモリセル１０５は、ワード線１１０およびディジット線１１５の交点に位置決めされてよい。ワード線１１０およびディジット線１１５をバイアスすること（例えば、ワード線１１０またはディジット線１１５に電圧を印加すること）によって、それらの交点で単一のメモリセル１０５にアクセスすることができる。
メモリセル１０５にアクセスすることは、行デコーダ１２０または列デコーダ１２５を介して制御されてよい。例えば、行デコーダ１２０は、ローカルメモリコントローラ１６０から行アドレスを受信し、受信した行アドレスに基づいてワード線１１０を活動化されてよい。列デコーダ１２５は、ローカルメモリコントローラ１６０から列アドレスを受信することができ、受信した列アドレスに基づいてディジット線１１５を活動化することができる。例えば、メモリダイ１００は、ＷＬ＿１からＷＬ＿Ｍと標示された複数のワード線１１０およびＤＬ＿１からＤＬ＿Ｎと標示された複数のディジット線１１５を含むことができ、ＭおよびＮはメモリアレイのサイズに依存する。したがって、ワード線１１０およびディジット線１１５、例えばＷＬ＿１およびＤＬ＿３を活動化することによって、それらの交点でメモリセル１０５にアクセスすることができる。２次元または３次元のいずれの構成においても、ワード線１１０とディジット線１１５の交点は、メモリセル１０５のアドレスと呼ばれることがある。
メモリセル１０５は、記憶構成要素１３０（例えば、キャパシタ、容器）と、選択構成要素１３５（スイッチング構成要素と呼ばれてよい）とを含んでよい。選択構成要素１３５は、１つもしくは複数のトランジスタ（例えば、直列構成で接続された２つのトランジスタ）、または２つの構成要素間の電子通信を選択的に確立もしくは確立解除する他の任意のタイプのスイッチデバイスを含んでよい。記憶構成要素１３０の第１のノードは、選択構成要素１３５と結合されてよく、記憶構成要素１３０の第２のノードは、電圧源１４０と結合されてよい。いくつかの場合、電圧源１４０は、Ｖｐｌなどのセルプレート基準電圧であってもよいし、Ｖｓｓなどの接地であってもよい。いくつかの場合、電圧源１４０は、プレート線ドライバと結合されたプレート線の実施例であってよい。選択構成要素１３５は、構成要素を図示する明暸性を改善するために図１では省略されている選択線とさらに結合されてよい。そのような場合、選択線は、メモリセル１０５をディジット線１１５と選択的に結合するように構成されてよい。選択構成要素１３５のための構成の実施例を、図２、図３、図４Ａ、および図４Ｂを参照しながら説明する。
メモリセル１０５を選択または選択解除することは、選択構成要素１３５を活動化または非活動化することによって達成され得る。言い換えれば、記憶構成要素１３０は、選択構成要素１３５を使用してディジット線１１５と電子通信し得る。例えば、記憶構成要素１３０は、選択構成要素１３５が非活動化されたとき、ディジット線１１５から絶縁されることがあり、記憶構成要素１３０は、選択構成要素１３５が活動化されたとき、ディジット線１１５と結合されることがある。いくつかの場合、選択構成要素１３５は少なくともトランジスタを含み、その動作は、電圧をトランジスタゲートに印加することによって制御されてよく、トランジスタゲートとトランジスタソースとの間の電圧差は、トランジスタの閾値電圧よりも大きくてもよいし、これよりも小さくてもよい。いくつかの場合、選択構成要素１３５は、ｐ型トランジスタを含んでもよいし、ｎ型トランジスタを含んでもよい。いくつかの場合、選択構成要素１３５は、少なくとも縦型トランジスタを含んでよい。ワード線１１０は、選択構成要素１３５のゲートと電子通信することができ、電圧がワード線１１０に印加されたことに基づいて選択構成要素１３５を活動化／非活動化し得る。
いくつかの場合、メモリセル１０５の選択構成要素１３５は、２つのトランジスタ（例えば、第１のトランジスタおよび第２のトランジスタ）を含むことがある。そのような場合、メモリセル１０５を選択することは、選択構成要素１３５の第１のトランジスタと結合されたワード線１１０をバイアスすることを含んでよい。ワード線１１０をバイアスすることは、バイアスされたワード線１１０と結合された追加のメモリセル１０５を選択することも含んでよい。さらに、選択されたメモリセル１０５をディジット線１１５と結合することは、選択構成要素１３５の第２のトランジスタと結合された選択線をバイアスすることを含んでよい。このようにして、メモリセル１０５を選択することと、選択されたメモリセル１０５を結合することは、選択構成要素１３５の第１のトランジスタおよび第２のトランジスタを活動化することを含んでよい。言い換えれば、バイアスされたワード線１１０によって選択されている追加のメモリセル１０５（例えば、選択構成要素１３５の第１のトランジスタが活動化される）は、それぞれのディジット線１１５と結合解除されたままでよい（例えば、選択構成要素１３５の第２のトランジスタが非活動化される）。
ワード線１１０は、メモリセル１０５上でアクセス動作を実行するために使用されるメモリセル１０５と電子通信する、導電線であってよい。いくつかのアーキテクチャにおいて、ワード線１１０は、メモリセル１０５の選択構成要素１３５のゲート（例えば、第１のトランジスタのゲート）と電子通信することができ、メモリセル１０５の選択構成要素１３５を制御するように構成され得る。いくつかのアーキテクチャにおいて、ワード線１１０は、メモリセル１０５のキャパシタのノードと電子通信することができ、メモリセル１０５は、選択構成要素を含まないことがある。
ディジット線１１５は、メモリセル１０５を感知構成要素１４５と接続する、導電線とすることができる。いくつかのアーキテクチャにおいて、メモリセル１０５は、アクセス動作の一部の間に、ディジット線１１５と選択的に結合され得る。例えば、ワード線１１０、およびメモリセル１０５の選択構成要素１３５は、メモリセル１０５のキャパシタをディジット線１１５と結合するように、および／または、メモリセル１０５のキャパシタをディジット線１１５から絶縁するように、構成されてよい。いくつかのアーキテクチャにおいて、メモリセル１０５は、ディジット線１１５と電子通信する（例えば、常時）ことがある。
感知構成要素１４５は、メモリセル１０５の論理記憶構成要素（例えば、キャパシタ）上に記憶された状態（例えば、電荷）を検出し、記憶された状態に基づいてメモリセル１０５の論理状態を決定するように構成され得る。メモリセル１０５によって記憶された電荷は、場合によっては極端に小さい可能性がある。したがって、感知構成要素１４５は、メモリセル１０５の信号出力を増幅するための、１つまたは複数の感知増幅器を含むことができる。感知増幅器は、読み取り動作の間に、ディジット線１１５の電荷における微細な変化を検出することができ、検出された電荷に基づいて、論理０または論理１のいずれかに対応して信号を生成することができる。読み取り動作中、メモリセル１０５のキャパシタは、その対応するディジット線１１５に信号（例えば、電荷を放電する）を出力することができる。信号は、ディジット線１１５の電圧を変化させることができる。感知構成要素１４５は、ディジット線１１５上のメモリセル１０５から受信された信号を基準信号１５０（例えば、基準電圧）と比較するように構成されてよい。感知構成要素１４５は、この比較に基づいて、メモリセル１０５の記憶される状態を決定することができる。
例えば、２値シグナリングでは、ディジット線１１５が、基準信号１５０よりも高い電圧を有する場合、感知構成要素１４５は、メモリセル１０５の記憶された状態が論理１であるものと決定することができ、ディジット線１１５が、基準信号１５０よりも低い電圧を有する場合、感知構成要素１４５は、メモリセル１０５の記憶された状態が論理０であるものと決定することができる。感知構成要素１４５は、信号における差を検出および増幅するための、様々なトランジスタまたは増幅器を含むことができる。場合によっては、感知構成要素１４５は、別の構成要素（例えば、列デコーダ１２５、行デコーダ１２０）の一部であることがある。場合によっては、感知構成要素１４５は、行デコーダ１２０または列デコーダ１２５と電子通信することがある。いくつかの場合、感知構成要素１４５は、読み取り動作中にディジット線１１５のセットと選択的に結合するように構成されることがある。
ローカルメモリコントローラ１６０は、様々な構成要素（例えば、行デコーダ１２０、列デコーダ１２５、および感知構成要素１４５）を介して、メモリセル１０５の動作を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１２５、および感知構成要素１４５のうちの１つまたは複数を、ローカルメモリコントローラ１６０と共同設置することができる。ローカルメモリコントローラ１６０は、外部メモリコントローラからコマンドおよび／またはデータを受信するように、このコマンドおよび／またはデータを、メモリダイ１００によって使用され得る情報に変換するように、メモリダイ１００上で１つまたは複数の動作を実行するように、ならびに１つまたは複数の動作を実行したことに応答してメモリダイ１００から外部メモリコントローラにデータを通信するように構成され得る。ローカルメモリコントローラ１６０は、ターゲットワード線１１０およびターゲットディジット線１１５を活動化するために、行および列のアドレス信号を生成することができる。ローカルメモリコントローラ１６０は、メモリダイ１００の動作中に使用される様々な電圧または電流を、生成および制御することもできる。一般に、本明細書で考察する印加される電圧または電流の振幅、形状、または持続時間は、調節または変更可能であり、メモリダイ１００を動作する際に考察される様々な動作について、異なる可能性がある。
場合によっては、ローカルメモリコントローラ１６０は、メモリダイ１００の１つまたは複数のメモリセル１０５上で書き込み動作（例えば、プログラミング動作）を実行するように構成されることがある。書き込み動作の間、メモリダイ１００のメモリセル１０５は、望ましい論理状態を記憶するようにプログラムされてよい。場合によっては、単一の書き込み動作の間に、複数のメモリセル１０５がプログラミングされ得る。ローカルメモリコントローラ１６０は、書き込み動作を実行するためのターゲットメモリセル１０５を識別することができる。ローカルメモリコントローラ１６０は、ターゲットメモリセル１０５（例えば、ターゲットメモリセル１０５のアドレス）と電子通信する、ターゲットワード線１１０およびターゲットディジット線１１５を識別することができる。ローカルメモリコントローラ１６０は、ターゲットメモリセル１０５にアクセスするために、ターゲットワード線１１０およびターゲットディジット線１１５を活動化すること（例えば、ワード線１１０またはディジット線１１５に電圧を印加すること）ができる。ローカルメモリコントローラ１６０は、特定の状態（例えば、電荷）をメモリセル１０５の記憶構成要素１３０に記憶するための書き込み動作の間に、特定の信号（例えば、電圧）をディジット線１１５に印加することができ、特定の状態（例えば、電荷）は望ましい論理状態を示し得る。
場合によっては、ローカルメモリコントローラ１６０は、メモリダイ１００の１つまたは複数のメモリセル１０５上で読み取り動作（例えば、感知動作）を実行するように構成され得る。読み取り動作の間、メモリダイ１００のメモリセル１０５に記憶される論理状態が決定されてよい。場合によっては、単一の読み取り動作の間に複数のメモリセル１０５が感知され得る。ローカルメモリコントローラ１６０は、読み取り動作を実行するためのターゲットメモリセル１０５を識別することができる。ローカルメモリコントローラ１６０は、ターゲットメモリセル１０５（例えば、ターゲットメモリセル１０５のアドレス）と電子通信する、ターゲットワード線１１０およびターゲットディジット線１１５を識別することができる。ローカルメモリコントローラ１６０は、ターゲットメモリセル１０５にアクセスするために、ターゲットワード線１１０およびターゲットディジット線１１５を活動化すること（例えば、ワード線１１０またはディジット線１１５に電圧を印加すること）ができる。ターゲットメモリセル１０５は、アクセス線をバイアスしたことに応答して、感知構成要素１４５に信号を転送することができる。感知構成要素１４５は、信号を増幅し得る。ローカルメモリコントローラ１６０は、感知構成要素１４５を発動し（例えば、感知構成要素をラッチし）、それによって、メモリセル１０５から受信した信号を基準信号１５０と比較することができる。この比較に基づいて、感知構成要素１４５は、メモリセル１０５上に記憶される論理状態を決定することができる。ローカルメモリコントローラ１６０は、メモリセル１０５上に記憶された論理状態を、読み取り動作の一部として外部メモリコントローラに通信することができる。
図２は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする回路図２００の例である。回路図２００は、２つのトランジスタを有する選択構成要素を含むメモリセルの構成およびディジット線に関連付けられたマルチプレクサの構成の実施例を図示する。回路図２００は、メモリセル２０５（図１を参照して説明されるメモリセル１０５の実施例であってよい）と、ワード線２１０（図１を参照して説明されるワード線１１０の実施例であってよい）と、ディジット線２１５（図１を参照して説明されるディジット線１１５の実施例であってよい）と、感知構成要素２４５（図１を参照して説明される感知構成要素１４５の実施例であってよい）と、選択線２６０と、プレート線２６５と、ディジット線多重化構成要素２７０とを含んでよい。回路図２００は、２つのワード線２１０および４つのディジット線２１５と結合された８つのメモリセル２０５を含むメモリアレイを図示し得る。回路図２００は、２つのワード線および２つのディジット線と結合された４つのメモリセル２０５を各々が含む２つのサブアレイを図示すると考えられてよい。さらに、４つのメモリセル２０５の各サブアレイは、感知構成要素２４５と結合される。
メモリセル２０５は、メモリセル２０５の論理状態を記憶するように構成された記憶構成要素２０６（図１を参照して説明される記憶構成要素１３０の実施例であってよい）を含むことができる。いくつかの場合、記憶構成要素２０６のノードは、回路図２００に示されるプレート線２６５と結合されることがある。いくつかの場合、プレート線２６５は、読み取り動作の一部分の間に一定の電圧（例えば、プレート電圧）にバイアスされることがある。いくつかの場合、メモリセル２０５は、複数のトランジスタ－例えば、直列構成で接続された第１のトランジスタ２０７および第２のトランジスタ２０８－を含む選択構成要素（例えば、図１を参照して説明される選択構成要素１３５）を含むことがある。第１のトランジスタ２０７は、記憶構成要素２０６およびワード線２１０とさらに結合されてよい。第２のトランジスタ２０８は、ディジット線２１５および選択線２６０とさらに結合されてよい。
記憶構成要素２０６は、両方のトランジスタが活動化されたとき－例えば、ワード線２１０によって活動化された第１のトランジスタ２０７および選択線２６０によって活動化された第２のトランジスタ２０８－、ディジット線２１５と結合されてよい。第１のトランジスタ２０７と第２のトランジスタ２０８の場所は互換性があることがある。バイアスされたワード線２１０は、バイアスされたワード線２１０と結合されたすべてのメモリセル２０５（例えば、ワード線２１０－ａが、バイアスされたワード線２１０－ａと結合された第１のトランジスタ２０７を活動化するためにバイアスされたとき、メモリセル２０５－ａ～メモリセル２０５－ｄ）を活動化または選択することができ、第２のトランジスタ２０８は、それぞれのディジット線２１５（例えば、選択されたディジット線２１５）と結合され得る特定のメモリセル２０５に関する追加の自由度を提供することができる。例えば、選択されたメモリセル（例えば、メモリセル２０５－ａ）の１つは、選択線の１つ（例えば、選択線２６０－ａ）をバイアスしながら、他の選択されたメモリセル（例えば、メモリセル２０５－ｂ）がディジット線２１５から結合解除されたままであり得ることによってそれぞれのディジット線（例えば、ディジット線２１５－ａ）と結合されてよい。同様に、選択されたメモリセル２０５－ｃは、選択線２６０－ｄを非バイアス化することによってディジット線２１５－ｄから選択されたメモリセル２０５－ｄが結合解除されたままでありながら、選択線２６０－ｃをバイアスすることによって、ディジット線２１５－ｃと結合されてよい。
第２のトランジスタ２０８によって提供される追加の自由度は、感知構成要素２４５を複数のディジット線２１５と共有することを容易にし得る。例えば、感知構成要素２４５－ａは、ディジット線２１５－ａおよびディジット線２１５－ｂによって共有されてよい。ディジット線多重化構成要素２７０は、各々がそれぞれのディジット線と結合され得るトランジスタのセットを含むことができる。例えば、回路図２００に示されるディジット線多重化構成要素２７０－ａは、ディジット線２１５－ａと結合された第１の多重化トランジスタ２７１－ａと、ディジット線２１５－ｂと結合された第２の多重化トランジスタ２７１－ｂとを含んでよい。さらに、各多重化トランジスタは、それぞれの選択線２６０と結合されてよい。したがって、メモリセル２０５の第２のトランジスタ２０８および多重化トランジスタ２７１は、共通選択線２６０と結合されてよく、特定のメモリセル２０５は、一度に感知構成要素２４５とさらに結合されてよいそれぞれのディジット線と結合されてよい。このようにして、複数のディジット線２１５は、読み取り動作中の所与の時間に単一の感知構成要素２４５－例えば、多重化されたディジット線２１５と結合された感知構成要素２４５－とともに多重化され得る。
複数のトランジスタ－ワード線２１０によって活動化された第１のトランジスタ２０７および選択線２６０によって活動化された第２のトランジスタ２０８－を含むメモリセル２０５は、アクセス動作のための異なるタイミングも利用してよい。いくつかの実施例では、第２のトランジスタ２０８が、選択線２６０をバイアスすることによって活動化される前に、第１のトランジスタ２０７は、ワード線２１０をバイアスすることによって活動化されてよい。いくつかの他の実施例では、第２のトランジスタ２０８は、ワード線２１０をバイアスすることによって第１のトランジスタ２０７が活動化される前に、選択線２６０をバイアスすることによって活動化されてよい。さらに他の実施例では、第１のトランジスタ２０７と第２のトランジスタ２０８は、同時にまたはほぼ同時に活動化されてよい。そのような実施例では、ワード線２１０と選択線２６０は、同時にまたはほぼ同時にバイアスされてよい。ワード線２１０の前に選択線２６０がバイアスされる実施例では、感知構成要素２４５は、メモリセル２０５がディジット線２１５と結合される前にディジット線２１５と結合されてよい。
さらに、メモリセル２０５の第２のトランジスタ２０８によって提供される追加の自由度は、メモリアレイによって占有される面積を減少させようとしてディジット線２１５間の空間を減少させること（例えば、ディジット線が、減少されたピッチを有すること）に関連するいくつかの問題を緩和することがある。いくつかの場合、密なディジット線ピッチは、かなりの読み取り妨害を招くことがある。メモリアレイを含むメモリデバイスとの関連において、読み取り妨害は、ディジット線（例えば、選択されていないディジット線の隣のディジット線）が活動化される（例えば、感知構成要素を使用してメモリセル１０５内に記憶された論理状態を読み取るためにメモリセル１０５と結合される）とき、選択されていないディジット線と結合されたメモリセル内に記憶された論理状態に対する悪影響を指すことがある。いくつかの場合、活動化されるディジット線は、攻撃側（ａｇｇｒｅｓｓｏｒ）と呼ばれることがあり、活動化されるディジット線の隣の選択されていないディジット線は、犠牲側（ｖｉｃｔｉｍ）と呼ばれることがある。そのような場合、第２のトランジスタ２０８は、選択されたディジット線２１５（例えば、攻撃側）とメモリセル２０５を結合してよく、他の第２のトランジスタ２０８は、選択されていないディジット線２１５（例えば、犠牲側）と結合解除された他のメモリセル２０５を維持してよい。攻撃側ディジット線に関連付けられた電圧変化の一部は、犠牲側ディジット線（例えば、容量性結合を通じて）に結合されてよいが、他のメモリセル２０５内に記憶された論理状態は、そのような電圧変化から保護されてよい。いくつかの場合、犠牲側ディジット線は、一定の電圧（例えば、プレート電圧）と結合されることがある。他の場合では、犠牲側ディジット線は、フローティングする（ｆｌｏａｔ）ように構成されることがある。このようにして、読み取り妨害は、２つのトランジスタを含むメモリセル２０５によって軽減され得る。
いくつかの場合、本明細書で説明する多重化されたディジット線２１５と結合された感知構成要素２４５は、－例えば、各々が単一のディジット線専用であってよい複数の感知構成要素を組み込む面積と比較したとき－感知構成要素２４５を設計するためにより大きな面積を提供することがある。いくつかの場合、ディジット線２１５のセットの間で感知構成要素２４５を共有することによって、感知構成要素２４５によって占有される全体的な回路面積が減少され得る。そのような面積減少によって、メモリセル２０５を含むメモリアレイをサポートする基板内に異なる機能回路（例えば、サブワード線ドライバ）を追加することが容易になることがある。いくつかの場合、感知構成要素２４５を設計するためのより大きい面積を有することによって、より洗練された機能－例えば、完全電荷抜き出し（ｅｘｔｒａｃｔｉｏｎ）機能、閾値電圧補償機能－を感知構成要素２４５に組み込むことが容易になることがある。いくつかの場合、多重化されたディジット線２１５を有する感知構成要素２４５は、多重化されたディジット線を有するそのような感知構成要素を利用し得る異なるメモリ技術（例えば、ＦｅＲＡＭ、ＤＲＡＭ、３Ｄ ＸＰｏｉｎｔ（商標）メモリ）間での交差学習（ｃｒｏｓｓ－ｌｅａｒｎｉｎｇ）を活用することを容易にし得る。
いくつかの場合、メモリデバイスは、ディジット線およびプレート線と結合されたメモリセルであって、記憶構成要素と、直列構成で接続された２つのトランジスタとを含むメモリセルを含むことがある。メモリデバイスは、２つのトランジスタの第１のトランジスタのゲートと結合され、メモリセルを選択するように構成されたワード線と、２つのトランジスタの第２のトランジスタのゲートと結合され、メモリセルをディジット線と結合するように構成された選択線とをさらに含んでよい。メモリデバイスは、ディジット線を含む複数のディジット線と選択的に結合するように構成された感知構成要素と、選択線と結合され、読み取り動作の少なくとも一部分の間にディジット線を感知構成要素と選択的に結合するように構成された第３のトランジスタとを含んでよい。
いくつかの場合、２つのトランジスタのうちの少なくとも１つの第１のノードは記憶構成要素と結合され、２つのトランジスタのうちのもう１つの第２のノードはディジット線と結合される。いくつかの場合、第１のトランジスタは、第１のノードにおいて記憶構成要素と結合され、第２のトランジスタは、第２のノードにおいてディジット線と結合される。いくつかの場合、第１のトランジスタは、第２のノードにおいてディジット線と結合され、第２のトランジスタは、第１のノードにおいて記憶構成要素と結合される。いくつかの場合、メモリデバイスは、ワード線および複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、複数のディジット線のうちの第２のディジット線を感知構成要素と選択的に結合するように構成された第４のトランジスタであって、そのゲートは第２の選択線と結合される、第４のトランジスタとをさらに含んでよい。いくつかの場合、記憶構成要素は、プレート線と結合されてよい。いくつかの場合、メモリセルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを含む。
いくつかの場合、メモリデバイスは、メモリセルと、このメモリセルと結合されたワード線と、メモリセルと結合され、第１の方向に延びるディジット線と、メモリセルと結合され、第１の方向に延びる選択線であって、メモリセルをディジット線と選択的に結合するように構成された選択線と、ディジット線を含む複数のディジット線と選択的に結合されるように構成された感知構成要素と、ディジット線を感知構成要素と選択的に結合するように構成された第１のトランジスタであって、そのゲートは選択線と結合される、第１のトランジスタとを含むことができる。
いくつかの場合、メモリデバイスは、ワード線および複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、複数のディジット線のうちの第２のディジット線を感知構成要素と選択的に結合するように構成された第２のトランジスタであって、そのゲートは第２の選択線と結合される、第２のトランジスタとをさらに含むことがある。いくつかの場合、ワード線は、第１の方向と直交する第２の方向に延びる。いくつかの場合、第１の方向および第２の方向は、基板の表面と平行である。
図３は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする回路図３００の例である。回路図３００は、２つのトランジスタを有する選択構成要素を含むメモリセルの構成およびディジット線に関連付けられたマルチプレクサの構成の実施例を図示する。回路図３００は、メモリセル３０５（図１および図２を参照して説明されるメモリセル１０５またはメモリセル２０５の実施例であってよい）と、ワード線３１０（図１および図２を参照して説明されるワード線１１０またはワード線２１０の実施例であってよい）と、ディジット線３１５（図１および図２を参照して説明されるディジット線１１５またはディジット線２１５の実施例であってよい）と、感知構成要素３４５（図１および図２を参照して説明される感知構成要素１４５または感知構成要素２４５の実施例であってよい）と、選択線３６０（図２を参照して説明される選択線２６０の実施例であってよい）と、プレート線３６５（図２を参照して説明されるプレート線２６５の実施例であってよい）と、ディジット線多重化構成要素３７０（図２を参照して説明されるディジット線多重化構成要素２７０の実施例であってよい）とを含んでよい。
メモリセル３０５は、図２を参照しながら説明するメモリセル２０５の代替実施形態とすることができる。例えば、トランジスタ３０７および３０８は各々、記憶素子３０６と結合されてよい。メモリセル３０５は、第１のトランジスタ３０７（図２を参照して説明される第１のトランジスタ２０７の実施例であってよい）および第２のトランジスタ３０８（図２を参照して説明される第２のトランジスタ２０８の実施例であってよい）と結合された記憶構成要素３０６（図２を参照して説明される記憶構成要素２０６の実施例であってよい）を含んでよい。第１のトランジスタ３０７は、ワード線３１０（例えば、ワード線３１０と結合された第１のトランジスタ３０７－ｂのゲート）およびディジット線３１５と結合されてよい。第２のトランジスタ３０８は、選択線３６０（例えば、選択線３６０－ｂと結合された第２のトランジスタ３０８－ｂのゲート）およびプレート線３６５と結合されてよい。プレート線３６５は、回路図３００に示されるメモリセル３０５の理解または動作を失うことなくディジット線３１５と互換性があってよい。
回路図３００は、図２を参照して説明される回路図２００の一部分を含んでよい。例えば、メモリセル３０５の記憶構成要素３０６は、第１のトランジスタ３０７と第２のトランジスタ３０８が両方とも読み取り動作中に活動化されたとき、記憶構成要素３０６内に記憶された論理状態を決定するために、プレート線３６５とディジット線２１５との間に接続されてよい。言い換えれば、メモリセル３０５は、活動化され（例えば、ワード線３１０は、ワード線３１０に関連付けられた第１のトランジスタ３０７を活動化するためにバイアスされる）、それぞれのディジット線３１５と結合されてよい。
さらに、第２のトランジスタ３０８は、プレート線３６５とディジット線３１５との間の電流経路を完成させるように記憶構成要素３０６をプレート線３６５と結合するために活動化され（例えば、選択線３６０は、第２のトランジスタ３０８を活動化するためにバイアスされる）てよい。本明細書で説明するように、第２のトランジスタ３０８に関連する選択線３６０は、活動化されたメモリセル３０５の１つ（例えば、ワード線３１０と結合されたメモリセル３０５－ａおよびメモリセル３０５－ｂ）をそれぞれのディジット線３１５と選択的に結合する（例えば、ディジット線３１５－ａを有するメモリセル３０５－ａ、ディジット線３１５－ａを有するメモリセル３０５－ａ）ために追加の自由度を提供し得る。いくつかの実施例では、第２のトランジスタ３０８は、第１のトランジスタ３０７が、ワード線３１０をバイアスすることによって活動化される前に、選択線３６０をバイアスすることによって活動化されることがある。
さらに、ディジット線多重化構成要素３７０の多重化トランジスタ３７１（図２を参照して説明される多重化トランジスタ２７１の実施例であってよい）は、ディジット線３１５のうちの１つをディジット線のセットと選択的に結合するように構成され得る感知構成要素３４５と結合するように選択線３６０をバイアスすることによって活動化されてよい。ワード線３１０の前に選択線３６０がバイアスされる実施例では、感知構成要素３４５は、メモリセル３０５がディジット線３１５と結合される前にディジット線３１５と結合されてよい。
いくつかの場合、メモリデバイスは、ディジット線およびプレート線と結合されたメモリセルであって、記憶構成要素と、記憶構成要素およびディジット線と結合された第１のトランジスタと、記憶構成要素およびプレート線と結合された第２のトランジスタとを備えるメモリセルを含んでよい。メモリデバイスは、第１のトランジスタのゲートと結合され、記憶構成要素をディジット線と選択的に結合するように構成されたワード線と、第２のトランジスタのゲートと結合され、記憶構成要素をプレート線と選択的に結合するように構成された選択線とを含んでよい。メモリデバイスは、ディジット線を含む複数のディジット線と選択的に結合するように構成された感知構成要素と、選択線と結合され、読み取り動作の少なくとも一部分の間にディジット線を感知構成要素と選択的に結合するように構成された第３のトランジスタとをさらに含んでよい。
いくつかの場合、メモリデバイスは、ワード線および複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、複数のディジット線のうちの第２のディジット線を感知構成要素と選択的に結合するように構成された第４のトランジスタであって、そのゲートが第２の選択線と結合される、第４のトランジスタとをさらに含むことがある。
図４Ａおよび図４Ｂは、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイの一部分の断側面図４０１および４０２の例である。断側面図４０１および４０２は、トランジスタ４０７および４０８が縦型トランジスタの実施例であってよいことを図示する。いくつかの場合、メモリアレイは、基板の上方に設置されることがある。断側面図４０１（または断側面図４０２）は、基板４０４、ワード線４１０（図２および図３を参照して説明されるワード線２１０またはワード線３１０の実施例であってよい）と、ディジット線４１５（図２および図３を参照して説明されるディジット線２１５またはディジット線３１５の実施例であってよい）と、プレート線４６５（図２および図３を参照して説明されるプレート線２６５またはプレート線３６５の実施例であってよい）と、選択線４６０（図２および図３を参照して説明される選択線２６０または選択線３６０の実施例であってよい）を示す。さらに、断側面図４０１（または断側面図４０２）は、記憶構成要素４０６（図２および図３を参照して説明される記憶構成要素２０６または記憶構成要素３０６の実施例であってよい）と、第１の縦型トランジスタ４０７（図２および図３を参照して説明される第１のトランジスタ２０７または第１のトランジスタ３０７の実施例であってよい）と、第２の縦型トランジスタ４０８（図２および図３を参照して説明される第２のトランジスタ２０８または第２のトランジスタ３０８の実施例であってよい）とを含むメモリセル４０５（図２および図３を参照して説明されるメモリセル２０５またはメモリセル３０５の実施例であってよい）を示す。
第１の縦型トランジスタ４０７は、ワード線４１０と結合された第１のゲートと、基板４０４の表面から離れて第１の方向に延びる第１のドープ領域４８１とを含むことができる。さらに、第２の縦型トランジスタ４０８は、選択線４６０と結合された第２のゲートと、基板４０４の表面から離れて第１の方向に延びる第２のドープ領域４８２とを含むことができる。いくつかの場合、第１の方向は、基板４０４の表面と直交してよい。
いくつかの場合、ワード線４１０は、基板４０４の表面によって画定された平面と平行な第２の方向に延びることができる。いくつかの場合、選択線４６０は、基板４０４の表面によって画定された平面と平行な第３の方向に延びることができ、第３の方向は、第２の方向と直交してよい。いくつかの場合、選択線４６０は、メモリセル４０５に関連付けられたディジット線４１５を、読み取り動作中にディジット線４１５を含むディジット線のセットと選択的に結合するように構成された感知構成要素と結合するように構成されてよい。
いくつかの場合、第１のドープ領域４８１は、基板４０４の表面から離れた第１の距離であってよく、第２のドープ領域４８２は、第１の距離とは異なる基板４０４の表面から離れた第２の距離であってよい。いくつかの場合、ワード線４１０は、基板４０４の表面から離れた第１の距離であってよく、選択線４６０は、第１の距離とは異なる基板４０４の表面から離れた第２の距離であってよい。
図４Ａは、図２を参照して説明されるメモリセル２０５の実施例であってよいメモリセル４０５－ａの断側面図４０１を図示する。メモリセル４０５－ａは、第１のトランジスタ２０７の場所が第２のトランジスタ２０８の場所と入れ替えられる－例えば、第２の縦型トランジスタ４０８がメモリセル４０５－ａ内の記憶構成要素４０６と結合される－ことを除いて、図２を参照して説明されたメモリセル２０５に対応してよい。断側面図４０１は、記憶構成要素４０６－ａの第１のノードはプレート線４６５－ａと結合され、記憶構成要素４０６－ａの第２のノードは第２の縦型トランジスタ４０８－ａの第１のノードと結合されることを図示する。さらに、第２の縦型トランジスタ４０８－ａの第２のノードは、第１の縦型トランジスタ４０７－ａの第２のノードとさらに結合される。
さらに、第１の縦型トランジスタ４０７－ａの第１のノードは、ディジット線４１５－ａと結合される。いくつかの場合、第１の縦型トランジスタ４０７－ａの第１のノードは記憶構成要素４０６－ａの第１のノードと結合されてよく、第２の縦型トランジスタ４０８－ａの第１のノードはディジット線４１５－ａと結合されてよい－例えば、第１の縦型トランジスタ４０７－ａと第２の縦型トランジスタ４０８－ａの場所は入れ替えられてよい。
さらに図４Ａを参照すると、記憶構成要素４０６－ａは、基板４０４の表面から離れた第３の距離であってよく、第３の距離は、第１の距離（例えば、第１のドープ領域４８１と基板４０４の表面との間の距離）または第２の距離（例えば、第２のドープ領域４８２と基板４０４の表面との間の距離）よりも大きくてよい。
いくつかの場合、図４Ａに示されるそのような構成は、記憶構成要素４０６に関連付けられた熱履歴制限を考慮することなく第１の縦型トランジスタ４０７および第２の縦型トランジスタ４０８を形成することを容易にし得る。例えば、記憶構成要素４０６－ａがまだ形成されていないことがあるので、熱履歴を超えるアニール温度は、第１のドープ領域４８１（または第２のドープ領域４８２）内のドーパント原子を活動化するために使用されてよい。
図４Ｂは、図３を参照して説明されるメモリセル３０５の実施例であってよいメモリセル４０５－ｂの断側面図４０２を図示する。断側面図４０２は、第１の縦型トランジスタ４０７－ｂの第１のノードは記憶構成要素４０６－ｂの第１のノードと結合することができ、第２の縦型トランジスタ４０８－ｂの第１のノードは、記憶構成要素４０６－ｂの第２のノードと結合することができることを図示する。
さらに、第１の縦型トランジスタ４０７－ｂの第２のノードはディジット線４１５－ｂと結合されてよく、第２の縦型トランジスタ４０８－ｂの第２のノードは、プレート線４６５－ｂと結合されてよい。メモリセル４０５－ｂの断側面図４０２は、第２の縦型トランジスタ４０８－ｂが形成されるとき、記憶構成要素４０６－ｂが形成されていることを図示する。したがって、第２の縦型トランジスタ４０８－ｂを形成するプロセス条件は、記憶構成要素４０６と、いくつかの場合に、関連付けられた熱履歴を超えないように、制限されることがある。
図５は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートするメモリタイル構成５００の一実施例を示す図である。メモリタイル構成５００は、明瞭さの目的でメモリタイルの基板内の構成要素の一部分のみ（例えば、図４を参照して説明される基板４０４）を図示する。メモリタイル構成５００は、感知構成要素５４５（図２および図３を参照して説明される感知構成要素２４５または感知構成要素３４５の実施例であってよい）と、ディジット線多重化構成要素５７０（図２および図３を参照して説明されるディジット線多重化構成要素２７０またはディジット線多重化構成要素３７０の実施例であってよい）と、ディジット線多重化構成要素ドライバ５７５と、サブワード線ドライバ（ＳＷＤ）５８０とを含んでよい。いくつかの場合、メモリセル（例えば、図４を参照して説明されるメモリセル４０５）を含むメモリアレイは基板の上に設定されることがあり、メモリアレイは、ワード線５１０のセットと、選択線５６０のセットとを含むことがある。さらに、メモリアレイは、ディジット線のセット（例えば、図４を参照して説明されるディジット線４１５）と、プレート線のセット（例えば、図４を参照して説明されるプレート線４６５）とを含むことがある。
感知構成要素５４５は、読み取り動作の少なくとも一部分の間にディジット線のセットと選択的に結合するように構成されてよい。ディジット線多重化構成要素５７０は、選択線５６０と結合され、選択線５６０に基づいてセットのディジット線を感知構成要素５４５と選択的に結合するように構成されてよい－例えば、活動化された選択線３６０－ａは、ディジット線３１５－ａが読み取り動作中の所与の時間に感知構成要素３４５と結合され得るように多重化トランジスタ３７１－ａを活動化してよい。いくつかの場合、サブワード線ドライバ５７０－ａおよび５７０－ｂは、アレイの下に置かれ、選択線５６０を駆動してよい。選択線５６０は、回路構成要素上の選択デバイスを含むメモリアレイの選択デバイスと結合されてよい。いくつかの場合、感知構成要素５４５は、複数の感知構成要素５４５（例えば、図２を参照して説明される２つの感知構成要素２４５）を含んでよく、各感知構成要素５４５は、ディジット線のサブセットと結合するように構成されてよい－例えば、ディジット線２１５－ａおよび２１５－ｂと結合するように構成された感知構成要素２４５－ａ、ディジット線２１５－ｃおよび２１５－ｄと結合するように構成された感知構成要素２４５－ｂ。そのような場合、ディジット線多重化構成要素５７０は、サブセットのディジット線を、評判の（ｒｅｓｐｅｃｔｅｄ）感知構成要素－例えば、ディジット線２１５－ａと結合された感知構成要素２４５－ａ、ディジット線２１５－ｃと結合された感知構成要素２４５－ｂ－と選択的に結合するように構成されてよい。
ディジット線多重化構成要素ドライバ５７５は、ディジット線多重化構成要素５７０と結合され、読み取り動作中にディジット線多重化構成要素ドライバ５７５をサポートする－例えば、十分な電流をディジット線多重化構成要素５７０に提供する－ように構成されてよい。さらに、サブワード線ドライバ５８０は、ワード線５１０のセットと結合され、メモリアレイのメモリセルにアクセスするように構成されてよい。いくつかの場合、サブワード線ドライバ５８０は、アレイの下に置かれ、ワード線５１０のセットを駆動してよい。ワード線５１０のセットは、回路構成要素の上の選択デバイスを含むメモリアレイの選択デバイスと結合されてよい。
いくつかの場合、ディジット線のセット（例えば、多重化されたディジット線）と選択的に結合するように構成された感知構成要素５４５は、既存の構成要素の機能を強化すること（例えば、より大きな面積を既存の構成要素に提供することによる）またはさもなければ基板の適切な面積を有さないであろう追加の構成要素（例えば、サブワード線ドライバ）を追加することを容易にするために、他の感知構成要素構成（例えば、ディジット線ごとに１つの感知構成要素）と比較すると、基板のより小さい面積を占有することがある。
図６は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートするコントローラ６０５のブロック図６００である。コントローラ６０５は、図１を参照して説明されるローカルメモリコントローラ１６０の実施例であってよい。コントローラ６０５は、活動化構成要素６１０と、結合構成要素６１５と、センシング構成要素６２０と、バイアシング構成要素６２５と、出力構成要素６３０と、コマンド構成要素６３５とを含むことができる。これらのモジュールの各々は、直接的または間接的に、（例えば、１つまたは複数のバスを介して）互いと通信してよい。
活動化構成要素６１０は、ワード線と結合されたメモリセルの第１のトランジスタを活動化することができる。いくつかの実施例では、活動化構成要素６１０は、選択線と結合されたメモリセルの第２のトランジスタを活動化することができる。
結合構成要素６１５は、選択線と結合された第３のトランジスタによって、ディジット線を、そのディジット線を含むディジット線のセットと選択的に結合するように構成された感知構成要素と結合することができる。いくつかの実施例では、結合構成要素６１５は、セットの第２のディジット線をプレート線と結合することがあり、ディジット線を感知構成要素と結合することは、セットの第２のディジット線をプレート線と結合することに基づく。いくつかの実施例では、結合構成要素６１５は、第３のトランジスタによって、第２のコマンドを受信したことに基づいて感知構成要素からディジット線を結合解除することができる。いくつかの実施例では、結合構成要素６１５は、感知構成要素からディジット線を結合解除したことに基づいて、第２の選択線と結合された第４のトランジスタによって、セットの第２のディジット線を感知構成要素と結合することがある。
センシング構成要素６２０は、第１のトランジスタを活動化すること、第２のトランジスタを活動化すること、およびディジット線を感知構成要素と結合することに基づいて、感知構成要素によって、メモリセルの記憶構成要素内に記憶された論理状態を決定することができる。
バイアシング構成要素６２５は、選択線を電圧にバイアスすることができ、メモリセルの第２のトランジスタを活動化することおよびディジット線を感知構成要素と結合することは、選択線を電圧にバイアスすることに基づく。いくつかの実施例では、バイアシング構成要素６２５は、セットの第２のディジット線をフローティングさせ得、ディジット線を感知構成要素と結合することは、セットの第２のディジット線をフローティングさせることに基づく。バイアシング構成要素６２５は、ワード線を第２の電圧にバイアスすることができ、メモリセルの第１のトランジスタを活動化することおよびディジット線を感知構成要素と結合することは、ワード線を第２の電圧にバイアスすることに少なくとも部分的に基づく。いくつかの実施例では、選択線は、ワード線がバイアスされる前にバイアスされる。いくつかの実施例では、選択線は、ワード線がバイアスされるのと同時にまたはその後でバイアスされる。
出力構成要素６３０は、感知構成要素によって論理状態を決定したことに基づいて、メモリセルの記憶構成要素内に記憶された論理状態を出力し得る。いくつかの実施例では、出力構成要素６３０は、セットの第２のディジット線を感知構成要素と結合したことに基づいて、第２のメモリセル内に記憶された論理状態を出力し得る。
コマンド構成要素６３５は、メモリセルに対する読み取り動作を実行する命令を含むコマンドを受信することができ、メモリセルの第１のトランジスタおよび第２のトランジスタを活動化することは、コマンドを受信することに基づく。いくつかの実施例では、コマンド構成要素６３５は、セットの第２のディジット線を通じて感知構成要素と結合された第２のメモリセルに対して第２の読み取り動作を実行するために命令を含む第２のコマンドを受信することがある。
図７は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする１つまたは複数の方法７００を示すフローチャートである。方法７００の動作は、本明細書で説明するメモリデバイスまたはその構成要素によって実施可能である。例えば、方法７００の動作は、図６を参照して説明されるコントローラ６０５によって実行されてよい。いくつかの実施例では、コントローラは、説明された機能を実行するために、コントローラの機能要素を制御するための命令のセットを実行することができる。追加または代替として、コントローラは、特定用途向けハードウェアを使用して説明された機能の態様を実行することができる。
７０５では、コントローラは、ワード線と結合されたメモリセルの第１のトランジスタを活動化することができる。７０５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、７０５の動作の態様は、図６を参照しながら説明される活動化構成要素によって実行されてよい。
７１０では、コントローラは、選択線と結合されたメモリセルの第２のトランジスタを活動化することができる。７１０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、７１０の動作の態様は、図６を参照しながら説明される活動化構成要素によって実行されてよい。
７１５では、コントローラは、選択線と結合された第３のトランジスタによって、ディジット線を、そのディジット線を含むディジット線のセットと選択的に結合するように構成された感知構成要素と結合することができる。７１５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、７１５の動作の態様は、図６を参照しながら説明される結合構成要素によって実行されてよい。
７２０では、コントローラは、第１のトランジスタを活動化したこと、第２のトランジスタを活動化したこと、およびディジット線を感知構成要素と結合したことに基づいて、感知構成要素によって、メモリセルの記憶構成要素内に記憶された論理状態を決定することができる。７２０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの実施例では、７２０の動作の態様は、図６を参照して説明されるセンシング構成要素によって実行されてよい。
いくつかの例において、本明細書で説明される装置は、方法７００などの１つまたは複数の方法を実行することができる。装置は、ワード線と結合されたメモリセルの第１のトランジスタを活動化するため、選択線と結合されたメモリセルの第２のトランジスタを活動化するため、選択線と結合された第３のトランジスタによって、ディジット線を、そのディジット線を含むディジット線のセットと選択的に結合するように構成された感知構成要素と結合するため、ならびに第１のトランジスタを活動化したこと、第２のトランジスタを活動化したこと、およびディジット線を感知構成要素と結合したことに基づいて、感知構成要素によって、メモリセルの記憶構成要素内に記憶された論理状態を決定するための特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を記憶する非一時的なコンピュータ可読媒体）を含むことができる。
本明細書で説明される方法７００および装置のいくつかの実施例は、選択線を電圧にバイアスするための動作、特徴、手段、または命令をさらに含むことができ、メモリセルの第２のトランジスタを活動化することおよびディジット線を感知構成要素と結合することは、選択線を電圧にバイアスすることに基づいてよい。本明細書で説明される方法７００および装置のいくつかの実施例は、ワード線を第２の電圧にバイアスするための動作、特徴、手段、または命令をさらに含んでよく、メモリセルの第１のトランジスタを活動化することおよびディジット線を感知構成要素と結合することは、ワード線を第２の電圧にバイアスすることに少なくとも部分的に基づく。方法７００のいくつかの実施例では、選択線は、ワード線がバイアスされる前にバイアスされる。方法７００のいくつかの実施例では、選択線は、ワード線がバイアスされるのと同時にまたはその後でバイアスされる。
本明細書で説明される方法７００および装置のいくつかの実施例は、セットの第２のディジット線をプレート線と結合するための動作、特徴、手段、または命令をさらに含んでよく、ディジット線を感知構成要素と結合することは、セットの第２のディジット線をプレート線と結合することに基づいてよい。
本明細書で説明される方法７００および装置のいくつかの実施例は、セットの第２のディジット線をフローティングさせるための動作、特徴、手段、または命令をさらに含んでよく、ディジット線を感知構成要素と結合することは、セットの第２のディジット線をフローティングさせることに基づいてよい。
本明細書で説明される方法７００および装置のいくつかの実施例は、感知構成要素によって論理状態を決定したことに基づいてメモリセルの記憶構成要素内に記憶された論理状態を出力するための動作、特徴、手段、または命令をさらに含んでよい。
本明細書で説明される方法７００および装置のいくつかの実施例は、メモリセルに対して読み取り動作を実行するために命令を含むコマンドを受信するための動作、特徴、手段、または命令をさらに含んでよく、メモリセルの第１のトランジスタおよび第２のトランジスタを活動化することは、コマンドを受信したことに基づいてよい。
本明細書で説明される方法７００および装置のいくつかの実施例は、セットの第２のディジット線を通じて感知構成要素と結合された第２のメモリセルに対して第２の読み取り動作を実行する命令を含む第２のコマンドを受信し、第３のトランジスタによって、第２のコマンドを受信したことに基づいてディジット線を感知構成要素から結合解除し、およびディジット線を感知構成要素から結合解除したことに基づいて、第２の選択線と結合された第４のトランジスタによって、セットの第２のディジット線を感知構成要素と結合するための動作、特徴、手段、または命令さらに含んでよい。
本明細書で説明される方法７００および装置のいくつかの実施例は、セットの第２のディジット線を感知構成要素と結合したことに基づいて第２のメモリセル内に記憶された論理状態を出力するための動作、特徴、手段、または命令をさらに含んでよい。
図８は、本明細書で開示される実施例による、多重化されたディジット線を有するメモリアレイをサポートする１つまたは複数の方法８００を示すフローチャートである。方法８００の動作は、本明細書で説明するメモリデバイスまたはその構成要素によって実施可能である。例えば、方法８００の動作は、図６を参照して説明されるコントローラ６０５によって実行されてよい。いくつかの実施例では、コントローラは、説明された機能を実行するために、コントローラの機能要素を制御するための命令のセットを実行することができる。追加または代替として、コントローラは、特定用途向けハードウェアを使用して、説明される機能の態様を実行することができる。
８０５では、コントローラは、ワード線と結合されたメモリセルの第１のトランジスタを活動化することができる。８０５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、８０５の動作の態様は、図６を参照しながら説明される活動化構成要素によって実行されてよい。
８１０では、コントローラは、選択線を電圧にバイアスすることができる。８１０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、８１０の動作の態様は、図６を参照しながら説明するようなバイアシング構成要素によって実行可能である。
８１５では、コントローラは、選択線を電圧にバイアスしたことに基づいて選択線と結合されたメモリセルの第２のトランジスタを活動化することができる。８１５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、８１５の動作の態様は、図６を参照しながら説明される活動化構成要素によって実行されてよい。
８２０では、コントローラは、選択線と結合された第３のトランジスタによって、選択線を電圧にバイアスしたことに基づいて、ディジット線を、そのディジット線を含むディジット線のセットと選択的に結合するように構成された感知構成要素と結合することができる。８２０の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、８２０の動作の態様は、図６を参照しながら説明するような結合構成要素によって実行されてよい。
８２５では、コントローラは、第１のトランジスタを活動化したこと、第２のトランジスタを活動化したこと、およびディジット線を感知構成要素と結合したことに基づいて、感知構成要素によって、メモリセルの記憶構成要素内に記憶された論理状態を決定することができる。８２５の動作は、本明細書で説明する方法に従って実行され得る。いくつかの例において、８２５の動作の態様は、図６を参照しながら説明するようなセンシング構成要素によって実行されてよい。
上記で説明された方法は、可能な実施例を説明するものであり、動作およびステップは並べ替えされてよいまたは他の方法で修正されてよく、他の実施例も可能であることに留意されたい。さらに、２つまたはそれ以上の方法の態様を組み合わせることも可能である。
メモリデバイスが説明される。いくつかの実施例では、メモリデバイスは、ディジット線およびプレート線と結合されたメモリセルであって、記憶構成要素と、記憶構成要素およびディジット線と結合された第１のトランジスタと、記憶構成要素およびプレート線と結合された第２のトランジスタとを備えるメモリセルと、第１のトランジスタのゲートと結合され、記憶構成要素をディジット線と選択的に結合するように構成されたワード線と、第２のトランジスタのゲートと結合され、記憶構成要素をプレート線と選択的に結合するように構成された選択線と、ディジット線を備える複数のディジット線と選択的に結合するように構成された感知構成要素と、選択線と結合され、読み取り動作の少なくとも一部分の間にディジット線を感知構成要素と選択的に結合するように構成された第３のトランジスタとを含んでよい。
いくつかの実施例では、メモリデバイスは、ワード線および複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、複数のディジット線のうちの第２のディジット線を感知構成要素と選択的に結合するように構成された第４のトランジスタであって、そのゲートは第２の選択線と結合される、第４のトランジスタとを含んでよい。
メモリデバイスが説明される。いくつかの実施例では、メモリデバイスは、ディジット線およびプレート線と結合されたメモリセルであって、記憶構成要素と、直列構成で接続された２つのトランジスタとを備えるメモリセルと、２つのトランジスタの第１のトランジスタのゲートと結合され、メモリセルを選択するように構成されたワード線と、２つのトランジスタの第２のトランジスタのゲートと結合され、メモリセルをディジット線と結合するように構成された選択線と、ディジット線を備える複数のディジット線と選択的に結合するように構成された感知構成要素と、選択線と結合され、読み取り動作の少なくとも一部分の間にディジット線を感知構成要素と選択的に結合するように構成された第３のトランジスタとを含んでよい。
いくつかの実施例では、２つのトランジスタのうちの少なくとも１つの第１のノードは記憶構成要素と結合され、２つのトランジスタのうちのもうひとつの第２のノードはディジット線と結合される。いくつかの実施例では、第１のトランジスタは、第１のノードにおいて記憶構成要素と結合され、第２のトランジスタは、第２のノードにおいてディジット線と結合される。いくつかの実施例では、第１のトランジスタは、第２のノードにおいてディジット線と結合され、第２のトランジスタは、第１のノードにおいて記憶構成要素と結合される。
いくつかの実施例では、メモリデバイスは、ワード線および複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、複数のディジット線のうちの第２のディジット線を感知構成要素と選択的に結合するように構成された第４のトランジスタであって、そのゲートは第２の選択線と結合される、第４のトランジスタとを含んでよい。いくつかの実施例では、記憶構成要素はプレート線と結合される。いくつかの実施例では、メモリセルは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを含む。
メモリデバイスが説明される。いくつかの実施例では、メモリデバイスは、メモリセルと、メモリセルと結合されたワード線と、メモリセルと結合され、第１の方向に延びるディジット線と、メモリセルと結合され、第１の方向に延びる選択線であって、メモリセルをディジット線と選択的に結合するように構成された選択線と、ディジット線を含む複数のディジット線と選択的に結合されるように構成された感知構成要素と、ディジット線を感知構成要素と選択的に結合するように構成された第１のトランジスタであって、そのゲートは選択線と結合される、第１のトランジスタとを含んでよい。
いくつかの実施例では、メモリデバイスは、ワード線および複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、複数のディジット線のうちの第２のディジット線を感知構成要素と選択的に結合するように構成された第２のトランジスタであって、そのゲートは第２の選択線と結合される、第２のトランジスタとを含んでよい。いくつかの実施例では、ワード線は、第１の方向と直交する第２の方向に延びる。いくつかの実施例では、第１の方向および第２の方向は、基板の表面と平行である。
メモリデバイスが説明される。いくつかの実施例では、メモリデバイスは、基板と、記憶構成要素と、第１の縦型トランジスタと、第２の縦型トランジスタとを備えるメモリセルであって、第１の縦型トランジスタは、ワード線と結合された第１のゲートと、基板の表面から離れて第１の方向に延びる第１のドープ領域とを備え、第２の縦型トランジスタは、選択線と結合された第２のゲートと、基板の表面から離れて第１の方向に延びる第２のドープ領域とを備える、メモリセルとを含んでよい。
いくつかの実施例では、第１の方向は、基板の表面と直交する。いくつかの実施例では、ワード線は、基板の表面によって画定される平面と平行な第２の方向に延びる。いくつかの実施例では、選択線は、基板の表面によって画定される平面と平行な第３の方向に延び、この第３の方向は第２の方向と直交する。いくつかの実施例では、選択線は、メモリセルに関連付けられたディジット線を、読み取り動作中にディジット線を含む複数のディジット線と選択的に結合するように構成された感知構成要素と結合するように構成される。
いくつかの実施例では、第１のドープ領域は、基板の表面から離れた第１の距離であり、第２のドープ領域は、第１の距離とは異なる、基板の表面から離れた第２の距離である。いくつかの実施例では、記憶構成要素は、基板の表面から離れた第３の距離であり、この第３の距離は、第１の距離または第２の距離よりも大きい。いくつかの実施例では、ワード線は、基板の表面から離れた第１の距離であり、選択線は、第１の距離とは異なる、基板の表面から離れた第２の距離である。いくつかの実施例では、第１の縦型トランジスタの第１のノードはディジット線と結合され、第２の縦型トランジスタの第１のノードは記憶構成要素の第１のノードと結合される。
いくつかの実施例では、第１の縦型トランジスタの第２のノードは、第２の縦型トランジスタの第２のノードと結合される。いくつかの実施例では、第１の縦型トランジスタの第１のノードは記憶構成要素の第１のノードと結合され、第２の縦型トランジスタの第１のノードはディジット線と結合される。いくつかの実施例では、第１の縦型トランジスタの第１のノードは記憶構成要素の第１のノードと結合され、第２の縦型トランジスタの第１のノードは記憶構成要素の第２のノードと結合される。いくつかの実施例では、第１の縦型トランジスタの第２のノードはディジット線と結合される。いくつかの実施例では、第２の縦型トランジスタの第２のノードはプレート線と結合される。
本明細書で説明される情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表してよい。上記の説明全体を通して参照され得る例えば、データ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場もしくは光学粒子、またはこれらの任意の組み合わせによって表され得る。いくつかの図面は、信号を単一の信号として示すことができるが、当業者であれば、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることを理解されよう。
本明細書で使用する「仮想接地」という用語は、およそゼロボルト（０Ｖ）の電圧で保持されるが、接地と直接結合されていない、電気回路のノードを指す。したがって、仮想接地の電圧は一時的に変動し、定常状態でおよそ０Ｖに戻ることができる。仮想接地は、演算増幅器およびレジスタからなる分圧器などの、様々な電子回路素子を使用して実施され得る。他の実施例も可能である。「仮想接地している」または「仮想的に接地された」は、ほぼ０Ｖに接続されることを意味する。
「電子通信」、「導電接触」、「接続された」、および「結合された」という用語は、構成要素間の信号の流れをサポートする構成要素間の関係を指すことがある。構成要素は、いつでも構成要素間の信号の流れをサポートすることができる構成要素間の任意の導電経路が存在する場合、互いに電子通信している（あるいは、導電接触または接続または結合している）ものと見なされる。任意の所与の時点で、互いに電子通信している（あるいは、導電接触または接続または結合している）構成要素間の導電経路は、接続された構成要素を含むデバイスの動作に基づいて、開回路または閉回路とすることができる。接続された構成要素間の導電経路は、構成要素間の直接導電経路とすることができるか、あるいは、接続された構成要素間の導電経路は、スイッチ、トランジスタ、または他の構成要素などの、中間構成要素を含むことができる、間接的導電経路とすることができる。いくつかの場合、接続された構成要素間の信号の流れは、例えば、スイッチまたはトランジスタなどの１つまたは複数の中間構成要素を使用して、一時的に中断することができる。
「結合」という用語は、信号が現在、導電経路を介して構成要素間で通信することができない、構成要素間の開回路関係から、信号が導電経路を介して構成要素間で通信することが可能である、構成要素間の閉回路関係へと、移動する状態を指す。コントローラなどの構成要素が他の構成要素をまとめて結合するとき、構成要素は、以前には信号が流れることができなかった導電経路を介して、信号が他の構成要素間を流れるようにすることができる変更を開始する。
「絶縁された」という用語は、信号が現在、構成要素間を流れることができない、構成要素間の関係を指す。構成要素間に開回路が存在する場合、構成要素は互いに絶縁される。例えば、構成要素間に位置決めされたスイッチによって分離される２つの構成要素は、スイッチが開のとき、互いに絶縁される。コントローラが２つの構成要素を絶縁するとき、コントローラは、以前は信号を流すことができた導電経路を使用して信号が構成要素間を流れないようにする変更に影響を与える。
本明細書で使用されるとき、「短絡」という用語は、問題の２つの構成要素間の単一の中間構成要素の活動化を介して構成要素間で導電経路が確立される、構成要素間の関係を指す。例えば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じているとき、第２の構成要素と信号を交換し得る。したがって、短絡は、電子通信する構成要素（または線）間の電荷の流れを可能にする動的動作であってよい。
本明細書で論じられるメモリアレイを含むデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの、半導体基板上に形成可能である。いくつかの場合、基板は半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板とするか、あるいは、別の基板上の半導体材料のエピタキシャル層とすることができる。基板、または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むが限定されない様々な化学種を使用したドーピングを介して制御可能である。ドーピングは、基板の初期形成または成長の間に、イオン注入または任意の他のドーピング手段によって実行可能である。
本明細書で論じられる選択構成要素またはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３端末デバイスを含む。端末は、導電材料、例えば金属を介して、他の電子素子に接続され得る。ソースおよびドレインは導電性とすることができ、高濃度にドープされた、例えば縮退半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ形（すなわち、多数のキャリアが信号である）の場合、ＦＥＴはｎ形ＦＥＴと呼ぶことができる。チャネルがｐ形（すなわち、多数のキャリアがホールである）の場合、ＦＥＴはｐ形ＦＥＴと呼ぶことができる。チャネルは絶縁ゲート酸化物によって覆うことができる。チャネルの導電性は、ゲートに電圧を印加することによって制御可能である。例えば、ｎ形ＦＥＴまたはｐ形ＦＥＴにそれぞれ正の電圧または負の電圧を印加すると、結果としてチャネルは導電性となることができる。トランジスタは、トランジスタの閾値電圧より大きいかまたは閾値電圧に等しい電圧がトランジスタゲートに印加されるとき、「オン」となるかまたは「活動化」されることになる。トランジスタは、トランジスタの閾値電圧より小さい電圧がトランジスタゲートに印加されるとき、「オフ」となるかまたは「非活動化」されることになる。
本明細書で添付の図面に関連して述べる説明は、例示的構成を示すものであり、実施可能であるかまたは特許請求の範囲内であるすべての例を表すものではない。本明細書で使用される「例示的」という用語は、「例、インスタンス、または例示としての役割を果たす」ことを意味し、「好ましい」かまたは「他の例よりも有利である」ことは意味していない。詳細な説明は、説明する技法を理解するための特定の詳細を含む。しかしながら、これらの技法は、これらの特定の詳細なしに実施され得る。いくつかの例では、説明する例の概念を不明瞭にするのを避けるために、周知の構造およびデバイスがブロック図の形で示される。
添付の図面では、同様の構成要素または機構は同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、参照ラベルの後にダッシュと同様の構成要素の中で区別する第２のラベルとを付けることによって、区別することができる。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様の構成要素のうちの任意の１つに適用され得る。
本明細書で説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表し得る。例えば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光場又は光学粒子、あるいはそれらの任意の組み合わせによって表されてよい。
本明細書における開示と関係して説明されている様々な例示的なブロックおよびモジュールは、汎用のプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、ディスクリートなゲートもしくはトランジスタ論理、ディスクリートなハードウェア構成要素、または本明細書に説明されている機能を実行するように設計されているこれらの任意の組み合わせにより、実装可能または実行可能である。汎用プロセッサはマイクロプロセッサであってよいが、代替として、プロセッサは任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つまたは複数のマイクロプロセッサ、あるいは任意の他のこうした構成）として実施されてもよい。
本明細書で説明する機能は、ハードウェア、プロセッサによって実行可能なソフトウェア、ファームウェア、またはそれらの任意の組み合わせで実施されてよい。プロセッサによって実行可能なソフトウェア内で実施される場合、機能は、コンピュータ可読媒体上の１つまたは複数の命令またはコードとして、記憶または伝送することができる。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。例えば、ソフトウェアの性質に起因して、前述の機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのうちの任意の組み合わせによって実行されるソフトウェアを使用して実施可能である。機能を実施する機構は、機能の一部が異なる物理的位置で実施されるように分散されることを含めて、様々な位置に物理的に配置されてもよい。また、特許請求の範囲を含む本明細書で使用される場合、項目のリスト（例えば、「のうちの少なくとも１つ」または「１つまたは複数の」などの言い回しが前置きされる項目のリスト）で使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような、包括的リストを示す。また、本明細書で使用される「基づく」という語句は、条件の閉集合を言い表すものと解釈されるべきではない。例えば、「条件Ａに基づく」と説明される例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えれば、本明細書で使用される他の語句では、「基づく」という言い回しは、「少なくとも部分的に基づく」という言い回しと同じように解釈されるべきである。
コンピュータ可読媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムを１つの場所から他の場所へ移動させることを容易にする任意の媒体を含む通信媒体の、両方を含む。非一時的記憶媒体は、汎用コンピュータまたは特定用途向けコンピュータによってアクセス可能な、任意の使用可能媒体であってよい。限定するものではないが、例として、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージ、または他の磁気ストレージデバイス、あるいは、命令またはデータ構造の形の望ましいプログラムコード手段を担持または記憶するために使用可能であり、汎用コンピュータまたは特定用途向けコンピュータ、あるいは汎用プロセッサまたは特定用途向けプロセッサによってアクセス可能である、任意の他の非一時的媒体を含むことができる。また、任意の接続は、コンピュータ可読媒体と呼ばれるのが適切である。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などの無線技術は、媒体の定義に含まれる。本明細書で使用されるディスク（ｄｉｓｋおよびｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生するが、ディスクは（ｄｉｓｃ）は、レーザによってデータを光学的に再生する。上記の組み合わせもコンピュータ可読媒体の範囲に含まれる。
本明細書における説明は、当業者が本開示を作成または使用できるようにするために提供される。本開示に対する様々な修正は当業者にとって明らかであり、本明細書で定義される一般原理は、本開示の範囲を逸脱することなく他の変形形態に適用され得る。したがって、本開示は、本明細書で説明される例および設計に限定されるものではなく、本明細書で開示される原理および新規な特徴と一致する最も広い範囲が認められるものである。
クロスリファレンス
本特許出願は、２０２０年３月１１日出願のＢｅｄｅｓｃｈｉらによる「ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＭＵＬＴＩＰＬＥＸＥＤ ＤＩＧＩＴ ＬＩＮＥＳ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０２２０９８の優先権を主張するものであり、それは、２０１９年４月９日出願のＢｅｄｅｓｃｈｉらによる「ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＭＵＬＴＩＰＬＥＸＥＤ ＤＩＧＩＴ ＬＩＮＥＳ」という名称の米国特許出願第１６／３７９，２２２号の優先権を主張するものであり、それぞれは、本出願の譲受人に譲渡され、参照によりその全体が本明細書に明示的に組み込まれる。
感知構成要素５４５は、読み取り動作の少なくとも一部分の間にディジット線のセットと選択的に結合するように構成されてよい。ディジット線多重化構成要素５７０は、選択線５６０と結合され、選択線５６０に基づいてセットのディジット線を感知構成要素５４５と選択的に結合するように構成されてよい－例えば、活動化された選択線３６０－ａは、ディジット線３１５－ａが読み取り動作中の所与の時間に感知構成要素３４５と結合され得るように多重化トランジスタ３７１－ａを活動化してよい。いくつかの場合、ディジット線多重化構成要素５７０－ａおよび５７０－ｂは、アレイの下に置かれ、選択線５６０を駆動してよい。選択線５６０は、回路構成要素上の選択デバイスを含むメモリアレイの選択デバイスと結合されてよい。いくつかの場合、感知構成要素５４５は、複数の感知構成要素５４５（例えば、図２を参照して説明される２つの感知構成要素２４５）を含んでよく、各感知構成要素５４５は、ディジット線のサブセットと結合するように構成されてよい－例えば、ディジット線２１５－ａおよび２１５－ｂと結合するように構成された感知構成要素２４５－ａ、ディジット線２１５－ｃおよび２１５－ｄと結合するように構成された感知構成要素２４５－ｂ。そのような場合、ディジット線多重化構成要素５７０は、サブセットのディジット線を、評判の（ｒｅｓｐｅｃｔｅｄ）感知構成要素－例えば、ディジット線２１５－ａと結合された感知構成要素２４５－ａ、ディジット線２１５－ｃと結合された感知構成要素２４５－ｂ－と選択的に結合するように構成されてよい。

Claims (38)

  1. ワード線と結合されたメモリセルの第１のトランジスタを活動化することと、
    選択線と結合された前記メモリセルの第２のトランジスタを活動化することと、
    前記選択線と結合された第３のトランジスタによって、ディジット線を備える複数のディジット線と選択的に結合するように構成された感知構成要素と前記ディジット線を結合することと、
    前記第１のトランジスタを活動化し、前記第２のトランジスタを活動化し、前記ディジット線を前記感知構成要素と結合したことに少なくとも部分的に基づいて、前記感知構成要素によって、前記メモリセルの記憶構成要素内に記憶された論理状態を決定することと
    を含む方法。
  2. 前記選択線を電圧にバイアスすることをさらに含み、前記メモリセルの前記第２のトランジスタを活動化することおよび前記ディジット線を前記感知構成要素と結合することが、前記選択線を前記電圧にバイアスすることに少なくとも部分的に基づく、
    請求項１に記載の方法。
  3. 前記ワード線を第２の電圧にバイアスすることをさらに含み、前記メモリセルの前記第１のトランジスタを活動化することおよび前記ディジット線を前記感知構成要素と結合することが、前記ワード線を前記第２の電圧にバイアスすることに少なくとも部分的に基づく、
    請求項２に記載の方法。
  4. 前記ワード線がバイアスされる前に前記選択線がバイアスされる、請求項３に記載の方法。
  5. 前記ワード線がバイアスされるのと同時にまたはその後で前記選択線がバイアスされる、請求項３に記載の方法。
  6. 前記複数のディジット線のうちの第２のディジット線をプレート線と結合することをさらに含み、前記ディジット線を前記感知構成要素と結合することが、前記複数のディジット線のうちの前記第２のディジット線を前記プレート線と結合することに少なくとも部分的に基づく、
    請求項１に記載の方法。
  7. 前記複数のディジット線のうちの第２のディジット線をフローティングさせることをさらに含み、前記ディジット線を前記感知構成要素と結合することが、前記複数のディジット線のうちの前記第２のディジット線をフローティングさせることに少なくとも部分的に基づく、
    請求項１に記載の方法。
  8. 前記感知構成要素によって前記論理状態を決定したことに少なくとも部分的に基づいて、前記メモリセルの前記記憶構成要素内に記憶された前記論理状態を出力すること
    をさらに含む、請求項１に記載の方法。
  9. 前記メモリセルに対して読み取り動作を実行する命令を含むコマンドを受信することをさらに含み、前記メモリセルの前記第１のトランジスタおよび前記第２のトランジスタを活動化することが、前記コマンドを受信することに少なくとも部分的に基づく、
    請求項１に記載の方法。
  10. 前記複数のディジット線のうちの第２のディジット線を通じて前記感知構成要素と結合された第２のメモリセルに対して第２の読み取り動作を実行する命令を含む第２のコマンドを受信することと、
    前記第３のトランジスタによって、前記第２のコマンドを受信したことに少なくとも部分的に基づいて前記ディジット線を前記感知構成要素から結合解除することと、
    前記ディジット線を前記感知構成要素から結合解除したことに少なくとも部分的に基づいて、第２の選択線と結合された第４のトランジスタによって、前記複数のディジット線のうちの前記第２のディジット線を前記感知構成要素と結合することと
    をさらに含む、請求項９に記載の方法。
  11. 前記複数のディジット線のうちの前記第２のディジット線を前記感知構成要素と結合したことに少なくとも部分的に基づいて、前記第２のメモリセル内に記憶された論理状態を出力すること
    をさらに含む、請求項１０に記載の方法。
  12. ディジット線およびプレート線と結合されたメモリセルであって、記憶構成要素と、前記記憶構成要素および前記ディジット線と結合された第１のトランジスタと、前記記憶構成要素および前記プレート線と結合された第２のトランジスタとを備えるメモリセルと、
    前記第１のトランジスタのゲートと結合され、前記記憶構成要素を前記ディジット線と選択的に結合するように構成されたワード線と、
    前記第２のトランジスタのゲートと結合され、前記記憶構成要素を前記プレート線と選択的に結合するように構成された選択線と、
    前記ディジット線を備える複数のディジット線と選択的に結合するように構成された感知構成要素と、
    前記選択線と結合され、読み取り動作の少なくとも一部分の間に前記ディジット線を前記感知構成要素と選択的に結合するように構成された第３のトランジスタと
    を備えるメモリデバイス。
  13. 前記ワード線および前記複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、
    前記複数のディジット線のうちの前記第２のディジット線を前記感知構成要素と選択的に結合するように構成された第４のトランジスタであって、そのゲートが第２の選択線と結合される、第４のトランジスタと
    をさらに備える、請求項１２に記載のメモリデバイス。
  14. ディジット線およびプレート線と結合されたメモリセルであって、記憶構成要素と、直列構成で接続された２つのトランジスタとを備えるメモリセルと、
    前記２つのトランジスタの第１のトランジスタのゲートと結合され、前記メモリセルを選択するように構成されたワード線と、
    前記２つのトランジスタの第２のトランジスタのゲートと結合され、前記メモリセルを前記ディジット線と結合するように構成された選択線と、
    前記ディジット線を備える複数のディジット線と選択的に結合するように構成された感知構成要素と、
    前記選択線と結合され、読み取り動作の少なくとも一部分の間に前記ディジット線を前記感知構成要素と選択的に結合するように構成された第３のトランジスタと
    を備えるメモリデバイス。
  15. 前記２つのトランジスタのうちの少なくとも１つの第１のノードが前記記憶構成要素と結合され、前記２つのトランジスタのうちのもう１つの第２のノードが前記ディジット線と結合される、請求項１４に記載のメモリデバイス。
  16. 前記第１のトランジスタが前記第１のノードにおいて前記記憶構成要素と結合され、前記第２のトランジスタが前記第２のノードにおいて前記ディジット線と結合される、請求項１５に記載のメモリデバイス。
  17. 前記第１のトランジスタが前記第２のノードにおいて前記ディジット線と結合され、前記第２のトランジスタが前記第１のノードにおいて前記記憶構成要素と結合される、請求項１５に記載のメモリデバイス。
  18. 前記ワード線および前記複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、
    前記複数のディジット線のうちの前記第２のディジット線を前記感知構成要素と選択的に結合するように構成された第４のトランジスタであって、そのゲートが第２の選択線と結合される、第４のトランジスタと
    をさらに備える、請求項１４に記載のメモリデバイス。
  19. 前記記憶構成要素が前記プレート線と結合される、請求項１４に記載のメモリデバイス。
  20. 前記メモリセルがダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを含む、請求項１４に記載のメモリデバイス。
  21. メモリセルと、
    前記メモリセルと結合されたワード線と、
    前記メモリセルと結合され、第１の方向に延びるディジット線と、
    前記メモリセルと結合され、前記第１の方向に延びる選択線であって、前記メモリセルを前記ディジット線と選択的に結合するように構成された選択線と、
    前記ディジット線を含む複数のディジット線と選択的に結合されるように構成された感知構成要素と、
    前記ディジット線を前記感知構成要素と選択的に結合するように構成された第１のトランジスタであって、そのゲートが前記選択線と結合される、第１のトランジスタと
    を備えるメモリデバイス。
  22. 前記ワード線および前記複数のディジット線のうちの第２のディジット線と結合された第２のメモリセルと、
    前記複数のディジット線のうちの前記第２のディジット線を前記感知構成要素と選択的に結合するように構成された第２のトランジスタであって、そのゲートが第２の選択線と結合される、第２のトランジスタと
    をさらに備える、請求項２１に記載のメモリデバイス。
  23. 前記ワード線が、前記第１の方向と直交する第２の方向に延びる、請求項２１に記載のメモリデバイス。
  24. 前記第１の方向および前記第２の方向が基板の表面と平行である、請求項２３に記載のメモリデバイス。
  25. 基板と、
    記憶構成要素と、第１の縦型トランジスタと、第２の縦型トランジスタとを備えるメモリセルと、
    ワード線と結合された第１のゲートと、前記基板の表面から離れて第１の方向に延びる第１のドープ領域とを備える前記第１の縦型トランジスタと、
    選択線と結合された第２のゲートと、前記基板の前記表面から離れて前記第１の方向に延びる第２のドープ領域とを備える前記第２の縦型トランジスタと
    を備えるメモリデバイス。
  26. 前記第１の方向が前記基板の前記表面と直交する、請求項２５に記載のメモリデバイス。
  27. 前記ワード線が、前記基板の前記表面によって画定された平面と平行な第２の方向に延びる、請求項２５に記載のメモリデバイス。
  28. 前記選択線が、前記基板の前記表面によって画定された前記平面と平行な第３の方向に延び、前記第３の方向が前記第２の方向と直交する、請求項２７に記載のメモリデバイス。
  29. 前記選択線が、前記メモリセルに関連付けられたディジット線を、読み取り動作中に前記ディジット線を含む複数のディジット線と選択的に結合するように構成された感知構成要素と結合するように構成される、請求項２５に記載のメモリデバイス。
  30. 前記第１のドープ領域が、前記基板の前記表面から離れた第１の距離であり、前記第２のドープ領域が、前記第１の距離とは異なる前記基板の前記表面から離れた第２の距離である、請求項２５に記載のメモリデバイス。
  31. 前記記憶構成要素が、前記基板の前記表面から離れた第３の距離であり、前記第３の距離が前記第１の距離または前記第２の距離よりも大きい、請求項３０に記載のメモリデバイス。
  32. 前記ワード線が、前記基板の前記表面から離れた第１の距離であり、前記選択線が、前記第１の距離とは異なる前記基板の前記表面から離れた第２の距離である、請求項２５に記載のメモリデバイス。
  33. 前記第１の縦型トランジスタの第１のノードがディジット線と結合され、前記第２の縦型トランジスタの第１のノードが前記記憶構成要素の第１のノードと結合される、請求項２５に記載のメモリデバイス。
  34. 前記第１の縦型トランジスタの第２のノードが前記第２の縦型トランジスタの第２のノードと結合される、請求項３３に記載のメモリデバイス。
  35. 前記第１の縦型トランジスタの第１のノードが前記記憶構成要素の第１のノードと結合され、前記第２の縦型トランジスタの第１のノードがディジット線と結合される、請求項２５に記載のメモリデバイス。
  36. 前記第１の縦型トランジスタの第１のノードが前記記憶構成要素の第１のノードと結合され、前記第２の縦型トランジスタの第１のノードが前記記憶構成要素の第２のノードと結合される、請求項２５に記載のメモリデバイス。
  37. 前記第１の縦型トランジスタの第２のノードがディジット線と結合される、請求項３６に記載のメモリデバイス。
  38. 前記第２の縦型トランジスタの第２のノードがプレート線と結合される、請求項３６に記載のメモリデバイス。
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