KR102400518B1 - 메모리 셀들의 어레이에 대한 액세스 라인 관리 - Google Patents

메모리 셀들의 어레이에 대한 액세스 라인 관리 Download PDF

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Abstract

메모리 셀들의 어레이에 대한 액세스 라인 관리를 위한 방법, 시스템 및 디바이스가 설명된다. 일부 메모리 디바이스는 복수의 디지트 라인 및/또는 복수의 워드 라인과 관련된 메모리 셀과 결합되는 플레이트를 포함할 수 있다. 플레이트가 복수의 디지트 라인 및/또는 워드 라인과 결합되기 때문에, 메모리 디바이스의 다양한 컴포넌트 간의 의도하지 않은 교차 결합이 중요할 수 있다. 다양한 컴포넌트 사이의 의도하지 않은 교차 결합의 영향을 완화하기 위해, 메모리 디바이스는 액세스 동작의 하나 이상의 부분 동안 선택 해제된 워드 라인을 플로팅할 수 있다. 따라서, 선택 해제된 각각의 워드 라인의 전압은 플레이트 전압의 변화가 발생할 수 있으므로 플레이트의 전압과 관련될 수 있다.

Description

메모리 셀들의 어레이에 대한 액세스 라인 관리{ACCESS LINE MANAGEMENT FOR AN ARRAY OF MEMORY CELLS}
교차 참조
본 특허 출원은 2019 년 11 월 26 일에 출원된 "ACCESS LINE MANAGEMENT FOR AN ARRAY OF MEMORY CELLS"라는 제목의 Vimercati에 의한 미국 특허 출원 번호 16/695,848에 대한 우선권을 주장하고, 이는 2018 년 5 월 4 일에 출원된 현재 심사중인 "ACCESS LINE MANAGEMENT FOR AN ARRAY OF MEMORY CELLS"라는 제목의 Vimercati에 의한 미국 특허 출원 번호 15/971,639의 일부 계속 출원이고, 이들의 각각은 양수인에게 양도되며, 이들의 각각은 그 전체가 본 출원에 참조로 명시적으로 통합된다.
이하는 전반적으로 메모리 셀에 대한 액세스 관리에 관한 것이고, 보다 구체적으로 메모리 셀들의 어레이에 대한 액세스 라인 관리에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하는데 널리 사용된다. 정보는 메모리 디바이스의 다양한 상태를 프로그래밍하여 저장된다. 예를 들어, 이진 디바이스에는 종종 로직 "1” 또는 로직 "0"으로 표시되는 2 가지 상태가 있다. 다른 시스템에서는 2 개 초과의 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에 상태를 기록하거나 프로그램할 수 있다.
자기 하드 디스크, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM) 등을 포함하는 다양한 유형의 메모리 디바이스가 존재한다. 메모리 디바이스는 휘발성 또는 비 휘발성일 수 있다. FeRAM과 같은 비 휘발성 메모리는 외부 전원이 없는 경우에도 장기간 저장된 로직 상태를 유지할 수 있다. 예를 들어, DRAM과 같은 휘발성 메모리 디바이스는 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만 저장 디바이스로 강유전성 커패시터를 사용하기 때문에 비 휘발성 속성을 가질 수 있다. 따라서, FeRAM 디바이스는 다른 비 휘발성 및 휘발성 메모리 디바이스에 비해 향상된 성능을 가질 수 있다.
메모리 디바이스를 개선하는 것은 다른 것들 중에서 일반적으로 메모리 셀 밀도 증가, 판독/기록 속도 증가, 신뢰성 증가, 데이터 보유 증가, 전력 소비 감소 또는 제조 비용 감소를 포함할 수 있다.
도 1은 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 지원하는 메모리 어레이의 예를 예시한다.
도 2는 본 개시의 예에 따른 액세스 라인 관리를 위한 기술을 지원하는 회로의 예를 예시한다.
도 3은 본 개시의 예에 따른 액세스 라인 관리를 위한 기술을 지원하는 메모리 디바이스의 예를 예시한다.
도 4a 및 4b는 본 개시의 예에 따른 액세스 라인 관리를 위한 기술을 지원하는 메모리 디바이스 및 타이밍 다이어그램의 예를 예시한다.
도 5a 및 5b는 본 개시의 예에 따른 액세스 라인 관리를 위한 기술을 지원하는 메모리 디바이스 및 타이밍 다이어그램의 예를 예시한다.
도 6 및 7은 본 개시의 예에 따른 액세스 라인 관리를 위한 기술을 지원하는 디바이스의 블록도를 도시한다.
도 8 내지 10은 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 방법을 예시한다.
도 11은 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 회로의 예를 예시한다.
도 12a 내지 12d는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램을 예시한다.
도 13은 본 개시의 예에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 지원하는 액세스 라인 관리기의 블록도를 예시한다.
도 14는 본 개시의 예들에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 지원하는 디바이스를 포함하는 시스템의 다이어그램을 예시한다.
도 15는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 방법을 예시한다.
일부 메모리 어레이는 복수의 메모리 셀에 공통인 플레이트를 포함할 수 있으며, 메모리 셀은 또한 복수의 디지트 라인 및/또는 복수의 워드 라인과 관련된다. 선택된 메모리 셀에 대한 액세스 동작(예를 들어, 하이 전압과 로우 전압 사이)과 관련하여 플레이트의 전압(따라서 또한 관련 플레이트 라인의 전압)이 변동함에 따라, 일부 메모리 디바이스는 고정 전압에서 플레이트(선택 해제된(unselected) 워드 라인으로 지칭될 수 있음)에 공통인 선택 해제된 메모리 셀에 대해 각각의 워드 라인을 유지할 수 있다. 이것은 각각의 선택 해제된 워드 라인(예를 들어, 각각의 선택 해제된 워드 라인과 공통 플레이트 또는 플레이트 라인 사이)과 관련된 용량성(예를 들어, 기생) 교차 결합(cross-coupling)으로 인한 누설 전류 및 관련 전력 손실을 초래할 수 있다. 플레이트가 많은 메모리 셀에 공통인 경우, 커패시턴스(예를 들어, 기생 커패시턴스)의 양과 플레이트와 선택 해제된 워드 라인 사이의 의도하지 않은 교차 결합, 따라서, 관련 전력 손실의 양이 상당할 수 있다. 메모리 어레이에 의한 추가 전력 소비와 함께, 이러한 의도하지 않은 교차 결합으로 인한 기생 신호는 선택 해제된 메모리 셀에 저장된 로직 상태를 방해할 수 있다. 예를 들어, 기생 시그널링은 다른 영향 중에서도 메모리 셀에 저장된 상태를 변경하거나 액세스 동작에 오류를 도입함으로써 데이터에 오류가 도입될 수 있다.
복수의 디지트 라인 및/또는 복수의 워드 라인(직접 또는 간접)와 관련된 메모리 셀에 공통된 플레이트를 포함할 수 있는 메모리 디바이스에서 액세스 동작 동안 액세스 라인(예를 들어, 선택 해제된 액세스 라인, 선택 해제된 워드 라인)을 관리하기 위한 기술이 본 출원에서 설명된다. 예를 들어, 의도하지 않은 교차 결합의 영향을 줄이거나 완화하기 위해, 메모리 디바이스는 플레이트의 전압을 변경할 때 다수의 선택 해제된 액세스 라인(예를 들어, 워드 라인)을 플로팅(float)할 수 있다. 따라서, 메모리 디바이스는 선택된 메모리 셀에 대한 액세스 동작의 하나 이상의 부분 동안, 그리고 일부 경우에 액세스 동작 전 또는 후에 지속 시간 동안 선택 해제된 워드 라인을 플로팅할 수 있다. 선택 해제된 액세스 라인을 플로팅하면 플레이트 및 플레이트 라인의 전압을 추적(예를 들어, 일정하거나 거의 일정한 차이를 유지)하는 각각의 선택 해제된 액세스 라인의 전압을 가능하게 하여 메모리 어레이의 전체적인 전력 소비를 낮출 수 있고 뿐만 아니라 선택 해제된 메모리 셀과 관련된 오류를 적게할 수 있다. 본 출원에서 사용되는, 노드 플로팅은 임의의 정의된 전압 소스로부터 노드를 전기적으로 절연시키는 것을 의미할 수 있다.
상기에서 소개된 개시 내용의 특징은 도 1 내지 도 3의 맥락에서 아래에 더 설명된다. 그런 다음, 특정 예가 도 4a-4b 및 5a-5b, 11 및 12a-12d를 참조하여 설명된다. 본 개시의 이들 및 다른 특징들은 메모리 셀들의 어레이에 대한 액세스 라인 관리를 위한 기술들과 관련된 장치 다이어그램들, 시스템 다이어그램들 및 흐름도들에 의해 추가로 예시되고 설명된다.
도 1 은 본 개시의 다양한 실시예들에 따른 예시적인 메모리 어레이(100)를 예시한다. 메모리 어레이(100)는 또한 전자 메모리 디바이스로 지칭될 수 있다. 메모리 어레이(100)는 상이한 상태를 저장하도록 프로그래밍 가능한 메모리 셀(105)을 포함한다. 각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시된 2 개의 상태를 저장하도록 프로그래밍 가능할 수 있다. 일부 경우에, 메모리 셀(105)은 2 개 이상의 로직 상태를 저장하도록 구성된다. 메모리 셀(105)은 커패시터에 프로그램 가능 상태를 나타내는 전하를 저장할 수 있다; 예를 들어, 충전된 커패시터와 충전되지 않은 커패시터는 개별적으로 2 가지 로직 상태를 나타낼 수 있다. DRAM 아키텍처는 일반적으로 이러한 디자인을 사용할 수 있으며, 사용되는 커패시터는 절연체로서 선형 또는 초 전기 분극 속성을 갖는 유전체 재료를 포함할 수 있다. 반대로, 강유전성 메모리 셀은 절연 재료로서 강유전체를 갖는 커패시터를 포함할 수 있다. 강유전성 커패시터의 서로 다른 충전 레벨은 서로 다른 로직 상태를 나타낼 수 있다. 강유전성 재료는 비선형 분극 속성을 가지고 있다; 강유전성 메모리 셀(105)의 일부 세부 사항 및 이점이 아래에서 논의된다.
메모리 어레이(100)는 2 차원(2D) 메모리 어레이가 서로의 상부에 형성되는 3 차원(3D) 메모리 어레이일 수 있다. 이는 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 결국 생산 비용을 감소시키거나 메모리 어레이의 성능을 증가시킬 수 있거나, 또는 둘 모두일 수 있다. 도 1에 도시된 예에 따르면, 메모리 어레이(100)는 2 개의 레벨의 메모리 셀(105)을 포함하므로 3 차원 메모리 어레이로 간주될 수 있다; 그러나 레벨 수는 2 개로 제한되지 않는다. 각각의 레벨은 메모리 셀(105)이 각각의 레벨에 걸쳐 서로 대략적으로 정렬되어 메모리 셀 스택(145)을 형성하도록 정렬되거나 위치될 수 있다. 일부 경우에, 메모리 어레이(100)는 메모리 디바이스(100)로 지칭될 수 있다.
메모리 셀(105)의 각각의 행(row)은 액세스 라인(110)에 연결되고, 메모리 셀(105)의 각각의 열(column)은 비트 라인(115)에 연결된다. 액세스 라인(110)과 비트 라인(115)은 어레이를 생성하기 위해 서로 실질적으로 수직일 수 있다. 추가하여, 메모리 셀(105)의 각각의 행은 적어도 하나의 플레이트 라인(미도시)에 결합될 수 있다. 본 출원에 사용된 용어 플레이트 노드, 플레이트 라인, 또는 단순히 플레이트는 상호 교환하여 사용될 수 있다. 도 1에 도시된 바와 같이, 메모리 셀 스택(145)의 각각의 메모리 셀(105)은 비트 라인(115)과 같은 별개의 전도성 라인에 결합될 수 있다. 다른 예들(미도시)에서, 메모리 셀 스택(145)의 2 개의 메모리 셀(105)은 공통 전도성 라인 예컨대, 비트 라인(115)을 공유할 수 있다. 즉, 비트 라인(115)은 상부 메모리 셀(105)의 바닥 전극 및 하부 메모리 셀(105)의 상부 전극과 전자 통신할 수 있다. 다른 구성이 가능할 수 있고 예를 들어, 제 3 데크는 하부 데크와 액세스 라인(110)을 공유할 수 있다. 일반적으로, 하나의 메모리 셀(105)은 액세스 라인(110) 및 비트 라인(115)과 같은 2 개의 전도성 라인의 인터섹션에 위치될 수 있다. 이 인터섹션은 메모리 셀의 어드레스라고 할 수 있다. 타겟 메모리 셀(105)은 에너자이즈된 액세스 라인(110)과 비트 라인(115)의 인터섹션에 위치된 메모리 셀(105)일 수 있다; 즉, 액세스 라인(110) 및 비트 라인(115)은 그들의 인터섹션에서 메모리 셀(105)을 판독하거나 기록하기 위해 에너자이즈될 수 있다. 동일한 액세스 라인(110) 또는 비트 라인(115)과 전자 통신하는(예를 들어, 접속된) 다른 메모리 셀(105)은 비 타겟 메모리 셀(105)로 지칭될 수 있다.
상기에서 논의된 바와 같이, 전극은 메모리 셀(105) 및 액세스 라인(110) 또는 비트 라인(115)에 결합될 수 있다. 전극이라는 용어는 전기 전도체를 지칭할 수 있고, 일부 경우에 메모리 셀(105)에 대한 전기적 컨택으로 사용될 수 있다. 전극은 메모리 어레이(100)의 엘리먼트 또는 컴포넌트 사이의 전도성 경로를 제공하는 트레이스, 와이어, 전도성 라인, 전도성 층 등을 포함할 수 있다.
판독 및 기록과 같은 동작은 액세스 라인(110) 및 디지트 라인(115)을 활성화 또는 선택함으로써 메모리 셀(105) 상에서 수행될 수 있다. 액세스 라인(110)은 또한 워드 라인(110)으로 알려질 수 있고, 비트 라인(115)은 또한 공지된 디지트 라인(115)일 수 있다. 일반적으로, 액세스 라인이라는 용어는 워드 라인, 비트 라인, 디지트 라인 또는 플레이트 라인을 지칭할 수 있다. 워드 라인과 비트 라인 또는 그 유사어에 대한 참조는 이해 또는 동작 손실없이 상호 교환할 수 있다. 워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 것은 개별 라인에 전압을 인가하는 것을 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 재료 예컨대, 금속(예를 들어, 구리(Cu), 알루미늄(Al), 금(Au), 텅스텐(W) 등), 금속 합금, 탄소, 도핑된 반도체, 또는 기타 전도성 재료, 합금, 화합물 등으로 만들어 질 수 있다.
일부 아키텍처에서, 셀의 로직 저장 디바이스, 예를 들어, 커패시터는 선택 컴포넌트에 의해 디지트 라인으로부터 전기적으로 절연될 수 있다. 워드 라인(110)은 선택 컴포넌트와 연결되어 제어할 수 있다. 예를 들어, 선택 컴포넌트는 트랜지스터일 수 있고 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 워드 라인(110)을 활성화하면 메모리 셀(105)의 커패시터와 그에 대응하는 디지트 라인(115) 사이의 전기적 연결 또는 폐쇄 회로가 발생한다. 그런 다음, 디지트 라인은 메모리 셀(105)을 판독하거나 기록 위해 액세스될 수 있다. 메모리 셀(105)을 선택하면, 결과 신호는 저장된 로직 상태를 결정하는데 사용될 수 있다.
메모리 셀(105)의 액세스는 행 디코더(120) 및 열 디코더(130)를 통해 제어될 수 있다. 예를 들어, 행 디코더(120)는 메모리 제어기(140)로부터 행 어드레스를 수신하고, 수신된 행 어드레스에 기초하여 적절한 워드 라인(110)을 활성화할 수 있다. 유사하게, 열 디코더(130)는 메모리 제어기(140)로부터 열 어드레스를 수신하고 적절한 디지트 라인(115)을 활성화한다. 예를 들어, 메모리 어레이 (100)는 다수의 워드 라인 (110) 및 다수의 디지트 라인 (115)을 포함할 수 있다. 따라서, 워드 라인 (110) 및 디지트 라인 (115)을 활성화함으로써, 그들의 인터섹션에 있는 메모리 셀 (105)이 액세스 될 수 있다. 이하에서 더 상세히 설명되는 바와 같이, 선택 해제된 액세스 라인 (예를 들어, 선택 해제된 워드 라인)을 플로팅함으로써 의도하지 않은 교차 결합의 영향이 완화될 수 있다. 예를 들어, 플레이트는 복수의 메모리 셀과 결합될 수 있으며, 이는 결국 복수의 워드 라인 및 복수의 디지트 라인과 (직접 또는 간접적으로) 결합될 수 있다. 하나의 메모리 셀의 액세스 동작과 관련된 기간 동안, 플레이트와 결합된 나머지 선택 해제된 메모리 셀과 관련된 워드 라인은 플로팅될 수 있다. 선택 해제된 워드 라인을 플로팅함으로써, 선택 해제된 워드 라인과 플레이트 사이의 교차 결합과 관련된 영향이 완화될 수 있다.
액세스 할 때, 메모리 셀 (105)은 메모리 셀 (105)의 저장된 상태를 결정하기 위해 감지 컴포넌트 (125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 메모리 셀 (105)에 액세스 한 후, 메모리 셀 (105)의 강유전성 커패시터는 대응하는 디지트 라인 (115) 상으로 방전될 수 있다. 커패시터를 방전시키는 것은 커패시터에 전압을 바이어스(bias) 또는 인가함으로써 야기될 수 있다. 방전은 메모리 셀 (105)의 저장된 상태를 결정하기 위해 감지 컴포넌트 (125)가 기준 전압 (미도시)과 비교할 수 있는 디지트 라인 (115)의 전압의 변화를 야기할 수 있다. 예시적인 액세스 동작은 도 4a 내지 4b 및 5a 내지 5b를 참조하여 후술된다.
감지 컴포넌트 (125)는 신호의 차이를 검출하고 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이를 래칭(latching)이라고 할 수 있다. 메모리 셀(105)의 검출된 로직 상태는 그런 다음 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다. 일부 경우에, 감지 컴포넌트(125)는 열 디코더(130) 또는 행 디코더(120)의 일부일 수 있다. 또는, 감지 컴포넌트(125)는 열 디코더 (130) 또는 행 디코더 (120)와 연결되거나 전자 통신할 수 있다. 이하에서 더 상세히 설명되는 바와 같이, 선택 해제된 워드 라인은 워드 라인의 교차 결합과 관련된 영향을 완화하기 위해 액세스 동작과 관련된 기간 동안 플로팅될 수 있다.
일부 메모리 아키텍처에서, 메모리 셀 (105)에 액세스하는 것은 저장된 로직 상태를 저하시키거나 파괴할 수 있고, 원래의 로직 상태를 메모리 셀 (105)로 복귀시키기 위해 재기록 또는 리프레시 동작이 수행될 수 있다. 예를 들어, DRAM에서, 커패시터는 감지 동작 동안에 부분적으로 또는 완전히 방전되어 저장된 로직 상태를 손상시킬 수 있다. 따라서 로직 상태는 감지 동작 후에 재기록될 수 있다. 추가적으로, 단일 워드 라인 (110)을 활성화하는 것은 행의 모든 메모리 셀의 방전을 초래할 수 있다; 따라서, 행의 몇몇 또는 모든 메모리 셀 (105)이 재기록 될 필요가 있을 수 있다. 그러나 강유전체를 사용하는 어레이와 같은 비 휘발성 메모리에서, 메모리 셀 (105)에 액세스하는 것은 로직 상태를 파괴하지 않을 수 있고, 따라서 메모리 셀 (105)은 액세스 후에 재기록을 요구하지 않을 수 있다. 일부 예들에서, 다수의 레벨의 메모리 셀이 동일한 플레이트에 결합될 수 있다. 그러한 플레이트 구성은 더 높은 레벨의 메모리 셀을 기판에 연결하는 데 사용되는 더 적은 양의 영역을 초래할 수 있다.
DRAM을 포함한 일부 메모리 아키텍처는 외부 전원에 의해 주기적으로 리프레시되지 않는 한 시간이 지남에 따라 저장된 상태를 잃을 수 있다. 예를 들어, 충전된 커패시터는 누설 전류를 통해 시간이 지남에 따라 방전되어 저장된 정보가 손실될 수 있다. 이러한 소위 휘발성 메모리 디바이스의 리프레시 레이트(refresh rate)은 비교적 높을 수 있으며, 예를 들어, DRAM 어레이의 경우 초당 수십 번의 리프레시 동작로 인해 상당한 전력 소비가 발생할 수 있다. 점점 더 큰 메모리 어레이로 인해 전력 소비가 증가하면 특히 배터리와 같은 유한한 전원을 사용하는 모바일 디바이스의 경우 메모리 어레이 (예를 들어, 파워 서플라이, 열 생성, 재료 제한 등)의 배치 또는 동작을 방해할 수 있다.
메모리 제어기(140)는 다양한 컴포넌트, 예를 들어, 행 디코더 (120), 열 디코더 (130) 및 감지 컴포넌트 (125)를 통해 메모리 셀들 (105)의 동작 (예를 들어, 판독, 기록, 재기록, 리프레시, 방전 등)을 제어할 수 있다. 일부 경우에, 행 디코더 (120), 열 디코더 (130) 및 감지 컴포넌트 (125) 중 하나 이상이 메모리 제어기 (140)와 같은 장소에 배치될 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 행 및 열 어드레스 신호를 생성할 수 있다. 메모리 제어기 (140)는 또한 메모리 어레이 (100)의 동작 동안 사용되는 다양한 전압 또는 전류를 생성하고 제어 할 수 있다. 예를 들어, 하나 이상의 메모리 셀 (105)에 액세스한 후 워드 라인 (110) 또는 디지트 라인 (115)에 방전 전압을 인가할 수 있다. 일반적으로, 본 출원에서 논의되는 인가된 전압 또는 전류의 진폭, 형상 또는 지속 시간은 조정되거나 변경될 수 있고 메모리 어레이 (100)를 동작시키는데 논의된 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 어레이 (100) 내의 하나, 다수 또는 모든 메모리 셀 (105)이 동시에 액세스 될 수 있다; 예를 들어, 메모리 어레이 (100)의 다수 또는 모든 셀은 모든 메모리 셀 (105) 또는 메모리 셀 그룹 (105)이 단일 로직 상태로 설정되는 리셋(reset) 동작 동안 동시에 액세스될 수 있다.
일부 예들에서, 메모리 제어기 (140)는 액세스 동작과 관련된 하나 이상의 기간 동안 메모리 어레이 (100)의 하나 이상의 액세스 라인 (예를 들어, 워드 라인 (110))을 플로팅하도록 구성될 수 있다. 예를 들어, 메모리 제어기 (140)는 선택된 메모리 셀 (104)과 관련된 액세스 동작을 식별할 수 있다. 액세스 동작을 식별 할 때, 메모리 제어기 (140)는 선택된 메모리 셀 (105)과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 전압에서 제 2 전압으로 플레이트 (미도시)를 드라이빙을 개시할 수 있다. 일부 예들에서, 메모리 제어기 (140)는 선택된 메모리 셀 (105)과 관랸된 액세스 동작에 적어도 부분적으로 기초하여 선택 해제된 메모리 셀 (105)에 대한 액세스 라인 (예를 들어, 워드 라인 (110)) 플로팅을 개시할 수 있다. 메모리 제어기(140)는 플레이트를 제 2 전압으로 드라이빙하기 시작하기 전에 또는 동시에 선택 해제된 액세스 라인 플로팅을 개시하도록 구성될 수 있다. 따라서, 액세스 동작 동안, 메모리 제어기 (140)는 메모리 어레이 (100)의 다른 액세스 라인들 (예를 들어, 선택된 메모리 셀 (105)과 플레이트를 공유하는 선택 해제된 메모리 셀들 (105)과 관련된 다른 액세스 라인들)이 플로팅되는 동안 하나의 액세스 라인을 선택할 수 있다. 선택 해제된 액세스 라인을 플로팅함으로써, 선택 해제된 액세스 라인과 다른 양태의 메모리 어레이 (100) (예를 들어, 선택된 메모리 셀 (105) 및 하나 이상의 선택 해제된 메모리 셀 (105)에 공통인 플레이트) 사이의 교차 결합과 관련된 원하지 않는 영향을 피할 수 있거나 완화할 수 있다.
도 2는 본 개시의 다양한 실시예들에 따른 예시적인 회로 (200)를 예시한다. 회로 (200)는 메모리 셀 (105-a), 워드 라인 (110-a), 디지트 라인 (115-a) 및 감지 컴포넌트 (125-a)를 포함하고, 이는 도 1를 참고하여 설명된 메모리 셀 (105), 워드 라인 (110), 디지트 라인 (115) 및 감지 컴포넌트(125) 각각의 예일 수 있다. 메모리 셀(105-a)는 제 1 플레이트, 셀 플레이트(230) 및 제 2 플레이트, 셀 바닥(cell bottom)(215)을 갖는 로직 저장 컴포넌트 예컨대, 커패시터(205)를 포함할 수 있다. 셀 플레이트(230) 및 셀 바닥(215)은 그것들 사이에 위치된 강유전성 재료를 통해 용량성으로(capacitively) 결합될 수 있다. 셀 플레이트 (230) 및 셀 바닥(215)의 방위는 메모리 셀 (105-a)의 동작 변경없이 플립(flip)될 수 있다. 회로 (200)는 선택 컴포넌트 (220) 및 기준 라인 (225)을 또한 포함한다.
셀 플레이트 (230)는 플레이트 라인 (210)을 통해 액세스될 수 있고, 셀 바닥 (215)은 디지트 라인 (115-a)을 통해 액세스될 수 있다. 일부 경우에, 일부 메모리 셀 (105-a)은 다른 메모리 셀과 액세스 라인 (예를 들어, 디지트 라인, 워드 라인, 플레이트 라인)을 공유할 수 있다. 예를 들어, 디지트 라인 (115-a)은 동일한 열의 메모리 셀 (105-a)과 공유될 수 있고, 워드 라인 (110-a)은 동일한 행의 메모리 셀 (105-a) 및 플레이트 라인 (210)(및 대응하는 플레이트 (230))과 공유될 수 있고, 동일한 섹션, 타일(tile), 데크(deck) 또는 심지어 다수의 데크에서 메모리 셀 (105-a)과 공유될 수 있다. 전술한 바와 같이, 다양한 상태가 충전 또는 방전 커패시터(205)에 의해 저장될 수 있다. 많은 예들에서, 커넥터 또는 소켓은 메모리 셀들의 어레이 아래에 위치된 기판에 메모리 셀들의 상위 레벨 레벨들의 디지트 라인들 (115-a) 또는 플레이트 라인들 (210)을 결합하는데 사용될 수 있다. 커넥터 또는 소켓의 크기는 메모리 어레이의 플레이트 라인 구성에 기초하여 수정될 수 있다.
일부 경우에, 복수의 상이한 워드 라인 (110) 및/또는 디지트 라인 (115)과 관련된 다수의 메모리 셀 (105)과 결합된 플레이트 (미도시)를 포함하는 메모리 어레이 (100)는 본 출원에 설명된 고유한 액세스 동작을 가질 수 있다. 예를 들어, 선택 해제된 워드 라인은 플레이트 전압이 변하는 동안 고정 전압으로 유지되는 경우, 선택 해제된 워드 라인과 플레이트 사이 또는 선택 해제된 워드 라인과 하나 이상의 디지트 라인 사이의 커패시턴스로 인해 원하지 않는 누설 또는 전력 소비가 발생할 수 있다. 결과적으로, 공통 플레이트로 지칭될 수 있는 하나 초과의 메모리 셀 (105)에 공통된 플레이트를 포함하는 메모리 어레이의 액세스 동작 동안 이러한 커패시턴스 또는 교차 결합의 영향을 완화 또는 감소시키기 위한 기술이 제공된다.
커패시터 (205)의 저장된 상태는 회로 (200)에 표현된 다양한 엘리먼트들을 동작시킴으로써 판독 또는 감지될 수 있다. 커패시터 (205)는 디지트 라인 (115-a)과 전자 통신할 수 있다. 예를 들어, 커패시터 (205)는 선택 컴포넌트 (220)가 비활성화 될 때 디지트 라인 (115-a)으로부터 절연될 수 있고, 커패시터 (205)는 선택 컴포넌트 (220)가 활성화 될 때 디지트 라인 (115-a)에 연결될 수 있다. 선택 컴포넌트 (220)를 활성화하는 것은 메모리 셀 (105-a)을 선택하는 것으로 지칭될 수 있다. 일부 경우에, 선택 컴포넌트 (220)는 트랜지스터이고, 그것의 동작은 전압 크기가 트랜지스터의 임계 크기보다 큰 트랜지스터 게이트에 전압을 인가함으로써 제어된다. 워드 라인 (110-a)은 선택 컴포넌트 (220)를 활성화할 수 있고; 예를 들어, 워드 라인 (110-a)에 인가된 전압이 트랜지스터 게이트에 인가되어 커패시터 (205)를 디지트 라인 (115-a)과 연결한다. 이하에서 보다 상세히 설명되는 바와 같이, 액세스 동작 (예를 들어, 판독 동작 또는 기록 동작)은 메모리 어레이의 플레이트 구성에 기초하여 수행될 수 있다. 예를 들어, 하나 이상의 선택 해제된 액세스 라인 (예를 들어, 선택 해제된 워드 라인, 미도시)이 플로팅될 수 있다. 선택 해제된 액세스 라인을 플로팅함으로써 부정적인 교차 결합 효과를 방지하거나 완화할 수 있다.
다른 예들에서, 선택 컴포넌트 (220) 및 커패시터 (205)의 위치는 스위칭 될 수 있어서, 선택 컴포넌트 (220)가 플레이트 라인 (210)과 셀 플레이트 (230) 사이에 연결되고 커패시터 (205)가 디지트 라인 (115-a)과 선택 컴포넌트(220)의 다른 단자 사이에 있도록 연결된다. 이 실시예에서, 선택 컴포넌트 (220)는 커패시터 (205)를 통해 디지트 라인 (115-a)과 전자 통신 상태를 유지할 수 있다. 이 구성은 판독 및 기록 동작을 위한 대안적인 타이밍 및 바이어싱과 관련될 수 있다.
일부 경우에, 커패시터 (205)의 플레이트 사이의 강유전성 재료로 인해, 커패시터 (205)는 디지트 라인 (115-a)에 연결될 때 방전되지 않을 수 있다. 하나의 방식에서, 강유전성 캐패시터 (205)에 저장된 로직 상태를 감지하기 위해, 워드 라인 (110-a)은 메모리 셀 (105)을 선택하도록 바이어스될 수 있고, 전압이 플레이트 라인(210)에 인가될 수 있다. 일부 경우들에서, 플레이트 라인 (210) 및 워드 라인 (110-a)을 바이어싱 하기 전에, 디지트 라인 (115-a)은 가상적으로 접지된 다음 가상 접지(virtual ground)로부터 절연된다. 플레이트 라인 (210)을 바이어싱하는 것은 캐패시터 (205)에 걸쳐 전압 차이 (예를 들어, 플레이트 라인 (210) 전압 - 디지트 라인 (115-a) 전압)를 초래할 수 있다. 전압 차이는 캐패시터 (205) 상의 저장된 전하의 변화를 얻을 수 있으며, 여기서, 저장된 전하의 변화의 크기는 예를 들어, 초기 상태가 로직 1 또는 로직 0을 저장하는지 여부와 같은 커패시터 (205)의 초기 상태에 의존할 수 있다. 이것은 커패시터 (205)에 저장된 전하에 기초하여 디지트 라인 (115-a)의 전압을 변화시킬 수 있다. 셀 플레이트(230)에 대한 전압을 변화시킴으로써 메모리 셀 (105-a)의 동작은 "셀 플레이트를 움직이는 것(moving cell plate)"으로 지칭될 수 있다. 이하에서 보다 상세히 설명되는 바와 같이, 액세스 동작 (예를 들어, 판독 동작 또는 기록 동작)의 일부 양태는 메모리 어레이의 플레이트 구성에 기초하여 수행될 수 있다.
디지트 라인(115-a)의 전압의 변화는 그것의 고유한 커패시턴스에 의존할 수 있다. 즉, 디지트 라인 (115-a)을 통해 전하가 흐르기 때문에, 일부 한정된 전하가 디지트 라인 (115-a)에 저장될 수 있고 결과적인 전압은 고유 커패시턴스에 의존한다. 고유 커패시턴스는 디지트 라인(115-a)의 치수를 포함한 물리적 특성에 의존할 수 있다. 디지트 라인(115-a)은 많은 메모리 셀(105)을 연결할 수 있으므로 디지트 라인(115-a)은 무시할 수 없는 커패시턴스를 야기하는 길이를 가질 수 있다 (예를 들어, 피코 패럿 (pF)의 크기). 디지트 라인 (115-a)의 결과 전압은 그런 다음 메모리 셀 (105-a)에 저장된 로직 상태를 결정하기 위해 감지 컴포넌트 (125-a)에 의해 기준 (예를 들어, 기준 라인 (225)의 전압)과 비교될 수 있다. 다른 감지 프로세스가 사용될 수 있다.
감지 컴포넌트 (125-a)는 신호의 차이를 검출하고 증폭하기 위한 다양한 트랜지스터 또는 증폭기를 포함할 수 있으며, 이를 래칭이라고 할 수 있다. 감지 컴포넌트 (125-a)는 기준 전압일 수 있는 기준 라인 (225) 및 디지트 라인 (115-a)의 전압을 수신하고 비교하는 감지 증폭기를 포함할 수 있다. 감지 증폭기 출력은 비교에 기초하여 더 높은 (예를 들어, 양(positive)의) 또는 더 낮은 (예를 들어, 음(negative)의 또는 접지) 서플라이 전압으로 드라이빙될 수 있다. 예를 들어, 만약 디지트 라인 (115-a)이 기준 라인 (225)보다 높은 전압을 갖는다면, 감지 증폭기 출력은 양의 서플라이 전압으로 드라이빙될 수 있다.
일부 경우에, 감지 증폭기는 추가적으로 디지트 라인 (115-a)을 공급 전압으로 드라이빙할 수 있다. 감지 컴포넌트 (125-a)는 감지 증폭기의 출력 및/또는 디지트 라인 (115-a)의 전압을 래치할 수 있으며, 이는 메모리 셀 (105-a)의 저장된 상태, 예를 들어, 로직 1을 결정하는 데 사용될 수 있다. 대안적으로, 디지트 라인 (115-a)이 기준 라인 (225)보다 낮은 전압을 갖는 경우, 감지 증폭기 출력은 음 또는 접지 전압으로 드라이빙될 수 있다. 감지 컴포넌트 (125-a)는 메모리 셀 (105-a)의 저장된 상태, 예를 들어, 로직 0를 결정하기 위해 감지 증폭기 출력을 유사하게 래치할 수 있다. 메모리 셀(105-a)의 래치된 로직 상태는 그런 다음, 예를 들어, 도 1을 참고로 하여 출력(135)으로서 열 디코더(130)를 통해 출력될 수 있다.
메모리 셀(105-a)을 기록하기 위해, 전압이 커패시터(205)에 걸쳐 인가될 수 있다. 다양한 방법이 사용될 수 있다. 일 예에서, 선택 컴포넌트 (220)는 커패시터 (205)를 디지트 라인 (115-a)에 전기적으로 연결하기 위해 워드 라인 (110-a)을 통해 활성화될 수 있다. 셀 플레이트 (230) (플레이트 라인 (210)을 통해) 및 셀 바닥 (215) (디지트 라인 (115-a)을 통해)의 전압을 제어함으로써 커패시터 (205)에 전압이 인가될 수 있다. 로직 0을 기록하기 위해, 셀 플레이트 (230)는 하이(high)로 취해질 수 있고, 즉 양의 전압이 플레이트 라인 (210)에 인가될 수 있고, 셀 바닥 (215)은 예를 들어, 사실상 접지 또는 음의 전압을 디지트 라인 (115-a)에 인가함으로써 로우(low)를 취할 수 있다. 로직 1을 기록하기 위해 반대 프로세스가 수행되고, 여기서는 셀 플레이트(230)는 로우를 취하고, 셀 바닥 (215)은 하이를 취한다.
도 3은 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 메모리 디바이스 (300)의 예를 예시한다. 메모리 디바이스 (300)는 어레이 (320)를 형성하기 위해 하나 이상의 워드 라인 (310) 및 하나 이상의 디지트 라인 (315)과 결합된 복수의 메모리 셀 (305)을 포함할 수 있다. 메모리 디바이스 (300)는 어레이 (320)의 다수의 워드 라인 (310) 또는 다수의 디지트 라인 (315)과 관련된 하나 이상의 메모리 셀 (305)과 결합되는 플레이트 (325)를 포함할 수 있다. 일부 예에서, 메모리 어레이 (320)는 복수의 강유전성 메모리 셀 또는 다른 커패시터 기반 메모리 셀을 포함할 수 있다.
예를 들어, 플레이트 (325)는 제 1 워드 라인 (310-a) 및 제 2 워드 라인 (310-b)과 관련된 메모리 셀 (305) 및/또는 제 1 디지트 라인 (315-a), 제 2 디지트 라인 (315-b) 및 제 3 디지트 라인 (315-c)과 관련된 메모리 셀 (305)과 결합될 수 있다. 일부 경우에, 단일 플레이트 (325)는 임의의 수의 워드 라인 (310) 또는 디지트 라인과 관련된 (예를 들어, 결합된) 메모리 셀 (305)과 결합될 수 있다. 메모리 디바이스 (300)는 도 1을 참조하여 설명된 메모리 어레이 (100)의 예일 수 있거나 그에 포함될 수 있다.
일부 예들에서, 메모리 셀들의 어레이 내의 플레이트 노드들의 수량은 다수의 메모리 셀들에 각각 공통인 하나 이상의 플레이트들을 가짐으로써 대안적인 아키텍처들에 비해 감소될 수 있다. 이것은 메모리 어레이에서 다이 면적의 보다 효율적인 사용 및/또는 액세스 동작 동안 전력의 보다 효율적인 사용을 초래할 수 있다. 일부 경우에, 플레이트 (325)와 관련된 플레이트 드라이버는 메모리 어레이 (320)의 외부에 위치될 수 있고, 이에 의해 어레이 (320)의 다른 컴포넌트에 더 많은 공간을 제공할 수 있다. 또한, 플레이트의 수를 줄임으로써, 메모리 디바이스 (300)는 대체 아키텍처에 비해 메모리 셀의 어레이에서 플레이트 드라이버의 수를 줄이도록 구성될 수 있다.
일부 경우에, 단일 플레이트 (325)는 상이한 데크의 메모리 셀 (305)과 결합될 수 있다. 그러한 경우에, 단일 플레이트 (325)는 제 1 데크의 메모리 셀 및 제 2 데크의 메모리 셀과 결합될 수 있다. 이러한 배열은 어레이 (320)에서 플레이트 및 플레이트 드라이버를 훨씬 더 감소시킬 수 있다.
다수의 메모리 셀에 공통된 플레이트 (325)를 갖는 것은 어레이 (320)의 상이한 컴포넌트들 사이에 바람직하지 않은 결합의 관련된 위험을 생성할 수 있다. 선택된 메모리 셀의 액세스 동작 동안, 선택 해제된 액세스 라인들 (예를 들어, 선택 해제된 워드 라인들)은 액세스 동작 동안 하나 이상의 디지트 라인들 (315) 및 플레이트 (325)와의 교차 결합에 민감할 수 있다. 일부 경우에, 교차 결합은 각각의 선택 해제된 워드 라인 (310)과 개개의 디지트 라인 (315) 사이 및 각각의 선택 해제된 워드 라인 (310)과 플레이트 (325) 사이에 기생 신호 (예를 들어, 누설 전류)를 야기할 수 있다. 이러한 기생 효과는 선택 해제된 모든 워드 라인 (310)에서 발생할 수 있기 때문에, 다수의 워드 라인 및 다수의 디지트 라인을 포함하는 메모리 어레이에서, 그러한 효과의 영향은 상당할 수 있다. 일부 예에서, 그러한 교차 결합 및 관련 효과는 선택 해제된 메모리 셀에 저장된 로직 상태를 "방해(disturb)"시킬 수 있다. 예를 들어, 기생 신호는 선택 해제된 메모리 셀 (305)의 중간 전극에 전하가 저장되도록 할 수 있다. 일부 경우에, 이러한 축적 또는 다른 기생 효과는 메모리 디바이스 (300)에 의한 추가 전력 소비를 초래할 수 있다.
액세스 동작 동안, 일반적으로 어레이 (320)의 주어진 세그먼트에서 적은 수의 메모리 셀 (예를 들어, 하나 이상)만이 액세스된다. 도 3의 예시적인 예에서, 메모리 셀 (305-b)은 액세스 동작 (예를 들어, 판독, 기록 및/또는 프리 차지)을 위해 선택된 메모리 셀일 수 있고 메모리 셀 (305-a, 305-c, 305-d, 305-e 및 305-f)는 선택 해제된 메모리 셀일 수 있다. 이들 메모리 셀 (305) 각각은 공통 플레이트 (325)와 결합된다. 이러한 예에서, 기생 신호 (예를 들어, 의도하지 않은 용량성 교차 결합으로 인한)는 선택 해제된 워드 라인 (310-b)과 선택 해제된 디지트 라인 (예 : 315-b, 315-c) 사이 및 각각의 선택 해제된 워드 라인과 플레이트 (325)사이에서 전개될 수 있다.
일부 경우에, 플레이트 (325)가 제 1 상태에서 제 2 상태로 바이어스 될 때 (예를 들어, 제 1 전압에서 제 2 전압으로 드라이빙됨), 기생 신호가 다수의 컴포넌트 사이에서 발생할 수 있다. 예를 들어, 선택 해제된 워드 라인 (315-b, 315-c)을 고정 전압에서 유지하면서 플레이트 (325)를 제 1 전압으로 바이어스하는 것은 각각의 선택 해제된 워드 라인과 개개의 디지트 라인 사이 및 각각의 선택 해제된 워드 라인과 플레이트(325) 사이의 커패시턴스로 인해 기생 신호를 유발할 수 있다. 이러한 원하지 않는 효과를 피하거나 완화하기 위해, 선택 해제된 워드 라인 (315-b, 315-c)은 플레이트 (325)에 대해 플로팅될 수 있다. 예를 들어, 플레이트 (325)가 선택된 메모리 셀 (305-b)에 대한 액세스 동작의 일부로서 제 1 전압에서 제 2 전압으로 바이어스되면, 선택 해제된 디지트 라인 (315-b, 315-c)은 플레이트 (325)의 전압이 변함에 따라 플로팅 될 수 있고, 결국 플레이트 (325)의 전압을 추적 (예를 들어, 공통 차이를 유지)할 수 있다.
이러한 동작은 선택 해제된 워드 라인의 임의 조합에서 수행될 수 있다. 예를 들어, 메모리 어레이는 복수의 워드 라인 (예를 들어, 1024 개의 워드 라인) 및 복수의 디지트 라인 (예를 들어, 1024 개의 디지트 라인)을 포함할 수 있다. 단일 액세스 동작 동안, 많은 수량의 워드 라인이 선택 해제될 수 있다 (예를 들어, 1023 개의 선택 해제된 워드 라인). 선택된 워드 라인과 관련된 액세스 동작과 관련된 기간 동안 선택 해제된 워드 라인의 임의의 조합 (예를 들어, 1023 개의 선택 해제된 워드 라인 중 임의의 것)을 플로팅하면 전체 메모리 디바이스 (300)에 대한 성능이 개선될 수 다 (예를 들어, 전력 소비 감소, 증가된 신뢰성).
메모리 셀 (305)은 도 1을 참조하여 설명된 메모리 셀 (105)의 예일 수 있다. 일부 경우에, 메모리 셀 (305)은 강유전성 메모리 셀, DRAM 메모리 셀, NAND 메모리 셀, 상 변화 메모리 셀, 또는 임의의 다른 유형의 메모리 셀일 수 있다. 워드 라인 (310)은 도 1을 참조하여 설명된 워드 라인 (110)의 예일 수 있다. 디지트 라인 (315)은 도 1을 참조하여 설명된 디지트 라인 (115)의 예일 수 있다. 플레이트 (325)는 도 2를 참조하여 설명된 플레이트 (230) 및/또는 플레이트 라인 (210)의 예일 수 있고 그에 관련될 수 있다.
예로서, 도 3은 제 1 메모리 셀 (305-a) 및 제 2 메모리 셀 (305-f)을 포함하는 메모리 어레이 (320)를 예시할 수 있다. 상술한 바와 같이, 메모리 어레이 (320)는 제 1 메모리 셀 (305-a) 및 제 2 메모리 셀 (305-f)과 결합된 플레이트 (325)를 포함하고, 플레이트 (325)와 결합된 플레이트 라인 드라이버 (미도시)를 포함할 수 있다. 일부 예들에서, 제 1 액세스 라인 (310-a)은 제 1 메모리 셀 (305-a)에 결합될 수 있고, 액세스 라인 드라이버 (미도시)는 제 1 액세스 라인 (310-a)에 결합될 수 있다. 일부 예들에서, 액세스 라인 드라이버는 제 2 메모리 셀 (305-f)과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 제 1 액세스 (310-a) 라인을 플로팅하도록 구성될 수 있다. 일부 예들에서, 메모리 셀들 (305-a, 305-b, 305-c, 305-d 및 305-e) 각각은 메모리 셀 (305-f)과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 플로팅될 수 있다. 일부 예들에서, 플레이트 라인 드라이버는 지속 시간 이전에 플레이트 (325)를 제 1 전압으로 드라이빙하도록 구성될 수 있고, 제 2 메모리 셀(305-f)와 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 플레이트 (325)를 제 2 전압으로 드라이빙하도록 구성될 수 있다.
도 4a는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 메모리 디바이스 (400-a)의 예를 예시한다. 일부 예들에서, 메모리 디바이스 (400-a)는 메모리 드라이버 (405)로 지칭될 수 있는 드라이버 (405)를 포함할 수 있다. 메모리 드라이버 (405)는 임의의 수의 액세스 라인과 결합될 수 있고, 하나 이상의 메모리 셀 (예를 들어,도 3을 참조하여 설명된 메모리 셀 (305a 내지 305f))의 액세스 동작을 가능하게 할 수 있다. 메모리 드라이버 (405)는 예를 들어, 액세스 라인 (420), 액세스 라인 (425), 액세스 라인 (430) 및 액세스 라인 (435)과 결합될 수 있다. 액세스 라인 (420, 425, 430, 435) 각각은 메모리 어레이의 워드 라인 (예를 들어, 도 3을 참조하여 설명된 워드 라인 (310-a, 310-b))의 예일 수 있다. 메모리 드라이버 (405)는 드라이버 컴포넌트 (410) 및 드라이버 컴포넌트 (415)와 같은 다양한 서브 컴포넌트를 포함할 수 있다. 다른 예들 (미도시)에서, 메모리 드라이버 (405)는 임의의 수의 서브 컴포넌트 (예를 들어, 임의의 수의 드라이버 컴포넌트)를 포함할 수 있다.
전술한 바와 같이, 각각의 액세스 라인 (420, 425, 430, 435)은 메모리 어레이 (예를 들어, 도 3을 참조하여 설명된 메모리 어레이 (320))의 워드 라인의 예일 수 있다. 예를 들어, 액세스 라인 (420)은 제 1 액세스 라인 (420)으로 지칭될 수 있고 액세스 라인 (425)은 제 2 액세스 라인 (425)으로 지칭될 수 있다. 추가적으로 또는 대안적으로, 액세스 라인 (430) 및 액세스 라인 (435)은 메모리 디바이스 (400-a)와 관련된 총 액세스 라인 수를 나타내는 액세스 라인의 예일 수 있다.
예를 들어, 액세스 라인 (435)은 액세스 라인 "ALn"으로 지칭될 수 있으며, 여기서, "n"은 메모리 어레이와 관련된 총 액세스 라인의 수이고, 액세스 라인 (430)은 액세스 라인 "ALn-1"로 지칭될 수 있다. 일부 예들에서, 드라이버 (405)와 관련된 메모리 어레이는 1024 개의 액세스 라인 (예를 들어, 워드 라인)을 포함 할 수 있고, 따라서 액세스 라인 (430)은 메모리 어레이의 1023 번째 액세스 라인을 나타낼 수 있고, 액세스 라인 (435)은 메모리 어레이의 1024 번째 액세스 라인을 나타낼 수 있다. 액세스 라인 (420, 425, 430, 435) 각각은 각각의 개별 메모리 셀과 관련될 수 있다 - 예를 들어, 어떠한 메모리 셀 (105)도 액세스 라인 (420, 425, 430 및 435) 중 어느 하나가 단일 메모리 셀 (105) 또는 다수의 메모리 셀 (105)과 관련되는지 여부에 관계없이 액세스 라인 (420, 425, 430 및 435)에 걸쳐 공통일 수 없다.
일부 예에서, 메모리 드라이버 (405)는 액세스 라인 (420, 425, 430 또는 435) 중 하나와 결합된 메모리 셀의 액세스 동작을 가능하게 할 수 있다. 예를 들어, 액세스 동작은 액세스 라인 (425)과 결합된 메모리 셀 상에서 수행될 수 있으며, 이는 제 2 메모리 셀이라고 지칭될 수 있다. 메모리 제어기 (예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))는 제 2 메모리 셀과 관련된 액세스 동작을 식별할 수 있다. 그런 다음, 드라이버 (405)는 제 1 액세스 라인 (420)을 플로팅할 수 있다 (예를 들어, 지속 시간 동안). 일부 예에서, 드라이버 (405)는 액세스 라인 (425) 이외의 액세스 라인 (420 내지 435) 각각을 플로팅할 수 있다. 달리 말하면, 드라이버 (405)는 선택된 메모리 셀과 공통 플레이트를 갖는 메모리 셀 (105)과 관련된 모든 선택 해제된 액세스 라인을 플로팅할 수 있다. 선택 해제된 액세스 라인을 플로팅하면 각각의 선택 해제된 액세스 라인의 전압이 관련 플레이트 (예를 들어, 도 3을 참조하여 설명된 플레이트 (325))의 전압을 추적할 수 있다.
전술한 예들에서, 메모리 드라이버 (405)는 임의의 수의 서브 컴포넌트를 포함할 수 있고, 각각의 서브 컴포넌트는 임의의 수의 액세스 라인과 결합될 수 있다. 예를 들어, 메모리 드라이버 (405)는 각각의 액세스 라인에 대한 개별 드라이버 컴포넌트를 포함할 수 있고, 각각의 고유 액세스 라인 서브 세트에 대한 개별 드라이버 컴포넌트를 포함할 수 있다.
도 4b는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램 (400-b)을 예시한다. 일부 예들에서, 타이밍 다이어그램 (400-b)은 도 4a를 참조하여 상기에서 설명된 바와 같이 메모리 디바이스 (400-a)와 관련된 액세스 동작을 예시할 수 있다. 일부 예들에서, 타이밍 다이어그램 (400-b)은 도 4a를 참조하여 상기에서 설명된 바와 같이 플레이트 라인 (440), 선택 해제된 액세스 라인 (445, 445-a) 및 선택된 액세스 라인 (450)의 전압을 예시할 수 있다. 타이밍 다이어그램 (400-b)은 간격 (455, 458, 460, 462 및 465) 동안 플레이트 라인 (440), 선택 해제된 액세스 라인 (445, 445-a) 및 선택된 액세스 라인 (450)의 전압을 예시할 수 있다.
전술한 바와 같이, 메모리 어레이는 복수의 메모리 셀에 대한 복수의 개개의 액세스 라인 (예를 들어, 도 4a를 참조하여 전술한 바와 같은 액세스 라인 (420, 425, 430 및 435))을 포함할 수 있으며, 각각의 메모리 셀은 공통 플레이트를 갖는다. 각각의 액세스 라인은 워드 라인으로 지칭될 수 있으며 특정 액세스 동작에 기초하여 선택되거나 선택 해제될 수 있다 (예를 들어, 드라이버에 의해). 특정 액세스 동작 동안 임의의 하나의 액세스 라인이 선택될 수 있으며, 플레이트와 관련된 나머지 액세스 라인 수는 동작 동안 선택 해제된 상태로 남아 있을 수 있다. 예를 들어, 플레이트가 공통인 메모리 셀은 1024 개의 액세스 라인 (예를 들어, 워드 라인)과 관련될 수 있다. 따라서, 액세스 동작 동안, 액세스될 메모리 셀과 관련된 하나의 액세스 라인이 선택될 수 있고 (예를 들어, 선택된 액세스 라인 (450)), 나머지 수의 액세스 라인은 선택 해제된 상태로 남아 있을 수 있다 (예를 들어, 선택 해제된 액세스 라인 (445, 445-a)). 도 3을 참조하여 전술한 바와 같이, 플레이트 (예를 들어, 플레이트 라인 (440))가 메모리 어레이와 결합될 수 있다.
메모리 셀과 관련된 액세스 동작이 식별될 수 있다 (예를 들어, 도 1을 참조하여 설명된 메모리 제어기 (140)에 의해). 간격 (455)에서, 플레이트 라인 (440)은 처음에 제 1 전압 (예를 들어, 1.5V와 같은 하이 전압)으로 드라이빙되는 것으로 도시된다. 선택된 액세스 라인 (450)은 하이 전압 (예를 들어, 3V)으로 드라이빙되는 것으로 도시되고, 선택 해제된 액세스 라인 (445)은 다른 전압 (예를 들어, 0V)으로 드라이빙되는 것으로 도시된다. 선택 해제된 액세스 라인 (445)은 선택 해제된 라인이 도 4b에 도시된 간격 동안 전압 (예를 들어, 0V)과 음의 전압 사이에서 천이(transition) 할 수 있기 때문에 상이한 전압 (예를 들어, 0V)에 있는 것으로 지칭될 수 있다.
간격 (458)에서, 플레이트 라인 (440)은 제 1 전압 (예를 들어, 하이 전압)에서 제 2 전압 (예를 들어, 0V와 같은 로우 전압)으로 천이할 수 있다. 선택된 액세스 라인 (450)은 하이 값 (예를 들어, 3V)으로 유지될 수 있고, 선택 해제된 액세스 라인 (445)은 플로팅될 수 있다. 일부 예에서, 선택 해제된 액세스 라인 (445)은 플레이트 라인 (440)이 제 2 전압으로 천이하는 것과 동시에 플로팅될 수 있거나, 플레이트 라인 (440)의 전압이 천이하기 시작할 때 선택 해제된 액세스 라인 (445)이 플로팅되는 것을 보장하기 위해 선택 해제된 액세스 라인 (445)은 플레이트 라인 (440)이 제 2 전압으로 천이하기 전에 일부 가드 기간(guard period)에 플로팅되기 시작할 수 있다.
선택 해제된 액세스 라인 (445)과 플레이트 라인 (440) 사이의 용량성 결합으로 인해, 선택 해제된 액세스 라인 (445)을 플로팅하면 선택 해제된 액세스 라인 (445)의 전압이 플레이트 라인 (440)의 전압을 추적할 수 있다. 달리 말하면, 플레이트 라인 (440)의 전압이 간격 (458) 동안 감소함에 따라, 플로팅 선택 해제된 액세스 라인 (445)의 전압을 동일하거나 실질적으로 유사한 양만큼 낮출 수 있다. 예를 들어, 플레이트 라인 (440)의 전압이 1.5V에서 0V로 감소하면, 선택 해제된 액세스 라인 (445)의 전압은 0V에서 대략 -1.5V로 감소할 수 있다. 플레이트 라인 (440)의 전압이 변화함에 따라 선택 해제된 액세스 라인 (445)의 전압이 플레이트 라인 (440)의 전압을 추적하도록 허용함으로써, 플레이트 라인 (440)과 선택 해제된 액세스 라인 (445) 사이의 전압 차이는 일정하거나 실질적으로 일정하게 유지될 수 있다. 따라서, 플레이트 라인 (440)의 전압이 변화함에 따라, 누설 전류 (예를 들어, 플레이트 라인 (440)와 선택 해제된 액세스 라인 (445) 사이의 용량성 결합으로 인한)가 감소되거나 제거될 수 있고, 액세스 동작과 관련된 전력 소비가 감소될 수 있다.
간격(460)에서, 플레이트 라인 (440)은 제 2 전압 (예를 들어, 0V와 같은 로우 전압)으로 유지될 수 있고, 선택된 액세스 라인 (450)은 하이 전압 (예를 들어, 3V)으로 유지될 수 있다. 일부 예들에서, 선택 해제된 액세스 라인 (445)은 간격 (460) 전체에 걸쳐 계속 플로팅될 수 있고, 따라서 선택 해제된 액세스 라인 (445)의 전압은 간격 (458)의 끝에서 획득된 레벨에 스테이(stay)될 수 있다. 이러한 예들에서, 선택 해제된 액세스 라인 (445)의 전압과 간격 (460) 동안 플레이트 라인 (440)의 전압 사이의 차이는 간격 (455) 동안의 것과 정확히 일치하지 않을 수 있다. 예를 들어, 플레이트 라인 (440)의 전압이 1.5V에서 0V로 감소하면, 선택 해제된 액세스 라인 (445)의 전압은 간격 (458) 동안 0V에서 -1.5V에 근접하지만 정확히 동일하지는 않은 레벨 (예를 들어, -1.4 V)으로 감소할 수 있고, 선택 해제된 액세스 라인 (445)의 전압은 간격 (460) 전체에 걸쳐 대략적인 레벨 (예를 들어, -1.4V)로 유지 될 수 있다.
일부 예들에서, 플로팅된 후, 선택 해제된 액세스 라인 (445-a)에 의해 도 4b에 도시된 바와 같이, 선택 해제된 액세스 라인 (445)은 간격 (458) 동안 플레이트 라인 (440)의 전압 변화에 기초하여 원하는 로우 전압으로 드라이빙될 수 있다. 선택 해제된 액세스 라인 (445-a)은 플레이트 전압 스윙(swing)에 기초하여 원하는 전압으로 드라이빙될 수 있어서 예를 들어, 플레이트 라인 (440)과 선택 해제된 액세스 라인 (445-a) 사이의 후속 전압 차이가 간격 (455) 동안과 동일하게 보장된다 (예를 들어, 플레이트의 전압이 간격 (458) 동안 1.5V에서 0V로 변경되고, 간격 (455) 동안 선택 해제된 액세스 라인 (445)의 전압이 0V 인 경우, 선택 해제된 액세스 라인 (445)의 전압은 1.5V의 전압 차이를 보장하기 위해 -1.5V로 드라이빙될 수 있다).
일부 예들에서, 선택 해제된 액세스 라인들 (445-a)은 간격 (460)의 시작에서 (예를 들어, 플레이트 라인 (440)이 제 2 전압에 도달하면) 또는 간격 (460) 동안 (예를 들어, 시간 t'에서) 원하는 전압으로 드라이빙될 수 있다. 다른 예들에서, 선택 해제된 액세스 라인들 (445-a)은 간격 (460)의 시작에서 원하는 전압으로 드라이빙될 수 있다. 플레이트 라인 (440)의 전압에 대해 원하는 전압 차이 (예를 들어, 간격 (455) 동안의 것과 동일한 전압 차이)를 보장하기 위해 선택 해제된 액세스 라인 (445)을 원하는 전압으로 드라이빙하는 것은 간격 (460) 동안 선택 해제된 액세스 라인 (445)을 계속 플로팅하는 것과는 반대로 약간의 추가 복잡성을 도입할 수 있지만, 그러나 플레이트 라인 (440)의 전압 변경의 결과로서 누설 전류 및 관련 전력 소비를 더 감소시킬 수 있고, 간격 (460) 동안 선택 해제된 액세스 라인 (445)의 전압에 대한 더 큰 제어를 제공할 수 있다. 따라서, 선택 해제된 액세스 라인 (445)의 전압은 플레이트 라인 (440)의 전압을 추적할 수 있다.
간격 (462)에서, 플레이트 라인 (440)은 제 2 전압 (예를 들어, 로우 전압에서)에서 제 1 전압 (예를 들어, 하이 전압)으로 드라이빙될 수 있다. 선택된 액세스 라인 (450)은 하이 전압 (예를 들어, 3V)으로 유지될 수 있고 선택 해제된 액세스 라인 (445)은 플로팅될 수 있다(간격 (460) 동안 플로팅된 경우 플로팅 상태로 유지되거나, 선택 해제된 액세스 라인 (445-a)의 경우 플레이트 라인 (440) 전압이 천이를 시작하기 전에 또는 일부 가드 기간에 플로팅을 시작한다). 선택 해제된 액세스 라인 (445)과 플레이트 라인 (440) 사이의 용량성 결합으로 인해, 선택 해제된 액세스 라인 (445)을 플로팅하면 선택 해제된 액세스 라인 (445)의 전압이 플레이트 라인 (440)의 전압을 추적 (예를 들어, 실질적으로 추적) 할 수 있다. 따라서, 선택 해제된 액세스 라인 (445)의 전압은 플레이트 라인 (440)의 전압이 증가함에 따라 증가할 수 있다. 플레이트 라인 (440)의 전압을 추적함으로써, 플레이트 라인 (440)의 전압과 선택 해제된 액세스 라인 (445)의 전압 사이의 전압 차이는 일정하거나 실질적으로 일정하게 유지될 수 있다. 따라서, 플레이트 라인 (440) 및 선택 해제된 액세스 라인 (445)과 관련된 누설 전류가 완화될 수 있고, 관련 메모리 디바이스의 전력 소비가 감소될 수 있다.
간격 (465)에서, 선택된 액세스 라인 (450)은 하이 전압 (예를 들어, 3V)으로 유지될 수 있다. 플레이트 라인 (440)은 간격 (455)에서 설명한 바와 같이 제 1 전압 (예를 들어, 하이 전압)으로 복귀할 수 있고, 선택 해제된 액세스 라인 (445)은 하이 전압 (예를 들어, 0V)으로 드라이빙될 수 있다. 전술한 바와 같이, 선택 해제된 액세스 라인 (445)은 하이 전압 (예를 들어, 0V)과 음의 전압 사이의 천이로 인해 하이 전압 (예를 들어, 0V)에 있는 것으로 지칭될 수 있다.
도 4b의 예에서는 하이 전압에서 로우 전압으로 다시 하이 전압으로 천이하는 것으로 도시되었지만, 일부 예에서, 본 출원에 설명된 기술은 플레이트 라인 (440)이 로우 전압에서 하이 전압으로 그리고 다시 로우 전압으로 천이할 때 적용될 수 있다. 플레이트 라인 (440)이 로우 전압에서 하이 전압으로 또는 하이 전압에서 로우 전압으로 천이될 때, 이는 플레이트 라인 (440)의 전압을 토글링(toggling) 또는 토글링하는 것으로 지칭될 수 있다. 토글링의 방향에 관계없이, 선택 해제된 액세스 라인 (445, 445-a)은 플레이트 라인 (440)의 전압이 토글링될 때 플로팅될 수 있다.
다양한 예들에서, 플레이트 토글링이 발생할 수 있고, 따라서 선택 해제된 액세스 라인 (445, 445-a)은 액세스 동작과 관련하여 언제든지 플로팅될 수 있다. 예를 들어, 선택 해제된 액세스 라인 (445, 445-a)은 선택된 메모리 셀이 액세스되기 전, 도중 또는 후에 플로팅될 수 있다 (예를 들어, 판독 또는 기록).
본 출원에 설명된 일부 예에서, 액세스 라인 관리를 위한 기술을 지원하는 동작은 하나의 공통 플레이트 (즉, 어레이의 모든 메모리 셀에 공통)를 갖는 메모리 셀들의 어레이의 맥락에서 설명된다. 본 출원에 설명된 동일한 기술은 하나 초과의 공통 플레이트를 포함하는 메모리 셀들의 어레이에 의해 지원될 수 있으며, 여기서 각각의 플레이트는 어레이의 메모리 셀의 서브 세트에 공통될 수 있음을 이해해야 한다. 따라서, 본 출원에 설명된 기술은 임의의 개수의 플레이트를 갖는 메모리 어레이의 맥락에서 적용될 수 있다.
본 출원에 설명된 예에서, 설명된 절대 전압 레벨 (예를 들어, 3V, 0V, -1.5V 등)은 단지 설명을 위한 것이다. 따라서, 본 출원에 설명된 절대 전압 레벨과 다른 임의의 절대 전압 레벨(들)이 사용될 수 있다.
도 5a는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 메모리 디바이스 (500-a)의 예를 예시한다. 일부 예들에서, 메모리 디바이스 (500-a)는 메모리 드라이버 (505)로 지칭될 수 있는 드라이버 (505)를 포함할 수 있다. 메모리 드라이버 (505)는 임의의 수의 액세스 라인과 결합될 수 있고, 하나 이상의 메모리 셀 (예를 들어,도 3을 참조하여 설명된 메모리 셀 (305a 내지 305f))의 액세스 동작을 가능하게 할 수 있다. 메모리 드라이버 (505)는 예를 들어, 액세스 라인 (520), 액세스 라인 (525), 액세스 라인 (530), 액세스 라인 (535) 및 액세스 라인 (537)과 결합될 수 있다. 각각의 액세스 라인 (520, 525, 530, 535, 537)은 메모리 어레이의 워드 라인 (예를 들어, 도 3을 참조하여 설명된 워드 라인 (310-a, 310-b))의 예일 수 있다. 메모리 드라이버 (505)는 드라이버 컴포넌트 (510) 및 드라이버 컴포넌트 (515)와 같은 다양한 서브 컴포넌트를 포함할 수 있다. 다른 예들 (미도시)에서, 메모리 드라이버 (505)는 임의의 수의 서브 컴포넌트 (예를 들어, 임의의 수의 드라이버 컴포넌트)를 포함할 수 있다.
전술한 바와 같이, 각각의 액세스 라인 (520, 525, 530, 535, 537)은 메모리 어레이 (예를 들어, 도 3을 참조하여 설명된 메모리 어레이 (320))의 워드 라인의 예일 수 있다. 예를 들어, 액세스 라인 (520)은 제 1 액세스 라인 (520)이거나 또는 그렇게 지칭될 수 있고, 액세스 라인 (525)은 제 2 액세스 라인 (525)이거나 또는 그렇게 지칭될 수 있고, 액세스 라인 (530)은 제 3 액세스 라인(530)이거나 또는 그렇게 지칭될 수 있다.
추가적으로 또는 대안적으로, 액세스 라인 (430) 및 액세스 라인 (435)은 메모리 디바이스 (500-a)와 관련된 총 액세스 라인 수를 나타내는 액세스 라인의 예일 수 있다. 예를 들어, 액세스 라인 (537)은 액세스 라인 "ALn"으로 지칭될 수 있으며, 여기서, "n"은 메모리 어레이와 관련된 총 액세스 라인의 수이고, 액세스 라인 (535)은 액세스 라인 "ALn-1"로 지칭될 수 있다. 일부 예들에서, 드라이버 (505)와 관련된 메모리 어레이는 1024 개의 액세스 라인 (예를 들어, 워드 라인)을 포함 할 수 있고, 따라서 액세스 라인 (535)은 메모리 어레이의 1023 번째 액세스 라인을 나타낼 수 있고, 액세스 라인 (537)은 메모리 어레이의 1024 번째 액세스 라인을 나타낼 수 있다. 액세스 라인 (520, 525, 530, 535, 및 537) 각각은 각각의 개별 메모리 셀과 관련될 수 있다 - 예를 들어, 어떠한 메모리 셀 (105)도 액세스 라인 (520, 525, 530, 535, 및 537) 중 어느 하나가 단일 메모리 셀 (105) 또는 다수의 메모리 셀 (105)과 관련되는지 여부에 관계없이 액세스 라인 (520, 525, 530, 535, 및 537)에 걸쳐 공통일 수 없다.
일부 예에서, 메모리 드라이버 (505)는 액세스 라인 (520, 525, 530, 535, 및 537) 중 하나와 결합된 메모리 셀의 액세스 동작을 가능하게 할 수 있다. 예를 들어, 액세스 동작은 액세스 라인 (525)과 결합된 메모리 셀 상에서 수행될 수 있으며, 이는 제 2 메모리 셀이라고 지칭될 수 있다. 일부 예에서, 메모리 제어기 (예를 들어, 도 1을 참조하여 설명된 메모리 제어기(140))는 제 2 메모리 셀과 관련된 액세스 동작을 식별할 수 있다. 그런 다음, 드라이버 (505)는 제 1 액세스 라인 (520)을 플로팅할 수 있다 (예를 들어, 지속 시간 동안). 다른 예에서, 드라이버 (505)는 액세스 라인 (455) 이외의 액세스 라인 (520 내지 537) 각각을 플로팅할 수 있다. 달리 말하면, 드라이버 (505)는 선택된 메모리 셀과 공통 플레이트를 갖는 메모리 셀 (105)과 관련된 모든 선택 해제된 액세스 라인을 플로팅할 수 있다. 선택 해제된 액세스 라인을 플로팅함으로써, 각각의 선택 해제된 액세스 라인의 전압이 관련 플레이트 (예를 들어, 도 3을 참조하여 설명된 플레이트 (325))의 전압을 추적할 수 있다.
일부 예들에서, 드라이버 (505)는 다수의 플로팅 동작 및/또는 다수의 서브 컴포넌트를 사용하여 선택 해제된 액세스 라인을 플로팅할 수 있다. 예를 들어, 선택 해제된 액세스 라인의 제 1 서브 세트는 드라이버 (505)의 서브 컴포넌트의 제 1 플로팅 동작 및/또는 제 1 조합을 사용하여 플로팅될 수 있으며, 선택 해제된 액세스 라인의 제 2 서브 세트는 드라이버 (505)의 서브 컴포넌트의 제 2 플로팅 동작 및/또는 제 2 조합을 사용하여 플로팅될 수 있다. 드라이버 (505)는 메모리 어레이의 크기 (예를 들어, 1024 개의 선택 해제된 액세스 라인 중 1023 개와 결합 됨)에 따라 하나를 제외한 모든 선택 해제된 액세스 라인과 결합될 수 있기 때문에, 서브 컴포넌트의 제 1 플로팅 동작 및/또는 제 1 조합을 사용하여 프로팅된 선택 해제된 액세스 라인의 제 1 서브 세트 및 서브 컴포넌트의 제 2 플로팅 동작 및/또는 제 2 조합을 사용하여 플로팅된 선택 해제된 액세스 라인의 제 2 서브 세트는 총 1023 개의 액세스 라인을 가질 수 있다.
일부 경우에, 드라이버 (505)의 서브 컴포넌트 (예를 들어, 드라이버 컴포넌트 (510))는 선택된 액세스 라인 (예를 들어, 액세스 라인 (520)) 및 하나 이상의 선택 해제된 액세스 라인 (예를 들어, 액세스 라인 (525, 530))에 공통일 수 있지만, 드라이버 (505)의 하나 이상의 다른 서브 컴포넌트 (예를 들어, 드라이버 컴포넌트 (515))는 복수의 다른 선택 해제된 액세스 라인 (예를 들어, 액세스 라인 (535, 537))에 공통일 수 있다. 이러한 예에서, 드라이버 컴포넌트 (510)는 드라이버 컴포넌트 (515)가 선택 해제된 액세스 라인 (535, 537)을 동작할 수 있는 방식과 달리 선택 해제된 액세스 라인 (525, 530)을 동작시킬 수 있다. 예를 들어, 드라이버 컴포넌트 (515)는 실질적으로 도 4를 참조하여 설명된 바와 같이 선택 해제된 액세스 라인 (535, 537)을 동작시킬 수 있지만, 드라이버 컴포넌트 (510)는 드라이버 컴포넌트 (510)가 선택된 액세스 라인 (520)과 공통이기 때문에 드라이버 컴포넌트 (510) 내의 컴포넌트 (예를 들어, 트랜지스터) 상의 전압 스트레스(voltage stress)를 최소화하도록 구성된 전압으로 선택 해제된 액세스 라인 (525, 530)을 드라이빙할 수 있다.
전술한 예들에서, 메모리 드라이버 (505)는 임의의 수의 서브 컴포넌트를 포함할 수 있고, 각각의 서브 컴포넌트는 임의의 수의 액세스 라인과 결합될 수 있다. 예를 들어, 메모리 드라이버 (505)는 각각의 액세스 라인에 대한 개별 드라이버 컴포넌트를 포함할 수 있거나 각각의 고유 액세스 라인 서브 세트에 대한 개별 드라이버 컴포넌트를 포함할 수 있다.
도 5b는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램 (500-b)를 예시한다. 일부 예들에서, 타이밍 다이어그램 (500-b)은 도 5a를 참조하여 상기에서 설명된 바와 같이 메모리 디바이스 (500-a)와 관련된 액세스 동작을 예시할 수 있다. 일부 예들에서, 타이밍 다이어그램 (500-b)은 플레이트 라인 (540), 선택 해제된 액세스 라인 (545, 545-a), 선택된 액세스 라인 (550), 및 선택 해제된 액세스 라인 (552)의 서브 세트의 전압을 예시할 수 있다. 타이밍 다이어그램 (500-b)은 간격 (555, 558, 560, 562 및 565) 동안 플레이트 라인 (540), 선택 해제된 액세스 라인 (545, 545-a), 선택된 액세스 라인 (550) 및 선택 해제된 액세스 라인 (552)의 서브 세트의 전압을 예시할 수 있다. 일부 예에서, 선택 해제된 액세스 라인 (552)의 서브 세트는 선택된 액세스 라인 (550)과 하나 이상의 드라이버 또는 드라이버 컴포넌트 (예를 들어, 도 5a를 참조하여 전술한 바와 같은 드라이버 컴포넌트 (510))를 공유하는 선택 해제된 액세스 라인이거나 이를 지칭할 수 있다.
전술한 바와 같이, 메모리 어레이는 복수의 메모리 셀에 대한 복수의 개개의 액세스 라인 (예를 들어, 도 5a를 참조하여 전술한 바와 같은 액세스 라인 (520, 525, 530, 535 및 537))을 포함할 수 있으며, 각각의 메모리 셀은 공통 플레이트를 갖는다. 각각의 액세스 라인은 워드 라인으로 지칭될 수 있으며 특정 액세스 동작에 기초하여 선택되거나 선택 해제될 수 있다 (예를 들어, 드라이버에 의해). 특정 액세스 동작 동안 임의의 하나의 액세스 라인이 선택될 수 있으며, 플레이트와 관련된 나머지 액세스 라인 수는 동작 동안 선택 해제된 상태로 남아 있을 수 있다. 예를 들어, 플레이트가 공통인 메모리 셀은 1024 개의 액세스 라인 (예를 들어, 워드 라인)과 관련될 수 있다. 따라서, 액세스 동작 동안, 액세스될 메모리 셀과 관련된 하나의 액세스 라인이 선택될 수 있고 (예를 들어, 선택된 액세스 라인 (550)), 나머지 수의 액세스 라인은 선택 해제된 상태로 남아 있을 수 있다 (예를 들어, 선택 해제된 액세스 라인 (545, 545-a)). 도 3을 참조하여 전술한 바와 같이, 플레이트 (예를 들어, 플레이트 라인 (540))가 메모리 어레이와 결합될 수 있다.
메모리 셀과 관련된 액세스 동작이 식별될 수 있다 (예를 들어, 도 1을 참조하여 설명된 메모리 제어기 (140)에 의해). 간격 (555)에서, 플레이트 라인 (540)은 처음에 제 1 전압 (예를 들어, 하이 전압)으로 드라이빙되는 것으로 도시된다. 선택된 액세스 라인 (550)은 하이 전압 (예를 들어, 3V)으로 드라이빙되는 것으로 도시되고, 선택 해제된 액세스 라인 (552)은 다른 전압 (예를 들어, 0V)으로 드라이빙되는 것으로 도시된다. 선택 해제된 액세스 라인 (445)은 선택 해제된 라인이 전압 (예를 들어, 0V)과 음의 전압 사이에서 천이할 수 있기 때문에 상이한 전압 (예를 들어, 0V)에 있는 것으로 지칭될 수 있다.
간격 (558)에서, 플레이트 라인 (540)은 제 1 전압 (예를 들어, 하이 전압)에서 제 2 전압 (예를 들어, 로우 전압)으로 천이할 수 있다. 선택된 액세스 라인 (550)은 하이 값 (예를 들어, 3V)으로 유지될 수 있고, 선택 해제된 액세스 라인 (545)은 플로팅될 수 있다. 일부 예에서, 선택 해제된 액세스 라인 (545)은 플레이트 라인 (540)이 제 2 전압으로 천이하는 동시에 플로팅되기 시작할 수 있거나, 선택 해제된 액세스 라인 (545)은 플레이트 라인 (540)이 제 2 전압으로 천이하기 전에 플로팅되기 시작할 수 있다. 선택 해제된 액세스 라인과 플레이트 라인 (540) 사이의 용량성 결합으로 인해, 선택 해제된 액세스 라인 (545)을 플로팅하면 선택 해제된 액세스 라인 (545)의 전압이 플레이트 라인 (540)의 전압을 추적할 수 있다. 달리 말하면, 플레이트 라인 (540)의 전압이 간격 (558) 동안 감소함에 따라, 플로팅 선택 해제된 액세스 라인 (545)의 전압을 동일하거나 실질적으로 유사한 양만큼 낮출 수 있다.
예를 들어, 플레이트 라인 (540)의 전압이 1.5V에서 0V로 감소하면, 선택 해제된 액세스 라인 (545)의 전압은 0V에서 대략 -1.5V로 감소할 수 있다. 플레이트 라인 (540)의 전압이 변화함에 따라 선택 해제된 액세스 라인 (545)의 전압이 플레이트 라인 (540)의 전압을 추적하도록 허용함으로써, 플레이트 라인 (540)과 선택 해제된 액세스 라인 (545) 사이의 전압 차이는 일정하거나 실질적으로 일정하게 유지될 수 있다. 따라서, 플레이트 라인 (540)의 전압이 변화함에 따라, 누설 전류 (예를 들어, 플레이트 라인 (540)와 선택 해제된 액세스 라인 (545) 사이의 용량성 결합으로 인한)가 감소되거나 제거될 수 있고, 액세스 동작과 관련된 전력 소비가 감소될 수 있다.
간격(560)에서, 플레이트 라인 (540)은 제 2 전압 (예를 들어, 로우 전압)으로 유지될 수 있고, 선택된 액세스 라인 (550)은 하이 전압 (예를 들어, 3V)으로 유지될 수 있다. 일부 예들에서, 선택 해제된 액세스 라인 (545)은 간격 (560) 전체에 걸쳐 계속 플로팅될 수 있고, 따라서 선택 해제된 액세스 라인 (545)의 전압은 간격 (558)의 끝에서 획득된 레벨에 스테이될 수 있다. 이러한 예들에서, 선택 해제된 액세스 라인 (545)의 전압과 간격 (560) 동안 플레이트 라인 (540)의 전압 사이의 차이는 간격 (555) 동안의 것과 정확히 일치하지 않을 수 있다. 예를 들어, 플레이트 라인 (540)의 전압이 1.5V에서 0V로 감소하면, 선택 해제된 액세스 라인 (545)의 전압은 간격 (558) 동안 0V에서 -1.5V에 근접하지만 정확히 동일하지는 않은 레벨 (예를 들어, -1.4 V)으로 감소할 수 있고, 선택 해제된 액세스 라인 (545)의 전압은 간격 (560) 전체에 걸쳐 대략적인 레벨 (예를 들어, -1.4V)로 유지 될 수 있다.
일부 예들에서, 플로팅된 후, 선택 해제된 액세스 라인 (545-a)에 의해 도 5b에 도시된 바와 같이, 선택 해제된 액세스 라인 (545)은 간격 (458) 동안 플레이트 라인 (540)의 전압 변화에 기초하여 원하는 로우 전압으로 드라이빙될 수 있다. 선택 해제된 액세스 라인 (545-a)은 플레이트 전압 스윙에 기초하여 원하는 전압으로 드라이빙될 수 있어서 예를 들어, 플레이트 라인 (540)과 선택 해제된 액세스 라인 (545-a) 사이의 후속 전압 차이가 간격 (555) 동안과 동일하게 보장된다 (예를 들어, 플레이트의 전압이 간격 (558) 동안 1.5V에서 0V로 변경되고, 간격 (555) 동안 선택 해제된 액세스 라인 (545)의 전압이 0V 인 경우, 선택 해제된 액세스 라인 (545)의 전압은 1.5V의 전압 차이를 보장하기 위해 -1.5V로 드라이빙될 수 있다).
일부 예들에서, 선택 해제된 액세스 라인들 (545-a)은 간격 (560)의 시작에서 (예를 들어, 플레이트 라인 (540)이 제 2 전압에 도달하면) 또는 간격 (560) 동안 (예를 들어, 시간 t'에서) 원하는 전압으로 드라이빙될 수 있다. 다른 예들에서, 선택 해제된 액세스 라인들 (545-a)은 간격 (560)의 시작에서 원하는 전압으로 드라이빙될 수 있다. 플레이트 라인 (540)의 전압에 대해 원하는 전압 차이 (예를 들어, 간격 (555) 동안의 것과 동일한 전압 차이)를 보장하기 위해 선택 해제된 액세스 라인 (545)을 원하는 전압으로 드라이빙하는 것은 간격 (460) 동안 선택 해제된 액세스 라인 (545)을 계속 플로팅하는 것과는 반대로 약간의 추가 복잡성을 도입할 수 있지만, 그러나 플레이트 라인 (540)의 전압 변경의 결과로서 누설 전류 및 관련 전력 소비를 더 감소시킬 수 있고, 간격 (560) 동안 선택 해제된 액세스 라인 (545)의 전압에 대한 더 큰 제어를 제공할 수 있다. 따라서, 선택 해제된 액세스 라인 (545)의 전압은 플레이트 라인 (540)의 전압을 추적할 수 있다.
간격 (562)에서, 플레이트 라인 (540)은 제 2 전압 (예를 들어, 로우 전압에서)에서 제 1 전압 (예를 들어, 하이 전압)으로 드라이빙될 수 있다. 선택된 액세스 라인 (550)은 하이 전압 (예를 들어, 3V)으로 유지될 수 있고 선택 해제된 액세스 라인 (545)은 플로팅될 수 있다(간격 (460) 동안 플로팅된 경우 플로팅 상태로 유지되거나, 선택 해제된 액세스 라인 (545-a)의 경우 플레이트 라인 (540) 전압이 천이를 시작하기 전에 또는 일부 가드 기간에 플로팅을 시작한다). 선택 해제된 액세스 라인 (545)과 플레이트 라인 (540) 사이의 용량성 결합으로 인해, 선택 해제된 액세스 라인 (545)을 플로팅하면 선택 해제된 액세스 라인 (545)의 전압이 플레이트 라인 (540)의 전압을 추적(예를 들어, 실질적으로 추적)할 수 있다. 따라서, 선택 해제된 액세스 라인 (545)의 전압은 플레이트 라인 (540)의 전압이 증가함에 따라 증가할 수 있다. 플레이트 라인 (540)의 전압을 추적함으로써, 플레이트 라인 (540)의 전압과 선택 해제된 액세스 라인 (545)의 전압 사이의 전압 차이는 제한될 수 있다. 따라서, 플레이트 라인 (540) 및 선택 해제된 액세스 라인 (545)과 관련된 누설 전류가 완화될 수 있고, 관련 메모리 디바이스의 전력 소비가 감소될 수 있다.
간격 (565)에서, 선택된 액세스 라인 (550)은 하이 전압 (예를 들어, 3V)으로 유지될 수 있다. 플레이트 라인 (540)은 간격 (555)에서 설명한 바와 같이 제 1 전압 (예를 들어, 하이 전압)으로 복귀할 수 있고, 선택 해제된 액세스 라인 (545)은 하이 전압 (예를 들어, 0V)으로 드라이빙될 수 있다. 전술한 바와 같이, 선택 해제된 액세스 라인 (545)은 하이 전압 (예를 들어, 0V)과 음의 전압 사이의 천이로 인해 하이 전압 (예를 들어, 0V)에 있는 것으로 지칭될 수 있다.
전술한 바와 같이, 선택 해제된 액세스 라인 (552)의 서브 세트는 간격 (555, 558, 560, 562 및 565)에 걸쳐 일정한 전압 (예를 들어, 0V)으로 유지될 수 있다. 선택 해제된 액세스 라인 (552)의 서브 세트가 선택된 액세스 라인 (550)과 하나 이상의 드라이버 컴포넌트 (예를 들어, 도 5a를 참조하여 상기에서 설명된 드라이버 컴포넌트 (510))를 공유하는 선택 해제된 액세스 라인이거나 이를 지칭할 수 있기 때문에, 이러한 구성은 메모리 디바이스에 추가적인 복잡성을 추가할 수 있다 (예를 들어, 도 5a를 참조하여 설명된 메모리 디바이스 (500-a); 도 4a를 참조하여 설명된 메모리 디바이스 (400-a)와 비교). 그러나, 일부 예들에서, 그러한 구성은 전압 스트레스를 감소시킬 수 있고, 따라서 선택 해제된 액세스 라인들 (545, 545-a)과 선택된 액세스 라인(550) 사이에 공통인 하나 이상의 트랜지스터 (예를 들어, 드라이버 컴포넌트 내에 위치된 하나 이상의 트랜지스터)의 필수 전압 허용 오차를 감소시킬 수 있다.
추가적으로 또는 대안적으로, 선택된 액세스 라인 (550)과 선택 해제된 액세스 라인 (552)의 서브 세트 사이의 전압 차이는 도 4b를 참조하여 상기에서 설명된 선택된 액세스 라인 (450)과 선택 해제된 액세스 라인 (445, 445-a) 사이의 전압 차이보다 작을 수 있다. 예를 들어, 도 4b를 참조하여 전술한 바와 같이, 선택된 액세스 라인 (450)과 선택 해제된 액세스 라인 (445, 445-a) 사이의 전압 차이는 4.5V 일 수 있다 (예를 들어, -1.5V에서 선택 해제된 액세스 라인 (445, 445-a)); 3V에서 선택된 액세스 라인). 도 5b를 참조하여 설명된 바와 같이, 선택된 액세스 라인 (450)과 선택 해제된 액세스 라인 (552)의 서브 세트 사이의 전압 차이는 3V 일 수 있다 (예를 들어, 0V에서 선택 해제된 액세스 라인 (552)의 서브 세트; 3V에서 선택된 액세스 라인). 드라이버 (505)가 다수의 드라이버 컴포넌트 (510)를 포함하는 경우, 각각의 드라이버 컴포넌트는 선택된 액세스 라인 (550)을 참조하여 설명된 임의의 하나의 대응 액세스 라인의 동작을 한편 선택 해제된 액세스 라인 (552)의 서브 세트를 참조하여 설명된 임의의 다른 대응 액세스 라인 동작을 지원할 수 있고, 뿐만 아니라 드라이버 컴포넌트 (510)에 대응하는 임의의 액세스 라인이 선택되었는지 여부에 따라, 선택 해제된 액세스 라인 (545)을 참조하여 설명된 모든 대응 액세스 라인을 지원할 수 있다.
도 5b의 예에서는 하이 전압에서 로우 전압으로 천이하고 다시 하이 전압으로 천이하는 것으로 도시되어 있지만,일부 예에서, 본 출원에 설명된 기술은 플레이트 라인 (540)이 로우 전압에서 하이 전압으로 또는 하이 전압에서 로우 전압으로 천이할 때 적용될 수 있으며, 이것은 플레이트 라인 (540)의 전압을 토글링 또는 토글링하는 것으로 지칭될 수 있다. 토글링의 방향에 상관없이, 선택 해제된 액세스 라인 (545, 545-a) 및/또는 선택 해제된 액세스 라인 (552)의 서브 세트는 플레이트 라인 (540)의 전압이 토글링될 때 플로팅될 수 있다.
다양한 예들에서, 플레이트 토글링이 발생할 수 있고, 따라서 선택 해제된 액세스 라인 (545, 545-a) 및/또는 선택 해제된 액세스 라인 (552)의 서브 세트는 액세스 동작과 관련된 임의의 시간에 플로팅될 수 있다. 예를 들어, 선택 해제된 액세스 라인 (545, 545-a) 및/또는 선택 해제된 액세스 라인 (552)의 서브 세트는 선택된 메모리 셀이 액세스되기 전, 도중 또는 후에 (예를 들어, 판독되거나 기록된) 플로팅될 수 있다.
본 출원에 설명된 일부 예에서, 액세스 라인 관리를 위한 기술을 지원하는 동작은 하나의 공통 플레이트 (즉, 어레이의 모든 메모리 셀에 공통)를 갖는 메모리 셀들의 어레이의 맥락에서 설명된다. 본 출원에 설명된 동일한 기술은 하나 초과의 공통 플레이트를 포함하는 메모리 셀들의 어레이에 의해 지원될 수 있으며, 여기서 각각의 플레이트는 어레이의 메모리 셀의 서브 세트에 공통될 수 있음을 이해해야 한다. 따라서, 본 출원에 설명된 기술은 임의의 개수의 플레이트를 갖는 메모리 어레이의 맥락에서 적용될 수 있다.
본 출원에 설명된 예에서, 설명된 절대 전압 레벨 (예를 들어, 3V, 0V, -1.5V 등)은 단지 설명을 위한 것이다. 따라서, 본 출원에 설명된 절대 전압 레벨과 다른 임의의 절대 전압 레벨(들)이 사용될 수 있다.
도 6은 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 지원하는 액세스 라인 관리기 (615)의 블록도 (600)를 도시한다. 액세스 라인 관리기(615)는 도 7을 참조하여 설명된 액세스 라인 관리기(715)의 양태들의 예일 수 있다. 액세스 라인 관리기 (615)는 바이어싱 컴포넌트 (620), 타이밍 컴포넌트 (625), 드라이빙 컴포넌트 (630), 식별 컴포넌트 (635), 플로팅 컴포넌트 (640) 및 개시 컴포넌트 (645)를 포함할 수 있다. 이러한 모듈 각각은 직접 또는 간접적으로 서로 통신할 수 있다 (예를 들어, 하나 이상의 버스를 통해).
드라이빙 컴포넌트 (630)는 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 플레이트를 제 1 전압으로 드라이빙할 수 있다. 일부 예들에서, 드라이빙 컴포넌트 (630)는 지속 시간 동안, 제 2 메모리 셀과 관련된 액세스 동작에 기초하여 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙할 수 있다. 다른 예들에서, 드라이빙 컴포넌트 (630)는 제 1 전압과 제 2 전압 사이의 차이에 적어도 부분적으로 기초하여 지속 시간 후에 제 1 액세스 라인을 원하는 전압으로 드라이빙할 수 있다. 추가적으로 또는 대안적으로, 드라이빙 컴포넌트 (630)는 플레이트를 제 2 전압으로부터 제 1 전압으로 드라이빙할 수 있다. 일부 예들에서, 드라이빙 컴포넌트 (630)는 지속 시간 동안 제 2 메모리 셀과 결합된 제 2 액세스 라인을 제 3 전압으로 드라이빙할 수 있다. 다른 예들에서, 드라이빙 컴포넌트 (630)는 지속 시간 동안 제 3 메모리 셀과 결합된 제 3 액세스 라인을 제 4 전압으로 드라이빙할 수 있고 동시에 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙할 수 있다.
식별 컴포넌트 (635)는 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별할 수 있다.
플로팅 컴포넌트 (640)는 제 2 메모리 셀과 관련된 액세스 동작에 기초하여 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인을 지속 시간 동안 플로팅할 수 있다. 다른 예들에서, 플로팅 컴포넌트 (640)는 제 1 액세스 라인을 원하는 전압으로 드라이빙한 후에 제 1 액세스 라인을 플로팅할 수 있고 동시에 제 2 전압으로부터 제 1 전압으로 플레이트를 드라이빙할 수 있다. 다른 예들에서, 플로팅 컴포넌트 (640)는 지속 시간 바로 다음의 제 2 지속 시간 동안 제 1 액세스 라인을 플로팅할 수 있다. 추가적으로 또는 대안적으로, 플로팅 컴포넌트 (640)는 제 1 액세스 라인을 플로팅하고 동시에 플레이트를 제 2 전압으로 드라이빙할 수 있다.
개시 컴포넌트 (645)는 제 3 액세스 라인을 제 5 전압으로 드라이빙하는 것을 개시할 수 있다. 제 5 전압은 제 3 메모리 셀의 제 2 로직 값과 관련될 수 있다. 일부 예들에서, 개시 컴포넌트 (645)는 제 2 메모리 셀과 관련된 액세스 동작에 기초하여 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙하는 것을 개시할 수 있다. 일부 예들에서, 개시 컴포넌트 (645)는 제 2 메모리 셀과 관련된 액세스 동작에 기초하여 제 1 액세스 라인의 플로팅을 개시할 수 있다. 추가적으로 또는 대안적으로, 개시 컴포넌트 (645)는 제 2 메모리 셀과 관련된 액세스 동작에 기초하여 메모리 셀 세트의 제 3 메모리 셀과 관련된 제 3 액세스 라인을 제 3 전압으로 드라이빙하는 것을 개시할 수 있다.
일부 예에서, 액세스 라인 관리기 (615)의 하나 이상의 컴포넌트가 결합될 수 있다는 것이 이해되어야 한다 (예를 들어, 바이어싱 컴포넌트 (620), 드라이빙 컴포넌트 (630) 및 플로팅 컴포넌트 (640)).
도 7은 본 개시의 예들에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 지원하는 디바이스 (705)를 포함하는 시스템 (700)의 다이어그램을 도시한다. 장치 (705)는 예를 들어, 도 1을 참조하여 전술한 메모리 어레이 (100)의 컴포넌트의 예이거나 이를 포함할 수 있다. 디바이스(705)는 액세스 라인 관리기 (715), 메모리 셀 (720), BIOS (Basic Input/Output System) 컴포넌트 (725), 프로세서 (730), I/O 제어기(735) 및 주변 컴포넌트(740)를 포함하여 통신을 송수신하기 위한 컴포넌트를 포함하는 양방향 음성 및 데이터 통신을 위한 컴포넌트를 포함할 수 있다. 이들 컴포넌트는 하나 이상의 버스 (예를 들어, 버스 710)를 통해 전자 통신할 수 있다.
메모리 셀 (720)은 본 출원에 설명된 바와 같이 정보 (즉, 로직 상태의 형태로)를 저장할 수 있다.
BIOS 컴포넌트 (725)는 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 있는 펌웨어로 작동되는 BIOS를 포함하는 소프트웨어 컴포넌트이다. BIOS 컴포넌트 (725)는 또한 프로세서와 다양한 다른 컴포넌트, 예를 들어, 주변 컴포넌트, 입력/출력 제어 컴포넌트 등 간의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트 (725)는 ROM (read-only memory), 플래시 메모리, 또는 임의의 다른 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서 (730)는 지능형 하드웨어 디바이스 (예를 들어, 범용 프로세서, DSP, 중앙 처리 장치 (CPU), 마이크로컨트롤러, ASIC, FPGA, 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 개별 하드웨어 컴포넌트 또는 이들의 조합)를 포함할 수 있다. 일부 경우에, 프로세서 (730)는 메모리 제어기를 사용하여 메모리 어레이를 동작 시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(730)에 통합될 수 있다. 프로세서 (730)는 다양한 기능 (예를 들어, 메모리 셀들의 어레이에 대한 액세스 라인 관리를 지원하는 기능 또는 태스크)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기 (735)는 디바이스(705)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기 (735)는 또한 디바이스 (705)에 통합되지 않은 주변 기기를 관리할 수 있다. 일부 경우에, I/O 제어기 (735)는 외부 주변 기기에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기 (735)는 iOS®, 안드로이드®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 사용할 수 있다. 다른 경우에, I/O 제어기 (735)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기 (735)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기 (735) 또는 I/O 제어기 (735)에 의해 제어되는 하드웨어 컴포넌트를 통해 디바이스(705)와 상호 작용할 수 있다.
주변 컴포넌트 (740)는 임의의 입력 또는 출력 장치, 또는 그러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB (범용 직렬 버스) 제어기, 직렬 또는 병렬 포트, PCI (Peripheral Component Interconnect) 또는 AGP(accelerated graphics port)와 같은 주변 기기 카드 슬롯을 포함할 수 있다.
입력 (745)은 디바이스 (705) 또는 그 컴포넌트에 입력을 제공하는 디바이스 (705) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스와의 또는 다른 디바이스간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력 (745)은 I/O 제어기 (735)에 의해 관리될 수 있고 주변 컴포넌트 (740)를 통해 디바이스(705)와 상호 작용할 수 있다.
출력 (750)은 또한 디바이스 (705) 또는 그 컴포넌트 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스 (705) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력 (750)의 예는 디스플레이, 오디오 스피커, 프린팅 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함 할 수 있다. 일부 경우에, 출력 (750)은 주변 컴포넌트 (들) (740)을 통해 디바이스 (705)와 인터페이스하는 주변 엘리먼트일 수 있다.일부 경우에, 출력 (750)은 I/O 제어기(735)에 의해 관리될 수 있다.
디바이스 (705)의 컴포넌트는 그 기능을 수행하도록 디자인된 회로부를 포함할 수 있다. 이것은 본 출원에 설명된 기능을 수행하도록 구성된 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기 또는 다른 활성 또는 비활성 엘리먼트를 포함할 수 있다. 디바이스(705)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 웨어러블 전자 디바이스, 개인용 전자 디바이스 등일 수 있다. 또는 디바이스(705)는 이러한 디바이스의 일부 또는 양태일 수 있다.
도 8은 본 개시의 예들에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 위한 방법 (800)을 예시하는 흐름도를 도시한다. 방법 (800)의 동작은 본 출원에 설명된 그 컴포넌트를 메모리 제어기에 의해 구현될 수 있다. 예를 들어, 방법 (800)의 동작은 도 6을 참조하여 설명된 액세스 라인 관리기에 의해 수행될 수 있다.
(805)에서 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 메모리 어레이 (100) 플레이트가 제 1 전압으로 드라이빙될 수 있다. (805)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (805)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
(810)에서, 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작이 식별될 수 있다. (810)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (810)의 동작들의 양태들은 도 6을 참조하여 설명된 식별 컴포넌트에 의해 수행될 수 있다.
(815)에서, 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인은 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 플로팅될 수 있다. (815)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (815)의 동작들의 양태들은 도 6을 참조하여 설명된 플로팅 컴포넌트에 의해 수행될 수 있다.
(820)에서, 플레이트는 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 제 1 전압으로부터 제 2 전압으로 드라이빙될 수 있다. (820)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (820)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
도 9는 본 개시의 예들에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 위한 방법 (900)을 예시하는 흐름도를 도시한다. 방법 (900)의 동작은 본 출원에 설명된 메모리 제어기 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법 (900)의 동작은 도 6을 참조하여 설명된 액세스 라인 관리기에 의해 수행될 수 있다.
(905)에서, 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 플레이트가 제 1 전압으로 드라이빙될 수 있다. (905)의 동작은 본 출원에 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (905)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
(910)에서 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작이 식별될 수 있다. (910)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (910)의 동작들의 양태들은 도 6을 참조하여 설명된 식별 컴포넌트에 의해 수행될 수 있다.
(915)에서, 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인은 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 플로팅될 수 있다. (915)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (915)의 동작들의 양태들은 도 6을 참조하여 설명된 플로팅 컴포넌트에 의해 수행될 수 있다.
(920)에서, 플레이트는 지속 시간 동안 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 전압으로부터 제 2 전압으로 드라이빙될 수 있다. (920)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (920)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
(925)에서, 제 1 액세스 라인은 제 1 전압과 제 2 전압 사이의 차이에 적어도 부분적으로 기초하여 지속 시간 후에 원하는 전압으로 드라이빙될 수 있다. (925)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (925)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
도 10은 본 개시의 예들에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 위한 방법(1000)을 예시하는 흐름도를 도시한다. 방법 (1000)의 동작은 본 출원에 설명된 메모리 제어기 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법 (1000)의 동작은 도 6을 참조하여 설명된 액세스 라인 관리기에 의해 수행될 수 있다.
(1005)에서, 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 플레이트는 제 1 전압으로 드라이빙될 수 있다. (1005)의 동작은 본 출원에 기재된 방법에 따라 수행될 수 있다. 특정 예들에서, (1005)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
(1010)에서, 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작이 식별될 수 있다. (1010)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1010)의 동작들의 양태들은 도 6을 참조하여 설명된 식별 컴포넌트에 의해 수행될 수 있다.
(1015)에서, 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인은 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 플로팅될 수 있다. (1015)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1015)의 동작들의 양태들은 도 6을 참조하여 설명된 플로팅 컴포넌트에 의해 수행될 수 있다.
(1020)에서, 플레이트는 지속 시간 동안 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 전압으로부터 제 2 전압으로 드라이빙될 수 있다. (1020)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1020)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
(1025)에서, 제 1 액세스 라인은 지속 시간 바로 다음에 제 2 지속 시간 동안 플로팅될 수 있다. (1025)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1025)의 동작들의 양태들은 도 6을 참조하여 설명된 플로팅 컴포넌트에 의해 수행될 수 있다.
일부 경우에, 방법은 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 플레이트를 제 1 전압으로 드라이빙하는 단계를 포함할 수 있다. 일부 예들에서, 제 1 액세스 라인을 플로팅하고 플레이트를 제 2 전압으로 드라이빙하는 것은 동시에 발생할 수 있다. 다른 예들에서, 방법은 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인을 지속 시간 동안 플로팅하는 단계를 포함할 수 있다.
일부 경우에, 방법은 지속 시간 동안 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙하는 단계를 포함할 수 있다. 일부 예들에서, 방법은 제 1 전압과 제 2 전압 사이의 차이에 적어도 부분적으로 기초하여 지속 시간 후에 제 1 액세스 라인을 원하는 전압으로 드라이빙하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로, 방법은 제 2 전압으로부터 제 1 전압으로 플레이트를 드라이빙하는 단계를 포함할 수 있다. 다른 경우에, 방법은 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하는 단계를 포함할 수 있다.
일부 경우에, 방법은 지속 시간 동안 제 2 메모리 셀과 결합된 제 2 액세스 라인을 제 3 전압으로 드라이빙하는 단계를 포함할 수 있다. 일부 예들에서, 방법은 지속 시간 동안 제 3 메모리 셀과 결합된 제 3 액세스 라인을 제 4 전압으로 드라이빙하고 동시에 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙하는 단계를 포함할 수 있다. 일부 경우에, 방법은 지속 시간 바로 다음에 제 2 지속 시간 동안 제 1 액세스 라인을 플로팅하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로, 플레이트는 메모리 셀들의 어레이의 복수의 메모리 셀과 결합될 수 있다. 복수의 메모리 셀은 제 1 메모리 셀 및 제 2 메모리 셀을 포함할 수 있다.
일부 경우에, 플레이트는 메모리 셀들의 어레이의 제 1 데크의 메모리 셀의 다수의 행 또는 다수의 열과 결합될 수 있고, 메모리 셀들의 어레이의 제 2 데크의 메모리 셀의 다수의 행 또는 다수의 열과 결합될 수 있다. 다른 경우에, 상기 방법은 플레이트를 제 2 전압으로 드라이빙한 후 제 1 액세스 라인을 플로팅하고 동시에 플레이트를 제 2 전압에서 제 1 전압으로 드라이빙하는 단계를 포함할 수 있다.
도 11 은 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 회로(1100)의 예를 예시한다. 일부 예들에서, 회로(1100)는 일부 경우에 워드 라인 드라이버의 예일 수 있는 드라이버(1105)를 포함할 수 있다. 드라이버(1105)는 액세스 라인(1110)과 결합될 수 있으며, 이는 일부 경우에 본 출원에서 논의되는 워드 라인의 예일 수 있다. 드라이버(1105)는 액세스 라인(1110)과 결합된 하나 이상의 메모리 셀의 액세스 동작을 가능하게 할 수 있다. 일부 예들에서, 회로(1100)는 본 출원에서 설명된 액세스 라인 디코더 예컨대, 워드 라인 디코더(또는 행 디코더) 또는 디지트 라인 디코더(또는 열 디코더)와 결합되거나 그 안에 포함될 수 있다.
드라이버(1105)는 제어 회로(1115), 제어 회로(1120) 및 제어 회로(1125)와 같은 다양한 제어 회로와 결합될 수 있다. 드라이버(1105) 및/또는 제어 회로(1115, 1120 및/또는 1125)의 동작은 본 출원에서 설명된 하나 이상의 메모리 셀의 액세스 동작을 가능하게 할 수 있다. 제어 회로(1115), 제어 회로(1120) 및 제어 회로(1125)의 하나 이상의 구조적 또는 기능적 양태는 일부 경우에 드라이버(1105)의 일부에 대안적으로 통합되거나 그렇지 않으면 드라이버의 일부로 고려될 수 있다는 것이 이해된다.
일부 예들에서, 드라이버(1105)는 메모리 디바이스의 복수의 워드 라인 드라이버들 중 하나를 나타낼 수 있다. 예를 들어, 드라이버(1105)는 메모리 디바이스의 1,024 개의 워드 라인 드라이버 중 하나를 나타낼 수 있다. 여기 및 어디 다른 곳에서 특정 번호는 설명의 명확성을 위해서만 사용되며 청구 범위는 이에 제한되지 않음을 이해해야 한다. 각각의 드라이버(1105)는 하나 이상의 트랜지스터를 포함할 수 있다. 예를 들어, 드라이버(1105)는 트랜지스터(1130)(예를 들어, 제 1 트랜지스터(1130)) 및 트랜지스터(1135)(예를 들어, 제 2 트랜지스터(1135))를 포함할 수 있다. 제 1 트랜지스터(1130) 및 제 2 트랜지스터(1135)는 캐스 코드 구성(cascode configuration)으로 배열될 수 있다. 드라이버(1105)는 또한 트랜지스터(1140)(예를 들어, 제 3 트랜지스터(1140)) 및 트랜지스터(1145)(예를 들어, 제 4 트랜지스터(1145))를 포함할 수 있다. 일부 예에서, 제 1 트랜지스터(1130) 및 제 2 트랜지스터(1135)는 PMOS 트랜지스터일 수 있고, 제 3 트랜지스터(1140) 및 제 4 트랜지스터(1145)는 NMOS 트랜지스터일 수 있다.
일부 예들에서, 드라이버(1105)는 드라이버(1105)의 출력 노드로 지칭될 수 있고 액세스 라인(1110)과 결합될 수 있는 노드(1180)를 포함할 수 있다. 노드(180)는 또한 제 2 트랜지스터(1135)의 드레인 단자, 제 4 트랜지스터(1145)의 소스 단자 및 제 3 트랜지스터(1140)의 소스 단자와 결합될 수 있다.
드라이버(1105)는 또한 제어 회로(1115, 1120 및/또는 1125)로부터 제어 신호를 수신하도록 구성된 하나 이상의 노드를 포함할 수 있다. 예를 들어, 드라이버 (1105)는 제어 회로 (1125)로부터 제어 신호 (1160)를 수신하도록 구성된 노드 (1170) (예를 들어, 제 1 노드 (1170))를 포함할 수 있다. 노드 (1170)는 제 1 트랜지스터 (1130)의 단자 (예를 들어, 소스 단자)를 의미할 수 있다. 일부 예들에서, 제어 신호 (1160)는 ARFX로 지칭될 수 있다. 드라이버(1105)는 또한 제어 회로(1125)로부터 제어 신호(1167)를 수신하도록 구성된 노드(1185)(예를 들어, 제 3 노드)를 포함할 수 있다. 노드(1185)는 제 3 트랜지스터(1140)의 게이트를 지칭할 수 있다. 제어 신호(1185)는 ARFX '로 지칭될 수 있고 제어 신호(1160)에 대해 반전될 수 있다.
워드 라인 드라이버는 또한 제어 회로(1120)로부터 제어 신호(1165)를 수신하도록 구성된 노드(1175)(예를 들어, 제 2 노드)를 포함할 수 있다. 노드 (1175)는 서로 결합될 수 있는 제 3 트랜지스터 (1140)의 단자 (예를 들어, 소스 단자) 및 제 4 트랜지스터 (1145)의 단자 (예를 들어, 소스 단자)를 지칭할 수 있다. 일부 예들에서, 제어 신호(1165)의 상태 는 제어 회로(1120)의 설정에 기초할 수 있다.
일부 예들에서, 드라이버(1105)는 제어 회로(1115)로부터 2 개의 제어 신호를 수신하도록 구성될 수 있다. 제어 회로(115)에 의해 생성된 제 1 제어 신호(1150)는 MWLF_H로 지칭될 수 있고 트랜지스터(1130)의 게이트에서 수신될 수 있다. 또한, 제 4 트랜지스터(1145)의 게이트는 제어 회로(1115)로부터 제 2 제어 신호(1155)를 수신하도록 구성될 수 있다. 제어 신호(1155)는 MWLF_L로 지칭될 수 있다. 일부 예들에서, 제어 신호(1150)는 제어 신호(1155)와 상이한(예를 들어, 더 높은) 전압 스윙을 가질 수 있다.
도 11에 도시된 제어 회로(1115) 는 메모리 디바이스의 복수의 제어 회로(1115) 중 하나일 수 있다. 예를 들어, 제어 회로(1115)는 메모리 디바이스의 64 개의 제어 회로(1115) 중 하나를 나타낼 수 있다. 즉, 1,024 개의 드라이버(1105)가 각각의 액세스 라인(1110)과 각각 결합되는 위의 예를 계속하면, 단일 제어 회로(1115)는 16 개의 드라이버(1105)와 결합될 수 있다. 따라서, 각각의 제어 회로(1115)에 대해, 제어 회로(1115)에 의해 생성되고 출력되는 제어 신호(1150) 및 제어 신호(1155)는 16 개의 드라이버(1105)에 공통(각각에 의해 수신)일 수 있다.
일부 예들에서, 전술한 바와 같이, 제어 신호(1150)는 드라이버(1105)의 트랜지스터(1130)의 게이트에 인가될 수 있다. 예를 들어, 트랜지스터(1130)의 게이트에 제어 신호(1150)를 인가하는 것은 트랜지스터(1130)는 PMOS 디바이스일 수 있기 때문에, 제어 신호가 로우 상태(로우 전압) 또는 비활성화(예를 들어, 턴 오프)될 때 트랜지스터(1130)가 활성화(예를 들어, 턴 온)될 수 있거나 제어 신호가 하이 상태(하이 전압) 일 때 비활성화(예를 들어, 턴 오프)될 수 있다. 유사하게, 트랜지스터 (1145)의 게이트에 제어 신호 (1155)를 인가하는 것은 트랜지스터 (1145)는 NMOS 디바이스일 수 있기 때문에, 제어 신호가 하이 상태 (하이 전압)에 있을 때 트랜지스터 (1145)가 활성화 (예를 들어, 턴 온) 될 수 있거나 또는 제어 신호가 로우 상태 (로우 전압)에있을 때 비활성화 (예를 들어, 턴 오프)될 수 있다.
제어 신호(1150, 1155)는 서로 다른 전압 스윙을 가질 수 있다. 예를 들어, 제어 신호(1155)의 전압 스윙은 제어 신호(1150)의 전압 스윙보다 작거나 그 반대일 수 있다. 일부 예들에서, 제어 신호들(1150 및 1155) 각각은 동일한 하한(lower bound)(예를 들어, 0V)과 관련될 수 있지만, 상이한 상한(upper bound)을 가질 수 있다. 예를 들어, 제어 신호(1150)의 상한은 3V이고 제어 신호(1155)의 상한은 1.5V일 수 있다. 일부 예에서, 동일한 디바이스 내의 복수의 상이한 제어 회로(1115)는 액세스 동작의 다양한 위상(phase) 동안 상이한 개개의 드라이버(1105)에 상이한 제어 신호를 인가할 수 있다.
2 개의 다른 제어 신호 (1150 및 1155)를 생성하고 드라이버 (1105)에 출력하도록 제어 회로 (1115)를 구성하고, 추가로 다른 전압 스윙을 갖는 2 개의 제어 신호 (1150 및 1155)를 사용하여, 일부 경우에 드라이버 (1105)의 하나 이상의 컴포넌트 (예를 들어, 트랜지스터)에 과도한 스트레스 (예를 들어, 바람직하지 않게 높은 전압)를 배치하는 것을 방지할 수 있으며, 이는 당업자에 의해 인식될 수 있는 다른 장점들 중에서 더 낮은 전압 허용 오차 디바이스의 사용을 지원할 수 있고 따라서 공간, 스위칭 속도 및 효율성 장점을 제공할 수 있다. 추가적으로 또는 대안적으로, 트랜지스터 (1130)와 캐스 코드 구성으로 트랜지스터 (1135)를 포함하는 것은 드라이버 (1105)의 하나 이상의 컴포너트 (예를 들어, 트랜지스터)에 걸쳐 과도한 스트레스 (예를 들어, 바람직하지 않게 높은 전압)를 배치하는 것을 방지할 수 있으며, 이는 당업자에 의해 인식될 수 있는 다른 장점들 중에서도 더 낮은 전압 허용 오차 디바이스의 사용을 지원할 수 있고 따라서 공간, 스위칭 속도 및 효율성 장점을 제공할 수 있다.
도 11에 도시된 제어 회로(1120)는 메모리 디바이스의 복수의 제어 회로(1120) 중 하나일 수 있다. 예를 들어, 제어 회로(1120)는 메모리 디바이스의 16 개의 제어 회로(1120) 중 하나를 나타낼 수 있다. 즉, 1,024 개의 드라이버(1105)가 각각의 액세스 라인(1110)에 각각 결합되는 위의 예를 계속하면, 단일 제어 회로(1120)는 64 개의 드라이버(1105)와 결합될 수 있다. 따라서, 각각의 제어 회로(1120)에 대해, 제어 회로(1120)에 의해 생성되고 출력되는 제어 신호(1165)는 64 개의 드라이버(1105)에 공통(각각에 의해 수신됨)될 수 있다. 제어 회로 (1120)는 제어 회로 (1120)가 결합된 각각의 드라이버 (1105)의 개개의 노드 (1175)에 제어 신호 (1165)를 인가하도록 구성될 수 있다.
일부 예들에서, 메모리 디바이스에서 하나 이상의 메모리 셀들에 대한 액세스 동작 동안 상이한 시간에, 제어 신호 (1165)는 VNWL (예를 들어, 0V)로 지칭될 수 있는 비교적 높은 전압으로 노드 (1175)를 드라이빙할 수 있고, VNNWL (예를 들어, -1.5V, VNNWL)로 지칭될 수 있는 비교적 낮은 전압으로 노드 (1175)를 드라이빙할 수 하거나, 노드 (1175)를 전기적으로 플로팅 (예를 들어, FLOAT)할 수 있다. 제어 신호(1165)의 상태는 제어 회로(1120)에 의해(예를 들어, 제어기로부터) 수신된 하나 이상의 제어 신호에 기초할 수 있다. 제어 신호(1165)의 가능한 전압들 사이의 전압 스윙은 액세스 동작 동안 메모리 디바이스의 플레이트의 전압 변화와 동일할 수 있다. 즉, 상대적으로 높은 전압과 상대적으로 낮은 전압 사이의 전압 스윙은 1.5V일 수 있으며, 이는 액세스 동작 중 플레이트의 전압 변화와 동일할 수 있다(예를 들어, 플레이트가 1.5V에서 0V로 변경되는 경우). 일부 예들에서, 동일한 디바이스 내의 복수의 상이한 제어 회로(1120)는 액세스 동작의 다양한 위상 동안 상이한 각각의 드라이버(1105)에 상이한 제어 신호를 인가할 수 있다.
도 11에 도시된 제어 회로(1125) 는 메모리 디바이스의 복수의 제어 회로(1125) 중 하나일 수 있다. 예를 들어, 제어 회로(1125)는 메모리 디바이스의 16 개의 제어 회로(1125) 중 하나를 나타낼 수 있다. 즉, 1,024 개의 드라이버(1105)가 각각의 액세스 라인(1110)과 결합되는 위의 예를 계속하여, 단일 제어 회로(1125)가 64 개의 드라이버(1105)와 결합될 수 있다. 따라서, 각각의 제어 회로(1125)에 대해, 제어 회로(1125)에 의해 생성되고 출력되는 제어 신호(1160 및 1167)는 64 개의 드라이버(1105)에 공통(각각에 의해 수신 됨)될 수 있다. 각각의 제어 회로 (1125)는 제어 회로 (1125)가 결합되는 각각의 드라이버 (1105)의 각각의 노드 (1185)에 제어 신호 (1160)를 및/또는 각각의 노드 (1170)에 제어 신호 (1167)를 인가하도록 구성될 수 있다. 일부 경우에, 제어 회로 (1125)는 대응하는 제어 회로 (1120)와 관련될 수 있어서 제어 회로 (1125) 및 대응하는 제어 회로 (1120)는 모두 동일한 세트의 드라이버 (1105)와 결합될 수 있다 - 즉, 2 개 이상의 드라이버 (1105)가 동일한 제어 회로 (1125)와 결합되면, 이들은 또한 동일한 제어 회로 (1120)와 결합될 수 있다.
일부 예에서, 제어 회로(1125)는 트랜지스터(1190, 1192, 1194)를 포함할 수 있다. 트랜지스터(1190, 1192)는 NMOS 트랜지스터일 수 있고, 트랜지스터(1194)는 PMOS 트랜지스터일 수 있다. 일부 예에서, 트랜지스터(1190)는 트랜지스터(1192)와 함께 캐스 코드 구성으로 배열될 수 있다. 일부 예에서, 트랜지스터(1194)의 단자(예를 들어, 소스 단자)는 제 1 전압 소스(예를 들어, VCCP)와 결합될 수 있고, 트랜지스터(1190)의 단자(예를 들어, 소스 단자)는 다른 전압 소스(예를 들어, VSS)와 결합될 수 있다. 트랜지스터(1190, 1192, 1194)는 인버터를 포함(구현)할 수 있지만, 인버터의 2 레그(leg)에 비대칭인 트랜지스터의 수를 갖는다. 더구나, 제어 회로(1125)는 트랜지스터(1194) 및/또는 트랜지스터(1190)의 게이트와 결합될 수 있는 제 2 인버터(1196)를 또한 포함할 수 있다.
제어 회로(1125)는 제어 신호(1160) 및 제어 신호(1167)를 출력(예를 들어, 생성)하도록 구성될 수 있다. 제어 신호 (1160, 1167)는 서로 로직 역일 수 있다 (예를 들어, 트랜지스터 (1190, 1192, 1194)에 의해 형성된 인버터가 제어 신호 (1160 및 1167)의 개별 출력 노드 사이에 있기 때문에). 즉, 하나가 하이일 때 다른 하나는 로우이다.
일부 예들에서, 제어 회로(1125)는 또한 FLOAT2 제어 신호에 기초하여 노드(1170)를 플로팅하도록 구성될 수 있다. FLOAT2 제어 신호는 제어 회로(1125)에 의해(예를 들어, 제어기로부터) 수신될 수 있고, 활성화될 때 제어 신호(1160)가 전기적으로 플로팅될 수 있다. 일부 예들에서, FLOAT2는 활성 행일 수 있고, FLOAT2가 하이일 때, 트랜지스터(1190, 1192, 1194)는 인버터(1196)와 직렬로 인버터 역할을 할 수 있다. 그러나, FLOAT2가 로우이고 반면 인버터(1196)의 출력이 하이이면, 제어 신호(1160) 및 따라서, 노드(1170)는 플로팅될 수 있다. 예를 들어, 노드 (1170)는 인버터 (1196)의 출력이 하이이기 때문에 트랜지스터 (1194)가 비활성화 (예를 들어, 오프)되기 때문에, FLOAT2가 로우이기 때문에 트랜지스터 (1192)가 동시에 비활성화 (예를 들어, 오프)되기 때문에 플로팅될 수 있다. 일부 예들에서, 동일한 디바이스 내의 복수의 상이한 제어 회로(1125)는 액세스 동작의 다양한 위상 동안 상이한 개개의 드라이버(1105)에 상이한 제어 신호를 인가할 수 있다.
도 12a 는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램(1200-a)를 도시한다. 일부 예들에서, 타이밍 다이어그램(1200-a)는 도 1을 참조하여 상기에서 설명된 회로(1100)와 관련된(예를 들어, 사용하여 실행되는) 액세스 동작을 예시할 수 있다. 일부 예들에서, 타이밍 다이어그램(1200-a)은 플레이트 라인(1205), 워드 라인(1110-a), 노드(1170-a) 및 노드(1175-a)의 전압을 예시할 수 있다. 워드 라인(1110-a), 노드 (1170-a) 및 노드 (1175-a)의 전압은 도 11을 참조하여 설명한 액세스 라인 (1110), 노드 (1170) 및 노드 (1175)에 인가되는 전압을 나타낼 수 있다. 타이밍 다이어그램(1200-a)은 간격 (1210, 1215, 1220, 1225 및 1230) 동안 플레이트 라인(1205), 워드 라인(1110-a) 및 노드(1170-a 및 1175-a)의 전압을 예시할 수 있다.
본 출원에 설명된, 메모리 어레이는 복수의 메모리 셀에 대한 복수의 개별 액세스 라인(예를 들어, 복수의 워드 라인)을 포함할 수 있으며, 각각의 메모리 셀은 공통 플레이트를 갖는다. 각각의 액세스 라인은 액세스 라인과 결합된 셀이 특정 액세스 동작에 의해 타겟화(액세스)되는지 여부에 기초하여 선택되거나 선택 해제될 수 있다(예를 들어, 도 11을 참조하여 설명된 드라이버(1105)에 의해). 일부 경우에, 주어진 유형의 임의의 하나의 액세스 라인이 특정 액세스 동작 동안 선택될 수 있고, 플레이트와 관련된 동일한 유형의 나머지 액세스 라인 수가 동작 동안 선택 해제된 상태로 유지될 수 있다.
타이밍 다이어그램(1200-a)는 선택된 액세스 라인 (예를 들어, 선택된 워드 라인)에 대해 도 11을 참조하여 전술한 바와 같이 회로 (1100)와 관련된 액세스 동작을 예시할 수 있다. 선택된 액세스 라인과 관련된 메모리 셀은 도 12a에 예시된 하나 이상의 간격 동안 액세스될 수 있다.
간격(1210) 동안, 플레이트 라인(1205)의 전압은 처음에 제 1 전압(예를 들어, 1.5V와 같은 하이 전압)으로 드라이빙되는 것으로 도시된다. 플레이트가 제 1 전압으로 드라이빙되는 동안, 간격 (1210) 이전에, 워드 라인(1110-a)이 선택될 수 있다. 도 12a 내지 12d에서, 예는 워드 라인의 관점에서 설명되지만, 교시는 임의의 유형의 액세스 라인에 적용될 수 있음을 이해해야 한다. 일부 예들에서, 선택된 워드 라인은 (1210) 간격의 시작 부분에서 3V와 같은 하이 전압에 있는 워드 라인(1110-a)의 전압으로 표현될 수 있다. 워드 라인 (1110-a)을 선택하기 위해, 제어 회로 (1125)는 노드 (1170)에 하이 제어 신호 (1160)를 인가할 수 있고 (예를 들어, 트랜지스터 (1194)를 활성화함으로써), 이는 인버터 (1196)의 입력에서 수신되는 로직 하이 신호에 기초할 수 있고), 노드 (1170-a)의 전압이 3V와 같은 하이 전압으로 드라이빙되는 결과를 초래할 수 있다. 노드 (1170-a)가 하이 전압에 있는 동안, 제어 회로 (1115)는 트랜지스터 (1130)에 로우 제어 신호 (1150)를 인가할 수 있다. 로우 제어 신호(1150)는 예를 들어 0V일 수 있다. 제어 신호(1160, 1150)를 드라이버(1105)에 인가하면 트랜지스터(1130, 1135)가 활성화(예를 들어, 온)될 수 있다. 따라서, 워드 라인(1110-a)의 전압은 3V로 드라이빙될 수 있다.
일부 예들에서, 제어 회로(1120)는 노드(1175)에 하이 제어 신호(1165)(예를 들어, VNWL)를 인가할 수 있다. 따라서, 노드(1175-a)의 전압은 0V일 수 있다. 노드(1175)가 0V 인 동안, 제어 회로(1115)는 트랜지스터(1145)에 로우 제어 신호(1155)를 인가할 수 있고, 제어 회로(1125)는 트랜지스터(1140)에 로우 제어 신호(1167)를 인가할 수 있다. 로우 제어 신호(1155, 1167)는 예를 들어, 0V일 수 있다. 따라서, 드라이버(1105)에 제어 신호(1155, 1167)를 인가하면 트랜지스터(1140, 1145)가 비활성화(예를 들어, 오프)될 수 있다. 따라서, 워드 라인(1110-a) 은 노드(1175)로부터 절연될 수 있다.
간격(1215) 동안, 플레이트 라인(1205)의 전압은 제 1 전압(예를 들어, 하이 전압)에서 제 2 전압(예를 들어, 0V와 같은 로우 전압)으로 천이할 수 있다. 선택된 워드 라인(1110-a)의 전압 및 노드(1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있고, 노드(1175-a)의 전압은 로우에(예를 들어, 0V에서) 유지될 수 있다.
간격(1220) 동안, 플레이트 라인(1205)의 전압은 제 2 전압(예를 들어, 0V와 같은 로우 전압)으로 유지될 수 있다. 워드 라인 (1110-a)의 전압과 노드 (1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있고, 노드 (1175-a)의 전압은 로우에(예를 들어, 0V에서) 유지될 수 있다.
간격(1225) 동안, 플레이트 라인(1205)의 전압은 제 2 전압(예를 들어, 로우 전압에서)에서 제 1 전압(예를 들어, 하이 전압)으로 드라이빙될 수 있다. 선택된 워드 라인(1110-a)의 전압 및 노드(1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있고, 노드(1175-a)의 전압은 로우에(예를 들어, 0V에서) 유지될 수 있다.
간격(1230) 동안, 플레이트 라인(1205)의 전압은 제 1 전압(예를 들어, 하이 전압)으로 유지될 수 있다. 워드 라인 (1110-a)의 전압과 노드 (1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있고, 노드 (1175-a)의 전압은 로우에(예를 들어, 0V에서) 유지될 수 있다. 본 출원에 설명된 예에서, 설명된 절대 전압 레벨(예를 들어, 3V, 0V, -1.5V 등)은 단지 설명을 위한 것이다. 따라서, 본 출원에 기술된 절대 전압 레벨과 다른 임의의 절대 전압 레벨(들)이 사용될 수 있다.
일부 예들에서, 선택된 워드 라인 (1110-a)에 대한 드라이버 (1105) 내의 트랜지스터들 (1130, 1135, 1140 및 1145) 각각은 액세스 동작 내내 비교적 낮은 게이트-소스 전압 (예를 들어, Vgs) 및/또는 드레인-소스 전압 (예를 들어, Vds)을 가질 수 있다. 예를 들어, 액세스 동작 동안, 트랜지스터(1130, 1135, 1140, 1145) 중 어느 것도 제어 신호(1150)의 전압 스윙보다 큰 Vgs 및/또는 Vds(예를 들어, 3V일 수 있는 MWLF_H)를 갖지 않는다.
도 12b 는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램(1200-b)을 도시한다. 일부 예들에서, 타이밍 다이어그램(1200-b)는 도 11을 참조하여 상기에서 설명된 회로(1100)와 관련된(예를 들어, 사용하여 실행되는) 액세스 동작을 예시할 수 있다. 일부 예들에서, 타이밍 다이어그램(1200-b)은 플레이트 라인(1205), 워드 라인(1110-b), 노드(1170-b) 및 노드(1175-b)의 전압을 예시할 수 있다. 워드 라인(1110-b), 노드 (1170-b) 및 노드 (1175-b)의 전압은 도 11을 참조하여 설명한 액세스 라인 (1110), 노드 (1170) 및 노드 (1175)에 인가되는 전압을 나타낼 수 있다. 타이밍 다이어그램(1200-b)은 간격 (1210, 1215, 1220, 1225 및 1230) 동안 플레이트 라인(1205), 워드 라인(1110-b) 및 노드(1170-b 및 1175-b)의 전압을 예시할 수 있다.
본 출원에 설명된, 메모리 어레이는 복수의 메모리 셀에 대한 복수의 개개의 액세스 라인(예를 들어, 복수의 워드 라인)을 포함할 수 있으며, 각각의 메모리 셀은 공통 플레이트를 갖는다. 각각의 액세스 라인은 액세스 라인과 결합된 셀이 특정 액세스 동작에 의해 타겟(액세스)되는지 여부에 기초하여 선택되거나 선택 해제될 수 있다(예를 들어, 도 11을 참조하여 설명된 드라이버(1105)에 의해). 일부 경우에, 특정 액세스 동작 중에 임의의 하나의 액세스 라인이 선택될 수 있고, 플레이트와 관련된 동일한 유형의 나머지 액세스 라인 수가 동작 중에 선택 해제된 상태로 유지될 수 있다.
타이밍 다이어그램(1200-a)은 선택 해제된 액세스 라인의 제 1 서브 세트에 대해 도 11을 참조하여 전술한 바와 같이 회로 (1100)와 관련된 액세스 동작을 예시할 수 있다. 예를 들어, 타이밍 다이어그램 (1200-b)은 선택된 워드 라인의 드라이버 (1105)와 동일한 제어 회로 (1120) 및 제어 회로 (1125)를 공유하는 워드 라인들 (1110-b)의 전압을 예시할 수 있다 (예를 들어, 도 12a를 참조하여 논의된 선택된 워드 라인 (1110-a)). 따라서, 1,024 개의 드라이버 (1105)가 각각의 워드 라인 (1110)과 결합되는 상기의 예를 계속하여, 선택 해제된 워드 라인 (1110-b)의 전압은 선택된 워드 라인의 드라이버 (1105)와 동일한 제어 회로 (1120) 및 제어 회로 (1125)를 공유하는 63 개의 선택 해제된 워드 라인 (1110)의 전압을 나타낼 수 있다.
간격(1210) 동안, 플레이트 라인(1205)의 전압은 처음에 제 1 전압(예를 들어, 1.5V와 같은 하이 전압)으로 드라이빙되는 것으로 도시된다. 플레이트가 제 1 전압으로 드라이빙되는 동안, 간격(1210) 이전에 하나의 워드 라인(1110-a) 이 선택될 수 있고, 워드 라인(1110)의 서브 세트가 선택 해제된 상태로 유지될 수 있다. 일부 예들에서, 선택 해제된 상태로 남아있는 워드 라인들의 서브 세트는 0V와 같은 로우 전압으로 남아있는 워드 라인들(1110-b)의 전압으로 표현될 수 있다. 워드 라인 (1110-b)의 서브 세트가 선택 해제되었지만 선택된 워드 라인 (1110-a)과 공통 제어 회로 (1125)를 공유하는 경우, 제어 회로 (1125)는 노드 (1170)에 하이 제어 신호 (1160)를 인가할 수 있고, 이는 노드 (1170-b)의 전압이 3V와 같은 하이 전압으로 드라이빙되는 결과를 초래할 수 있다. 노드 (1170-b)가 하이 전압에 있는 동안 제어 회로 (1115)는 - 이는 선택된 워드 라인 (1110-a) 및 선택 해제된 워드 라인 (1110-b)의 제 1 서브 세트와 공통되지 않을 수 있다 - 트랜지스터 (1130)에 하이 제어 신호 (1150)를 인가 할 수 있다. 하이 제어 신호 (1150)는 예를 들어, 3V 일 수 있다. 따라서, 드라이버(1105)에 제어 신호(1160, 1150)를 인가하면 트랜지스터(1130, 1135)가 비활성화(예를 들어, 오프)될 수 있다. 따라서, 선택 해제된 워드 라인(1110-b) 은 노드(1170)로부터 절연될 수 있다.
일부 예들에서(예를 들어, 워드 라인들(1110-b)의 서브 세트가 선택되지 않았지만 선택된 워드 라인(1110-a) 과 공통 제어 회로(1120)를 공유하는 경우), 제어 회로(1120)는 하이 제어 신호(1165)(예를 들어, VNWL)를 인가할 수 있다. 예를 들어, 노드(1175-a)의 전압은 0V일 수 있다. 제어 신호(1165)가 노드(1175)에 인가되는 동안, 제어 회로(1115)는 트랜지스터(1145)에 하이 제어 신호(1155)를 인가할 수 있고, 제어 회로(1125)는 트랜지스터(1140)에 로우 제어 신호(1167)를 인가할 수 있다. 하이 제어 신호(1155)는 예를 들어, 1.5V일 수 있고, 로우 제어 신호(1167)는 0V일 수 있다. 따라서, 드라이버(1105)에 제어 신호(1155, 1167)를 인가하면 트랜지스터(1145)가 활성화(예를 들어, 온)되고 트랜지스터(1140)가 비활성화(예를 들어, 오프)될 수 있다. 따라서, 선택 해제된 워드 라인은 트랜지스터(1145)를 통해 노드(1175)와 결합될 수 있으며, 이는 노드(1175)와 선택 해제된 워드 라인이 동일한 전압(예를 들어, 0V)을 가질 수 있다.
간격(1215) 동안, 플레이트 라인(1205)의 전압은 제 1 전압(예를 들어, 하이 전압)에서 제 2 전압(예를 들어, 0V와 같은 로우 전압)으로 천이할 수 있다. 선택 해제된 워드 라인 (1110-b)의 전압은 로우에 유지될 수 있으며 (예를 들어, 0V에서), 노드 (1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있으며, 노드 (1175-a)의 전압은 로우에 유지될 수 있다 (예를 들어, 0V에서).
간격(1220) 동안, 플레이트 라인(1205)의 전압은 제 2 전압(예를 들어, 0V와 같은 로우 전압)으로 유지될 수 있다. 선택 해제된 워드 라인 (1110-b)의 전압은 로우에 유지될 수 있으며 (예를 들어, 0V에서), 노드 (1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있으며, 노드 (1175-a)의 전압은 로우에 유지될 수 있다 (예를 들어, 0V에서).
간격(1225) 동안, 플레이트 라인(1205)의 전압은 제 2 전압(예를 들어, 로우 전압에서)에서 제 1 전압(예를 들어, 하이 전압)으로 드라이빙될 수 있다. 선택 해제된 워드 라인 (1110-b)의 전압은 로우에 유지될 수 있으며 (예를 들어, 0V에서), 노드 (1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있으며, 노드 (1175-a)의 전압은 로우에 유지될 수 있다 (예를 들어, 0V에서).
간격(1230) 동안, 플레이트 라인(1205)의 전압은 제 1 전압(예를 들어, 하이 전압)으로 유지될 수 있다. 선택 해제된 워드 라인 (1110-b)의 전압은 로우에 유지될 수 있으며 (예를 들어, 0V에서), 노드 (1170-a)의 전압은 하이에(예를 들어, 3V에서) 유지될 수 있으며, 노드 (1175-a)의 전압은 로우에 유지될 수 있다 (예를 들어, 0V에서). 본 출원에 설명된 예에서, 설명된 절대 전압 레벨(예를 들어, 3V, 0V, -1.5V 등)은 단지 설명을 위한 것이다. 따라서, 본 출원에 기술된 절대 전압 레벨과 다른 임의의 절대 전압 레벨(들)이 사용될 수 있다.
일부 예들에서, 선택 해?サ? 워드 라인 (1110-b)에 대한 드라이버 (1105) 내의 트랜지스터들 (1130, 1135, 1140 및 1145) 각각은 액세스 동작 내내 비교적 낮은 게이트-소스 전압 (예를 들어, Vgs) 및/또는 드레인-소스 전압 (예를 들어, Vds)을 가질 수 있다. 예를 들어, 액세스 동작 동안, 트랜지스터(1130, 1135, 1140, 1145) 중 어느 것도 제어 신호(1150)의 전압 스윙보다 큰 Vgs 및/또는 Vds(예를 들어, 3V일 수 있는 MWLF_H)를 갖지 않는다.
도 12c 는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램(1200-c)를 도시한다. 일부 예들에서, 타이밍 다이어그램(1200-c)는 도 11을 참조하여 상기에서 설명된 회로(1100)와 관련된(예를 들어, 사용하여 실행되는) 액세스 동작을 예시할 수 있다. 일부 예들에서, 타이밍 다이어그램(1200-c)는 플레이트 라인(1205), 워드 라인(1110-c), 노드(1170-c) 및 노드(1175-c)의 전압을 예시할 수 있다. 타이밍 다이어그램(1200-c)는 또한 (1110-c')로 표시된 전압 트레이스에 의해 도시된 워드 라인(1110-c)의 대체 전압을 예시할 수 있다. 워드 라인(1110-c), 노드 (1170-c) 및 노드 (1175-c)의 전압은 도 11을 참조하여 설명한 워드 라인 (1110), 노드 (1170) 및 노드 (1175)에 인가되는 전압을 나타낼 수 있다. 타이밍 다이어그램(1200-c)은 간격 (1210, 1215, 1220, 1225 및 1230) 동안 플레이트 라인(1205), 워드 라인(1110-c) 및 노드(1170-c 및 1175-c)의 전압을 예시할 수 있다.
본 출원에 설명된, 메모리 어레이는 복수의 메모리 셀에 대한 복수의 개별 액세스 라인(예를 들어, 복수의 워드 라인)을 포함할 수 있으며, 각각의 메모리 셀은 공통 플레이트를 갖는다. 각각의 액세스 라인은 액세스 라인과 결합된 셀이 특정 액세스 동작에 의해 타겟(액세스)되는지 여부에 기초하여 선택되거나 선택 해제될 수 있다(예를 들어, 도 11을 참조하여 설명된 드라이버(1105)에 의해). 일부 경우에, 특정 액세스 동작 중에 임의의 하나의 액세스 라인이 선택될 수 있고, 플레이트와 관련된 동일한 유형의 나머지 액세스 라인 수가 동작 중에 선택 해제된 상태로 유지될 수 있다.
타이밍 다이어그램(1200-c)은 선택 해제된 액세스 라인의 서브 세트에 대해 도 11을 참조하여 전술한 바와 같이 회로 (1100)와 관련된 액세스 동작을 예시할 수 있다. 예를 들어, 타이밍 다이어그램 (1200-c)는 선택된 액세스 라인의 드라이버 (1105)와 다른 제어 회로 (1115), 다른 제어 회로 (1120) 및 다른 제어 회로 (1125)를 공유하는 워드 라인 (1110-c)의 전압을 예시할 수 있다 (예를 들어, 도 12a를 참조하여 논의된 선택된 워드 라인 (1110-a)). 따라서, 1,024 개의 드라이버 (1105)가 각각의 워드 라인 (1110)과 결합된 위의 예를 계속하면, 선택 해제된 워드 라인 (1110-c)의 전압은 945 개의 선택 해제된 워드 라인 (1110)의 전압을 예시할 수 있다.
간격(1210) 동안, 플레이트 라인(1205)의 전압은 처음에 제 1 전압(예를 들어, 1.5V와 같은 하이 전압)으로 드라이빙되는 것으로 도시된다. 플레이트가 제 1 전압으로 드라이빙되는 동안, 간격(1210) 이전에, 워드 라인들(1110-c)의 서브 세트는 선택 해제된 상태로 유지될 수 있다. 일부 예들에서, 선택 해제된 상태로 남아있는 워드 라인들 (1110-c)은 0V와 같은 로우 전압으로 남아있는 워드 라인들 (1110-c)의 전압으로 표현될 수 있다. 워드 라인의 서브 세트가 선택되지 않고 선택된 워드 라인 (1110-a)과 공통 제어 회로 (1125)를 공유하지 않는 경우, 제어 회로 (1125)는 노드 (1170)에 로우 제어 신호 (1160)를 인가할 수 있으며, 이는 노드 (1170-c)의 전압이 0V와 같은 로우 전압으로 드라이빙되는 결과를 초래할 수 있다. 노드 (1170-c)가 로우 전압에 있는 동안, 제어 회로 (1115)는 트랜지스터 (1130)에 하이 제어 신호 (1150)를인가할 수 있다. 하이 제어 신호 (1150)는 예를 들어, 3V 일 수 있다. 따라서, 드라이버(1105)에 제어 신호(1160, 1150)를 인가하면 트랜지스터(1130, 1135)가 비활성화(예를 들어, 오프)될 수 있다. 따라서, 선택 해제된 워드 라인은 노드(1170)로부터 절연될 수 있다.
일부 예들에서, 제어 회로(1115)는 트랜지스터(1145)에 하이 제어 신호(1155)를 인가할 수 있고, 제어 회로(1125)는 노드(1185)에 하이 제어 신호(1167)를 인가할 수 있다. 일부 예들에서, 하이 제어 신호(1155)는 1.5V일 수 있고, 하이 제어 신호(1167)는 1.5V일 수 있다. 따라서, 트랜지스터(1145)가 활성화(예를 들어, 온)되고 트랜지스터(1140)가 활성화(예를 들어, 온)될 수 있다. 따라서, 선택 해제된 워드 라인(1110-c)은 트랜지스터(1140) 및 트랜지스터(1145)를 통해 노드(1175)와 결합될 수 있으며, 제어 회로(1120)의 출력과 동일한 전압(예를 들어, 제어 신호(1165)의 전압과 동일한 전압)일 수 있다. 간격 (1210) 동안, 제어 회로(1120)는 예를 들어, 0V일 수 있는 VNWL에 대응하는 제어 신호(1165)를 출력할 수 있다. 따라서, 간격(1210) 동안 노드(1175-c)의 전압과 선택 해제된 워드 라인(1110-c)의 전압은 0V일 수 있다.
간격(1215) 동안, 플레이트 라인(1205)의 전압은 제 1 전압(예를 들어, 하이 전압)에서 제 2 전압(예를 들어, 0V와 같은 로우 전압)으로 천이할 수 있다. 일부 경우에, 간격(1215) 동안, 노드(1170)는 또한 플로팅될 수 있으며, 이는 노드(1170-c)의 전압이 플로팅될 수 있다. 예를 들어, 제어 회로(1125)는 트랜지스터(1192)의 게이트에서 FLOAT2 제어 신호를 수신할 수 있는데, 이는 인버터(1196)에 대한 입력이 로우인 동안 로우일 수 있으며, 이는 제어 신호(1160) 및 이에 따라 노드(1170)가 플로팅되게 할 수 있다. 노드 (1170)는 인버터 (1196)의 출력이 하이이기 때문에 트랜지스터 (1194)가 비활성화 (예를 들어, 오프가 됨)되기 때문에, FLOAT2가 로우이기 때문에 트랜지스터 (1192)가 비활성화 (예를 들어, 오프)되기 때문에 플로팅될 수 있다.
제어 회로(1120)는 간격(1215) 동안 제어 신호(1165) 및 따라서, 노드(1175)를 플로팅할 수 있다. 노드(1170)로부터 절연되고 노드(1175)가 플로팅됨에 따라, 선택 해제된 워드 라인(1110-c)은 플로팅될 수 있다. 그리고 선택 해제된 워드 라인 (1110)과 플레이트 라인 (1205) 사이의 용량성 결합으로 인해, 선택 해제된 워드 라인 (1110)을 플로팅하면 선택 해제된 워드 라인 (1110)의 전압이 플레이트 라인 (1205)의 전압을 추적할 수 있다. 달리 말하면, 플레이트 라인 (1205)의 전압이 간격 (1215) 동안 감소함에 따라, 플로팅 선택 해제된 워드 라인 (1110)의 전압을 동일하거나 실질적으로 유사한 양만큼 낮출 수 있다. 예를 들어, 플레이트 라인 (1205)의 전압이 1.5V에서 0V로 감소하면, 선택 해제된 액세스 라인 (1105)의 전압은 0V에서 대략 -1.5V로 감소할 수 있다.
따라서, 간격 (1215) 동안, 노드 (1175)에 인가되는 제어 신호 (1165)를 조정함으로써 선택 해제된 액세스 라인 (1105)이 플로팅될 수 있다. 예를 들어, 제어 회로 (1120)는 선택 해제된 워드 라인 (1110)을 플로팅할 수 있는 FLOAT 제어 신호 (1165)를 출력할 수 있다. 따라서, 선택 해제된 워드 라인 (1110-c)의 전압은 예를 들어 -1.4V로 감소할 수 있다.
간격 (1220) 동안, 플레이트 라인 (1205)의 전압은 제 2 전압 (예를 들어, 0V와 같은 로우 전압)으로 유지될 수 있다. 일부 예들에서, 선택 해제된 워드 라인들 (1110-c)은 노드 (1175)에 인가되는 제어 신호 (1165)에 기초하여 플로팅 상태를 유지할 수 있다.
다른 예에서, 선택 해제된 워드 라인 (1110-c)은 간격 (1220) 동안 원하는 전압으로 드라이빙될 수 있다 (예를 들어, 간격 (1220) 동안 선택 해제된 워드 라인들 (1110-c)과 간격 (1210) 동안 선택 해제된 워드 라인들 (1110-c) 사이의 전압 차이가 간격 (1220) 동안 플레이트와 간격(1210) 동안 플레이트사이의 전압 차이와 동일하도록 전압으로 드라이빙될 수 있다). 예를 들어, 간격 (1220) 동안 (예를 들어, 간격 (1220)의 시작 전, 동시 또는 그 후일 수 있는 시간 t'에서), 다른 제어 신호 (1165)가 노드 (1175)에 인가될 수 있다. 제어 신호 (1165)는 VNNWL 일 수 있으며, 이는 -1.5V일 수 있다. 따라서, 선택 해제된 워드 라인 (1110-c)이 노드 (1175)와 결합되어 선택 해제된 워드 라인 (1110-c)의 전압은 -1.5V로 드라이빙될 수 있으며, 이는 일부 경우에 도 12c에서 (1110-c')와 관련된 대안 전압 트레이스에 의해 도시된 바와 같이, 간격 (1220)을 통해 플로팅되면 선택 해제된 워드 라인 (1110-c)의 전압과 약간 다를 수 있다.
일부 경우에, 간격(1220) 동안, 노드 (1170)는 간격 (1215)에 있는 것 처럼 계속 플로팅될 수 있다. 다른 예들에서, 노드 (1170)는 0V와 같은 간격 (1220) 동안 로우 전압으로 드라이빙될 수 있다. 선택 해제된 워드 라인 (1110)과 플레이트 (1205) 사이의 잠재적인 용량성 결합으로 인해, 노드 (1170-c)의 전압은 간격 (1215) 동안 약간 변경 (드리프트(drift)) (예를 들어, 0V 약간 아래의 전압으로 감소)되었을 수 있고, 노드 (1170)는 간격 (1220) 동안 0V로 또는 간격 (1215) 동안 예상 드리프트에 기초하여 다른 전압으로 드라이빙될 수 있다.
간격 (1225) 동안, 플레이트 라인 (1205)의 전압은 제 2 전압 (예를 들어, 로우 전압에서)에서 제 1 전압 (예를 들어, 하이 전압)으로 드라이빙될 수 있다. 제어 회로 (1120)는 간격 (1215)를 참조하여 전술한 바와 같이 선택 해제된 워드 라인 (1110)을 플로팅할 수 있는 FLOAT 제어 신호 (1165)를 출력할 수 있다. 따라서, 선택 해제된 워드 라인 (1110-c)의 전압은 예를 들어 -0.1V로 증가할 수 있다. 추가적으로, 제어 회로 (1125)는 간격 (1215)을 참조하여 설명된 바와 같이 노드 (1170)를 플로팅 (예를 들어, 계속 플로팅) 할 수 있다.
간격 (1230) 동안, 플레이트 라인 (1205)의 전압은 제 1 전압 (예를 들어, 하이 전압)으로 유지될 수 있다. 제어 회로 (1120)는 예를 들어, 0V일 수 있는 하이 제어 신호 (1165) (예를 들어, VNWL)를 출력할 수 있다. 따라서, 간격 (1230) 동안 노드 (1175-c)의 전압과 선택 해제된 워드 라인 (1110-c)의 전압은 0V 일 수 있다. 추가적으로 또는 대안적으로, 간격 (1230) 동안, 노드 (1170-c)는 0V로 드라이빙될 수 있다. 본 출원에 설명된 예에서, 설명된 절대 전압 레벨 (예를 들어, -1.4 V, -1.5V, 3V, 0V, 등)은 단지 설명을 위한 것이다. 따라서, 본 출원에 설명된 절대 전압 레벨과 다른 임의의 절대 전압 레벨(들)이 사용될 수 있다.
일부 예들에서, 선택 해제된 워드 라인들 (1110-c)에 대한 드라이버들 (1105) 내의 트랜지스터들 (1130, 1135, 1140 및 1145) 각각은 액세스 동작 전체에 걸쳐 상대적으로 낮은 게이트-소스 전압 (예를 들어, Vgs) 및/또는 드레인-소스 전압 (예를 들어, Vds)을 가질 수 있다. 예를 들어, 액세스 동작 동안, 트랜지스터 (1130, 1135, 1140, 1145) 중 어느 것도 제어 신호 (1150)(예를 들어, 3V 일 수 있는 MWLF_H)의 전압 스윙보다 큰 Vgs 및/또는 Vds를 갖지 않는다.
추가적으로 또는 대안적으로, 트랜지스터 (1130 및 1135)의 캐스 코드 구성은 플레이트 라인 (1205)이 로우 전압 (예를 들어, 0V)에 있고 선택 해제된 액세스 라인 (1105)이 로우 전압 (예를 들어, -1.4V)에 있는 경우 트랜지스터 (1130)가 상대적으로 낮은 게이트-소스 전압 (예를 들어, Vgs)을 가질 수 있다. 또한, 제어 신호 (1167 및 1155)는 상대적으로 낮은 전압 스윙을 가질 수 있기 때문에, 트랜지스터 (1145)는 플레이트 라인 (1205)이 로우 전압 (예를 들어, 0V)에 있고 선택 해제된 액세스 라인 (1105)이 로우 전압(예를 들어, -1.4V)에 있을 때 과도한 Vgs를 피할 수 있다.
도 12d는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 위한 기술을 지원하는 예시적인 타이밍 다이어그램 (1200-d)을 예시한다. 일부 예들에서, 타이밍 다이어그램 (1200-d)은 도 11을 참조하여 전술한 바와 같이 회로 (1100)와 관련된 (예를 들어, 사용하여 실행되는) 액세스 동작을 예시할 수 있다. 일부 예들에서, 타이밍 다이어그램 (1200-d)은 플레이트 라인 (1205), 워드 라인 (1110-d), 노드 (1170-d) 및 노드 (1175-d)의 전압을 예시할 수 있다. 타이밍 다이어그램 (1200-d)은 또한 (1110-d')로 표시된 전압 트레이스에 의해 도시된 바와 같이 워드 라인 (1110-d)의 대체 전압을 예시할 수 있다. 워드 라인 (1110-d 및 1110-d'), 노드 (1170-d) 및 노드 (1175-d)의 전압은 도 11을 참조하여 설명된 워드 라인 (1110), 노드 (1170) 및 노드 (1175)에 인가되는 전압을 예시할 수 있다. 타이밍 다이어그램 (1200-d)은 간격 (1210, 1215, 1220, 1225 및 1230) 동안 플레이트 라인 (1205), 워드 라인 (1110-d) (및 워드 라인 1110-d') 및 노드 (1170-d 및 1175-d)의 전압을 예시할 수 있다.
본 출원에 설명된 바와 같이, 메모리 어레이는 복수의 메모리 셀에 대한 복수의 개개의 액세스 라인 (예를 들어, 복수의 워드 라인)을 포함할 수 있으며, 각각의 메모리 셀은 공통 플레이트를 갖는다. 각각의 액세스 라인은 액세스 라인과 결합된 셀이 특정 액세스 동작에 의해 타겟화 (액세스)되는지 여부에 기초하여 선택되거나 선택 해제될 수 있다 (예를 들어, 도 11을 참조하여 설명된 드라이버 (1105)에 의해). 특정 액세스 동작 동안 임의의 하나의 액세스 라인이 선택될 수 있으며, 플레이트와 관련된 동일한 유형의 나머지 액세스 라인 수는 동작 동안 선택 해제된 상태로 남아 있을 수 있다.
타이밍 다이어그램(1200-d)는 선택 해제된 액세스 라인들의 서브 세트에 대해 도 11을 참조하여 상기에서 설명된 회로 (1100)와 관련된 액세스 동작을 예시할 수 있다. 예를 들어, 타이밍 다이어그램 (1200-d)는 선택된 액세스 라인 (예를 들어, 도 12a를 참조하여 논의된 선택된 워드 라인(1110-a))의 드라이버 (1105)와 동일한 제어 회로 (1115)를 공유하는 워드 라인 (1110-d (및/또는 1110-d'))의 전압을 예시할 수 있다. 따라서, 1,024 개의 드라이버 (1105)가 각각의 워드 라인 (1110)과 결합되는 상기의 예를 계속하면, 선택 해제된 워드 라인 (1110-d)의 전압은 15 개의 선택 해제된 워드 라인 (1110)의 전압을 예시할 수 있다.
간격 (1210)동안, 플레이트 라인 (1205)의 전압은 처음에 제 1 전압 (예를 들어, 1.5V와 같은 하이 전압)으로 드라이빙되는 것으로 도시된다. 플레이트가 제 1 전압으로 드라이빙되는 동안, 간격 (1210) 이전에, 워드 라인 (1110)의 서브 세트는 선택 해제된 상태로 유지될 수 있다. 일부 예들에서, 선택 해제된 상태로 남아있는 선택 해제된 워드 라인들 (1110-d)은 0V와 같은 로우 전압에 남아 있는 워드 라인들 (1110-d)의 전압으로 표현될 수 있다. 워드 라인 (1110-d)의 서브 세트가 선택되지 않고 선택된 워드 라인 (1110-a)과 제어 회로 (1125)를 공유하지 않는 경우, 제어 회로 (1125)는 노드 (1170)에 로우 제어 신호 (1160)를 인가할 수 있으며, 이는 0V와 같은 로우 전압으로 드라이빙되는 노드 (1170-d)의 전압을 초래할 수 있다. 노드 (1170-d)가 로우 전압에 있는 동안, 워드 라인 (1110-d)의 서브 세트가 선택되지 않고 선택된 워드 라인 (1110-a)과 제어 회로 (1115)를 공유할 때, 제어 회로 (1115)는 로우 전압 제어 신호 (1150)를 트랜지스터 (1130)에 인가할 수 있다. 로우 제어 신호 (1150)는 예를 들어, 0V일 수 있다. 따라서, 드라이버(1105)에 제어 신호 (1160, 1150)를 인가하면 트랜지스터 (1130, 1135)가 비활성화 (예를 들어, 오프) 될 수 있다. 따라서, 선택 해제된 워드 라인은 노드 (1170)로부터 절연될 수 있다.
일부 예들에서, 워드 라인들 (1110-d)의 서브 세트가 선택되지 않고 선택된 워드 라인 (1110-a)과 제어 회로 (1115)를 공유할 때, 제어 회로 (1115)는 트랜지스터 (1145)에 로우 제어 신호 (1155)를 인가할 수 있고 제어 회로(1125)는 노드 (1185)에 하이 제어 신호 (1167)를 인가할 수 있다. 일부 예들에서, 로우 제어 신호 (1155)는 0V 일 수 있고 하이 제어 신호 (1167)는 1.5V 일 수 있다. 따라서, 트랜지스터 (1145)는 비활성화 (예를 들어, 오프) 될 수 있고 트랜지스터 (1140)는 활성화 (예를 들어, 온) 될 수 있다. 따라서 선택 해제된 워드 라인 (1110-d)은 트랜지스터 (1140)를 통해 노드 (1175)와 결합될 수 있고, 제어 회로 (1120)의 출력과 동일한 전압 (예를 들어, 제어 신호 (1165)의 전압과 동일한 전압)일 수 있다. 간격 (1210) 동안, 제어 회로 (1120)는 예를 들어, 0V일 수 있는 VNWL에 대응하는 제어 신호 (1165)를 출력할 수 있다. 따라서, 간격 (1210) 동안 노드 (1175-d)의 전압과 선택 해제된 워드 라인 (1110-d)의 전압은 0V 일 수 있다.
간격 (1215) 동안, 플레이트 라인 (1205)의 전압은 제 1 전압 (예를 들어, 하이 전압)에서 제 2 전압 (예를 들어, 0V와 같은 로우 전압)으로 천이할 수 있다. 선택 해제된 워드 라인 (1110)과 플레이트 라인 (1205) 사이의 용량성 결합으로 인해, 선택 해제된 워드 라인 (1110)을 플로팅하면 선택 해제된 워드 라인 (1110)의 전압이 플레이트 라인 (1205)의 전압을 추적할 수 있다. 달리 말하면, 플레이트 라인 (1205)의 전압이 간격 (1215) 동안 감소함에 따라, 플로팅 선택 해제된 워드 라인 (1110)의 전압을 동일하거나 실질적으로 유사한 양만큼 낮출 수 있다. 예를 들어, 플레이트 라인 (1205)의 전압이 1.5V에서 0V로 감소하면, 선택 해제된 액세스 라인 (1105)의 전압은 0V에서 대략 -1.5V로 감소할 수 있다.
따라서, 간격 (1215) 동안, 노드 (1175)에 상이한 제어 신호 (1165)를 인가함으로써 선택 해제된 액세스 라인 (1105)이 플로팅될 수 있다. 예를 들어, 제어 회로 (1120)는 선택 해제된 워드 라인 (1110)을 플로팅할 수 있는 FLOAT 제어 신호 (1165)를 출력할 수 있다. 따라서, 선택 해제된 워드 라인 (1110-d)의 전압은 예를 들어 -1.4V로 감소할 수 있다.
일부 경우에, 간격(1215) 동안, 노드 (1170)도 플로팅될 수 있다. 예를 들어, 제어 회로 (1125)는 트랜지스터 (1192)의 게이트에서 FLOAT2 제어 신호를 수신할 수 있는데, 이는 인버터 (1196)에 대한 입력이 로우인 동안 로우일 수 있으며, 이는 제어 신호 (1160)를 야기할 수 있고 이에 따라 노드 (1170)가 플로팅되게 할 수 있다. 노드 (1170)는 인버터 (1196)의 출력이 하이로 인해 트랜지스터 (1194)가 비활성화 (예를 들어, 오프)되기 때문에, FLOAT2가 로우로 인해 트랜지스터 (1192)가 비활성화 (예를 들어, 오프)되기 때문에 플로팅될 수 있다.
간격 (1220) 동안, 플레이트 라인 (1205)의 전압은 제 2 전압 (예를 들어, 0V와 같은 로우 전압)으로 유지될 수 있다. 일부 예들에서, 선택 해제된 워드 라인들 (1110-d)은 노드 (1175)에 인가되는 제어 신호 (1165)에 기초하여 플로팅 상태를 유지할 수 있다. 다른 예들에서, 선택 해제된 워드 라인들 (1110)은 간격 (1220) 동안 원하는 전압으로 드라이빙될 수 있다. 예를 들어, 간격 (1220) 동안 (예를 들어, 시간 t'에서), 다른 제어 신호 (1165)가 노드 (1175)에 인가될 수 있다. 제어 신호 (1165)는 VNNWL 일 수 있으며, 이는 -1.5V일 수 있다.
일부 경우에, 간격(1220) 동안, 노드 (1170)는 간격 (1215)에 있는 것 처럼 계속 플로팅될 수 있다. 다른 예들에서, 노드 (1170)는 0V와 같은 간격 (1220) 동안 로우 전압으로 드라이빙될 수 있다. 선택 해제된 워드 라인 (1110)과 플레이트 (1205) 사이의 잠재적인 용량성 결합으로 인해, 노드 (1170-d)의 전압은 간격 (1215) 동안 약간 변경 (드리프트(drift)) (예를 들어, 0V 약간 아래의 전압으로 감소)되었을 수 있고, 노드 (1170)는 간격 (1220) 동안 0V로 또는 간격 (1215) 동안 예상 드리프트에 기초하여 다른 전압으로 드라이빙될 수 있다.
간격 (1225) 동안, 플레이트 라인 (1205)의 전압은 제 2 전압 (예를 들어, 로우 전압에서)에서 제 1 전압 (예를 들어, 하이 전압)으로 드라이빙될 수 있다. 제어 회로 (1120)는 선택 해제된 워드 라인 (1110)을 플로팅할 수 있는 FLOAT 제어 신호 (1165)를 출력할 수 있다. 추가적으로, 제어 회로 (1125)는 간격 (1215)을 참조하여 설명된 바와 같이 노드 (1170)를 플로팅 (예를 들어, 계속 플로팅) 할 수 있다. 간격(1225)동안, 선택 해제된 워드 라인(1110-d) (또는 1110-d')의 전압은 예를 들어 -0.1V로 증가할 수 있다.
간격 (1230) 동안, 플레이트 라인 (1205)의 전압은 제 1 전압 (예를 들어, 하이 전압)으로 유지될 수 있다. 제어 회로 (1120)는 예를 들어, 0V일 수 있는 하이 제어 신호 (1165) (예를 들어, VNWL)를 출력할 수 있다. 따라서, 간격 (1230) 동안 노드 (1175-d)의 전압과 선택 해제된 워드 라인 (1110-d)(및 1110-d')의 전압은 0V 일 수 있다. 추가적으로 또는 대안적으로, 간격 (1230) 동안, 노드 (1170-d)는 0V로 드라이빙될 수 있다. 본 출원에 설명된 예에서, 설명된 절대 전압 레벨 (예를 들어, -1.4 V, -1.5V, 3V, 0V, 등)은 단지 설명을 위한 것이다. 따라서, 본 출원에 설명된 절대 전압 레벨과 다른 임의의 절대 전압 레벨(들)이 사용될 수 있다.
일부 예들에서, 선택 해제된 워드 라인들 (1110-d)에 대한 드라이버들 (1105) 내의 트랜지스터들 (1130, 1135, 1140 및 1145) 각각은 액세스 동작 전체에 걸쳐 상대적으로 낮은 게이트-소스 전압 (예를 들어, Vgs) 및/또는 드레인-소스 전압 (예를 들어, Vds)을 가질 수 있다. 예를 들어, 액세스 동작 동안, 트랜지스터 (1130, 1135, 1140, 1145) 중 어느 것도 제어 신호 (1150)(예를 들어, 3V 일 수 있는 MWLF_H)의 전압 스윙보다 큰 Vgs 및/또는 Vds를 갖지 않는다.
추가적으로 또는 대안적으로, 트랜지스터 (1130 및 1135)의 캐스 코드 구성은 플레이트 라인 (1205)이 로우 전압 (예를 들어, 0V)에 있고 선택 해제된 액세스 라인 (1105)이 로우 전압 (예를 들어, -1.4V)에 있는 경우 트랜지스터 (1130)가 상대적으로 낮은 게이트-소스 전압 (예를 들어, Vgs)을 가질 수 있다. 또한, 제어 신호 (1167 및 1155)는 상대적으로 낮은 전압 스윙을 가질 수 있기 때문에, 트랜지스터 (1145)는 플레이트 라인 (1205)이 로우 전압 (예를 들어, 0V)에 있고 선택 해제된 액세스 라인 (1105)이 로우 전압(예를 들어, -1.4V)에 있을 때 과도한 Vgs를 피할 수 있다.
도 13은 본 개시의 예에 따른 메모리 셀들의 어레이에 대한 액세스 라인 관리를 지원하는 액세스 라인 관리기(1315)의 블록도(1300)를 도시한다. 액세스 라인 관리기(1315)는 도 14를 참조하여 설명된 액세스 라인 관리기(1415)의 양태들의 예일 수 있다. 액세스 라인 관리기(1315)는 바이어싱 컴포넌트(1320), 타이밍 컴포넌트(1325), 드라이빙 컴포넌트(1330), 식별 컴포넌트(1335), 플로팅 컴포넌트(1340), 및 애플리케이션 컴포넌트(1345)를 포함할 수 있다. 이러한 모듈 각각은 직접 또는 간접적으로 서로 통신 할 수 있습니다 (예를 들어, 하나 이상의 버스를 통해).
드라이빙 컴포넌트(1330)는 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 플레이트를 제 1 전압으로 드라이빙할 수 있다. 일부 예들에서, 드라이빙 컴포넌트(1330)는 제 2 메모리 셀과 관련된 액세스 동작에 기초하여, 지속 시간 동안 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙할 수 있다.
식별 컴포넌트(1335)는 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별할 수 있다.
플로팅 컴포넌트(1340)는 제 2 메모리 셀과 관련된 액세스 동작에 기초하여 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인을 지속 시간 동안 플로팅할 수 있다. 다른 예들에서, 플로팅 컴포넌트(1340)는 제 1 전압 스윙을 갖는 제 1 제어 신호 및 제 1 전압 스윙과 상이한 제 2 전압 스윙을 갖는 제 2 제어 신호를 제 1 액세스 라인에 대한 드라이버에 인가하는 것에 기초하여 제 1 액세스 라인을 플로팅할 수 있다.
일부 예들에서, 플로팅 컴포넌트(1340)는 지속 시간의 적어도 일부 동안 드라이버의 제 2 노드를 플로팅할 수 있다. 제 2 노드는 드라이버에 포함된 제 4 트랜지스터의 소스 또는 드레인을 포함할 수 있다. 제 1 액세스 라인을 플로팅하는 것은 제 2 노드를 플로팅하는 것에 기초할 수 있다.
애플리케이션 컴포넌트(1345)는 드라이버에 포함된 제 3 트랜지스터에 제 4 제어 신호를 인가할 수 있다. 제 4 제어 신호는 제 3 제어 신호에 대해 반전될 수 있고 다른 전압 스윙을 갖는다.
일부 예들에서, 액세스 라인 관리기(1315)의 하나 이상의 컴포넌트들이 결합될 수 있다는 것이 이해되어야 한다(예를 들어, 바이어싱 컴포넌트(1320), 드라이빙 컴포넌트(1330) 및 플로팅 컴포넌트(1340)).
도 14 는 본 개시의 예에 따른 메모리 셀의 어레이에 대한 액세스 라인 관리를 지원하는 디바이스(1405)를 포함하는 시스템(1400)의 다이어그램을 도시한다. 디바이스(1405)는 예를 들어, 도 1을 참조하여 전술한 바와 같이 메모리 어레이(100)의 컴포넌트의 예이거나이를 포함할 수 있다. 디바이스(1405)는 액세스 라인 관리기 (1415), 메모리 셀 (1420), BIOS (basic input/output system) 컴포넌트 (1425), 프로세서 (1430), I/O 제어기 (1435), 및 주변 컴포넌트 (1440)를 포함하는 통신을 송수신하기 위한 컴포넌트를 포함하는 양방향 음성 및 데이터 통신을 위한 컴포넌트를 포함할 수 있다. 액세스 라인 관리기(1415)는 도 13을 참조하여 설명된 액세스 라인 관리기(1315)의 예일 수 있다. 이러한 컴포넌트는 하나 이상의 버스(예를 들어, 버스 1410)를 통해 전자 통신할 수 있다.
메모리 셀(1420)은 본 출원에서 설명된 정보(즉, 로직 상태의 형태로)를 저장할 수 있다.
BIOS 컴포넌트(1425)는 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 있는 펌웨어로 동작하는 BIOS를 포함하는 소프트웨어 컴포넌트이다. BIOS 컴포넌트(1425)는 또한 프로세서와 다양한 다른 컴포넌트, 예를 들어, 주변 컴포넌트, 입력/출력 제어 컴포넌트 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(1425)는 ROM(Read Only Memory), 플래시 메모리 또는 기타 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1430)는 지능형 하드웨어 디바이스(예를 들어, 범용 프로세서, DSP, 중앙 처리 디바이스(CPU), 마이크로 제어기, ASIC, FPGA, 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 이산 하드웨어 컴포넌트 또는 이들의 조합)를 포함할 수 있다. 일부 경우에, 프로세서(1430)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(1430)에 통합될 수 있다. 프로세서(1430)는 다양한 기능(예를 들어, 메모리 셀들의 어레이에 대한 액세스 라인 관리를 지원하는 기능 또는 태스크)을 수행하기 위해 메모리에 저장된 컴퓨터 판독 가능 명령을 실행하도록 구성될 수 있다.
I/O 제어기(1435)는 디바이스(1405)에 대한 입력 및 출력 신호를 관리할 수 있다. I/O 제어기(1435)는 또한 디바이스(1405)에 통합되지 않은 주변 디바이스를 관리할 수 있다. 일부 경우에, I/O 제어기(1435)는 외부 주변 디바이스에 대한 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우에, I/O 제어기(1435)는 iOS®, 안드로이드®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX® 또는 다른 알려진 운영 체제와 같은 운영 체제를 사용할 수 있다. 다른 경우에, I/O 제어기(1435)는 모뎀, 키보드, 마우스, 터치 스크린 또는 유사한 디바이스를 나타내거나 이와 상호 작용할 수 있다. 일부 경우에, I/O 제어기(1435)는 프로세서의 일부로서 구현될 수 있다. 일부 경우에, 사용자는 I/O 제어기(1435)를 통해 또는 I/O 제어기(1435)에 의해 제어되는 하드웨어 컴포넌트를 통해 디바이스(1405)와 상호 작용할 수 있다.
주변 컴포넌트(1440)는 임의의 입력 또는 출력 디바이스, 또는 그러한 디바이스를 위한 인터페이스를 포함할 수 있다. 예는 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, USB (Universal Serial Bus) 제어기, 직렬 또는 병렬 포트 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port) 슬롯과 같은 주변 카드 슬롯을 포함할 수 있다.
입력(1445)은 디바이스(1405) 또는 그 컴포넌트에 입력을 제공하는 디바이스(1405) 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스와의 또는 다른 디바이스 간의 인터페이스를 포함할 수 있다. 일부 경우에, 입력(1445)은 I/O 제어기(1435)에 의해 관리될 수 있고 주변 컴포넌트(1440)를 통해 디바이스(1405)와 상호 작용할 수 있다.
출력(1450)은 또한 디바이스(1405) 또는 그 컴포넌트 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스(1405) 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(1450)의 예는 디스플레이, 오디오 스피커, 인쇄 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우에, 출력(1450)은 주변 컴포넌트(들)(1440)을 통해 디바이스(1405)와 인터페이스하는 주변 엘리먼트일 수 있다. 일부 경우에, 출력 (1450)은 I/O 제어기 (1435)에 의해 관리될 수 있다.
디바이스(1405)의 컴포넌트는 그 기능을 수행하도록 디자인된 회로를 포함할 수 있다. 이것은 본 출원에서 설명된 기능을 수행하도록 구성된 다양한 회로 소자, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 기타 활성 또는 비활성 엘리먼트를 포함할 수 있다. 디바이스(1405)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 휴대폰, 웨어러블 전자 디바이스, 개인용 전자 디바이스 등일 수 있다. 또는 디바이스(1405)는 그러한 디바이스의 일부 또는 양태일 수 있다.
도 15 는 본 개시의 예들에 따라 메모리 셀들의 어레이에 대한 액세스 라인 관리를 위한 방법(1500)을 예시하는 흐름도를 도시한다. 방법(1500)의 동작은 본 출원에 설명된 메모리 제어기 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법(1500)의 동작은 도 6을 참조하여 설명된 액세스 라인 관리기에 의해 수행될 수 있다.
(1505)에서, 메모리 셀들의 어레이의 적어도 제 1 메모리 셀과 결합된 플레이트는 제 1 전압으로 드라이빙될 수 있다. (1505)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1505)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
(1510)에서 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작이 식별될 수 있다. (1510)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1510)의 동작들의 양태들은 도 6을 참조하여 설명된 식별 컴포넌트에 의해 수행될 수 있다.
(1515)에서, 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 제 1 액세스 라인은 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 지속 시간 동안 플로팅될 수 있다. 일부 예들에서, 플로팅은 제 1 전압 스윙을 갖는 제 1 제어 신호 및 제 1 전압 스윙과 상이한 제 2 전압 스윙을 갖는 제 2 제어 신호를 제 1 액세스 라인에 대한 드라이버에 인가하는 것에 기초할 수 있다. (1515)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1515)의 동작들의 양태들은 도 2를 참조하여 설명된 플로팅 컴포넌트에 의해 수행될 수 있다.
(1520)에서, 플레이트는 지속 시간 동안, 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 전압으로부터 제 2 전압으로 드라이빙될 수 있다. (1520)의 동작은 본 출원에서 설명된 방법에 따라 수행될 수 있다. 특정 예들에서, (1520)의 동작들의 양태들은 도 6을 참조하여 설명된 드라이빙 컴포넌트에 의해 수행될 수 있다.
일부 예에서, 방법은 지속 시간의 적어도 일부 동안 워드 라인 드라이버의 제 1 노드를 플로팅하는 단계를 포함할 수 있다. 워드 라인 드라이버의 제 1 노드는 제 3 제어 신호를 수신하도록 구성될 수 있고, 제 1 액세스 라인을 플로팅하는 것은 제 1 노드를 플로팅하는 것에 기초할 수 있다. 일부 예들에서, 제 1 제어 신호는 드라이버에 포함된 트랜지스터의 게이트에 인가될 수 있고, 제 1 노드는 트랜지스터의 소스 또는 드레인을 포함할 수 있다. 일부 예에서, 트랜지스터는 드라이버에 포함된 제 2 트랜지스터를 갖는 캐스 코드 구성일 수 있다.
일부 예들에서, 제 4 제어 신호는 드라이버에 포함된 제 3 트랜지스터에 인가될 수 있다. 제 4 제어 신호는 제 3 제어 신호에 대해 반전될 수 있고 다른 전압 스윙을 갖는다.
일부 예들에서, 방법은 지속 시간의 적어도 일부 동안 드라이버의 제 2 노드를 플로팅하는 단계를 포함할 수 있다. 제 2 노드는 드라이버에 포함된 제 4 트랜지스터의 소스 또는 드레인을 포함할 수 있다. 일부 예들에서, 제 1 액세스 라인을 플로팅하는 것은 제 2 노드를 플로팅하는 것에 기초할 수 있다. 일부 예에서, 제 2 제어 신호는 제 4 트랜지스터의 게이트에 인가될 수 있다.
장치가 설명된다. 일부 예들에서, 장치는 액세스 라인과 결합된 메모리 셀, 액세스 라인과 결합된 드라이버, 및 드라이버와 결합되고 드라이버를 위한 제 1 제어 신호 및 드라이버를 위한 제 2 제어 신호를 생성하도록 동작 가능한 제어 회로를 포함할 수 있다. 일부 예들에서, 제 2 제어 신호는 제 1 제어 신호와 다른 전압 스윙(voltage swing)을 가질 수 있다.
장치는 드라이버와 결합된 제 2 제어 회로를 포함할 수 있고 드라이버의 제 1 노드를 플로팅하도록 동작할 수 있다. 일부 예들에서, 드라이버는 플로팅되는 제 1 노드에 기초하여 액세스 라인을 플로팅하도록 동작할 수 있다. 장치는 드라이버와 결합되고 드라이버의 제 2 노드를 플로팅하도록 동작 가능한 제 3 제어 회로를 포함할 수 있다. 일부 예들에서, 드라이버는 플로팅되는 제 2 노드에 기초하여 액세스 라인을 플로팅하도록 동작할 수 있다.
일부 예들에서, 드라이버는 드라이버 세트의 서브 세트 중 하나이고, 세트의 각각의 드라이버는 메모리 셀을 포함하는 메모리 어레이에 대한 개개의 액세스 라인과 결합될 수 있다. 일부 예들에서, 제어 회로는 서브 세트의 각각의 드라이버와 결합될 수 있고, 제 1 제어 신호 및 제 2 제어 신호는 서브 세트의 드라이버들에 공통일 수 있다. 일부 예에서, 장치는 드라이버 세트의 제 2 서브 세트와 결합된 제 3 제어 회로를 포함할 수 있다. 제 3 제어 회로는 제 2 서브 세트의 드라이버에 공통인 제 3 제어 신호를 생성하도록 동작할 수 있다.
일부 예들에서, 제 3 제어 회로는 제 2 서브 세트의 드라이버들에 공통인 제 4 제어 신호를 생성하도록 추가로 동작할 수 있다. 제 4 제어 신호는 제 3 제어 신호에 대해 반전되고 다른 전압 스윙을 가질 수 있다.
장치는 제어 회로, 제 2 제어 회로 및 제 3 제어 회로와 결합된 제어기를 포함할 수 있다. 제어기는 메모리 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하고, 제 2 제어 회로가 드라이버를 포함하지 않는 제 2 서브 세트에 기초하여 제 2 메모리 셀과 관련된 액세스 동작의 일부 동안 드라이버의 제 1 노드를 플로팅하게 하도록 동작할 수 있다. 일부 예들에서, 제 2 메모리 셀은 세트의 제 2 드라이버와 결합된 제 2 액세스 라인과 결합될 수 있다. 제 2 서브 세트는 제 2 드라이버를 포함하지 않을 수 있다. 일부 예들에서, 드라이버는 플로팅되는 제 1 노드에 적어도 부분적으로 기초하여 액세스 라인을 플로팅하도록 동작할 수 있다.
제어기는 메모리 어레이의 제 3 메모리 셀과 관련된 제 2 액세스 동작을 식별하고 제 2 제어 회로와 결합된 제 2 드라이버에 기초하여 제 3 메모리 셀과 관련된 액세스 동작 동안 제 2 제어 회로가 제 1 전압으로 드라이버의 노드를 드라이빙하게 하도록 동작할 수 있다. 제 3 메모리 셀은 세트의 제 3 드라이버와 결합되는 제 3 액세스 라인과 결합될 수 있다. 일부 예들에서, 제 3 드라이버는 제 2 제어 회로와 결합될 수 있다.
장치는 제어 회로, 제 2 제어 회로 및 제 3 제어 회로와 결합된 제어기를 포함할 수 있다. 제어기는 메모리 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하고, 제어 회로와 결합되는 제 2 드라이버에 기초하여 제 2 메모리 셀과 관련된 액세스 동작의 적어도 일부 동안 제 3 제어 회로가 드라이버의 제 2 노드를 플로팅하게 하도록 동작할 수 있다. 일부 예들에서, 제 2 드라이버는 제어 회로와 결합될 수 있다. 드라이버는 플로팅되는 제 2 노드에 기초하여 액세스 라인을 플로팅하도록 동작할 수 있다.
일부 예들에서, 제어기는 메모리 어레이의 제 3 메모리 셀과 관련된 제 2 액세스 동작을 식별하고, 제 3 드라이버를 포함하지 않는 서브 세트에 기초한 제 3 메모리 셀과 관련된 액세스 동작 동안 제 3 제어 회로가 드라이버의 제 2 노드를 제 1 전압 또는 제 2 전압으로 드라이빙하게 하도록 추가로 동작할 수 있다. 일부 예들에서, 서브 세트는 제 3 드라이버를 포함하지 않을 수 있다.
장치가 설명된다. 일부 예에서, 장치는 액세스 라인과 결합된 메모리 셀, 액세스 라인과 결합된 드라이버, 드라이버는 제 2 트랜지스터를 갖는 캐스 코드 구성의 제 1 트랜지스터를 포함하고, 및 드라이버와 결합되고 제 1 제어 신호를 제 1 트랜지스터로 출력하고 제 2 제어 신호를 드라이버의 제 3 트랜지스터로 출력하도록 동작 가능한 제어 회로를 포함할 수 있다.
일부 예에서, 장치는 제 2 메모리 셀을 포함할 수 있다. 제 1 트랜지스터의 소스 및 제 3 트랜지스터의 소스는 제 2 메모리 셀에 대한 액세스 동작과 동시에 플로팅되도록 동작할 수 있다. 일부 예에서, 드라이버는 플로팅되는 제 1 트랜지스터의 소스 또는 제 3 트랜지스터의 소스 중 하나 이상에 기초하여 액세스 라인을 플로팅하도록 동작할 수 있다.
장치가 설명된다. 일부 예에서, 장치는 메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 플레이트를 제 1 전압으로 드라이빙하기 위한 수단, 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하기 위한 수단, 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 메모리 셀과 결합된 제 1 액세스 라인을 지속 시간 동안 플로팅하기 위한 수단, 여기서, 플로팅은 제 1 전압 스윙을 갖는 제 1 제어 신호 및 제 1 전압 스윙과 상이한 제 2 전압 스윙을 갖는 제 2 제어 신호를 제 1 액세스 라인을 위한 드라이버에 인가하는 것에 적어도 부분적으로 기초하고, 지속 시간 동안, 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 제 1 전압으로부터 제 2 전압으로 플레이트를 드라이빙하기 위한 수단을 포함할 수 있다.
일부 예에서, 장치는 지속 시간의 적어도 일부 동안, 워드 라인 드라이버의 제 1 노드를 플로팅하기 위한 수단을 포함할 수 있으며, 워드 라인 드라이버의 제 1 노드는 제 3 제어 신호를 수신하도록 구성되고, 여기서 제 1 액세스 라인을 플로팅하는 것은 적어도 부분적으로 제 1 노드를 플로팅하는 것에 기초한다. 이러한 예에서, 장치는 드라이버에 포함된 제 3 트랜지스터에 제 4 제어 신호를 인가하기 위한 수단을 포함할 수 있으며, 여기서 제 4 제어 신호는 제 3 제어 신호에 대해 반전되고 다른 전압 스윙을 갖는다. 일부 예들에서, 장치는 지속 시간의 적어도 일부 동안, 드라이버의 제 2 노드를 플로팅하기 위한 수단을 포함할 수 있으며, 여기서 제 2 노드는 드라이버에 포함된 제 4 트랜지스터의 소스 또는 드레인을 포함하고, 여기서, 제 1 액세스 라인을 플로팅 하는 것은 제 2 노드를 플로팅하는 것에 적어도 부분적으로 기초한다.
상기에 설명된 방법은 가능한 구현을 설명하고, 동작 및 단계는 재배열되거나 그렇지 않으면 수정될 수 있으며 다른 구현이 가능하다는 점에 유의해야 한다. 더욱이, 2 이상의 방법으로부터의 예가 결합될 수 있다.
본 출원에서 설명된 정보 및 신호는 다양한 다른 기술 및 기술 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다. 일부 도면은 신호를 단일 신호로 예시할 수 있다; 그러나, 신호는 신호들의 버스를 나타낼 수 있음을 당업자는 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
용어 "전자 통신" 및 "결합된"은 컴포넌트 간의 전자 흐름을 지원하는 컴포넌트 간의 관계를 지칭한다. 이것은 컴포넌트 간의 직접 연결이 포함되거나 중간 컴포넌트가 포함될 수 있다. 전자 통신 또는 서로 결합된 컴포넌트는 전자 또는 신호를 능동적으로 교환하거나 (예를 들어, 전원이 공급된 회로에서) 전자 또는 신호를 능동적으로 교환하지 않을 수 있지만 (예를 들어, 전원이 차단된 회로에서) 그러나 회로에 전원이 공급되면 전자 또는 신호를 교환하도록 구성 및 작동할 수 있다. 예를 들어, 스위치 (예를 들어, 트랜지스터)를 통해 물리적으로 연결된 2 컴포넌트는 전자 통신을 하거나 스위치의 상태 (즉, 개방 또는 폐쇄)에 관계없이 결합될 수 있다.
본 출원에서 사용되는 용어 "실질적으로(substantially)"는 변형된 특성 (예를 들어, 실질적으로 용어에 의해 변형된 동사 또는 형용사)이 절대적일 필요는 없지만 특성의 장점을 달성하기에 충분히 가까워야 함을 의미한다.
용어 "절연된(isolated)"는 신호가 컴포넌트들 사이에서 현재는 흐르게 할 수 없는 컴포넌트 사이의 관계를 지칭한다; 컴포넌트는 그것들 사이에서 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위치로 물리적으로 연결된 2 컴포넌트는 스위치가 개방되어 있을 때 서로 절연될 수 있다.
메모리 어레이(100)를 포함하여, 본 출원에 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 아세나이드, 갈륨 나이트 라이드 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우에, 기판은 반도체 웨이퍼이다. 다른 경우에, 기판은 실리콘-온-글라스(SOG) 또는 실리콘-온-사파이어(SOP)와 같은 SOI(silicon-on-insulator) 기판 또는 다른 기판상의 반도체 재료의 에피택셜 층일 수 있다. 기판, 또는 기판의 서브-영역의 전도성은 인, 붕소 또는 비소를 포함하지만 이에 한정되지 않는 다양한 화학 종을 사용하여 도핑을 통해 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장 동안, 이온 주입에 의해 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
본 출원에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 대표할 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 금속과 같은 전도성 재료를 통해 다른 전자 엘리먼트에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도로 도핑된, 예를 들어, 축퇴된(degenerate) 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도로(lightly) 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n 형인 경우(즉, 다수의 캐리어가 전자인 경우), FET는 n 형 FET라고 지칭될 수 있다. 채널이 p 형인 경우(즉, 다수의 캐리어가 홀인 경우), FET는 p 형 FET라고 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑(cap)될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 각각 양의 전압 또는 음의 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터의 문턱 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "온" 또는 "활성화"될 수 있다. 트랜지스터의 문턱 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때 트랜지스터는 "오프" 또는 "비활성화"될 수 있다.
첨부된 도면과 관련하여 본 출원에서 설명된 설명은 예시적인 구성을 설명하고 청구 범위의 범위 내에 있거나 구현될 수 있는 모든 예들을 나타내지는 않는다. 본 출원에서 사용될 수 있는 용어 "예시적인” 및 "예시"는 "예, 실례 또는 예시로서 제공되는" 을 의미하며, "바람직한” 또는 "다른 예보다 유리한"것은 아니다. 상세한 설명은 설명된 기술의 이해를 제공하는 구체적인 세부 사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항없이 실행될 수 있다. 일부 예에서, 주지의 구조 및 장치는 설명된 예의 개념을 모호하게 하는 것을 피하기 위해 블록 다이어그램 형식으로 도시된다.
첨부된 도면에서 유사한 컴포넌트 또는 피처는 동일한 참조 레이블을 가질 수 있다. 또한, 유사한 컴포넌트를 구별하는 참조 라벨 뒤에 대시 (dash)와 제 2 라벨에 의해 동일한 유형의 다양한 컴포넌트가 구별될 수 있다. 사양에서 제 1 참조 라벨만 사용되는 경우, 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 컴포넌트 중 하나에 설명이 적용가능하다.
본 출원에 설명된 정보 및 신호는 다양한 상이한 기술 및 기술들 중 임의의 것을 사용하여 표현될 수 있다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심볼 및 칩은 전압, 전류, 전자파, 자기장 또는 입자, 광 필드 또는 입자, 또는 이들의 임의의 조합으로 나타낼 수 있다.
본 출원의 개시와 관련하여 설명된 다양한 예시적인 블록 및 모듈은 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 개별 하드웨어 컴포넌트, 또는 본 출원에 설명된 기능을 수행하도록 디자인된 이들의 조합으로 구현 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안으로 프로세서는 임의의 통상의 프로세서, 제어기, 마이크로 컨트롤러 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스(예를 들어, 디지털 신호 프로세서 (DSP)와 마이크로 프로세서의 조합, 다수의 마이크로 프로세서, DSP 코어와 결합한 하나 이상의 마이크로 프로세서, 또는 기타 이러한 구성)의 조합으로 구현될 수 있다.
본 출원에 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어 또는 이들의 임의의 조합으로 구현될 수 있다. 만약 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령 또는 코드로서 저장되거나 송신될 수 있다. 다른 예 및 구현은 개시 및 첨부된 청구항의 범위 내에 있다. 예를 들어, 소프트웨어의 성질로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항들에서를 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "중 적어도 하나" 또는 "중 하나 이상"과 같은 어구에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 출원에 사용되는, 어구 "에 기초한(based on)"는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초한" 것으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에 사용되는, 어구 "에 기초한"는 "적어도 부분적으로 기초를 두어"라는 어구와 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 비 일시적 컴퓨터 저장 매체 및 한 장소에서 다른 장소로 컴퓨터 프로그램의 송신을 가능하게 하는 임의의 매체를 포함하는 통신 매체를 포함한다. 비 일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에서 액세스할 수 있는 모든 사용 가능한 매체일 수 있다. 제한이 아닌 예로서, 비 일시적 컴퓨터 판독 가능 매체는 RAM, ROM, EEPROM (전기적으로 소거 가능한 프로그래밍 가능 판독 전용 메모리), CD (컴팩트 디스크) ROM 또는 다른 광 디스크 스토리지, 자기 디스크 스토리지 또는 기타 자기 스토리지 디바이스, 범용 또는 특수 목적 컴퓨터 또는 범용 또는 특수 목적의 프로세서에서 액세스 할 수 있고 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반하거나 저장하는 데 사용할 수 있는 기타 비 일시적 매체를 포함할 수 있다. 또한, 임의의 연결은 컴퓨터 판독 가능 매체라고 적절하게 칭해진다. 예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 이중와선, 디지털 가입자 회선 (DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 송신되는 경우, 동축 케이블, 광섬유 케이블, 이중와선, DSL (디지털 가입자 회선) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술은 매체 정의에 포함된다. 본 출원에 사용된 디스크(Disk) 및 디스크(disc)에는 CD, 레이저 디스크, 광 디스크, DVD (Digital Versatile Disc), 플로피 디스크 및 블루 레이(Blu-ray) 디스크가 포함하고, 디스크는 일반적으로 데이터를 자기적으로 재생하는 반면 디스크는 레이저를 사용하여 데이터를 광학적으로 재생한다. 상기의 조합도 컴퓨터 판독 가능 매체의 범위에 포함된다.
본 출원에서의 설명은 당업자가 본 개시를 실시하거나 이용할 수 있도록 제공된다. 당해 기술 분야의 당업자는 본 개시에 대한 다양한 수정을 용이하게 알 수 있을 것이며, 본 출원에 정의된 포괄적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형예에 적용될 수 있다. 따라서, 본 개시는 본 출원에 설명된 예제 및 디자인으로 한정되지 않고, 본 출원에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위에 따라야 한다.

Claims (20)

  1. 방법에 있어서,
    메모리 셀들의 어레이의 제 1 메모리 셀과 결합된 플레이트(plate)를 제 1 전압으로 드라이빙하는 단계(driving);
    상기 메모리 셀들의 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하는 단계;
    상기 제 2 메모리 셀과 관련된 상기 액세스 동작에 적어도 부분적으로 기초하여 상기 제 1 메모리 셀과 결합된 제 1 액세스 라인을 지속 시간(duration) 동안 플로팅하는 단계(floating)로서, 상기 플로팅은 제 1 전압 스윙을 갖는 제 1 제어 신호 및 상기 제 1 전압 스윙과 상이한 제 2 전압 스윙을 갖는 제 2 제어 신호를 상기 제 1 액세스 라인을 위한 드라이버에 인가하는 것에 적어도 부분적으로 기초하는, 상기 플로팅하는 단계; 및
    상기 제 2 메모리 셀과 관련된 액세스 동작에 적어도 부분적으로 기초하여 상기 지속 시간 동안 상기 제 1 전압으로부터 제 2 전압으로 상기 플레이트를 드라이빙하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 지속 시간의 적어도 일부 동안, 상기 드라이버의 제 1 노드를 플로팅하는 단계를 더 포함하고, 상기 드라이버의 상기 제 1 노드는 제 3 제어 신호를 수신하도록 구성되고, 상기 제 1 액세스 라인을 플로팅하는 단계는 적어도 부분적으로 상기 제 1 노드를 플로팅 하는 것에 기초하는, 방법.
  3. 제 2 항에 있어서,
    상기 제 1 제어 신호는 상기 드라이버에 포함된 트랜지스터의 게이트에 인가되고; 및
    상기 제 1 노드는 상기 트랜지스터의 소스 또는 드레인을 포함하는, 방법.
  4. 제 3 항에 있어서, 상기 트랜지스터는 상기 드라이버에 포함된 제 2 트랜지스터를 갖는 캐스 코드 구성(cascode configuration)에 있는, 방법.
  5. 제 2 항에 있어서,
    상기 드라이버에 포함된 제 3 트랜지스터에 제 4 제어 신호를 인가하는 단계를 더 포함하고, 상기 제 4 제어 신호는 상기 제 3 제어 신호에 대해 반전되고 다른 전압 스윙을 갖는, 방법.
  6. 제 1 항에 있어서,
    상기 지속 시간의 적어도 일부 동안, 상기 드라이버의 제 2 노드를 플로팅하는 단계를 더 포함하고, 상기 제 2 노드는 상기 드라이버에 포함된 제 4 트랜지스터의 소스 또는 드레인을 포함하고, 상기 제 1 액세스 라인을 플로팅 하는 단계는 상기 제 2 노드를 플로팅하는 것에 적어도 부분적으로 기초하는, 방법.
  7. 제 6 항에 있어서, 상기 제 2 제어 신호는 상기 제 4 트랜지스터의 게이트에 인가되는, 방법.
  8. 장치에 있어서,
    액세스 라인과 결합된 메모리 셀;
    상기 액세스 라인과 결합된 드라이버;
    상기 드라이버와 결합되고 상기 드라이버를 위한 제 1 제어 신호 및 상기 드라이버를 위한 제 2 제어 신호를 생성하도록 동작 가능한 제어 회로로서, 상기 제 2 제어 신호는 상기 제 1 제어 신호와 상이한 전압 스윙을 갖는, 상기 제어 회로; 및
    상기 드라이버와 결합되고 상기 드라이버의 제 1 노드를 플로팅하도록 동작 가능한 제 2 제어 회로를 포함하되,
    상기 드라이버는 플로팅되는 상기 제 1 노드에 적어도 부분적으로 기초하여 상기 액세스 라인을 플로팅하도록 동작 가능한, 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 드라이버와 결합되고 상기 드라이버의 제 2 노드를 플로팅하도록 동작 가능한 제 3 제어 회로를 더 포함하되, 상기 드라이버는 플로팅되는 상기 제 2 노드에 적어도 부분적으로 기초하여 상기 액세스 라인을 플로팅하도록 동작 가능한, 장치.
  11. 장치에 있어서,
    액세스 라인과 결합된 메모리 셀;
    상기 액세스 라인과 결합된 드라이버로서, 상기 드라이버는 드라이버들의 세트의 서브 세트 중 하나이고, 상기 세트의 각각의 드라이버는 상기 메모리 셀을 포함하는 메모리 어레이에 대한 개개의 액세스 라인과 결합되는, 상기 드라이버; 및
    상기 드라이버와 결합되고 상기 드라이버를 위한 제 1 제어 신호 및 상기 드라이버를 위한 제 2 제어 신호를 생성하도록 동작 가능한 제어 회로로서, 상기 제 2 제어 신호는 상기 제 1 제어 신호와 상이한 전압 스윙을 갖는, 상기 제어 회로를 포함하되,
    상기 제어 회로는 상기 서브 세트의 각각의 드라이버와 결합되고, 또한 상기 제 1 제어 신호 및 상기 제 2 제어 신호는 상기 서브 세트의 드라이버들에 공통인, 장치.
  12. 제 11 항에 있어서,
    상기 드라이버들의 세트의 제 2 서브 세트와 결합된 제 2 제어 회로를 더 포함하되, 상기 드라이버는 상기 제 2 서브 세트 중 하나이고, 상기 제 2 서브 세트는 상기 서브 세트보다 더 많은 드라이버들을 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 드라이버들의 세트의 제 2 서브 세트와 결합된 제 3 제어 회로를 더 포함하되, 상기 제 3 제어 회로는 상기 제 2 서브 세트의 드라이버들에 공통인 제 3 제어 신호를 생성하도록 동작 가능한, 장치.
  14. 제 13 항에 있어서, 상기 제 3 제어 회로는 상기 제 2 서브 세트의 드라이버들에 공통인 제 4 제어 신호를 생성하도록 추가로 동작 가능하고, 상기 제 4 제어 신호는 상기 제 3 제어 신호에 대해 반전되고 다른 전압 스윙을 갖는, 장치.
  15. 제 13 항에 있어서,
    상기 제어 회로, 상기 제 2 제어 회로, 및 상기 제 3 제어 회로와 결합된 제어기를 더 포함하되, 상기 제어기는,
    상기 메모리 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하고, 상기 제 2 메모리 셀은 상기 세트의 제 2 드라이버와 결합된 제 2 액세스 라인과 결합되며, 상기 제 2 서브 세트는 상기 제 2 드라이버를 포함하지 않고; 및
    상기 제 2 드라이버를 포함하지 않는 상기 제 2 서브 세트에 적어도 부분적으로 기초하여 상기 제 2 메모리 셀과 관련된 액세스 동작의 적어도 일부 동안 상기 제 2 제어 회로가 상기 드라이버의 제 1 노드를 플로팅하게 하도록 동작 가능하며, 상기 드라이버는 플로팅되는 상기 제 1 노드에 적어도 부분적으로 기초하여 상기 액세스 라인을 플로팅하도록 동작 가능한, 장치.
  16. 제 15 항에 있어서, 상기 제어기는,
    상기 메모리 어레이의 제 3 메모리 셀과 관련된 제 2 액세스 동작을 식별하고, 상기 제 3 메모리 셀은 상기 세트의 제 3 드라이버와 결합된 제 3 액세스 라인과 결합되고, 상기 제 3 드라이버는 상기 제 2 제어 회로와 결합되고; 및
    상기 제 2 제어 회로와 결합된 상기 제 2 드라이버에 적어도 부분적으로 기초하여 상기 제 3 메모리 셀과 관련된 액세스 동작 동안 제 2 제어 회로가 상기 드라이버의 상기 제 1 노드를 제 1 전압으로 드라이빙하게 하도록 추가로 동작 가능한, 장치.
  17. 제 13 항에 있어서,
    상기 제어 회로, 상기 제 2 제어 회로, 및 상기 제 3 제어 회로와 결합된 제어기를 더 포함하되, 상기 제어기는,
    상기 메모리 어레이의 제 2 메모리 셀과 관련된 액세스 동작을 식별하고, 상기 제 2 메모리 셀은 상기 세트의 제 2 드라이버와 결합된 제 2 액세스 라인과 결합되고, 상기 제 2 드라이버는 상기 제어 회로와 결합되고; 및
    상기 제 2 메모리 셀과 관련된 액세스 동작의 적어도 일부 동안 상기 제어 회로와 결합된 상기 제 2 드라이버에 적어도 부분적으로 기초하여 상기 제 3 제어 회로가 상기 드라이버의 제 2 노드를 플로팅하게 하도록 동작 가능하고, 상기 드라이버는 플로팅되는 상기 제 2 노드에 적어도 부분적으로 기초하여 상기 액세스 라인을 플로팅하도록 동작 가능한, 장치.
  18. 제 17 항에 있어서, 상기 제어기는,
    상기 메모리 어레이의 제 3 메모리 셀과 관련된 제 2 액세스 동작을 식별하고, 상기 제 3 메모리 셀은 상기 세트의 제 3 드라이버와 결합된 제 3 액세스 라인과 결합되고, 상기 서브 세트는 상기 제 3 드라이버를 포함하지 않고; 및
    상기 제 3 드라이버를 포함하지 않는 상기 서브 세트에 적어도 부분적으로 기초하여 상기 제 3 메모리 셀과 관련된 액세스 동작 동안 상기 제 3 제어 회로가 상기 드라이버의 제 2 노드를 제 1 전압 또는 제 2 전압으로 드라이빙하게 하도록 추가로 동작 가능한, 장치.
  19. 장치에 있어서,
    액세스 라인과 결합된 메모리 셀;
    상기 액세스 라인과 결합된 드라이버로서, 상기 드라이버는 제 2 트랜지스터와 캐스 코드 구성의 제 1 트랜지스터를 포함하는, 상기 드라이버;
    상기 드라이버와 결합되고 제 1 제어 신호를 제 1 트랜지스터로 출력하고 제 2 제어 신호를 상기 드라이버의 제 3 트랜지스터로 출력하도록 동작 가능한 제어 회로; 및
    제 2 메모리 셀을 포함하되,
    상기 제 1 트랜지스터의 소스 및 상기 제 3 트랜지스터의 소스는 상기 제 2 메모리 셀에 대한 액세스 동작과 동시에 플로팅되도록 동작 가능하며, 상기 드라이버는 플로팅되는 제 1 트랜지스터의 소스 또는 상기 제 3 트랜지스터의 소스 중 하나 이상에 적어도 부분적으로 기초하여 상기 액세스 라인을 플로팅하도록 동작 가능한, 장치.
  20. 삭제
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US20110299355A1 (en) * 2010-06-02 2011-12-08 Stmicroelectronics Pvt. Ltd. Word line driver for memory

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