TW202046303A - 具有多工數位線之記憶體陣列 - Google Patents

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Abstract

本發明描述用於具有多工數位線之一記憶體裝置之方法、系統及裝置。在一些情況中，該記憶體裝置之一記憶體單元可包含一儲存組件及包含兩個電晶體之一選擇組件。一第一電晶體可與一字線耦合且一第二電晶體可與一選擇線耦合以選擇性地耦合該記憶體單元與一數位線。該選擇組件可結合一數位線多工組件支援一組數位線所共有之一感測組件。在一些情況中，該組之該數位線可在一讀取操作期間與該感測組件耦合，而該組之剩餘數位線與該感測組件隔離。

Description

具有多工數位線之記憶體陣列
技術領域係關於一種具有多工數位線之記憶體陣列。
下文大體上係關於一種記憶體裝置且更特定言之係關於一種具有多工數位線之記憶體陣列。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似物。藉由程式化一記憶體裝置之不同狀態來儲存資訊。例如，二進位裝置最通常儲存兩個狀態之一者，通常由一邏輯1或一邏輯0表示。在其他裝置中，可儲存兩個以上狀態。為存取所儲存之資訊，裝置之一組件可讀取或感測記憶體裝置中之至少一個經儲存狀態。為儲存資訊，裝置之一組件可將狀態寫入或程式化於記憶體裝置中。
存在多種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)等。記憶體裝置可為揮發性或非揮發性。非揮發性記憶體(例如，FeRAM)可甚至在不存在一外部電源的情況下維持其等所儲存邏輯狀態達延長時段。揮發性記憶體裝置(例如，DRAM)可在與一外部電源斷開時丟失其等所儲存狀態。
一般言之，改良記憶體裝置可包含增加記憶體單元密度、增加讀取/寫入速度、增加可靠性、增加資料保持、減小功率消耗或減小製造成本以及其他度量。可期望用於節約記憶體陣列中之空間、增加記憶體單元密度或減少記憶體陣列之整體功率使用之改良解決方案。
本專利申請案主張2019年4月9日申請之由Bedeschi等人所作之標題為「MEMORY ARRAY WITH MULTIPLEXED DIGIT LINES」之美國專利申請案第16/379,222號之優先權，該案被讓渡給本文之受讓人且其全部內容清楚地以引用的方式併入本文中。
一些記憶體裝置可包含與數位線耦合之一記憶體單元陣列。隨著數位線之間的距離減小以增加陣列之一密度，一些非所要效應(例如，干擾)可增加。例如，當啟動一數位線(例如，與一記憶體單元耦合)時，可將與所啟動數位線相關聯之一電壓改變部分傳送(例如，電容耦合)至鄰近數位線。因此，在一些情況中，可不利地影響(例如，干擾)與鄰近數位線耦合之記憶體單元之邏輯狀態。陣列之各記憶體單元可包含一選擇組件(例如，切換組件)，其可包含兩個或兩個以上電晶體以緩和此等非所要效應。第一電晶體可基於加偏壓於一字線而啟動且第二電晶體可基於加偏壓於一選擇線而啟動。選擇組件可經組態以在一讀取操作期間隔離其他記憶體單元與鄰近數位線且緩和或減少例如對非選定數位線及非選定記憶體單元之干擾。在一些情況中，選擇組件之電晶體可為垂直電晶體之實例以節約空間且節省資源。
記憶體裝置之一感測組件可與一組數位線耦合。在此等情況中，可使用感測組件之輸入多工化該組數位線。例如，該組之各數位線可與一電晶體(例如，一第三電晶體)耦合，該電晶體經組態以選擇性地耦合該組之該特定數位線與感測組件(例如，與感測組件相關聯之多工數位線)。此外，一選擇線可與一記憶體單元之選擇組件之電晶體之一者及與感測組件相關聯之多工組件耦合。在此等實例中，感測組件之一電路設計可更複雜，此係因為感測組件可經組態以支援一個以上數位線。
最初在如參考圖1描述之一記憶體晶粒之內容脈絡中描述本發明之特徵。在如參考圖2至圖5描述之電路圖及記憶體單元結構之內容脈絡中描述本發明之特徵。藉由且參考關於如參考圖6至圖8描述之具有多工數位線之一記憶體陣列之一設備圖及流程圖進一步繪示且描述本發明之此等及其他特徵。
圖1繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體晶粒100之一實例。在一些情況中，記憶體晶粒100可被稱為一記憶體晶片、一記憶體裝置或一電子記憶體設備。記憶體晶粒100可包含可程式化以儲存不同邏輯狀態之一或多個記憶體單元105。各記憶體單元105可程式化以儲存兩個或兩個以上狀態。例如，記憶體單元105可經組態以一次儲存數位邏輯之一個位元(例如，一邏輯0及一邏輯1)。在一些情況中，一單一記憶體單元105 (例如，一多位階記憶體單元)可經組態以一次儲存數位邏輯之一個以上位元(例如，邏輯00、邏輯01、邏輯10或邏輯11)。
一記憶體單元105可將代表可程式化狀態之一電荷儲存於一電容器中。DRAM架構可包含一電容器，該電容器包含一介電材料以儲存代表可程式化狀態之一電荷。在其他記憶體架構中，其他儲存裝置及組件係可行的。例如，可採用非線性介電材料。在一些情況中，此一電容器可替代地被稱為一容器(或一單元容器)。
可藉由啟動或選擇存取線(諸如一字線110及/或一數位線115)而對記憶體單元105執行操作(諸如讀取及寫入)。在一些情況中，數位線115亦可被稱為位元線。在不損失理解或操作的情況下，對存取線、字線及位元線或其類似物之參考可互換。啟動、選擇、加偏壓於一字線110或一數位線115可包含將一電壓施加至各自線。
記憶體晶粒100可包含配置成一格柵狀圖案之存取線(例如，字線110及數位線115)。記憶體單元105可定位於字線110與數位線115之交叉點處。藉由加偏壓於一字線110及一數位線115 (例如，將一電壓施加至字線110或數位線115)，可在其等之交叉點處存取一單一記憶體單元105。
可透過一列解碼器120或一行解碼器125控制存取記憶體單元105。例如，一列解碼器120可從一本地記憶體控制器160接收一列位址且基於所接收之列位址啟動一字線110。一行解碼器125可從本地記憶體控制器160接收一行位址且可基於所接收之行位址啟動一數位線115。例如，記憶體晶粒100可包含多個字線110 (標記為WL_1至WL_M)及多個數位線115 (標記為DL_1至DL_N)，其中M及N取決於記憶體陣列之大小。因此，藉由啟動一字線110及一數位線115 (例如，WL_1及DL_3)，可存取其等交叉點處之記憶體單元105。一字線110與一數位線115之交叉點(在一二維或三維組態中)可被稱為一記憶體單元105之一位址。
記憶體單元105可包含一儲存組件130 (例如，一電容器、一容器)及一選擇組件135 (其可被稱為一切換組件)。選擇組件135可包含一或多個電晶體(例如，以一串聯組態連接之兩個電晶體)或任何其他類型之切換裝置，其選擇性地建立或取消建立兩個組件之間的電子通信。儲存組件130之一第一節點可與選擇組件135耦合且儲存組件130之一第二節點可與一電壓源140耦合。在一些情況中，電壓源140可為單元板極參考電壓(諸如Vpl)或可為接地(諸如Vss)。在一些情況中，電壓源140可為與一板線驅動器耦合之一板線之一實例。選擇組件135可進一步與圖1中省略之一選擇線耦合以改良繪示組件之清晰度。在此等情況中，選擇線可經組態以選擇性地耦合記憶體單元105與數位線115。參考圖2、圖3、圖4A及圖4B描述選擇組件135之組態之實例。
選擇或取消選擇記憶體單元105可藉由啟動或取消啟動選擇組件135而完成。換言之，儲存組件130可使用選擇組件135而與數位線115電子通信。例如，儲存組件130可在取消啟動選擇組件135時與數位線115隔離且儲存組件130可在啟動選擇組件135時與數位線115耦合。在一些情況中，選擇組件135包含至少一電晶體且其操作可藉由將一電壓施加至電晶體閘極而加以控制，其中電晶體閘極與電晶體源極之間的電壓差可大於或小於電晶體之一臨限值電壓。在一些情況中，選擇組件135可包含一p型電晶體或一n型電晶體。在一些情況中，選擇組件135可包含至少一垂直電晶體。字線110可與選擇組件135之閘極電子通信且可基於施加至字線110之一電壓而啟動/取消啟動選擇組件135。
在一些情況中，記憶體單元105之選擇組件135可包含兩個電晶體(例如，一第一電晶體及一第二電晶體)。在此等情況中，選擇記憶體單元105可包含加偏壓於與選擇組件135之第一電晶體耦合之字線110。加偏壓於字線110亦可選擇與經偏壓字線110耦合之額外記憶體單元105。此外，耦合選定記憶體單元105與數位線115可包含加偏壓於與選擇組件135之第二電晶體耦合之選擇線。以此方式，選擇記憶體單元105且耦合選定記憶體105可包含啟動選擇組件135之第一電晶體及第二電晶體。換言之，已由經偏壓字線110選擇之額外記憶體單元105 (例如，啟動選擇組件135之第一電晶體)可保持與其等各自數位線115解耦合(例如，取消啟動選擇組件135之第二電晶體)。
一字線110可為與一記憶體單元105電子通信之一導電線，其用於對記憶體單元105執行存取操作。在一些架構中，字線110可與一記憶體單元105之一選擇組件135之一閘極(例如，第一電晶體之一閘極)電子通信且可經組態以控制記憶體單元105之選擇組件135。在一些架構中，字線110可與記憶體單元105之電容器之一節點電子通信且記憶體單元105可不包含一選擇組件。
一數位線115可為連接記憶體單元105與一感測組件145之一導電線。在一些架構中，記憶體單元105可在一存取操作之部分期間選擇性地與數位線115耦合。例如，字線110及記憶體單元105之選擇組件135可經組態以耦合及/或隔離記憶體單元105之電容器與數位線115。在一些架構中，記憶體單元105可與數位線115電子通信(例如，恆定)。
感測組件145可經組態以偵測儲存於記憶體單元105之邏輯儲存組件(例如，電容器)上之一狀態(例如，一電荷)且基於所儲存狀態判定記憶體單元105之一邏輯狀態。在一些情況中，由一記憶體單元105儲存之電荷可極其小。因而，感測組件145可包含一或多個感測放大器以放大由記憶體單元105輸出之信號。感測放大器可在一讀取操作期間偵測一數位線115之電荷之小改變且可基於所偵測電荷產生對應於一邏輯狀態0或一邏輯狀態1之信號。在一讀取操作期間，記憶體單元105之電容器可將一信號輸出(例如，使一電荷放電)至其對應數位線115。信號可導致數位線115之一電壓改變。感測組件145可經組態以比較跨數位線115從記憶體單元105接收之信號與一參考信號150 (例如，參考電壓)。感測組件145可基於比較判定記憶體單元105之所儲存狀態。
例如，在二進位發信中，若數位線115具有高於參考信號150之一電壓，則感測組件145可判定記憶體單元105之所儲存狀態係一邏輯1，且若數位線115具有低於參考信號150之一電壓，則感測組件145可判定記憶體單元105之所儲存狀態係一邏輯0。感測組件145可包含各種電晶體或放大器以偵測及放大信號之一差異。在一些情況中，感測組件145可為另一組件(例如，一行解碼器125、列解碼器120)之部分。在一些情況中，感測組件145可與列解碼器120或行解碼器125電子通信。在一些情況中，感測組件145可經組態以在一讀取操作期間選擇性地與一組數位線115耦合。
本地記憶體控制器160可透過各種組件(例如，列解碼器120、行解碼器125及感測組件145)控制記憶體單元105之操作。在一些情況中，列解碼器120、行解碼器125及感測組件145之一或多者可與本地記憶體控制器160共置。本地記憶體控制器160可經組態以：從一外部記憶體控制器接收命令及/或資料；將命令及/或資料轉譯為可由記憶體晶粒100使用之資訊；對記憶體晶粒100執行一或多個操作；及回應於執行一或多個操作而將資料從記憶體晶粒100傳遞至外部記憶體控制器。本地記憶體控制器160可產生列及行位址信號以啟動目標字線110及目標數位線115。本地記憶體控制器160亦可產生及控制在記憶體晶粒100之操作期間使用之各種電壓或電流。一般言之，本文中論述之一經施加電壓或電流之振幅、形狀或持續時間可經調整或變化且可針對在操作記憶體晶粒100時論述之各種操作而不同。
在一些情況中，本地記憶體控制器160可經組態以對記憶體晶粒100之一或多個記憶體單元105執行一寫入操作(例如，一程式化操作)。在一寫入操作期間，記憶體晶粒100之一記憶體單元105可經程式化以儲存一所要邏輯狀態。在一些情況中，可在一單一寫入操作期間程式化複數個記憶體單元105。本地記憶體控制器160可識別對其執行寫入操作之一目標記憶體單元105。本地記憶體控制器160可識別與目標記憶體單元105電子通信之一目標字線110及一目標數位線115 (例如，目標記憶體單元105之位址)。本地記憶體控制器160可啟動目標字線110及目標數位線115 (例如，將一電壓施加至字線110或數位線115)以存取目標記憶體單元105。本地記憶體控制器160可在寫入操作期間將一特定信號(例如，電壓)施加至數位線115以將一特定狀態(例如，電荷)儲存於記憶體單元105之儲存組件130中，特定狀態(例如，電荷)可指示一所要邏輯狀態。
在一些情況中，本地記憶體控制器160可經組態以對記憶體晶粒100之一或多個記憶體單元105執行一讀取操作(例如，一感測操作)。在一讀取操作期間，可判定儲存於記憶體晶粒100之一記憶體單元105中之邏輯狀態。在一些情況中，可在一單一讀取操作期間感測複數個記憶體單元105。本地記憶體控制器160可識別對其執行讀取操作之一目標記憶體單元105。本地記憶體控制器160可識別與目標記憶體單元105電子通信之一目標字線110及一目標數位線115 (例如，目標記憶體單元105之位址)。本地記憶體控制器160可啟動目標字線110及目標數位線115 (例如，將一電壓施加至字線110或數位線115)以存取目標記憶體單元105。目標記憶體單元105可回應於加偏壓於存取線而將一信號傳送至感測組件145。感測組件145可放大信號。本地記憶體控制器160可觸發感測組件145 (例如，鎖存感測組件)且藉此比較從記憶體單元105接收之信號與參考信號150。基於該比較，感測組件145可判定儲存於記憶體單元105上之一邏輯狀態。作為讀取操作之部分，本地記憶體控制器160可將儲存於記憶體單元105上之邏輯狀態傳遞至外部記憶體控制器105。
圖2繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖200之一實例。電路圖200繪示包含具有兩個電晶體之一選擇組件之記憶體單元之一組態及與數位線相關聯之一多工器之一組態之一實例。電路圖200可包含記憶體單元205 (其等可為參考圖1描述之記憶體單元105之實例)、字線210 (其等可為參考圖1描述之字線110之實例)、數位線215 (其等可為參考圖1描述之數位線115之實例)、感測組件245 (其等可為參考圖1描述之感測組件145之實例)、選擇線260、板線265及數位線多工組件270。電路圖200可繪示包含與兩(2)個字線210及四(4)個數位線215耦合之八(8)個記憶體單元205之一記憶體陣列。電路圖200可被視為繪示兩(2)個子陣列，其等各包含與兩(2)個字線及兩(2)個數位線耦合之四(4)個記憶體單元205。此外，四個記憶體單元205之各子陣列與感測組件245耦合。
記憶體單元205可包含經組態以儲存記憶體單元205之一邏輯狀態之一儲存組件206 (其等可為參考圖1描述之儲存組件130之一實例)。在一些情況中，儲存組件206之一節點可與板線265耦合，如電路圖200中描繪。在一些情況中，板線265可在讀取操作之一部分期間偏壓至一恆定電壓(例如，板極電壓)。在一些情況中，記憶體單元205可包含一選擇組件(例如，參考圖1描述之選擇組件135)，該選擇組件包含一個以上電晶體，例如以一串聯組態連接之一第一電晶體207及一第二電晶體208。第一電晶體207可進一步與儲存組件206及字線210耦合。第二電晶體208可進一步與數位線215及選擇線260耦合。
儲存組件206可在啟動兩個電晶體(例如，第一電晶體207由字線210啟動且第二電晶體208由選擇線260啟動)時與數位線215耦合。第一電晶體207及第二電晶體208之位置可互換。一經偏壓字線210可啟動或選擇與經偏壓字線210耦合之全部記憶體單元205 (例如，記憶體單元205-a至記憶體單元205-d，當字線210-a經偏壓以啟動與經偏壓字線210-a耦合之第一電晶體207時)，且第二電晶體208可提供關於一特定記憶體單元205可與一各自數位線215 (例如，一選定數位線215)耦合之一額外自由度。例如，選定記憶體單元之一者(例如，記憶體單元205-a)可藉由加偏壓於選擇線之一者(例如，選擇線260-a)而與一各自數位線(例如，數位線215-a)耦合，而其他選定記憶體單元(例如，記憶體單元205-b)可保持與數位線215解耦合。類似地，選定記憶體單元205-c可藉由加偏壓於選擇線260-c而與數位線215-c耦合，而選定記憶體單元205-d可藉由取消加偏壓於線260-d來保持與數位線215-d解耦合。
由第二電晶體208提供之額外自由度可促進感測組件245與一個以上數位線215共用。例如，感測組件245-a可由數位線215-a及數位線215-b共用。數位線多工組件270可包含各可與一各自數位線耦合之一組電晶體。例如，電路圖200中描繪之數位線多工組件270-a可包含與數位線215-a耦合之一第一多工電晶體271-a及與數位線215-b耦合之一第二多工電晶體271-b。此外，各多工電晶體可與各自選擇線260耦合。因而，記憶體單元205之第二電晶體208及多工電晶體271可與一共同選擇線260耦合且一特定記憶體單元205可與一各自數位線耦合，該各自數位線可進一步每次與感測組件245耦合。以此方式，可在一讀取操作期間之任何給定時間使用單一感測組件245 (例如，與多工數位線215耦合之感測組件245)多工化一個以上數位線215。
包含一個以上電晶體(由字線210啟動之第一電晶體207及由選擇線260啟動之第二電晶體208)之記憶體單元205亦可利用不同時序進行存取操作。在一些實例中，在藉由加偏壓於選擇線260而啟動第二電晶體208之前，可藉由加偏壓於字線210而啟動第一電晶體207。在一些其他實例中，在藉由加偏壓於字線210而啟動第一電晶體207之前，可藉由加偏壓於選擇線260而啟動第二電晶體208。在又其他實例中，可同時或幾乎同時啟動第一電晶體207及第二電晶體208。在此等實例中，可同時或幾乎同時加偏壓於字線210及選擇線260。在其中在字線210之前加偏壓於選擇線260之實例中，感測組件245可在記憶體單元205與數位線215耦合之前與數位線215耦合。
此外，由記憶體單元205之第二電晶體208提供之額外自由度可減輕與減小數位線215 (例如，具有一減小間距之數位線)之間的空間相關之一些問題以努力減小由一記憶體陣列佔據之一面積。在一些情況中，一緊密數位線間距可導致顯著讀取干擾。在包含一記憶體陣列之記憶體裝置之內容脈絡中，讀取干擾可係指在啟動一數位線(例如，靠近非選定數位線之一數位線)(例如，與一記憶體單元105耦合以使用一感測組件讀取儲存於記憶體單元105中之一邏輯狀態)時對儲存於與非選定數位線耦合之記憶體單元中之邏輯狀態之不利影響。在一些情況中，經啟動數位線可被稱為一侵略者且靠近經啟動數位線之非選定數位線可被稱為受害者。在此等情況中，第二電晶體208可耦合一記憶體單元205與一選定數位線215 (例如，侵略者)，而其他第二電晶體208可維持其他記憶體單元205與非選定數位線215 (例如，受害者)解耦合。儘管與侵略者數位線相關聯之電壓改變之部分可耦合(例如，透過電容耦合)至(若干)受害者數位線，然儲存於其他記憶體單元205中之邏輯狀態可受到保護以防此等電壓改變。在一些情況中，受害者數位線可與一恆定電壓(例如，一板極電壓)耦合。在其他情況中，受害者數位線可經組態以浮動。以此方式，可由包含兩個電晶體之記憶體單元205緩和讀取干擾。
在一些情況中，如本文中描述，與多工數位線215耦合之感測組件245可提供用於設計感測組件245之一較大面積，例如在與併入各可專用於一單一數位線之多個感測組件之一面積相比時。在一些情況中，在一組數位線215中共用一感測組件245可減少由感測組件245佔據之整體電路面積。此面積減小可促進將不同功能電路(例如，子字線驅動器)添加在支援包含記憶體單元205之一記憶體陣列之基板中。在一些情況中，具有用於設計感測組件245之一較大面積可促進將一更複雜功能性構建至感測組件245中(例如，全電荷提取功能、臨限值電壓補償功能)。在一些情況中，具有多工數位線215之感測組件245可促進在可利用具有多工數位線之此感測組件之不同記憶體技術(例如，FeRAM、DRAM、3D XPointTM 記憶體)中充分利用交叉學習。
在一些情況中，一記憶體裝置可包含與一數位線及一板線耦合之一記憶體單元，其中記憶體單元包含一儲存組件及以一串聯組態連接之兩個電晶體。記憶體裝置可進一步包含：一字線，其與兩個電晶體之一第一電晶體之一閘極耦合且經組態以選擇記憶體單元；及一選擇線，其與兩個電晶體之一第二電晶體之一閘極耦合且經組態以耦合記憶體單元與數位線。記憶體裝置可包含：一感測組件，其經組態以選擇性地與包含該數位線之複數個數位線耦合；及一第三電晶體，其與選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地耦合數位線與感測組件。
在一些情況中，兩個電晶體之至少一者之一第一節點與儲存組件耦合且兩個電晶體之另一者之一第二節點與數位線耦合。在一些情況中，第一電晶體在第一節點處與儲存組件耦合且第二電晶體在第二節點處與數位線耦合。在一些情況中，第一電晶體在第二節點處與數位線耦合且第二電晶體在第一節點處與儲存組件耦合。在一些情況中，記憶體裝置可進一步包含：一第二記憶體單元，其與字線及複數個數位線之一第二數位線耦合；及一第四電晶體，其經組態以選擇性地耦合複數個數位線之第二數位線與感測組件，第四電晶體之一閘極與一第二選擇線耦合。在一些情況中，儲存組件可與板線耦合。在一些情況中，記憶體單元包含一動態隨機存取記憶體(DRAM)單元。
在一些情況中，一記憶體裝置可包含：一記憶體單元；一字線，其與記憶體單元耦合；一數位線，其與記憶體單元耦合且在一第一方向上延伸；一選擇線，其與記憶體單元耦合且在第一方向上延伸，選擇線經組態以選擇性地耦合記憶體單元與數位線；一感測組件，其經組態以選擇性地與包含該數位線之複數個數位線耦合；及一第一電晶體，其經組態以選擇性地耦合數位線與感測組件，第一電晶體之一閘極與選擇線耦合。
在一些情況中，記憶體裝置可進一步包含：一第二記憶體單元，其與字線及複數個數位線之一第二數位線耦合；及一第二電晶體，其經組態以選擇性地耦合複數個數位線之第二數位線與感測組件，第二電晶體之一閘極與一第二選擇線耦合。在一些情況中，字線在正交於第一方向之一第二方向上延伸。在一些情況中，第一方向及第二方向平行於一基板之一表面。
圖3繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖300之一實例。電路圖300繪示包含具有兩個電晶體之一選擇組件之記憶體單元之一組態及與數位線相關聯之一多工器之一組態之一實例。電路圖300包含記憶體單元305 (其等可為參考圖1及圖2描述之記憶體單元105或記憶體單元205之實例)、一字線310 (其可為參考圖1及圖2描述之字線110或字線210之一實例)、數位線315 (其等可為參考圖1及圖2描述之數位線115或數位線215之實例)、一感測組件345 (其可為參考圖1及圖2描述之感測組件145或感測組件245之一實例)、選擇線360 (其等可為參考圖2描述之選擇線260之實例)、板線365 (其等可為參考圖2描述之板線265之實例)及一數位線多工組件370 (其可為參考圖2描述之數位線多工組件270之一實例)。
記憶體單元305可為參考圖2描述之記憶體單元205之一替代實施例。例如，電晶體307及308可各與儲存組件306耦合。記憶體單元305可包含一儲存組件306 (其可為參考圖2描述之儲存組件206之一實例)，該儲存組件306與一第一電晶體307 (其可為參考圖2描述之第一電晶體207之一實例)及一第二電晶體308 (其可為參考圖2描述之第二電晶體208之一實例)耦合。第一電晶體307可與字線310 (例如，第一電晶體307-b之一閘極與字線310耦合)及數位線315耦合。第二電晶體308可與選擇線360 (例如，第二電晶體308-b之一閘極與選擇線360-b耦合)及板線365耦合。在不損失記憶體單元305之理解或操作的情況下，板線365可與數位線315互換，如電路圖300中描繪。
電路圖300可包含參考圖2描述之電路圖200之部分。例如，記憶體單元305之儲存組件306可連接在板線365與數位線215之間以當在一讀取操作期間啟動第一電晶體307及第二電晶體308兩者時判定儲存於儲存組件306中之一邏輯狀態。換言之，記憶體單元305可經啟動(例如，一字線310經偏壓以啟動與字線310相關聯之第一電晶體307)且與各自數位線315耦合。
另外，第二電晶體308可經啟動(例如，一選擇線360經偏壓以啟動第二電晶體308)以耦合儲存組件306與板線365以完成板線365與數位線315之間的一電流路徑。如本文中描述，選擇線360結合第二電晶體308可一起提供額外自由度以選擇性地耦合經啟動記憶體單元305 (例如，與字線310耦合之記憶體單元305-a及記憶體單元305-b)之一者與各自數位線315 (例如，記憶體單元305-a與數位線315-a、記憶體單元305-a與數位線315-a)。在一些實例中，在藉由加偏壓於字線310而啟動第一電晶體307之前，可藉由加偏壓於選擇線360而啟動第二電晶體308。
另外，可藉由加偏壓於選擇線360以便耦合數位線315之一者與可經組態以選擇性地與一組數位線耦合之感測組件345而啟動數位線多工組件370之一多工電晶體371 (其可為參考圖2描述之多工電晶體271之實例)。在其中在字線310之前加偏壓於選擇線360之實例中，感測組件345可在記憶體單元305與數位線315耦合之前與數位線315耦合。
在一些情況中，一記憶體裝置可包含與一數位線及一板線耦合之一記憶體單元，其中記憶體單元包含一儲存組件、與儲存組件耦合之一第一電晶體及與儲存組件及板線耦合之一第二電晶體。記憶體裝置可包含：一字線，其與第一電晶體之一閘極耦合且經組態以選擇性地耦合儲存組件與數位線；及一選擇線，其與第二電晶體之一閘極耦合且經組態以選擇性地耦合儲存組件與板線。記憶體裝置可進一步包含：一感測組件，其經組態以選擇性地與包含該數位線之複數個數位線耦合；及一第三電晶體，其與選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地耦合數位線與感測組件。
在一些情況中，記憶體裝置可進一步包含：一第二記憶體單元，其與字線及複數個數位線之一第二數位線耦合；及一第四電晶體，其經組態以選擇性地耦合複數個數位線之第二數位線與感測組件，其中第四電晶體之一閘極與一第二選擇線耦合。
圖4A及圖4B繪示根據如本文中揭示之實例之具有多工數位線之一記憶體陣列之一部分之橫截面側視圖401及402之實例。橫截面側視圖401及402繪示電晶體407及408可為垂直電晶體之實例。在一些情況中，記憶體陣列可定位於一基板上方。橫截面側視圖401 (或橫截面側視圖402)描繪一基板404、一字線410 (其可為參考圖2及圖3描述之字線210或字線310之一實例)、一數位線415 (其可為參考圖2及圖3描述之數位線215或數位線315之一實例)、一板線465 (其可為參考圖2及圖3描述之板線265或板線365之一實例)及一選擇線460 (其可為參考圖2及圖3描述之選擇線260或選擇線360之一實例)。此外，橫截面側視圖401 (或橫截面側視圖402)描繪一記憶體單元405 (其可為參考圖2及圖3描述之記憶體單元205或記憶體單元305之一實例)，該記憶體單元405包含一儲存組件406 (其可為參考圖2及圖3描述之儲存組件206或儲存組件306之一實例)、一第一垂直電晶體407 (其可為參考圖2及圖3描述之第一電晶體207或第一電晶體307之一實例)及一第二垂直電晶體408 (其可為參考圖2及圖3描述之第二電晶體208或第二電晶體308之一實例)。
第一垂直電晶體407可包含與字線410耦合之一第一閘極及在一第一方向上遠離於基板404之一表面延伸之一第一摻雜區481。此外，第二垂直電晶體408可包含與選擇線460耦合之一第二閘極及在第一方向上遠離於基板404之表面延伸之一第二摻雜區482。例如，第一方向可正交於基板404之表面。
在一些情況中，字線410可在平行於由基板404之表面界定之一平面之一第二方向上延伸。在一些情況中，選擇線460可在平行於由基板404之表面界定之平面之一第三方向上延伸，其中第三方向可正交於第二方向。在一些情況中，選擇線460可經組態以耦合與記憶體單元405相關聯之數位線415與一感測組件，該感測組件經組態以在一讀取操作期間選擇性地與包含數位線415之一組數位線耦合。
在一些情況中，第一摻雜區481可與基板404之表面相距一第一距離且第二摻雜區482可與基板404之表面相距不同於第一距離之一第二距離。在一些情況中，字線410可與基板404之表面相距一第一距離且選擇線460可與基板404之表面相距不同於第一距離之一第二距離。
圖4A繪示記憶體單元405-a之橫截面側視圖401，其可為參考圖2描述之記憶體單元205之一實例。記憶體單元405-a可對應於參考圖2描述之記憶體單元205，惟第一電晶體207之位置與第二電晶體208之位置互換除外，例如第二垂直電晶體408與記憶體單元405-a中之儲存組件406耦合。橫截面側視圖401繪示儲存組件406-a之一第一節點與板線465-a耦合且儲存組件406-a之一第二節點與第二垂直電晶體408-a之一第一節點耦合。此外，第二垂直電晶體408-a之一第二節點進一步與第一垂直電晶體407-a之一第二節點耦合。
再者，第一垂直電晶體407-a之一第一節點與數位線415-a耦合。在一些情況中，第一垂直電晶體407-a之一第一節點可與儲存組件406-a之一第一節點耦合且第二垂直電晶體408-a之一第一節點可與數位線415-a耦合，例如第一垂直電晶體407-a及第二垂直電晶體408-a之位置可互換。
仍參考圖4A，儲存組件406-a可與基板404之表面相距一第三距離且第三距離可大於第一距離(例如，第一摻雜區481與基板404之表面之間的距離)或第二距離(例如，第二摻雜區482與基板404之表面之間的距離)。
在一些情況中，圖4A中描繪之此一組態可促進在不考量與儲存組件406相關聯之熱預算限制的情況下形成第一垂直電晶體407及第二垂直電晶體408。例如，超過熱預算之一退火溫度可用於啟動第一摻雜區481 (或第二摻雜區482)內之摻雜劑原子，此係因為儲存組件406-a可尚未形成。
圖4B繪示記憶體單元405-b之橫截面側視圖402，其可為參考圖3描述之記憶體單元305之一實例。橫截面側視圖402繪示第一垂直電晶體407-b之一第一節點可與儲存組件406-b之一第一節點耦合且第二垂直電晶體408-b之一第一節點可與儲存組件406-b之一第二節點耦合。
此外，第一垂直電晶體407-b之一第二節點可與數位線415-b耦合且第二垂直電晶體408-b之一第二節點可與板線465-b耦合。記憶體單元405-b之橫截面側視圖402繪示在形成第二垂直電晶體408-b時可已形成儲存組件406-b。因而，在一些情況中，形成第二垂直電晶體408-b之程序條件可受限制，從而不超過與儲存組件406相關聯之熱預算。
圖5繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體磚組態500之一實例。為清晰目的，記憶體磚組態500僅繪示一記憶體磚之一基板(例如，參考圖4描述之基板404)中之組件之一部分。記憶體磚組態500可包含感測組件545 (其等可為參考圖2及圖3描述之感測組件245或感測組件345之實例)、數位線多工組件570 (其等可為參考圖2及圖3描述之數位線多工組件270或數位線多工組件370之實例)、數位線多工組件驅動器575及子字線驅動器(SWD) 580。在一些情況中，包含記憶體單元(例如，參考圖4描述之記憶體單元405)之一記憶體陣列可定位於基板上方且記憶體陣列可包含一組字線510及一組選擇線560。此外，記憶體陣列可包含一組數位線(例如，參考圖4描述之數位線415)及一組板線(例如，參考圖4描述之板線465)。
感測組件545可經組態以在一讀取操作之至少一部分期間選擇性地與該組數位線耦合。數位線多工組件570可與選擇線560耦合且經組態以基於選擇線560選擇性地耦合該組之一數位線與感測組件545，例如經啟動選擇線360-a可啟動一多工電晶體371-a，使得數位線315-a可在讀取操作期間之任何給定時間與感測組件345耦合。在一些情況中，子字線驅動器570-a及570-b可放置於陣列下方且驅動選擇線560。選擇線560可與記憶體陣列之選擇裝置(包含電路組件上方之選擇裝置)耦合。在一些情況中，感測組件545可包含一個以上感測組件545 (例如，參考圖2描述之兩個感測組件245)且各感測組件545可經組態以與數位線之一子集耦合，例如感測組件245-a經組態以與數位線215-a及215-b耦合，感測組件245-b經組態以與數位線215-c及215-d耦合。在此等情況中，數位線多工組件570可經組態以選擇性地耦合該子集之一數位線與各自感測組件，例如感測組件245-a與數位線215-a耦合，感測組件245-b與數位線215-c耦合。
數位線多工組件驅動器575可與數位線多工組件570耦合且經組態以在讀取操作期間支援數位線多工組件驅動器575，例如將一足夠電流提供至數位線多工組件570。此外，子字線驅動器580可與該組字線510耦合且經組態以存取記憶體陣列之記憶體單元。在一些情況中，子字線驅動器580可放置於陣列下方且驅動該組字線510。該組字線510可與記憶體陣列之選擇裝置(包含電路組件上方之選擇裝置)耦合。
在一些情況中，在與其他感測組件組態(例如，每數位線一個感測組件)相比時，經組態以選擇性地與該組數位線(例如，多工數位線)耦合之感測組件545可佔據基板之一較小面積以促進增強現有組件之功能性(例如，藉由將一較大面積提供至現有組件)或添加原本可不具有基板之一足夠面積之額外組件(例如，子字線驅動器)。
圖6展示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一控制器605之一方塊圖600。控制器605可為如參考圖1描述之一本地記憶體控制器160之一實例。控制器605可包含一啟動組件610、一耦合組件615、一感測組件620、一偏壓組件625、一輸出組件630及一命令組件635。此等模組之各者可彼此直接通信或(例如，經由一或多個匯流排)間接通信。
啟動組件610可啟動與一字線耦合之一記憶體單元之一第一電晶體。在一些實例中，啟動組件610可啟動與一選擇線耦合之記憶體單元之一第二電晶體。
耦合組件615可藉由與選擇線耦合之一第三電晶體耦合一數位線與一感測組件，該感測組件經組態以選擇性地與包含該數位線之一組數位線耦合。在一些實例中，耦合組件615可耦合該組之一第二數位線與一板線，其中耦合數位線與感測組件係基於耦合該組之第二數位線與板線。在一些實例中，耦合組件615可基於接收第二命令而藉由第三電晶體將數位線與感測組件解耦合。在一些實例中，耦合組件615可基於數位線與感測組件解耦合而藉由與一第二選擇線耦合之一第四電晶體耦合該組之第二數位線與感測組件。
感測組件620可基於啟動第一電晶體、啟動第二電晶體及耦合數位線與感測組件而藉由感測組件判定儲存於記憶體單元之一儲存組件中之一邏輯狀態。
偏壓組件625可將選擇線偏壓至一電壓，其中啟動記憶體單元之第二電晶體及耦合數位線與感測組件係基於將選擇線偏壓至該電壓。在一些實例中，偏壓組件625可導致該組之一第二數位線浮動，其中耦合數位線與感測組件係基於導致該組之第二數位線浮動。偏壓組件625可將字線偏壓至一第二電壓，其中啟動記憶體單元之第一電晶體及耦合數位線與感測組件係至少部分基於將字線偏壓至第二電壓。在一些實例中，在加偏壓於字線之前加偏壓於選擇線。在一些實例中，在加偏壓於字線的同時或之後加偏壓於選擇線。
輸出組件630可基於藉由感測組件判定邏輯狀態而輸出儲存於記憶體單元之儲存組件中之邏輯狀態。在一些實例中，輸出組件630可基於耦合該組之第二數位線與感測組件而輸出儲存於第二記憶體單元中之一邏輯狀態。
命令組件635可接收包含對記憶體單元執行一讀取操作之一指令之一命令，其中啟動記憶體單元之第一電晶體及第二電晶體係基於接收該命令。在一些實例中，命令組件635可接收包含透過該組之一第二數位線對與感測組件耦合之一第二記憶體單元執行一第二讀取操作之一指令之一第二命令。
圖7展示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一方法或若干方法700之一流程圖。方法700之操作可藉由如本文中描述之一記憶體裝置或其組件實施。例如，方法700之操作可藉由如參考圖6描述之控制器605執行。在一些實例中，一控制器可執行一組指令以控制控制器之功能元件以執行所描述功能。另外或替代地，一控制器可使用專用硬體來執行所描述功能之態樣。
在705，控制器可啟動與一字線耦合之一記憶體單元之一第一電晶體。705之操作可根據本文中描述之方法執行。在一些實例中，705之操作之態樣可藉由如參考圖6描述之一啟動組件執行。
在710，控制器可啟動與一選擇線耦合之記憶體單元之一第二電晶體。710之操作可根據本文中描述之方法執行。在一些實例中，710之操作之態樣可藉由如參考圖6描述之一啟動組件執行。
在715，控制器可藉由與選擇線耦合之一第三電晶體耦合一數位線與一感測組件，該感測組件經組態以選擇性地與包含該數位線之一組數位線耦合。715之操作可根據本文中描述之方法執行。在一些實例中，715之操作之態樣可藉由如參考圖6描述之一耦合組件執行。
在720，控制器可基於啟動第一電晶體、啟動第二電晶體及耦合數位線與感測組件而藉由感測組件判定儲存於記憶體單元之一儲存組件中之一邏輯狀態。720之操作可根據本文中描述之方法執行。在一些實例中，720之操作之態樣可藉由如參考圖6描述之一感測組件執行。
在一些實例中，如本文中描述之一設備可執行一方法或若干方法，諸如方法700。該設備可包含用於以下各者之特徵、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)：啟動與一字線耦合之一記憶體單元之一第一電晶體；啟動與一選擇線耦合之記憶體單元之一第二電晶體；藉由與選擇線耦合之一第三電晶體耦合一數位線與一感測組件，該感測組件經組態以選擇性地與包含該數位線之一組數位線耦合；及基於啟動第一電晶體、啟動第二電晶體及耦合數位線與感測組件而藉由感測組件判定儲存於記憶體單元之一儲存組件中之一邏輯狀態。
本文中描述之方法700及設備之一些實例可進一步包含用於將選擇線偏壓至一電壓之操作、特徵、構件或指令，其中啟動記憶體單元之第二電晶體及耦合數位線與感測組件可係基於將選擇線偏壓至該電壓。本文中描述之方法700及設備之一些實例可進一步包含用於將字線偏壓至一第二電壓之操作、特徵、構件或指令，其中啟動記憶體單元之第一電晶體及耦合數位線與感測組件係至少部分基於將字線偏壓至第二電壓。在方法700之一些實例中，在加偏壓於字線之前加偏壓於選擇線。在方法700之一些實例中，在加偏壓於字線的同時或之後加偏壓於選擇線。
本文中描述之方法700及設備之一些實例可進一步包含用於耦合該組之一第二數位線與一板線之操作、特徵、構件或指令，其中耦合數位線與感測組件可係基於耦合該組之第二數位線與板線。
本文中描述之方法700及設備之一些實例可進一步包含用於導致該組之一第二數位線浮動之操作、特徵、構件或指令，其中耦合數位線與感測組件可係基於導致該組之第二數位線浮動。
本文中描述之方法700及設備之一些實例可進一步包含用於基於藉由感測組件判定邏輯狀態而輸出儲存於記憶體單元之儲存組件中之邏輯狀態之操作、特徵、構件或指令。
本文中描述之方法700及設備之一些實例可進一步包含用於接收包含對記憶體單元執行一讀取操作之一指令之一命令之操作、特徵、構件或指令，其中啟動記憶體單元之第一電晶體及第二電晶體可係基於接收該命令。
本文中描述之方法700及設備之一些實例可進一步包含用於以下各者之操作、特徵、構件或指令：接收包含透過該組之一第二數位線對與感測組件耦合之一第二記憶體單元執行一第二讀取操作之一指令之一第二命令；基於接收第二命令而藉由第三電晶體將數位線與感測組件解耦合；及基於數位線與感測組件解耦合而藉由與一第二選擇線耦合之一第四電晶體耦合該組之第二數位線與感測組件。
本文中描述之方法700及設備之一些實例可進一步包含用於基於耦合該組之第二數位線與感測組件而輸出儲存於第二記憶體單元中之一邏輯狀態之操作、特徵、構件或指令。
圖8展示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一方法或若干方法800之一流程圖。方法800之操作可藉由如本文中描述之一記憶體裝置或其組件實施。例如，方法800之操作可藉由如參考圖6描述之一控制器605執行。在一些實例中，一控制器可執行一組指令以控制控制器之功能元件以執行所描述功能。另外或替代地，一控制器可使用專用硬體來執行所描述功能之態樣。
在805，控制器可啟動與一字線耦合之一記憶體單元之一第一電晶體。805之操作可根據本文中描述之方法執行。在一些實例中，805之操作之態樣可藉由如參考圖6描述之一啟動組件執行。
在810，控制器可將選擇線偏壓至一電壓。810之操作可根據本文中描述之方法執行。在一些實例中，810之操作之態樣可藉由如參考圖6描述之一偏壓組件執行。
在815，控制器可基於將選擇線偏壓至該電壓而啟動與一選擇線耦合之記憶體單元之一第二電晶體。815之操作可根據本文中描述之方法執行。在一些實例中，815之操作之態樣可藉由如參考圖6描述之一啟動組件執行。
在820，控制器可藉由與選擇線耦合之一第三電晶體且基於將選擇線偏壓至該電壓而耦合一數位線與一感測組件，該感測組件經組態以選擇性地與包含該數位線之一組數位線耦合。820之操作可根據本文中描述之方法執行。在一些實例中，820之操作之態樣可藉由如參考圖6描述之一耦合組件執行。
在825，控制器可基於啟動第一電晶體、啟動第二電晶體及耦合數位線與感測組件而藉由感測組件判定儲存於記憶體單元之一儲存組件中之一邏輯狀態。825之操作可根據本文中描述之方法執行。在一些實例中，825之操作之態樣可藉由如參考圖6描述之一感測組件執行。
應注意，上文描述之方法描述可行實施方案，且操作及步驟可經重新配置或以其他方式修改且其他實施方案係可行的。此外，可組合來自該等方法之兩者或兩者以上之態樣。
本發明描述一種記憶體裝置。在一些實例中，該記憶體裝置可包含：一記憶體單元，其與一數位線及一板線耦合，該記憶體單元包括一儲存組件、與該儲存組件及該數位線耦合之一第一電晶體及與該儲存組件及該板線耦合之一第二電晶體；一字線，其與該第一電晶體之一閘極耦合且經組態以選擇性地耦合該儲存組件與該數位線；一選擇線，其與該第二電晶體之一閘極耦合且經組態以選擇性地耦合該儲存組件與該板線；一感測組件，其經組態以選擇性地與包括該數位線之複數個數位線耦合；及一第三電晶體，其與該選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地耦合該數位線與該感測組件。
在一些實例中，該記憶體裝置可包含：一第二記憶體單元，其與該字線及該複數個數位線之一第二數位線耦合；及一第四電晶體，其經組態以選擇性地耦合該複數個數位線之該第二數位線與該感測組件，該第四電晶體之一閘極與一第二選擇線耦合。
本發明描述一種記憶體裝置。在一些實例中，該記憶體裝置可包含：一記憶體單元，其與一數位線及一板線耦合，該記憶體單元包括一儲存組件及以一串聯組態連接之兩個電晶體；一字線，其與該兩個電晶體之一第一電晶體之一閘極耦合且經組態以選擇該記憶體單元；一選擇線，其與該兩個電晶體之一第二電晶體之一閘極耦合且經組態以耦合該記憶體單元與該數位線；一感測組件，其經組態以選擇性地與包括該數位線之複數個數位線耦合；及一第三電晶體，其與該選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地耦合該數位線與該感測組件。
在一些實例中，該兩個電晶體之至少一者之一第一節點與該儲存組件耦合且該兩個電晶體之另一者之一第二節點與該數位線耦合。在一些實例中，該第一電晶體在該第一節點處與該儲存組件耦合且該第二電晶體在該第二節點處與該數位線耦合。在一些實例中，該第一電晶體在該第二節點處與該數位線耦合且該第二電晶體在該第一節點處與該儲存組件耦合。
在一些實例中，該記憶體裝置可包含：一第二記憶體單元，其與該字線及該複數個數位線之一第二數位線耦合；及一第四電晶體，其經組態以選擇性地耦合該複數個數位線之該第二數位線與該感測組件，該第四電晶體之一閘極與一第二選擇線耦合。在一些實例中，該儲存組件與該板線耦合。在一些實例中，記憶體單元包括一動態隨機存取記憶體(DRAM)單元。
本發明描述一種記憶體裝置。在一些實例中，該記憶體裝置可包含：一記憶體單元；一字線，其與該記憶體單元耦合；一數位線，其與該記憶體單元耦合且在一第一方向上延伸；一選擇線，其與該記憶體單元耦合且在該第一方向上延伸，該選擇線經組態以選擇性地耦合該記憶體單元與該數位線；一感測組件，其經組態以選擇性地與包括該數位線之複數個數位線耦合；及一第一電晶體，其經組態以選擇性地耦合該數位線與該感測組件，該第一電晶體之一閘極與該選擇線耦合。
在一些實例中，該記憶體裝置可包含：一第二記憶體單元，其與該字線及該複數個數位線之一第二數位線耦合；及一第二電晶體，其經組態以選擇性地耦合該複數個數位線之該第二數位線與該感測組件，該第二電晶體之一閘極與一第二選擇線耦合。在一些實例中，該字線在正交於該第一方向之一第二方向上延伸。在一些實例中，該第一方向及該第二方向平行於一基板之一表面。
本發明描述一種記憶體裝置。在一些實例中，該記憶體裝置可包含：一基板；一記憶體單元，其包括一儲存組件、一第一垂直電晶體及一第二垂直電晶體，該第一垂直電晶體包括與一字線耦合之一第一閘極及在一第一方向上遠離於該基板之一表面延伸之一第一摻雜區，且該第二垂直電晶體包括與一選擇線耦合之一第二閘極及在該第一方向上遠離於該基板之該表面延伸之一第二摻雜區。
在一些實例中，該第一方向正交於該基板之該表面。在一些實例中，該字線在平行於由該基板之該表面界定之一平面之一第二方向上延伸。在一些實例中，該選擇線在平行於由該基板之該表面界定之該平面之一第三方向上延伸，該第三方向正交於該第二方向。在一些實例中，該選擇線經組態以耦合與該記憶體單元相關聯之一數位線與一感測組件，該感測組件經組態以在一讀取操作期間選擇性地與包括該數位線之複數個數位線耦合。
在一些實例中，該第一摻雜區與該基板之該表面相距一第一距離且該第二摻雜區與該基板之該表面相距不同於該第一距離之一第二距離。在一些實例中，該儲存組件與該基板之該表面相距一第三距離且該第三距離大於該第一距離或該第二距離。在一些實例中，該字線與該基板之該表面相距一第一距離且該選擇線與該基板之該表面相距不同於該第一距離之一第二距離。在一些實例中，該第一垂直電晶體之一第一節點與一數位線耦合且該第二垂直電晶體之一第一節點與該儲存組件之一第一節點耦合。
在一些實例中，該第一垂直電晶體之一第二節點與該第二垂直電晶體之一第二節點耦合。在一些實例中，該第一垂直電晶體之一第一節點與該儲存組件之一第一節點耦合且該第二垂直電晶體之一第一節點與一數位線耦合。在一些實例中，該第一垂直電晶體之一第一節點與該儲存組件之一第一節點耦合且該第二垂直電晶體之一第一節點與該儲存組件之一第二節點耦合。在一些實例中，該第一垂直電晶體之一第二節點與一數位線耦合。在一些實例中，該第二垂直電晶體之一第二節點與一板線耦合。
本文中描述之資訊及信號可使用各種不同科技及技術之任一者來表示。例如，可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示。一些圖式可將信號繪示為一單一信號；然而，一般技術者將理解，信號可表示一信號匯流排，其中匯流排可具有各種位元寬度。
如本文中使用，術語「虛擬接地」係指保持在約零伏特(0 V)之一電壓但不直接與接地耦合之一電路之一節點。因此，一虛擬接地之電壓可暫時波動且在穩定狀態下返回至約0 V。一虛擬接地可使用各種電子電路元件(諸如由運算放大器及電阻器組成之一分壓器)實施。其他實施方案亦係可行的。「虛擬接地」或「經虛擬接地」意謂連接至約0V。
術語「電子通信」、「導電接觸」、「經連接」及「經耦合」可指組件之間的一關係，其支援組件之間的信號流。若組件之間存在任何導電路徑以可在任何時間支援組件之間的信號流，則組件被視為彼此電子通信(或彼此導電接觸或連接或耦合)。在任何給定時間，彼此電子通信(或彼此導電接觸或連接或耦合)之組件之間的導電路徑可基於包含所連接組件之裝置之操作而係一開路或閉路。所連接組件之間的導電路徑可為組件之間的一直接導電路徑或所連接組件之間的導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些情況中，所連接組件之間的信號流可使用一或多個中間組件(諸如開關或電晶體)中斷一段時間。
術語「耦合」係指從組件之間的一開路關係(其中信號當前無法透過一導電路徑在組件之間傳遞)移動至組件之間的一閉路關係(其中信號能夠透過導電路徑在組件之間傳遞)之條件。當一組件(諸如一控制器)與其他組件耦合在一起時，組件起始一改變以容許信號透過先前不容許信號流動之一導電路徑在其他組件之間流動。
術語「經隔離」係指組件之間的一關係，其中信號當前無法在組件之間流動。若組件之間存在一開路，則組件彼此隔離。例如，由定位於組件之間的一開關分離之兩個組件在開關打開時彼此隔離。當一控制器隔離兩個組件時，控制器產生一改變，其使用先前容許信號流動之一導電路徑防止信號在組件之間流動。
如本文中使用，術語「短接」係指組件之間的一關係，其中經由所述兩個組件之間的一單一中間組件之啟動而在組件之間建立一導電路徑。例如，短接至一第二組件之一第一組件可在兩個組件之間的一開關閉合時與第二組件交換信號。因此，短接可為一動態操作，其實現電子通信之組件(或線)之間的電荷流動。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些情況中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOP))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含但不限於磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜方法在基板之初始形成或生長期間執行摻雜。
本文中論述之一選擇組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之三終端裝置。該等終端可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，退化)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係信號)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。例如，分別將一正電壓或負電壓施加至一n型FET或一p型FET可導致通道變成導電的。當將大於或等於一電晶體之臨限值電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當施加小於電晶體之臨限值電壓之一電壓至電晶體閘極時，可「關閉」或「撤消啟動」該電晶體。
本文中陳述之描述結合隨附圖式描述例示性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。詳細描述包含特定細節以提供對所描述技術之一理解。然而，可在無此等特定細節的情況下實踐此等技術。在一些例項中，以方塊圖形式展示熟知結構及裝置以避免模糊所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。當僅在說明書中使用第一參考標籤時，描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
本文中描述之資訊及信號可使用各種不同科技及技術之任一者來表示。例如，可貫穿上文描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片可由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示。
可使用經設計以執行本文中描述之功能之一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代方案中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為計算裝置之一組合(例如DSP及微處理器之一組合、多個微處理器、結合DSP核心之一或多個微處理器或任何其他此組態)。
可在硬體、由一處理器執行之軟體、韌體或其任何組合中實施本文中描述之功能。若在由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。例如，歸因於軟體之性質，可使用由一處理器執行之軟體、硬體、韌體、硬接線或此等之任意者之組合來實施上文描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。而且，如本文中(包含在發明申請專利範圍中)使用，如一物項清單(例如，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得例如 A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。而且，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。例如，在不脫離本發明之範疇的情況下，描述為「基於條件A」之一例示性步驟可基於條件A及條件B兩者。換言之，如本文中使用，片語「基於」應以相同於片語「至少部分基於」之方式來解釋。
電腦可讀媒體包含非暫時性電腦儲存媒體及通信媒體兩者，包含促進一電腦程式自一個位置傳送至另一位置之任何媒體。一非暫時性儲存媒體可為可藉由一通用或專用電腦存取之任何可用媒體。藉由實例但非限制，非暫時性電腦可讀媒體可包括RAM、ROM、電可抹除可程式化唯讀記憶體(EEPROM)、光碟(CD) ROM或其他光碟儲存器、磁碟儲存器或其他磁性儲存裝置或可用於攜載或儲存呈指令或資料結構形式之所要程式碼構件且可藉由一通用或專用電腦或一通用或專用處理器存取之任何其他非暫時性媒體。再者，任何連接可被適當地稱為一電腦可讀媒體。例如，若使用一同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技自一網站、伺服器或其他遠端源傳輸軟體，則同軸電纜、光纖電纜、雙絞線、數位用戶線(DSL)或諸如紅外線、無線電及微波之無線科技包含於媒體之定義中。如本文中使用，磁碟及光碟包含CD、雷射光碟、光碟、數位多功能光碟(DVD)、軟磁碟及藍光光碟，其中磁碟通常磁性地重現資料，而光碟使用雷射光學地重現資料。上文之組合亦包含於電腦可讀媒體之範疇內。
提供本文中之描述以使熟習此項技術者能夠製成或使用本發明。熟習此項技術者將明白對本發明之各種修改，且在不脫離本發明之範疇的情況下，本文中定義之通用原理可應用於其他變動。因此，本發明不限於本文中描述之實例及設計，而應符合與本文中揭示之原則及新穎特徵一致之最廣範疇。
100:記憶體晶粒 105:記憶體單元 110:字線 115:數位線 120:列解碼器 125:行解碼器 130:儲存組件 135:選擇組件 140:電壓源 145:感測組件 150:參考信號 160:本地記憶體控制器 200:電路圖 205-a至205-d:記憶體單元 206-d:儲存組件 207-d:第一電晶體 208-d:第二電晶體 210-a:字線 210-b:字線 215-a至215-d:數位線 245-a:感測組件 245-b:感測組件 260-a至260-d:選擇線 265-a至265-d:板線 270-a:數位線多工組件 270-b:數位線多工組件 271-a至271-d:多工電晶體 300:電路圖 305-a:記憶體單元 305-b:記憶體單元 306-b:儲存組件 307-b:第一電晶體 308-b:第二電晶體 310:字線 315-a:數位線 315-b:數位線 345:感測組件 360-a:選擇線 360-b:選擇線 365-a:板線 365-b:板線 370:數位線多工組件 371-a:多工電晶體 371-b:多工電晶體 401:橫截面側視圖 402:橫截面側視圖 404-a:基板 404-b:基板 405-a:記憶體單元 405-b:記憶體單元 406-a:儲存組件 406-b:儲存組件 407-a:第一垂直電晶體 407-b:第一垂直電晶體 408-a:第二垂直電晶體 408-b:第二垂直電晶體 410-a:字線 410-b:字線 415-a:數位線 415-b:數位線 460-a:選擇線 460-b:選擇線 465-a:板線 465-b:板線 481-a:第一摻雜區 481-b:第一摻雜區 482-a:第二摻雜區 482-b:第二摻雜區 500:記憶體磚組態 510:字線 545-a:感測組件 545-b:感測組件 560-a:選擇線 560-b:選擇線 570-a:數位線多工組件 570-b:數位線多工組件 575-a:數位線多工組件驅動器 575-b:數位線多工組件驅動器 580-a:子字線驅動器(SWD) 580-b:子字線驅動器(SWD) 600:方塊圖 605:控制器 610:啟動組件 615:耦合組件 620:感測組件 625:偏壓組件 630:輸出組件 635:命令組件 700:方法 705:操作 710:操作 715:操作 720:操作 800:方法 805:操作 810:操作 815:操作 820:操作 825:操作
圖1繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體晶粒之一實例。
圖2繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖之一實例。
圖3繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一電路圖之一實例。
圖4A及圖4B繪示根據如本文中揭示之實例之具有多工數位線之一記憶體陣列之一部分之橫截面側視圖之實例。
圖5繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體磚組態之一實例。
圖6展示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一記憶體控制器之一方塊圖。
圖7及圖8展示繪示根據如本文中揭示之實例之支援具有多工數位線之一記憶體陣列之一方法或若干方法之流程圖。
200:電路圖
205-a至205-d:記憶體單元
206-d:儲存組件
207-d:第一電晶體
208-d:第二電晶體
210-a:字線
210-b:字線
215-a至215-d:數位線
245-a:感測組件
245-b:感測組件
260-a至260-d:選擇線
265-a至265-d:板線
270-a:數位線多工組件
270-b:數位線多工組件
271-a至271-d:多工電晶體

Claims (38)

  1. 一種方法，其包括： 啟動與一字線耦合之一記憶體單元之一第一電晶體； 啟動與一選擇線耦合之該記憶體單元之一第二電晶體； 藉由與該選擇線耦合之一第三電晶體耦合一數位線與一感測組件，該感測組件經組態以選擇性地與包括該數位線之複數個數位線耦合；及 至少部分基於啟動該第一電晶體、啟動該第二電晶體及耦合該數位線與該感測組件而藉由該感測組件判定儲存於該記憶體單元之一儲存組件中之一邏輯狀態。
  2. 如請求項1之方法，其進一步包括： 將該選擇線偏壓至一電壓，其中啟動該記憶體單元之該第二電晶體及耦合該數位線與該感測組件係至少部分基於將該選擇線偏壓至該電壓。
  3. 如請求項2之方法，其進一步包括： 將該字線偏壓至一第二電壓，其中啟動該記憶體單元之該第一電晶體及耦合該數位線與該感測組件係至少部分基於將該字線偏壓至該第二電壓。
  4. 如請求項3之方法，其中在加偏壓於該字線之前加偏壓於該選擇線。
  5. 如請求項3之方法，其中在加偏壓於該字線的同時或之後加偏壓於該選擇線。
  6. 如請求項1之方法，其進一步包括： 耦合該複數個數位線之一第二數位線與一板線，其中耦合該數位線與該感測組件係至少部分基於耦合該複數個數位線之該第二數位線與該板線。
  7. 如請求項1之方法，其進一步包括： 導致該複數個數位線之一第二數位線浮動，其中耦合該數位線與該感測組件係至少部分基於導致該複數個數位線之該第二數位線浮動。
  8. 如請求項1之方法，其進一步包括： 至少部分基於藉由該感測組件判定該邏輯狀態而輸出儲存於該記憶體單元之該儲存組件中之該邏輯狀態。
  9. 如請求項1之方法，其進一步包括： 接收包括對該記憶體單元執行一讀取操作之一指令之一命令，其中啟動該記憶體單元之該第一電晶體及該第二電晶體係至少部分基於接收該命令。
  10. 如請求項9之方法，其進一步包括： 接收包括透過該複數個數位線之一第二數位線對與該感測組件耦合之一第二記憶體單元執行一第二讀取操作之一指令之一第二命令； 至少部分基於接收該第二命令而藉由該第三電晶體將該數位線與該感測組件解耦合；及 至少部分基於該數位線與該感測組件解耦合而藉由與一第二選擇線耦合之一第四電晶體耦合該複數個數位線之該第二數位線與該感測組件。
  11. 如請求項10之方法，其進一步包括： 至少部分基於耦合該複數個數位線之該第二數位線與該感測組件而輸出儲存於該第二記憶體單元中之一邏輯狀態。
  12. 一種記憶體裝置，其包括： 一記憶體單元，其與一數位線及一板線耦合，該記憶體單元包括一儲存組件、與該儲存組件及該數位線耦合之一第一電晶體及與該儲存組件及該板線耦合之一第二電晶體； 一字線，其與該第一電晶體之一閘極耦合且經組態以選擇性地耦合該儲存組件與該數位線； 一選擇線，其與該第二電晶體之一閘極耦合且經組態以選擇性地耦合該儲存組件與該板線； 一感測組件，其經組態以選擇性地與包括該數位線之複數個數位線耦合；及 一第三電晶體，其與該選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地耦合該數位線與該感測組件。
  13. 如請求項12之記憶體裝置，其進一步包括： 一第二記憶體單元，其與該字線及該複數個數位線之一第二數位線耦合；及 一第四電晶體，其經組態以選擇性地耦合該複數個數位線之該第二數位線與該感測組件，該第四電晶體之一閘極與一第二選擇線耦合。
  14. 一種記憶體裝置，其包括： 一記憶體單元，其與一數位線及一板線耦合，該記憶體單元包括一儲存組件及以一串聯組態連接之兩個電晶體； 一字線，其與該兩個電晶體之一第一電晶體之一閘極耦合且經組態以選擇該記憶體單元； 一選擇線，其與該兩個電晶體之一第二電晶體之一閘極耦合且經組態以耦合該記憶體單元與該數位線； 一感測組件，其經組態以選擇性地與包括該數位線之複數個數位線耦合；及 一第三電晶體，其與該選擇線耦合且經組態以在一讀取操作之至少一部分期間選擇性地耦合該數位線與該感測組件。
  15. 如請求項14之記憶體裝置，其中該兩個電晶體之至少一者之一第一節點與該儲存組件耦合且該兩個電晶體之另一者之一第二節點與該數位線耦合。
  16. 如請求項15之記憶體裝置，其中該第一電晶體在該第一節點處與該儲存組件耦合且該第二電晶體在該第二節點處與該數位線耦合。
  17. 如請求項15之記憶體裝置，其中該第一電晶體在該第二節點處與該數位線耦合且該第二電晶體在該第一節點處與該儲存組件耦合。
  18. 如請求項14之記憶體裝置，其進一步包括： 一第二記憶體單元，其與該字線及該複數個數位線之一第二數位線耦合；及 一第四電晶體，其經組態以選擇性地耦合該複數個數位線之該第二數位線與該感測組件，該第四電晶體之一閘極與一第二選擇線耦合。
  19. 如請求項14之記憶體裝置，其中該儲存組件與該板線耦合。
  20. 如請求項14之記憶體裝置，其中該記憶體單元包括一動態隨機存取記憶體(DRAM)單元。
  21. 一種記憶體裝置，其包括： 一記憶體單元； 一字線，其與該記憶體單元耦合； 一數位線，其與該記憶體單元耦合且在一第一方向上延伸； 一選擇線，其與該記憶體單元耦合且在該第一方向上延伸，該選擇線經組態以選擇性地耦合該記憶體單元與該數位線； 一感測組件，其經組態以選擇性地與包括該數位線之複數個數位線耦合；及 一第一電晶體，其經組態以選擇性地耦合該數位線與該感測組件，該第一電晶體之一閘極與該選擇線耦合。
  22. 如請求項21之記憶體裝置，其進一步包括： 一第二記憶體單元，其與該字線及該複數個數位線之一第二數位線耦合；及 一第二電晶體，其經組態以選擇性地耦合該複數個數位線之該第二數位線與該感測組件，該第二電晶體之一閘極與一第二選擇線耦合。
  23. 如請求項21之記憶體裝置，其中該字線在正交於該第一方向之一第二方向上延伸。
  24. 如請求項23之記憶體裝置，其中該第一方向及該第二方向平行於一基板之一表面。
  25. 一種記憶體裝置，其包括： 一基板； 一記憶體單元，其包括一儲存組件、一第一垂直電晶體及一第二垂直電晶體； 該第一垂直電晶體包括與一字線耦合之一第一閘極及在一第一方向上遠離於該基板之一表面延伸之一第一摻雜區；且 該第二垂直電晶體包括與一選擇線耦合之一第二閘極及在該第一方向上遠離於該基板之該表面延伸之一第二摻雜區。
  26. 如請求項25之記憶體裝置，其中該第一方向正交於該基板之該表面。
  27. 如請求項25之記憶體裝置，其中該字線在平行於由該基板之該表面界定之一平面之一第二方向上延伸。
  28. 如請求項27之記憶體裝置，其中該選擇線在平行於由該基板之該表面界定之該平面之一第三方向上延伸，該第三方向正交於該第二方向。
  29. 如請求項25之記憶體裝置，其中該選擇線經組態以耦合與該記憶體單元相關聯之一數位線與一感測組件，該感測組件經組態以在一讀取操作期間選擇性地與包括該數位線之複數個數位線耦合。
  30. 如請求項25之記憶體裝置，其中該第一摻雜區與該基板之該表面相距一第一距離且該第二摻雜區與該基板之該表面相距不同於該第一距離之一第二距離。
  31. 如請求項30之記憶體裝置，其中該儲存組件與該基板之該表面相距一第三距離且該第三距離大於該第一距離或該第二距離。
  32. 如請求項25之記憶體裝置，其中該字線與該基板之該表面相距一第一距離且該選擇線與該基板之該表面相距不同於該第一距離之一第二距離。
  33. 如請求項25之記憶體裝置，其中該第一垂直電晶體之一第一節點與一數位線耦合且該第二垂直電晶體之一第一節點與該儲存組件之一第一節點耦合。
  34. 如請求項33之記憶體裝置，其中該第一垂直電晶體之一第二節點與該第二垂直電晶體之一第二節點耦合。
  35. 如請求項25之記憶體裝置，其中該第一垂直電晶體之一第一節點與該儲存組件之一第一節點耦合且該第二垂直電晶體之一第一節點與一數位線耦合。
  36. 如請求項25之記憶體裝置，其中該第一垂直電晶體之一第一節點與該儲存組件之一第一節點耦合且該第二垂直電晶體之一第一節點與該儲存組件之一第二節點耦合。
  37. 如請求項36之記憶體裝置，其中該第一垂直電晶體之一第二節點與一數位線耦合。
  38. 如請求項36之記憶體裝置，其中該第二垂直電晶體之一第二節點與一板線耦合。
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