JP2022520666A - メモリデバイス上でのエラー補正 - Google Patents

Abstract

メモリデバイス上でのエラー補正のための方法、システム、およびデバイスを説明する。例には、複数のバンクを含むメモリセルのアレイを有するメモリダイを含むことができる。メモリダイは、メモリセルの第１のバンクと結合された第１のエラー補正コード（ＥＣＣ）回路をさらに含むことができ、第１のＥＣＣ回路は、メモリセルの第１のバンクの第１のアクセス動作（例えば、書き込み動作）に関連付けられた動作を実行するように構成される。メモリダイは、メモリセルの第１のバンクと結合された第２のＥＣＣ回路をさらに含むことが可能であり、第２のＥＣＣ回路は、第１のバンクの第２のアクセス動作（例えば、読み取り動作）に関連付けられたＥＣＣ動作を実行するように構成される。場合によっては、第１のＥＣＣ回路は、アレイのフットプリントの下に位置することができ、第２のＥＣＣ回路は、アレイのフットプリント外部に位置することができる。

Description

クロスリファレンス
本特許出願は、本出願の譲受人に譲渡された、２０１９年２月１９日出願のＰｏｒｔｅｒによる「ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ ＯＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／２７９，４８３号の優先権を主張し、その全体が参照により本明細書に明確に組み込まれる。

メモリデバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイス内に情報を記憶するために、幅広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリデバイスは、ほとんどの場合、しばしば論理１または論理０によって示される２つの状態のうちの１つを記憶する。他のデバイスでは、２つより多くの状態を記憶できる。記憶された情報にアクセスするために、デバイスの構成要素は、メモリデバイス内に記憶された少なくとも１つの状態を、読み取るかまたは感知することができる。情報を記憶するために、デバイスの構成要素は、状態をメモリデバイス内に書き込むかまたはプログラミングすることができる。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、位相変化メモリ（ＰＣＭ）、およびその他を含む、様々なタイプのメモリデバイスが存在する。メモリデバイスは、揮発性または不揮発性であってよい。不揮発性メモリ、例えばＦｅＲＡＭは、外部電源がない場合であっても、延長時間の間、それらの記憶された論理状態を維持することができる。揮発性メモリデバイス、例えばＳＲＡＭは、外部電源から切断されたとき、それらの記憶された状態を失う可能性がある。ＦｅＲＡＭは、揮発性メモリと同様の密度を達成できる場合があるが、ストレージデバイスとしての強誘電体キャパシタの使用に起因して、不揮発性特性を有することができる。

メモリデバイスを改良することは、一般に、メトリクスの中でもとりわけ、メモリセル密度を増加させること、読み取り／書き込み速度を上昇させること、信頼性を高めること、データ保持を向上させること、電力消費量を低減させること、または製造コストを削減することを含むことができる。いくつかのメモリデバイスは、エラー補正動作を実行するように構成可能である。メモリアレイの効率を向上させること（例えば、より高速な動作、ダイサイズの縮小）も望ましい可能性がある。

本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするシステムの一例を示す図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするメモリダイの一例を示す図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするヒステリシス曲線の例を示す図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするヒステリシス曲線の例を示す図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするメモリダイの一例を示す図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするメモリダイの一例を示す図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするプロセスフローの一例を示す図である。 本明細書で開示する例に従った、エラー補正をサポートするメモリデバイスを示すブロック図である。 本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートする方法を示すフローチャートである。

メモリデバイスは、メモリデバイスのメモリセル上で実行される１つまたは複数のアクセス動作（例えば、読み取りまたは書き込み）の一部としてのエラー補正コード（ＥＣＣ）動作などの、データ内のエラーを検出または補正するための動作を実行することができる。メモリデバイスは、ＥＣＣ動作を実行するための１つまたは複数の回路を含むことができる。ＥＣＣ動作の例は、シングルエラー補正（ＳＥＣ）動作、またはシングルエラー補正ダブルエラー検出（ＳＥＣＤＥＤ）動作を含むことができる。場合によっては、ＥＣＣ回路はメモリセルのバンクに関連付けられ、その対応するメモリセルのバンクに関連付けられたアクセス動作のためのＥＣＣ動作を実行することができる。ダイ上で、ＥＣＣ回路は空間（例えば、表面エリア）を占有し、それによってダイ上のメモリセルに使用可能なエリアを減少させることができる。他の構成要素によって占有されていないダイのオープン／フリー空間にわたってＥＣＣ回路を分散させることによって、ＥＣＣ回路のサイズを縮小することができる。しかしながら、ＥＣＣ回路を分散させることは、メモリデバイス上で実行されるＥＣＣ動作の効率を低下させること（例えば、確度を低下させる、速度を低下させるなど）が可能である。

いくつかの例において、メモリデバイスは、第１のＥＣＣ動作のセットを実行するための第１のＥＣＣ回路、および第２の動作のセットを実行するための第２のＥＣＣ回路を含む、メモリダイを有することができる。第１および第２のＥＣＣ回路は、メモリデバイスの効率（例えば、メモリ密度、アクセス動作の速度、信頼性など）を上昇させるように構成可能である。

例えば、第１のＥＣＣ回路は、書き込み動作（例えば、書き込み、マスク書き込み、ウェアレベリング）に関連付けられたＥＣＣプロセスを実行するように構成可能である。さらに、第１のＥＣＣ回路は、メモリセルのアレイの下（例えば、メモリセルのアレイのフットプリント内）にあるメモリセルのアレイとは別の層上に位置し、それによって、メモリセルのアレイのメモリセル密度を維持することができる。第２のＥＣＣ回路は、読み取り動作に関連付けられたＥＣＣプロセスを実行するように構成可能である。場合によっては、メモリデバイスは、書き込み動作よりも多くの読み取り動作を実行することができる。第２のＥＣＣ回路は、第１のＥＣＣ回路より高速のＥＣＣ回路を実行する構造を有することができる。さらに第２のＥＣＣ回路は、メモリセルのアレイのメモリセル密度を維持するために、メモリセルのアレイのフットプリント外に位置することができる。したがって、第１および第２のＥＣＣ回路は、メモリデバイスの効率を上昇させるように、独立して構成可能である。

メモリデバイス上でのエラー補正のための技法を説明する。メモリデバイスは、複数のバンクを含むメモリセルのアレイを含むことができる。第１のＥＣＣ回路は、複数のバンクのうちの第１のバンクに結合し、第１のアクセス動作（例えば、書き込み動作）に関連付けられたＥＣＣ動作を実行することができる。第１のＥＣＣ回路は、第１のアクセス動作に関連付けられたデータを受信し、第１のアクセス動作の一部として第１のＥＣＣ動作を実行することができる。データは、メモリデバイスの第１のバンクに記憶することができる。第２のＥＣＣ回路は、第１のバンクに結合し、第２のアクセス動作（例えば、読み取り動作）に関連付けられたＥＣＣ動作を実行することができる。第２のアクセス動作中、第２のＥＣＣ回路は、メモリデバイスの第１のバンクに記憶されたデータを受信することができる。第２のＥＣＣ回路は、読み取り動作の一部として第２のＥＣＣ動作を実行することができる。場合によっては、第２の回路は、第２のＥＣＣ動作の実行に基づいて、バンクから受信したデータを修正することができる。

本開示の特徴は、初めに、図１～図３を参照しながら説明するメモリシステムおよびメモリダイとの関連において説明する。本開示の特徴は、図４～図６を参照しながら説明するメモリダイ図およびプロセスフロー図との関連において説明する。本開示のこれらおよび他の特徴は、図７～図８を参照しながら説明するメモリデバイス上でのエラー補正に関する装置図およびフローチャートを参照しながら、さらに図示および説明する。

図１は、本明細書で開示する例に従った、１つまたは複数のメモリデバイスを利用するシステム１００の一例を示す。システム１００は、外部メモリコントローラ１０５、メモリデバイス１１０、および、外部メモリコントローラ１０５をメモリデバイス１１０に結合する複数のチャネル１１５を含むことができる。システム１００は、１つまたは複数のメモリデバイスを含むことができるが、説明を容易にするために、１つまたは複数のメモリデバイスを単一のメモリデバイス１１０として説明する。

システム１００は、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、またはグラフィックス処理デバイスなどの、電子デバイスの一部を含むことができる。システム１００は、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイスなどの例であってよい。メモリデバイス１１０は、システム１００の１つまたは複数の他の構成要素についてのデータを記憶するように構成された、システムの構成要素であってよい。いくつかの例において、システム１００は、基地局またはアクセスポイントを使用した他のシステムまたはデバイスとの双方向ワイヤレス通信のために構成される。いくつかの例において、システム１００は、機械型通信（ＭＴＣ）、機械間（Ｍ２Ｍ）通信、またはデバイス間（Ｄ２Ｄ）通信が可能である。

システム１００の少なくとも一部は、ホストデバイスの例であってよい。こうしたホストデバイスは、コンピューティングデバイス、モバイルコンピューティングデバイス、ワイヤレスデバイス、グラフィックス処理デバイス、コンピュータ、ラップトップコンピュータ、タブレットコンピュータ、スマートフォン、携帯電話、ウェアラブルデバイス、インターネット接続デバイス、何らかの他の固定式または移動式電子デバイスなどの、プロセスを実行するためにメモリを使用するデバイスの一例であってよい。場合によっては、ホストデバイスは、外部メモリコントローラ１０５の機能を実施する、ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせを示すことができる。場合によっては、外部メモリコントローラ１０５はホストまたはホストデバイスと呼ぶことができる。

場合によっては、メモリデバイス１１０は、システム１００の他の構成要素と通信し、システム１００によって潜在的に使用または参照されるべき物理的メモリアドレス／空間を提供するように構成された、独立デバイスまたは構成要素であってよい。いくつかの例において、メモリデバイス１１０は、少なくとも１つまたは複数の異なるタイプのシステム１００と協働するように構成可能であってよい。システム１００の構成要素とメモリデバイス１１０との間でのシグナリングは、信号を変調するための変調方式、信号を通信するための異なるピン設計、システム１００およびメモリデバイス１１０の明確なパッケージング、システム１００とメモリデバイス１１０との間のクロックシグナリングおよび同期、タイミング規約、および／または他の要因を、サポートするように動作可能であってよい。

メモリデバイス１１０は、システム１００の構成要素についてのデータを記憶するように構成可能であってよい。場合によっては、メモリデバイス１１０は、システム１００に対してスレーブ型（例えば、外部メモリコントローラ１０５を介して、システム１００によって提供されるコマンドに応答し、これらのコマンドを実行する）デバイスとして働くことができる。こうしたコマンドは、書き込み動作のための書き込みコマンド、読み取り動作のための読み取りコマンド、リフレッシュ動作のためのリフレッシュコマンド、または他のコマンドなどの、アクセス動作のためのアクセスコマンドを含むことができる。メモリデバイス１１０は、データストレージのための望ましいまたは指定された容量をサポートするための、２つ以上のメモリダイ１６０（例えば、メモリチップ）を含むことができる。２つ以上のメモリダイを含むメモリデバイス１１０は、マルチダイメモリまたはパッケージ（マルチチップメモリまたはパッケージとも呼ばれる）と呼ぶことができる。

システム１００は、プロセッサ１２０、基本入力／出力システム（ＢＩＯＳ）構成要素１２５、１つまたは複数の周辺構成要素１３０、および入力／出力（Ｉ／Ｏ）コントローラ１３５を、さらに含むことができる。システム１００の構成要素は、バス１４０を使用して互いに電子通信することができる。

プロセッサ１２０は、システム１００の少なくとも一部を制御するように構成可能である。プロセッサ１２０は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素であってよく、あるいは、これらのタイプの構成要素の組み合わせであってよい。こうした場合には、プロセッサ１２０は、とりわけ、中央処理ユニット（ＣＰＵ）、グラフィックス処理ユニット（ＧＰＵ）、汎用グラフィック処理ユニット（ＧＰＧＰＵ）、またはシステムオンチップ（ＳｏＣ）の例とすることができる。

ＢＩＯＳ構成要素１２５は、システム１００の様々なハードウェア構成要素を初期設定および実行することが可能な、ファームウェアとして動作されるＢＩＯＳを含む、ソフトウェア構成要素であってよい。ＢＩＯＳ構成要素１２５は、プロセッサ１２０とシステム１００の様々な構成要素、例えば、周辺構成要素１３０、Ｉ／Ｏコントローラ１３５などとの間のデータフローを管理することも可能である。ＢＩＯＳ構成要素１２５は、読み取り専用メモリ（ＲＯＭ）、フラッシュメモリ、または任意の他の不揮発性メモリに記憶される、プログラムまたはソフトウェアを含むことができる。

周辺構成要素１３０は、システム１００に組み込むかまたはシステム１００と一体化することができる、任意の入力デバイスまたは出力デバイス、あるいはこうしたデバイスのためのインターフェースとすることができる。例には、ディスクコントローラ、サウンドコントローラ、グラフィックスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルまたはパラレルポート、あるいは、周辺構成要素相互接続（ＰＣＩ）または専用グラフィックスポートなどの周辺カードスロットを含むことができる。周辺構成要素１３０は、当業者であれば周辺装置として理解される、他の構成要素とすることができる。

Ｉ／Ｏコントローラ１３５は、プロセッサ１２０と、周辺構成要素１３０、入力デバイス１４５、または出力デバイス１５０との間の、データ通信を管理することができる。Ｉ／Ｏコントローラ１３５は、システムに組み込まれないかまたはシステム１００と一体化されない、周辺装置を管理することができる。場合によっては、Ｉ／Ｏコントローラ１３５は、外部周辺構成要素への物理的接続またはポートを表すことができる。

入力１４５は、システム１００またはその構成要素に、情報、信号、またはデータを提供する、システム１００外部のデバイスまたは信号を表すことができる。これには、ユーザインターフェース、あるいは、他のデバイスとのインターフェースまたは他のデバイス間のインターフェースを含むことができる。場合によっては、入力１４５は、１つまたは複数の周辺構成要素を介してシステム１００とインターフェースする周辺装置であるか、または、Ｉ／Ｏコントローラ１３５によって管理することができる。

出力１５０は、システム１００またはその構成要素のうちのいずれかから出力を受信するように構成された、システム１００外部のデバイスまたは信号を表すことができる。出力１５０は、ディスプレイ、オーディオスピーカ、プリンティングデバイス、または、プリント回路基板上の別のプロセッサなどを、含むことができる。場合によっては、出力１５０は、１つまたは複数の周辺構成要素１３０を介してシステム１００とインターフェースする周辺装置とすることができるか、あるいは、Ｉ／Ｏコントローラ１３５によって管理することができる。

システム１００の構成要素は、それらの機能を実施するように設計された、汎用または特定用途向けの回路要素で構成することができる。これには、本明細書で説明する機能を実施するように構成された、様々な回路要素、例えば、導電線、トランジスタ、キャパシタ、インダクタ、レジスタ、増幅器、あるいは、他の能動素子または受動素子を含むことができる。

メモリデバイス１１０は、デバイスメモリコントローラ１５５および１つまたは複数のメモリダイ１６０を含むことができる。各メモリダイ１６０は、ローカルメモリコントローラ１６５（例えば、ローカルメモリコントローラ１６５－ａ、ローカルメモリコントローラ１６５－ｂ、および／またはローカルメモリコントローラ１６５－Ｎ）、およびメモリアレイ１７０（例えば、メモリアレイ１７０－ａ、メモリアレイ１７０－ｂ、および／またはメモリアレイ１７０－Ｎ）を含むことができる。メモリアレイ１７０は、各メモリセルが少なくとも１ビットのデジタルデータを記憶するように構成された、メモリセルの集合（例えば、グリッド）とすることができる。メモリアレイ１７０および／またはメモリセルの特徴を、図２を参照しながらより詳細に説明する。メモリダイ１６０は、１つまたは複数のメモリアレイ１７０上でのデータの記憶に関連付けられたエラーを補正するためのＥＣＣ回路を含むことができる。例えば、ＥＣＣ回路は、１つまたは複数のメモリセルのアクセス動作（例えば、読み取りおよび書き込み動作）に関連付けられた、シングルビットエラーを補正することができる。場合によっては、各メモリダイ１６０は、第１のＥＣＣ回路および第２のＥＣＣ回路を含むことができる。第１のＥＣＣ回路は、アクセス動作（例えば、読み取りまたは書き込み動作）の第１のセットに関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成可能である。第２のＥＣＣ回路は、アクセス動作（例えば、読み取りまたは書き込み動作）の第２のセットに関連付けられた１つまたは複数のＥＣＣ動作（例えば、ＳＥＣまたはＳＥＣＤＥＤ）を実行するように構成可能である。第１および第２のＥＣＣ回路は、独立に構成可能である。場合によっては、第１および第２のＥＣＣ回路は、メモリダイ１６０上の別々のロケーションを占有することができる。

メモリデバイス１１０は、メモリセルの２次元（２Ｄ）アレイの一例であるか、または、メモリセルの３次元（３Ｄ）アレイの一例であってよい。例えば、２Ｄメモリデバイスは、単一のメモリダイ１６０－ａを含むことができる。３Ｄメモリデバイスは、２つ以上のメモリダイ１６０（例えば、メモリダイ１６０－ａ、メモリダイ１６０－ｂ、および／または任意の量のメモリダイ１６０－Ｎ）を含むことができる。３Ｄメモリデバイスでは、複数のメモリダイ１６０－Ｎを積み重ねるかまたは並べることができる。場合によっては、３Ｄメモリデバイス内のメモリデバイス１６０－Ｎは、デッキ、レベル、層、またはダイと呼ぶことができる。３Ｄメモリデバイスは、任意の量の積み重ねられたメモリダイ１６０－Ｎ（例えば、２段、３段、４段、５段、６段、７段、８段）を含むことができる。これにより、単一の２Ｄメモリデバイスに比べて、基板上に位置決め可能なメモリセルの量を増加させることができ、これによって生産コストを低下させ、メモリアレイのパフォーマンスを向上させること、またはその両方が可能である。いくつかの３Ｄメモリデバイスでは、異なるデッキが少なくとも１つの共通アクセス線を共有することができるため、いくつかのデッキが、ワード線、ディジット線、および／またはプレート線のうちの少なくとも１つを共有することができる。

２Ｄまたは３Ｄメモリデバイスのいずれかにおいて、各メモリダイ１６０は複数の層（例えば、アクセス動作を実行するための１つまたは複数の構成要素を各々が含む複数のレベル）を有することができる。メモリダイ１６０の第１の層はメモリセルのアレイを含むことができ、第２の層は、１つまたは複数のディジット線ドライバまたは関連する構成要素、１つまたは複数のワード線ドライバまたは関連する構成要素、１つまたは複数のプレート線ドライバまたは関連する構成要素、１つまたは複数の感知構成要素または関連する構成要素などの、サポート回路要素を含むことができる。いくつかの例において、サポート回路要素は、ｍｕｘ信号増幅器などの、多重化（ｍｕｘ）構成要素を含むことができる。第１のＥＣＣ回路のうちの１つまたは複数は、第２のＥＣＣ回路と同じかまたは異なる層上に位置することができる。場合によっては、複数の第１のＥＣＣ回路は各メモリダイ１６０の第２の層上に位置することができ、第２のＥＣＣ回路もＥＣＣダイ１６０の第２の層上に位置することができる。第１のＥＣＣ回路は、第２の層上および各メモリアレイ１７０のメモリセルの下方に位置決めすることができ、第２のＥＣＣ回路も、第２の層上に位置し、各メモリアレイ１７０のメモリセルのフットプリント外に位置決めすることができる。

デバイスメモリコントローラ１５５は、メモリデバイス１１０の動作を制御するように構成された回路または構成要素を含むことができる。したがって、デバイスメモリコントローラ１５５は、メモリデバイス１１０がコマンドを実行できるようにする、ハードウェア、ファームウェア、およびソフトウェアを含むことができ、また、メモリデバイス１１０に関するコマンド、データ、または制御情報を、受信、送信、または実行するように構成可能である。デバイスメモリコントローラ１５５は、外部メモリコントローラ１０５、１つまたは複数のメモリダイ１６０、あるいはプロセッサ１２０と通信するように構成可能である。場合によっては、メモリデバイス１１０は、外部メモリコントローラ１０５からデータおよび／またはコマンドを受信することができる。例えば、メモリデバイス１１０は、メモリデバイス１１０がシステム１００の構成要素（例えば、プロセッサ１２０）の代わりに特定のデータを記憶するものであることを示す、書き込みコマンドと、メモリデバイス１１０が、メモリダイ１６０に記憶された特定のデータをシステム１００の構成要素（例えば、プロセッサ１２０）に提供するものであることを示す、読み取りコマンドとを、受信することができる。場合によっては、デバイスメモリコントローラ１５５は、メモリダイ１６０のローカルメモリコントローラ１６５に関連して本明細書で説明するメモリデバイス１１０の動作を制御することができる。デバイスメモリコントローラ１５５および／またはローカルメモリコントローラ１６５に含まれる構成要素の例には、外部メモリコントローラ１０５から受信した信号を復調するための受信器、信号を変調して外部メモリコントローラ１０５に送信するためのデコーダ、論理、デコーダ、増幅器、フィルタ、などを含むことができる。

（例えば、メモリダイ１６０に対してローカルな）ローカルメモリコントローラ１６５は、メモリダイ１６０の動作を制御するように構成可能である。また、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と通信する（例えば、データおよび／またはコマンドを受信および送信する）ように、構成可能でもある。ローカルメモリコントローラ１６５は、本明細書で説明するメモリデバイス１１０の動作を制御するために、デバイスメモリコントローラ１５５をサポートすることができる。場合によっては、メモリデバイス１１０はデバイスメモリコントローラ１５５を含まず、またローカルメモリコントローラ１６５または外部メモリコントローラ１０５は、本明細書で説明する様々な機能を実行することができる。したがって、ローカルメモリコントローラ１６５は、デバイスメモリコントローラ１５５と、他のローカルメモリコントローラ１６５と、または外部メモリコントローラ１０５またはプロセッサ１２０と直接、通信するように構成可能である。場合によっては、ローカルメモリコントローラ１６５は、メモリデバイス１１０に関連付けられた１つまたは複数のＥＣＣ回路のためのＥＣＣ動作を制御するように構成可能である。いくつかの例において、ローカルメモリコントローラ１６５は、１つまたは複数のメモリアレイ１７０に関連付けられたＥＣＣ回路を制御することができる。

外部メモリコントローラ１０５は、システム１００の構成要素（例えば、プロセッサ１２０）とメモリデバイス１１０との間での、情報、データ、および／またはコマンドの通信を実行可能にするように構成可能である。外部メモリコントローラ１０５は、システム１００の構成要素とメモリデバイス１１０との間でリエゾンとして作用することが可能であるため、システム１００の構成要素は、必ずしもメモリデバイスの動作の詳細を知る必要はない。システム１００の構成要素は、外部メモリコントローラ１０５が満たす要求（例えば、読み取りコマンドまたは書き込みコマンド）を、外部メモリコントローラ１０５に提示することができる。外部メモリコントローラ１０５は、システム１００の構成要素とメモリデバイス１１０との間で交換される通信を、転換または変換することができる。場合によっては、外部メモリコントローラ１０５は、共通（ソース）システムクロック信号を生成するシステムクロックを含むことができる。場合によっては、外部メモリコントローラ１０５は、共通（ソース）データクロック信号を生成する共通データクロックを含むことができる。場合によっては、外部メモリコントローラ１０５は、メモリデバイス１１０に関連付けられた１つまたは複数のＥＣＣ回路のためのＥＣＣ動作を制御するように構成可能である。いくつかの例において、外部メモリコントローラ１０５は、１つまたは複数のメモリアレイ１７０に関連付けられたＥＣＣ回路を制御することができる。

場合によっては、外部メモリコントローラ１０５またはシステム１００の他の構成要素、あるいは本明細書で説明するその機能は、プロセッサ１２０によって実施することができる。例えば、外部メモリコントローラ１０５は、プロセッサ１２０またはシステム１００の他の構成要素によって実施される、ハードウェア、ファームウェア、またはソフトウェア、あるいはそれらの何らかの組み合わせとすることができる。外部メモリコントローラ１０５は、メモリデバイス１１０の外部にあるものと示されるが、場合によっては、外部メモリコントローラ１０５または本明細書で説明するその機能は、メモリデバイス１１０によって実施可能である。例えば、外部メモリコントローラ１０５は、デバイスメモリコントローラ１５５あるいは１つまたは複数のローカルメモリコントローラ１６５によって実施される、ハードウェア、ファームウェア、またはソフトウェア、あるいはそれらの何らかの組み合わせとすることができる。場合によっては、外部メモリコントローラ１０５は、プロセッサ１２０およびメモリデバイス１１０にわたって分散可能であるため、外部メモリコントローラ１０５の一部はプロセッサ１２０によって実施され、他の部分はデバイスメモリコントローラ１５５またはローカルメモリコントローラ１６５によって実施されることになる。同様に、場合によっては、本明細書でデバイスメモリコントローラ１５５またはローカルメモリコントローラ１６５に帰する１つまたは複数の機能は、場合によっては、（プロセッサ１２０とは別であるか、またはプロセッサ１２０に含められた）外部メモリコントローラ１０５によって実行可能である。

システム１００の構成要素は、複数のチャネル１１５を使用してメモリデバイス１１０と情報を交換することができる。いくつかの例において、チャネル１１５は、外部メモリコントローラ１０５とメモリデバイス１１０との間での通信を実行可能にすることができる。各チャネル１１５は、システム１００の構成要素に関連付けられた端子間に、１つまたは複数の信号経路または伝送媒体（例えば、導体）を含むことができる。例えば、チャネル１１５は、外部メモリコントローラ１０５に１つまたは複数のピンまたはパッドを含み、メモリデバイス１１０に１つまたは複数のピンまたはパッドを含む、第１の端子を含むことができる。ピンは、システム１００のデバイスの導電入力または出力ポイントの一例であってよく、ピンは、チャネルの一部として作用するように構成可能である。場合によっては、端子のピンまたはパッドは、チャネル１１５の信号経路の一部とすることができる。システム１００の構成要素内で信号を経路指定するために、追加の信号経路をチャネルの端子に結合することができる。例えばメモリデバイス１１０は、チャネル１１５の端子からメモリデバイス１１０の様々な構成要素（例えば、デバイスメモリコントローラ１５５、メモリダイ１６０、ローカルメモリコントローラ１６５、メモリアレイ１７０）へと、信号を経路指定する、信号経路（例えば、メモリダイ１６０の内部などの、メモリデバイス１１０またはその構成要素の内部の信号経路）を含むことができる。

チャネル１１５（および、関連付けられた信号経路および端子）は、特定タイプの情報の通信専用とすることができる。場合によっては、チャネル１１５は集合チャネルとすることができ、したがって、複数の個別のチャネルを含むことができる。例えば、データチャネル１９０は、×４（例えば、４つの信号経路を含む）、×８（例えば、８つの信号経路を含む）、×１６（例えば、１６の信号経路を含む）、などとすることができる。チャネルを介して通信される信号は、ダブルデータレート（ＤＤＲ）タイミング方式を使用することができる。例えば、信号のいくつかのシンボルはクロック信号の立上りエッジに登録可能であり、信号の他のシンボルはクロック信号の立下りエッジに登録可能である。チャネルを介して通信される信号は、シングルデータレート（ＳＤＲ）シグナリングを使用することができる。例えば、各クロックサイクルについて信号の１つのシンボルを登録することができる。

場合によっては、チャネル１１５は、１つまたは複数のコマンドおよびアドレス（ＣＡ）チャネル１８６を含むことができる。ＣＡチャネル１８６は、外部メモリコントローラ１０５と、コマンドに関連付けられた制御情報（例えば、アドレス情報）を含むメモリデバイス１１０との間で、コマンドを通信するように構成可能である。例えば、ＣＡチャネル１８６は、望ましいデータのアドレスを伴う読み取りコマンドを含むことができる。場合によっては、ＣＡチャネル１８６は、立上りクロック信号エッジおよび／または立下りクロック信号エッジに登録することができる。場合によっては、ＣＡチャネル１８６が、アドレスおよびコマンドデータを復号するための任意量の信号経路（例えば、８または９の信号経路）を含むことができる。

場合によっては、チャネル１１５は、１つまたは複数のクロック信号（ＣＫ）チャネル１８８を含むことができる。ＣＫチャネル１８８は、外部メモリコントローラ１０５とメモリデバイス１１０との間で１つまたは複数の共通クロック信号を通信するように構成可能である。各クロック信号は、高状態と低状態との間で振動するように、また、外部メモリコントローラ１０５およびメモリデバイス１１０のアクションを調整するように、構成可能である。場合によっては、クロック信号は、差分出力（例えば、ＣＫ＿ｔ信号およびＣＫ＿ｃ信号）とすることができ、ＣＫチャネル１８８の信号経路はそれに応じて構成可能である。場合によっては、クロック信号はシングルエンドとすることができる。ＣＫチャネル１８８は、任意の量の信号経路を含むことができる。場合によっては、クロック信号ＣＫ（例えば、ＣＫ＿ｔ信号およびＣＫ＿ｃ信号）は、メモリデバイス１１０のためのコマンドおよびアドレス指定動作のタイミング基準、または、メモリデバイス１１０のための他のシステム全体の動作を提供することができる。したがってクロック信号ＣＫは、制御クロック信号ＣＫ、共通クロック信号ＣＫ、またはシステムクロック信号ＣＫと、様々に呼ぶことができることができる。システムクロック信号ＣＫは、１つまたは複数のハードウェア構成要素（例えば、発振器、結晶、論理ゲート、トランジスタなど）を含むことができる、システムクロックによって生成可能である。

場合によっては、チャネル１１５は、１つまたは複数のデータ（ＤＱ）チャネル１９０を含むことができる。データチャネル１９０は、外部メモリコントローラ１０５とメモリデバイス１１０との間で、データおよび／または制御情報を通信するように構成可能である。例えば、データチャネル１９０は、メモリデバイス１１０に書き込むべき情報またはメモリデバイス１１０から読み取った情報（例えば、双方向）を、通信することができる。

場合によっては、チャネル１１５は、他の目的専用であってよい１つまたは複数の他のチャネル１９２を含むことができる。これらの他のチャネル１９２は、任意の量の信号経路を含むことができる。

場合によっては、その他のチャネル１９２は、１つまたは複数の書き込みクロック信号（ＷＣＫ）チャネルを含むことができる。ＷＣＫの「Ｗ」は、名目上「書き込み（ｗｒｉｔｅ）」を表し、書き込みクロック信号ＷＣＫ（例えば、ＷＣＫ＿ｔ信号およびＷＣＫ＿ｃ信号）は、一般に、メモリデバイス１１０のためのアクセス動作にタイミング基準（例えば、読み取りおよび書き込みの両方の動作のためのタイミング基準）を提供することができる。したがって、書き込みクロック信号ＷＣＫは、データクロック信号ＷＣＫとも呼ばれることがある。ＷＣＫチャネルは、外部メモリコントローラ１０５とメモリデバイス１１０との間で、共通のデータクロック信号を通信するように構成可能である。データクロック信号は、外部メモリコントローラ１０５およびメモリデバイス１１０のアクセス動作（例えば、書き込み動作または読み取り動作）を調整するように構成可能である。場合によっては、書き込みクロック信号は差分出力（例えば、ＷＣＫ＿ｔ信号およびＷＣＫ＿ｃ信号）とすることができ、それに応じてＷＣＫチャネルの信号経路を構成することができる。ＷＣＫチャネルは任意量の信号経路を含むことができる。データクロック信号ＷＣＫは、１つまたは複数のハードウェア構成要素（例えば、発振器、結晶、論理ゲート、トランジスタなど）を含むことができる、データクロックによって生成可能である。

場合によっては、他のチャネル１９２は、１つまたは複数のエラー検出コード（ＥＤＣ）チャネルを含むことができる。ＥＤＣチャネルは、システムの信頼性を向上させるために、チェックサムなどのエラー検出信号を通信するように構成可能である。ＥＤＣチャネルは、任意量の信号経路を含むことができる。

チャネル１１５は、様々な異なるアーキテクチャを使用して外部メモリコントローラ１０５をメモリデバイス１１０に結合することができる。様々なアーキテクチャの例は、バス、２地点間接続、クロスバー、シリコンインターポーザなどの高密度インターポーザ、または、有機基板内に形成されたチャネル、あるいはそれらの組み合わせを含むことができる。例えば、場合によっては、信号経路は、シリコンインターポーザまたはガラスインターポーザなどの高密度インターポーザを少なくとも部分的に含むことができる。

チャネル１１５を介して通信される信号は、様々な異なる変調方式を使用して変調することができる。場合によっては、バイナリシンボル（またはバイナリレベル）変調方式を使用して、外部メモリコントローラ１０５とメモリデバイス１１０との間で通信される信号を変調することができる。バイナリシンボル変調方式は、Ｍが２に等しい多値変調方式の一例とすることができる。バイナリシンボル変調方式の各々のシンボルは、１ビットのデジタルデータを表すように構成可能である（例えば、シンボルは論理１または論理０を表すことができる）。バイナリシンボル変調方式の例は、非ゼロ復帰（ＮＲＺ）、単極性符号化、双極性符号化、マンチェスター符号化、２つのシンボル（例えば、ＰＡＭ２）を有するパルス振幅変調（ＰＡＭ）、および／またはその他を含むが、限定されない。

図２は、本明細書で開示する例に従った、メモリダイ２００の一例を示す図である。メモリダイ２００は、図１を参照しながら説明するメモリダイ１６０の一例とすることができる。場合によっては、メモリダイ２００は、メモリチップ、メモリデバイス、または電子メモリ装置と呼ぶことができる。メモリダイ２００は、異なる論理状態を記憶するようにプログラム可能な１つまたは複数のメモリセル２０５を含むことができる。各メモリセル２０５は、２つまたはそれ以上の状態を記憶するようにプログラム可能である。例えば、メモリセル２０５は、一度に１ビットのデジタル論理（例えば、論理０および論理１）を記憶するように構成可能である。場合によっては、単一のメモリセル２０５（例えば、マルチレベルメモリセル）は、一度に１ビットより多くのデジタル論理（例えば、論理００、論理０１、論理１０、または論理１１）を記憶するように構成可能である。

メモリセル２０５は、デジタルデータを表す状態（例えば、分極状態または誘電電荷）を記憶することができる。ＦｅＲＡＭアーキテクチャにおいて、メモリセル２０５は、プログラム可能状態を表す電荷および／または分極を記憶するための強誘電材料を含む、キャパシタを含むことができる。ＤＲＡＭアーキテクチャにおいて、メモリセル２０５は、プログラム可能状態を表す電荷を記憶するための誘電材料を含む、キャパシタを含むことができる。

読み取りおよび書き込みなどの動作は、ワード線２１０、ディジット線２１５、および／またはプレート線２２０などのアクセス線を活動化または選択することによって、メモリセル２０５上で実行することができる。場合によっては、ディジット線２１５はビット線とも呼ぶことができる。アクセス線、ワード線、ディジット線、プレート線、またはそれらの類似物への言及は、理解または動作を犠牲にすることなく、交換可能である。ワード線２１０、ディジット線２１５、またはプレート線２２０を活動化または選択することは、それぞれの線に電圧を印加することを含むことができる。

メモリダイ２００は、格子状パターンに配置されたアクセス線（例えば、ワード線２１０、ディジット線２１５、およびプレート線２２０）を含むことができる。メモリセル２０５は、ワード線２１０、ディジット線２１５、およびプレート線２２０の交点に位置決めすることができる。ワード線２１０、ディジット線２１５、またはプレート線２２０をバイアスすること（例えば、ワード線２１０、ディジット線２１５、および／またはプレート線２２０に電圧を印加すること）によって、それらの交点で単一のメモリセル２０５にアクセスすることができる。

メモリセル２０５にアクセスすることは、行デコーダ２２５、列デコーダ２３０、およびプレートドライバ２３５を介して制御することができる。例えば行デコーダ２２５は、ローカルメモリコントローラ２６５から行アドレスを受信し、受信した行アドレスに基づいてワード線２１０を活動化することができる。列デコーダ２３０は、ローカルメモリコントローラ２６５から列アドレスを受信し、受信した列アドレスに基づいてディジット線２１５を活動化する。プレートドライバ２３５は、ローカルメモリコントローラ２６５からプレートアドレスを受信し、受信したプレートアドレスに基づいてプレート線２２０を活動化する。例えばメモリダイ２００は、ＷＬ＿１からＷＬ＿Ｍと標示された複数のワード線２１０、ＤＬ＿１からＤＬ＿Ｎと標示された複数のディジット線２１５、および、ＰＬ＿１からＰＬ＿Ｐと標示された複数のプレート線を含むことができ、Ｍ、Ｎ、およびＰはメモリアレイのサイズに依存する。したがって、ワード線２１０、ディジット線２１５、およびプレート線２２０、例えばＷＬ＿１、ＤＬ＿３、およびＰＬ＿１を活動化することによって、それらの交点でメモリセル２０５にアクセスすることができる。２次元または３次元のいずれの構成においても、ワード線２１０およびディジット線２１５の交点を、メモリセル２０５のアドレスと呼ぶことができる。場合によっては、ワード線２１０、ディジット線２１５、およびプレート線２２０を、メモリセル２０５のアドレスと呼ぶことができる。

メモリセル２０５は、キャパシタ２４０などの論理ストレージ構成要素、およびスイッチング構成要素２４５を含むことができる。キャパシタ２４０は、強誘電体キャパシタの一例とすることができる。キャパシタ２４０の第１のノードはスイッチング構成要素２４５と結合することができ、キャパシタ２４０の第２のノードはプレート線２２０と結合することができる。スイッチング構成要素２４５は、トランジスタ、あるいは、２つの構成要素間の電子通信を選択的に確立するかまたは確立解除する任意の他のタイプのスイッチデバイスの一例とすることができる。

メモリセル２０５の選択または選択解除は、スイッチング構成要素２４５を活動化または非活動化することによって達成可能である。キャパシタ２４０は、スイッチング構成要素２４５を使用してディジット線２１５と電子通信することができる。例えばキャパシタ２４０は、スイッチング構成要素２４５が非活動化されたときにディジット線２１５から分離可能であり、またキャパシタ２４０は、スイッチング構成要素２４５が活動化されたときにディジット線２１５に結合可能である。場合によっては、スイッチング構成要素２４５はトランジスタであり、その動作は、トランジスタゲートに電圧を印加することによって制御され、トランジスタゲートとトランジスタソースとの間の電圧差は、トランジスタの閾値電圧より大きいかまたは小さい。場合によっては、スイッチング構成要素２４５は、ｐ形トランジスタまたはｎ形トランジスタとすることができる。ワード線２１０は、スイッチング構成要素２４５のゲートと電子通信可能であり、ワード線２１０に印加されている電圧に基づいて、スイッチング構成要素２４５を活動化／非活動化することができる。

ワード線２１０は、メモリセル２０５上でアクセス動作を実行するために使用されるメモリセル２０５と電子通信する導電線とすることができる。場合によっては、ワード線２１０は、スイッチング構成要素２４５のゲートと電子通信可能であり、メモリセルのスイッチング構成要素２４５を制御するように構成可能である。いくつかのアーキテクチャにおいて、ワード線２１０はメモリセル２０５のキャパシタのノードと電子通信可能であり、メモリセル２０５はスイッチング構成要素を含まなくてよい。

ディジット線２１５は、メモリセル２０５を感知構成要素２５０と接続する、導電線とすることができる。いくつかのアーキテクチャにおいて、メモリセル２０５は、アクセス動作の一部の間に、ディジット線２１５と選択的に結合することができる。例えば、ワード線２１０およびメモリセル２０５のスイッチング構成要素２４５は、メモリセル２０５のキャパシタ２４０およびディジット線２１５を選択的に結合および／または分離するように構成可能である。いくつかのアーキテクチャにおいて、メモリセル２０５はディジット線２１５と（例えば、継続的に）電子通信可能である。

プレート線２２０は、メモリセル２０５上でアクセス動作を実行するために使用されるメモリセル２０５と電子通信する、導電線とすることができる。プレート線２２０は、キャパシタ２４０のノード（例えば、セル底部）と電子通信することができる。プレート線２２０は、メモリセル２０５のアクセス動作の間、キャパシタ２４０をバイアスするためにディジット線２１５と協働するように構成可能である。

感知構成要素２５０は、メモリセル２０５のキャパシタ２４０上に記憶された状態（例えば、分極状態または電荷）を検出し、検出された状態に基づいてメモリセル２０５の論理状態を決定するように構成可能である。メモリセル２０５によって記憶された電荷は、場合によっては極端に小さい可能性がある。したがって、感知構成要素２５０は、メモリセル２０５の信号出力を増幅するための、１つまたは複数の感知増幅器を含むことができる。感知増幅器は、読み取り動作の間、ディジット線２１５の電荷における微細な変化を検出可能であり、また検出された電荷に基づいて、論理０または論理１のいずれかに対応する信号を生成することができる。読み取り動作の間、メモリセル２０５のキャパシタ２４０は、その対応するディジット線２１５に信号を出力（例えば、電荷を放電）することができる。信号は、ディジット線２１５の電圧を変化させることができる。感知構成要素２５０は、ディジット線２１５を横切ってメモリセル２０５から受信した信号を、基準信号２５５（例えば、基準電圧）と比較するように構成可能である。感知構成要素２５０は、この比較に基づいてメモリセル２０５の記憶された状態を決定することができる。例えば、バイナリシグナリングでは、ディジット線２１５が基準信号２５５より高い電圧を有する場合、感知構成要素２５０は、メモリセル２０５の記憶された状態が論理１であるものと決定可能であり、ディジット線２１５が基準信号２５５より低い電圧を有する場合、感知構成要素２５０は、メモリセル２０５の記憶された状態が論理０であるものと決定可能である。感知構成要素２５０は、信号における差を検出および増幅するための、様々なトランジスタまたは増幅器を含むことができる。メモリセル２０５の検出された論理状態は、出力２６０として列デコーダ２３０を介して出力可能である。場合によっては、感知構成要素２５０は、別の構成要素（例えば、列デコーダ２３０、行デコーダ２２５）の一部とすることができる。場合によっては、感知構成要素２５０は、行デコーダ２２５、列デコーダ２３０、および／またはプレートドライバ２３５と電子通信することができる。

ローカルメモリコントローラ２６５は、様々な構成要素（例えば、行デコーダ２２５、列デコーダ２３０、プレートドライバ２３５、および感知構成要素２５０）を介して、メモリセル２０５の動作を制御することができる。ローカルメモリコントローラ２６５は、図１を参照しながら説明したローカルメモリコントローラ１６５の一例とすることができる。場合によっては、行デコーダ２２５、列デコーダ２３０、およびプレートドライバ２３５、および感知構成要素２５０のうちの１つまたは複数を、ローカルメモリコントローラ２６５と共同設置することができる。ローカルメモリコントローラ２６５は、外部メモリコントローラ１０５（または、図１を参照しながら説明したデバイスメモリコントローラ１５５）から１つまたは複数のコマンドおよび／またはデータを受信するように、コマンドおよび／またはデータをメモリダイ２００によって使用可能な情報に変換するように、メモリダイ２００上で１つまたは複数の動作を実行するように、ならびに、１つまたは複数の動作の実行に応答して、メモリダイ２００からのデータを外部メモリコントローラ１０５（または、デバイスメモリコントローラ１５５）に通信するように、構成可能である。

ローカルメモリコントローラ２６５は、ターゲットワード線２１０、ターゲットディジット線２１５、およびターゲットプレート線２２０を活動化するために、行、列、および／またはプレートの線アドレス信号を生成することができる。ローカルメモリコントローラ２６５は、メモリダイ２００の動作中に使用される様々な電圧または電流を、生成および制御することもできる。一般に、本明細書で考察する印加される電圧または電流の振幅、形状、または持続時間は、調節または変更可能であり、メモリダイ２００を動作する際に考察される様々な動作について、異なる可能性がある。

場合によっては、ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５上で書き込み動作（例えば、プログラミング動作）を実行するように構成可能である。書き込み動作の間、メモリダイ２００のメモリセル２０５は、望ましい論理状態を記憶するようにプログラム可能である。場合によっては、複数のメモリセル２０５を単一の書き込み動作の間にプログラミングすることができる。ローカルメモリコントローラ２６５は、書き込み動作を実行するためのターゲットメモリセル２０５を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５（例えば、ターゲットメモリセル２０５のアドレス）と電子通信する、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットプレート線２２０を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５にアクセスするために、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットプレート線２２０を活動化すること（例えば、ワード線２１０、ディジット線２１５、またはプレート線２２０に電圧を印加すること）ができる。ローカルメモリコントローラ２６５は、特定の状態をメモリセル２０５のキャパシタ２４０に記憶するための書き込み動作の間に、特定の信号（例えば、電圧）をディジット線２１５に印加すること、および、特定の信号（例えば、電圧）をプレート線２２０に印加することが可能であり、特定の状態は望ましい論理状態を示す。

メモリダイ２００は、１つまたは複数のメモリセル２０５上の書き込み動作の一部として１つまたは複数のＥＣＣ動作を実行するように構成可能である。場合によっては、メモリダイ２００は、書き込み動作に関連付けられたエラー補正動作（例えば、ＳＥＣまたはＳＥＣＤＥＤ）を実行するための１つまたは複数のＥＣＣ回路を含むことができる。例えばメモリダイ２００は、ＥＣＣ書き込み動作を実行するように構成された複数の第１のＥＣＣ回路を含むことができる。第１のＥＣＣ回路（例えば、ＥＣＣ書き込み回路）の各々は、メモリダイ２００上に位置するメモリセル２０５のサブセットに関連付けることができる。場合によっては、第１のＥＣＣ回路の各々は、メモリダイ２００上のメモリセル２０５のバンクに関連付けることができ、そのメモリセル２０５のバンクへのデータの書き込みに関連付けられたＥＣＣ書き込み動作を実行するように構成可能である。いくつかの例において、ローカルメモリコントローラ２６５は、メモリダイ２００上に位置するメモリセル２０５でＥＣＣ書き込み動作の１つまたは複数の態様を実行するように構成可能である。これは、いずれのＥＣＣ書き込み回路／メモリセル２０５が書き込み動作に関連付けられたデータを受信するかを制御すること、書き込み動作に関連付けられたパリティデータを記憶すること、１つまたは複数のＥＣＣ動作に基づいてデータを修正すること、ＥＣＣ書き込み動作に関する情報を例えばホストデバイスなどに伝送すること、またはそれらの組み合わせを行う、ローカルメモリコントローラ２６５を含むことができる。

場合によっては、ローカルメモリコントローラ２６５は、メモリダイ２００の１つまたは複数のメモリセル２０５上で読み取り動作（例えば、感知動作）を実行するように構成可能である。読み取り動作の間、メモリダイ２００のメモリセル２０５に記憶される論理状態を決定することができる。場合によっては、単一の読み取り動作の間に複数のメモリセル２０５を感知することができる。ローカルメモリコントローラ２６５は、読み取り動作を実行するためのターゲットメモリセル２０５を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５（例えば、ターゲットメモリセル２０５のアドレス）と電子通信する、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットプレート線２２０を識別することができる。ローカルメモリコントローラ２６５は、ターゲットメモリセル２０５にアクセスするために、ターゲットワード線２１０、ターゲットディジット線２１５、および／またはターゲットプレート線２２０を活動化すること（例えば、ワード線２１０、ディジット線２１５、またはプレート線２２０に電圧を印加すること）ができる。ターゲットメモリセル２０５は、アクセス線をバイアスすることに応答して、感知構成要素２５０に信号を転送することができる。感知構成要素２５０は信号を増幅することができる。ローカルメモリコントローラ２６５は、感知構成要素２５０を発動すること（例えば、感知構成要素をラッチすること）が可能であり、それによってメモリセル２０５から受信した信号を基準信号２５５と比較することができる。この比較に基づいて、感知構成要素２５０は、メモリセル２０５上に記憶される論理状態を決定することができる。ローカルメモリコントローラ２６５は、メモリセル２０５に記憶された論理状態を、読み取り動作の一部として外部メモリコントローラ１０５（または、デバイスメモリコントローラ）に通信することができる。

メモリダイ２００は、１つまたは複数のメモリセル２０５上での読み取り動作の一部として、１つまたは複数のＥＣＣ動作を実行するように構成可能である。場合によっては、メモリダイ２００は、読み取り動作に関連付けられたエラー補正動作（例えば、ＳＥＣまたはＳＥＣＤＥＤ）を実行するための１つまたは複数のＥＣＣ回路を含むことができる。例えばメモリダイ２００は、ＥＣＣ読み取り動作を実行するように構成された第２のＥＣＣ回路を含むことができる。第２のＥＣＣ回路（例えば、ＥＣＣ書き込み回路）は、メモリダイ２００上に位置するメモリセル２０５の複数のバンクに関連付けることができる。場合によっては、第２のＥＣＣ回路は、メモリダイ２００上のすべてのメモリセル２０５のためのＥＣＣ読み取り動作を実行するように構成可能である。いくつかの例において、ローカルメモリコントローラ２６５は、メモリダイ２００上に位置するメモリセル２０５上でのＥＣＣ読み取り動作の１つまたは複数の態様を実行するように構成可能である。これは、メモリセル２０５上でのＥＣＣ読み取り動作を制御すること、読み取り動作に関連付けられたパリティデータを伝送すること、１つまたは複数のＥＣＣ読み取り動作に基づいてデータを修正すること、ＥＣＣ読み取り動作に関する情報を例えばホストデバイスなどに伝送すること、またはそれらの組み合わせを行う、ローカルメモリコントロール２６５を含むことができる。

図３Ａおよび図３Ｂは、本明細書で開示する様々な例に従った、ヒステリシス曲線３００－ａおよび３００－ｂを伴う強誘電体メモリセルの非線形電気特性の例を示す。ヒステリシス曲線３００－ａおよび３００－ｂは、それぞれ、例示の強誘電体メモリセルの書き込みおよび読み取りプロセスを示す。ヒステリシス曲線３００－ａおよび３００－ｂは、電圧差Ｖの関数として、強誘電体キャパシタ（例えば、図２を参照しながら説明したキャパシタ２４０）上に記憶される電荷Ｑを示す。

強誘電体材料は、自発電気分極によって特徴付けられ、すなわち電界が存在しないときに非ゼロの電気分極を維持する。強誘電体材料の例は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明する強誘電体キャパシタは、これらまたは他の強誘電体材料を含むことができる。強誘電体キャパシタ内の電気分極は、結果として、強誘電体材料の表面に正味電荷を生じさせ、キャパシタ端子を介して反対の電荷を引き付ける。したがって、電荷は、強誘電体材料とキャパシタ端子とのインターフェースに蓄えられる。相対的に長い時間、たとえ無制限であっても、電場が外部から印加されない場合、電気分極は維持されるため、例えば、ＤＲＡＭアレイに採用されるキャパシタと比較して、電荷漏れを大幅に低減させることができる。これにより、リフレッシュ動作を実行する必要性を低減させることができる。

ヒステリシス曲線３００－ａおよび３００－ｂは、キャパシタの単一の端子の視点から理解することができる。例を挙げると、強誘電体材料が負の分極を有する場合、端子には正の電荷が蓄積する。同様に、強誘電体材料が正の分極を有する場合、端子には負の電荷が蓄積する。加えて、ヒステリシス曲線３００－ａおよび３００－ｂ内の電圧は、キャパシタを横切る電圧差を表し、指向性である。例えば正の電圧は、対象となる端子（例えば、セルプレート）に正の電圧を印加すること、および第２の端子（例えば、セル下部）を接地（またはおよそゼロ電圧（０Ｖ））で維持することによって、実現可能である。負の電圧は、対象となる端子を接地で維持すること、および、正の電圧を第２の端子に印加することによって、印加することができ、すなわち正の電圧は、対象となる端子を負に分極するように、印加することができる。同様に、ヒステリシス曲線３００－ａおよび３００－ｂ内に示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、または正の電圧および負の電圧の任意の組み合わせを、適切なキャパシタ端子に印加することができる。

ヒステリシス曲線３００－ａに示されるように、強誘電体材料は、正または負の分極をゼロ電圧差で維持することが可能であり、結果として、電荷状態３０５および電荷状態３１０という２つの可能な電荷状態が生じる。図３Ａおよび図３Ｂの例によれば、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。いくつかの例において、それぞれの電荷状態の論理値は、メモリセルを動作するための他の方式に対処するために反転させることができる。

論理０または１は、強誘電体材料の電気分極、およびしたがってキャパシタ端子の電荷を制御することによって、電圧を印加することによって、メモリセルに書き込むことができる。例えば、キャパシタを横切って正味の正の電圧３１５を印加することによって、結果として、電荷状態３０５－ａに達するまで電荷が蓄積される。電圧３１５を除去すると、電荷状態３０５－ａは、ゼロ電圧において電荷状態３０５に達するまで経路３２０をたどる。同様に、電荷状態３１０は、正味の負の電圧３２５を印加することによって書き込まれ、結果として、電荷状態３１０－ａが生じる。負の電圧３２５を除去した後、電荷状態３１０－ａは、ゼロ電圧において電荷状態３１０に達するまで経路３３０をたどる。電荷状態３０５－ａおよび３１０－ａは残留分極（Ｐｒ）値とも呼ばれ、すなわち、外部バイアス（例えば、電圧）を除去した時点で残る分極（または電荷）である。強制電圧は、電荷（または分極）がゼロの電圧である。

強誘電体キャパシタの記憶された状態を読み取るかまたは感知するために、キャパシタを横切って電圧を印加することができる。これに応答して、記憶された電荷Ｑが変化し、変化の程度は初期の電荷状態に依存し、すなわち最終の記憶された電荷（Ｑ）は、電荷状態３０５－ｂまたは３１０－ｂが初期に記憶されたかどうかに依存する。例えばヒステリシス曲線３００－ｂは、２つの可能な記憶された電荷状態３０５－ｂおよび３１０－ｂを示す。電圧３３５は、図２を参照しながら論じたように、キャパシタ２４０を横切って印加することができる。他の場合には、固定電圧をセルプレートに印加することができ、電圧３３５は正の電圧として示されるが、負であってもよい。電圧３３５に応答して、電荷状態３０５－ｂは経路３４０をたどることができる。同様に、電荷状態３１０－ｂが初期に記憶された場合、その後経路３４５をたどる。電荷状態３０５－ｃおよび電荷状態３１０－ｃの最終位置は、特定の感知方式および回路要素を含む、１つまたは複数の要因に依存する。

場合によっては、最終電荷は、メモリセルに接続されたディジット線の真性容量に依存し得る。例えば、キャパシタがディジット線に接続され、電圧３３５が印加された場合、ディジット線の電圧はその真性容量に起因して上昇し得る。感知構成要素で測定される電圧は電圧３３５に等しくない可能性があり、代わりにディジット線の電圧に依存することができる。したがってヒステリシス曲線３００－ｂ上の最終電荷状態３０５－ｃおよび３１０－ｃの位置は、ディジット線の容量に依存することができ、またロード線分析を介して決定することができる。すなわち、電荷状態３０５－ｃおよび３１０－ｃは、ディジット線容量に関して定義することができる。結果として、キャパシタの電圧、電圧３５０または電圧３５５は異なってよく、キャパシタの初期状態に依存することができる。

ディジット線電圧を基準電圧と比較することによって、キャパシタの初期状態を決定することができる。ディジット線電圧は、電圧３３５と、キャパシタを横切る最終電圧、電圧３５０または電圧３５５との間の差、すなわち、電圧３３５と電圧３５０との間の差、または電圧３３５と電圧３５５とすることができる。基準電圧は、記憶された論理状態を決定するために、すなわちディジット線電圧が基準電圧より高いかまたは低い場合、その大きさが、２つの可能なディジット線電圧の２つの可能な電圧の間であるように生成可能である。感知構成要素による比較の際、感知されるディジット線電圧は、基準電圧より高いかまたは低いかを決定することができ、強誘電体メモリセルの記憶された論理値（すなわち、論理０または１）を決定することができる。

場合によっては、強誘電体メモリセルは、読み取り動作の後、初期論理状態を維持することができる。例えば、電荷状態３０５－ｂが記憶された場合、電荷状態は、読み取り動作の間、電荷状態３０５－ｃへと経路３４０をたどることができ、また電圧３３５を除去した後、電荷状態は、経路３４０を反対方向にたどることによって、初期電荷状態３０５－ｂに戻ることができる。場合によっては、読み取り動作の後、強誘電体メモリセルはその初期論理状態を失う可能性がある。例えば、電荷状態３１０－ｂが記憶された場合、電荷状態は、読み取り動作の間、電荷状態３０５－ｃへと経路３４５をたどることができ、また電圧３３５を除去した後、電荷状態は、経路３４０をたどることによって、電荷状態３０５－ｂへと緩和することができる。

ヒステリシス曲線３００－ｂは、電荷状態３０５－ｂおよび電荷状態３１０－ｂを記憶するように構成されたメモリセルの読み取りの一例を示す。読み取り電圧３３５は、例えば図２を参照しながら説明したように、ディジット線２１５およびプレート線２２０を介した電圧差として印加することができる。ヒステリシス曲線３００－ｂは、読み取り電圧３３５が負の電圧差Ｖｃａｐである場合（例えば、Ｖｂｏｔｔｏｍ－Ｖｐｌａｔｅが負の場合）の読み取り動作を示すことができる。キャパシタを横切る負の読み取り電圧は、「プレート高」読み取り動作と呼ぶことが可能であり、プレート線２２０は初期には高い電圧になり、ディジット線２１５は初期には低い電圧（例えば、接地電圧）にある。読み取り電圧３３５は強誘電体キャパシタ２４０を横切る負の電圧として示されるが、代替の動作では、読み取り電圧は強誘電体キャパシタ２４０を横切る正の電圧とすることができ、これは「プレート低」読み取り動作と呼ぶことが可能である。

読み取り電圧３３５は、メモリセル２０５が（例えば、図２を参照しながら説明したように、スイッチング構成要素２４５を活動化することによって）選択されたとき、強誘電体キャパシタ２４０を横切って印加することができる。読み取り電圧３３５を強誘電体キャパシタ２４０に印加すると、電荷はディジット線２１５およびプレート線２２０を介して強誘電体キャパシタ２４０の内側または外側へと流れることができ、強誘電体キャパシタ２４０が電荷状態３０５－ａ（例えば、論理１）または電荷状態３１０－ａ（例えば、論理０）のいずれにあったかに応じて、異なる電荷状態が生じる可能性がある。

１つまたは複数のエラーが、メモリセル上での電荷の読み取り、書き込み、または記憶動作の間に生じる可能性がある。場合によっては、読み取り、書き込み、または記憶動作によって導入されたエラーは、１つまたは複数のエラー補正動作を実行することによって補正可能である。メモリダイ２００は、第１のアクセス動作のセット（例えば、書き込み、マスク書き込み、ウェアレベルなど）に関連して第１のＥＣＣ動作のセットを実行するための、第１のＥＣＣ回路を含むことができる。ＥＣＣ回路は、第１のアクセス動作のセットの実行の一部として、エラー（シングルビットエラー）を補正することができる。場合によっては、これは、第１のアクセス動作のセットの一部として、メモリセル上にパリティデータを記憶すること、または記憶されたデータを修正することを含むことができる。メモリダイ２００は、第２のアクセス動作のセット（例えば、読み取り動作）に関連して第２のＥＣＣ動作のセットを実行するための、第２のＥＣＣ回路を含むこともできる。場合によっては、これは、メモリセル上に記憶されたパリティデータと共にデータを受信すること、受信したデータを修正すること、ＥＣＣ動作に関連付けられた情報をメモリデバイス（例えば、ホストデバイス）に関連付けられた他の構成要素またはデバイスに伝送すること、またはそれらの組み合わせを含むことができる。

図４は、本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするメモリダイ４００の一例を示す。メモリダイ４００は、上面図の観点からのメモリダイレイアウトまたはメモリダイプランの一例を示す。メモリダイ４００は、図１および図２を参照しながら説明したメモリダイ１６０または２００の一例とすることができる。メモリダイ４００は、図１～図３を参照しながら説明した１つまたは複数の構成要素を含むこともできる。例えばメモリダイ４００は、図１および図２を参照しながら説明したメモリアレイ１７０またはメモリセル２０５の一例とすることができる、メモリセル４０２のアレイ４０５と、１つまたは複数のバンク４１０と、図２を参照しながら説明した行デコーダ２２５、列デコーダ２３０、およびプレートドライバ２３５、感知構成要素２５０など、またはそれらの組み合わせの例とすることができる、サポート回路４１５と、図１および図２を参照しながら説明したエラー補正構成要素の例とすることができる、第１のＥＣＣ回路４２０および第２のＥＣＣ回路４２５と、図１～図３を参照しながら説明したようなデータ移送構成要素の例とすることができる、１つまたは複数のデータバス４３０と、図１を参照しながら説明した１つまたは複数のチャネル１１５の一例とすることができるチャネル４３５とを、含むことができる。

メモリダイ４００は、アレイ４０５の１つまたは複数のメモリセル４０２上で１つまたは複数のアクセス動作（例えば、書き込み、マスク書き込み、ウェアレベリング、読み取りなど）を実行するように構成可能である。場合によっては、１つまたは複数のアクセス動作は、論理状態（例えば、論理１または論理０）の書き込み、マスク書き込み動作の実行、ウェアレベリング動作の実行などを含むことができる、メモリセル４０２のうちの１つまたは複数上での書き込み動作を含むことができる。１つまたは複数のアクセス動作は、メモリセル４０２上に記憶された論理状態（例えば、論理１または論理０）の読み取りなどの、メモリセル４０２のうちの１つまたは複数上での読み取り動作を含むこともできる。メモリダイ４００は、アクセス動作に関連付けられたデータをチャネル４３５に伝送するように、さらに構成可能である。いくつかの例において、チャネル４３５は、メモリダイ４００またはメモリデバイスに関連付けられた１つまたは複数の他の構成要素またはデバイス（例えば、ホストデバイス）に、データを伝送することができる。

メモリダイ４００は、アレイ４０５に関連付けられた複数のメモリセル４０２を含むことができる。メモリセル４０２のアレイ４０５は、複数のバンク４１０を含むことができる。各バンクは、アレイ４０５内にメモリセル４０２のサブセットを含むことができる。場合によっては、アレイ４０５内のメモリセル４０２のうちのいくつかまたはすべてを、メモリセルの反復パターンで位置決めすることができる。例えば図に示すように、アレイ４０５は、４×８の矩形構成で位置決めされたメモリセルの３２のバンク４１０を含むことができる。このアレイ４０５構成は例示の目的で提示され、円、対角、ランダム、オフセット、または他の配置を含む、様々なアレイ構成が可能である。

メモリダイ４００は、アレイ４０５内のメモリセル４０２のアクセス動作に関連付けられた１つまたは複数のプロセスを実行するように構成可能な、１つまたは複数のサポート回路４１５（明確にするために１つのみ図示）を含むこともできる。例えば、サポート回路４１５は、１つまたは複数のディジット線ドライバまたは関連する構成要素、１つまたは複数のワード線ドライバまたは関連する構成要素、１つまたは複数のプレート線ドライバまたは関連する構成要素、１つまたは複数の感知構成要素または関連する構成要素を、含むことができる。いくつかの例において、サポート回路４１５は、ｍｕｘ信号増幅器などの多重化（ｍｕｘ）構成要素を含むことができる。場合によっては、サポート回路４１５は、メモリセル４０２とは異なる基板層上に位置することができる。例えば、サポート回路４１５は、メモリセル４０２の第１のバンク４１０－ａの下方に位置する基板上に位置することができる。場合によっては、サポート回路４１５は、ＣＭＯＳアンダーアレイ（ＣｕＡ）と呼ぶことのできる、アレイの下に位置する相補型金属酸化物半導体（ＣＭＯＳ）回路とすることができる。サポート回路４１５は、バンク４１０レベル回路とすることができ、メモリセル４０２の第１のバンク４１０－ａのためのアクセス動作をサポートすることができる。したがってアレイ４０５は、各々がアレイ４０５の一部に関連付けられた複数のサポート回路４１５を有することができ、例えば、各サポート回路４１５はメモリセル４０２のバンク４１０に関連付けることができる。場合によっては、各サポート回路４１５は、バンク４１０の空間（例えば、表面エリア）の一部のみを占めることができる。

メモリダイ４００は、アクセス動作に関連付けられたエラー補正動作を実行するように構成された、第１のＥＣＣ回路４２０（明確にするために１つのみ図示）を含むこともできる。場合によっては、第１のＥＣＣ回路４２０は、アレイ４０５内のメモリセル４０２に関連付けられたデータ上で、シングルビットエラー補正動作を実行することができる。この点について、第１のＥＣＣ回路４２０は、アレイ４０５との間で転送されるデータに関連付けられたパリティデータを、生成または処理することができる。場合によっては、第１のＥＣＣ回路４２０は、メモリセル４０２のアレイ４０５のフットプリントの下に位置決めすることができる。これは、第１のＥＣＣ回路４２０が、メモリセル４０２の第１のバンク４１０－ａのフットプリントの下に位置決めされることを含むことができる。例えば第一に、第１のＥＣＣ回路４２０は、メモリセル４０２のバンク４１０に関連付けられたバンクレベル回路とすることができる。

追加または代替として、第１のＥＣＣ回路４２０は、サポート回路４１５と同じ、メモリセル４０２のバンク４１０の下の基板層上に、位置／位置決めすることができる。例えば、メモリセル４０２の第１のバンク４１０－ａは、メモリダイ４００の第１の層上に位置することができ、サポート回路４１５および第１のＥＣＣ回路４２０は、メモリセル４０２の第１のバンク４１０－ａの下方に位置決めされたメモリダイ４００の第２の層上に位置することができる。場合によっては、サポート回路４１５および第１のＥＣＣ回路４２０は、第１のバンク４１０－ａにわたって分散可能である。この点について、図４は、サポート回路４１５および第１のＥＣＣ回路４２０の各々が、バンク４１０を占有することができる、代表的なエリアを示す。図５を参照しながらより詳細に説明するように、サポート回路要素は、バンク４１０－ａの第２の層（例えば、ＣｕＡ）の第１の部分を占有可能であり、第１のＥＣＣ回路４２０は、第２の層の第２の部分を占有可能である。例えば第１のＥＣＣ回路４２０は、サポート回路４１５の周辺の空き空間内に位置／分散することができる。

場合によっては、第１のＥＣＣ回路４２０は、メモリセル４０２のバンク４１０上での書き込み動作（例えば、書き込み、マスク書き込み、ウェアレベリングなど）の一部として、１つまたは複数のＥＣＣ動作を実行するように構成可能である。第１のＥＣＣ回路４２０は、例えば、サポート回路４１５が占めていないバンク４１０のエリア内に第１のＥＣＣ回路４２０を収めるために、第１のＥＣＣ回路４２０が占める基板上のエリアを減少させる、回路構造を用いて構成可能である。例えば、第１のＥＣＣ回路４２０が排他的ＯＲ（ＸＯＲ）ゲートを含む場合、第１のＥＣＣ回路４２０は、第１のＥＣＣ回路４２０によって占有されるエリア（例えば、表面エリア）を減少させるために、不平衡ＸＯＲゲートを含むことができる。場合によっては、第１のＥＣＣ回路４２０は、書き込み動作の性能を向上させる回路設計を含むことができる。これは、バンク４１０のメモリセル４０２への書き込み動作の確度、速度、効率などを向上させることを含むことができる。

メモリダイ４００は、アクセス動作に関連付けられたエラー補正動作を実行するように構成された、第２のＥＣＣ回路４２５をさらに含むことができる。場合によっては、第２のＥＣＣ回路４２５は、アレイ４０５内のメモリセル４０２に関連付けられたデータ上でのシングルビットエラー補正動作を実行することができる。この点について、第２のＥＣＣ回路４２５は、アレイ４０５との間で転送されるデータに関連付けられたパリティデータを生成または処理することができる。場合によっては、第２のＥＣＣ回路４２５は、メモリセル４０２のアレイ４０５のフットプリント外部に位置決めすることができる。これは、第２のＥＣＣ回路４２５がメモリセル４０２のアレイ４０５の縁部に位置決めされることを、含むことができる。この点について、第２のＥＣＣ回路４２５は、メモリセル４０２のアレイ４０５のためのエラー補正動作を実行することができる。

いくつかの例において、第２のＥＣＣ回路４２５は、第１のＥＣＣ回路４２０と同じ層またはレベル上に位置することができる。この場合、第２のＥＣＣ回路は、メモリセル４０２のアレイ４０５のフットプリント外部に位置決めされながら、メモリセル４０２のアレイ４０５の下方にある層上に位置することができる。すなわち、メモリセルのアレイ４０５は、第１のＥＣＣ回路４２０の上方に位置決めされるが、第２のＥＣＣ回路４２０の上方には位置決めされない。

場合によっては、第２のＥＣＣ回路４２５は、メモリセル４０２のアレイ４０５上での読み取り動作の一部として、１つまたは複数のＥＣＣ動作を実行するように構成可能である。例えば、第２のＥＣＣ回路４２５は、書き込み動作を実行する第１のＥＣＣ回路４２０に比べてＥＣＣ読み取り動作の速度を上昇させる、回路構造を用いて構成可能である。メモリデバイスは、書き込み動作よりも多くの読み取り動作を実行することができる。したがって、ＥＣＣ読み取り動作の速度を上昇させることは、ＥＣＣ動作を書き込むメモリデバイスの全体性能に、より大きな影響を与えることができる。対照的に、第１のＥＣＣ回路４２０は、例えば、サポート回路４１５が占めていないフリー空間の間でルーティングされる、バンク４１０の様々な部分にわたって分散可能である。

場合によっては、バンク４１０を横切って第１のＥＣＣ回路４２０を分散させることで、例えば、第１のＥＣＣ回路４２０の様々な構成要素（例えば、トランジスタ、ＸＯＲゲートなど）間に長い相互接続（例えば、導電経路）を必要とすることにより、回路の経路長さを増加させることができる。したがって、第１のＥＣＣ回路４２０上で実行されるエラー補正動作は、より低速になるか、または、同じ空間制約を受けないＥＣＣ回路に比べて、精度の低い回路（不平衡ＸＯＲゲート）が対象となる。この点について、第２のＥＣＣ回路４２５は、より高密度の回路として構成するか、またはメモリダイ４００上の専用エリア内に位置決めすることが可能であり、したがって、例えばアレイ４０５のデータ読み取りに関連付けられたエラー補正動作の速度を上昇させるように構成可能である。

第２のＥＣＣ回路４２５は、第１のＥＣＣ回路４２０に比べて異なるタイプまたは構成の回路構成要素を含むことができる。すなわち、第１のＥＣＣ回路４２０および第２のＥＣＣ回路４２５は、各回路内に存在するいくつかの同様の回路構造（例えば、トランジスタ構成、ＸＯＲゲート構成など）を有することができるが、第１のＥＣＣ回路４２０および第２のＥＣＣ回路４２５の構造は、それぞれの動作を実行する（例えば、第１のＥＣＣ回路４２０はＥＣＣ書き込み動作を実行し、第２のＥＣＣ回路４２５はＥＣＣ読み取り動作を実行する）ために独立に構成可能である。例えば、第１のＥＣＣ回路４２０は不平衡ＸＯＲゲート（例えば、回路サイズを縮小するため）を含むことができ、第２のＥＣＣ回路４２５は平衡ＸＯＲゲートを含むことができる。

さらなる例において、第２のＥＣＣ回路は、電力消費を低減させるように構成された第２のトランジスタのセットを含むことができる第１のＥＣＣ回路４２０に比べて、ＥＣＣ読み取り動作を増加させるように構成された第１のトランジスタのセットを含むことができる。第１のＥＣＣ回路４２０および第２のＥＣＣ回路４２５は、異なる電圧閾値、入力／出力接続などを伴うトランジスタを含むこともできる。場合によっては、第２のＥＣＣ回路４２５は、構成要素間のより短い相互接続（例えば、導電経路）、異なるレイアウトの構成要素など、またはそれらの組み合わせを含むことができる。いくつかの例において、第２のＥＣＣ回路４２５は、メモリセル４０２のアレイ４０５とチャネル４３５との間に位置決めすることができる。例えば、第２のＥＣＣ回路４２５は、アレイ４０５の縁部に位置決めすること、およびアレイ４０５をチャネル４３５から分離することが可能である。

メモリダイ４００は、アレイ４０５と第２のＥＣＣ回路４２５との間でデータを移送するように構成された、１つまたは複数のデータバス４３０を含むことができる。データバス４３０は、メモリセル４０２のバンク４１０を第２のＥＣＣ回路４２５と結合させることができる。例えば、データバス４３０は、バンク４１０と第２のＥＣＣ回路４２５との間に１つまたは複数の導電経路を含むことができる。場合によっては、メモリダイ４００は複数のデータバス４３０を含むことができ、例えば別々のデータバス４３０は、各バンク４１０を第２のＥＣＣ回路４２５と結合することができる。他の場合には、単一のデータバス４３０が、複数のバンク４１０を第２のＥＣＣ回路４２５と結合することができる。

例えば、単一のデータバス４３０は、メモリバンク４１０の列内の各バンク４１０を第２のＥＣＣ回路４２５と結合することができる。データバス４３０は、アレイ４０５の読み取り動作に関連付けられたパリティデータを含むデータを伝送するように構成可能である。例えば、アクセス動作（例えば、書き込み動作）に関連付けられたパリティデータは、メモリセル４０２の第１のバンク４１０－ａに記憶することができる。いくつかの例において、記憶されるパリティデータは、ＣｕＡ回路として構成された第１のＥＣＣ回路４２０によって生成可能である。したがって読み取り動作の間、記憶されるパリティデータを含むデータは、メモリセル４０２の第１のバンク４１０－ａから第２のＥＣＣ回路４２５へ、第１のデータバス４３０－ａを介して伝送することができる。

場合によっては、第２のＥＣＣ回路４２５は、関連するパリティデータを受信することに基づいて、アレイ４０５から受信したデータ上でＥＣＣ読み取り動作を実行するように構成可能である。場合によっては、第２のＥＣＣ回路４２５は、データを読み取ることに関連付けられたＥＣＣ動作を実行することに基づいて、データについてのエラー指示を決定することができる。第２のＥＣＣ回路４２５は、エラー指示を識別することに基づいて、データをさらに補正することができる。追加または代替として、第２のＥＣＣ回路４２５は、補正されたデータをチャネル４３５に伝送することができる。

図５は、本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするメモリダイ５００の一例を示す。メモリダイ５００は、上面図の観点からのメモリダイレイアウトまたはメモリダイプランの一例を示す。メモリダイ５００は、図１、図２、および図４を参照しながら説明したメモリダイ１６０、２００、または４００の一例とすることができる。メモリダイ５００は、図１～図４を参照しながら説明した１つまたは複数の構成要素を含むこともできる。

例えば、メモリダイ５００は、図１、図２、および図４を参照しながら説明した、メモリアレイ１７０、メモリセル２０５、またはメモリセル４０２のアレイ４０５の一例とすることができる、メモリセル５０２のアレイ５０５と、図４を参照しながら説明したバンク４１０の一例とすることができる、１つまたは複数のバンク５１０と、図４を参照しながら説明したサポート回路４１５の一例とすることができる、サポート回路５１５と、図４を参照しながら説明した第１および第２のＥＣＣ回路４２０および４２５の例とすることができる、第１のＥＣＣ回路５２０および第２のＥＣＣ回路５２５と、図４を参照しながら説明したデータバス４３０の例とすることができる、１つまたは複数のデータバス５３０と、図４を参照しながら説明したチャネル４３５の一例とすることができるチャネル５３５とを、含むことができる。メモリダイ５００は、図４を参照しながら説明したサポート回路４１５および第１のＥＣＣ回路４２０の例とすることができる、メモリセル５０２の第１の層５１１、ならびに、１つまたは複数のサポート回路５１５および第１のＥＣＣ回路５２０を含む第２の層５１２を、さらに含むことができる。

図５は、第１のバンク５１０－ａの第２の層５１２の詳細図５０９をさらに示す。詳細図５０９は、第２の層５１２が、境界が実線によって表される複数のタイル５１４（例えば、パッチ）を含むか、またはこれら複数のタイル５１４にダイブされることが可能であることを示す。各タイル５１４は、第１のタイル５１４－ａ内の影付きボックスによって表されるサポート回路５１５を備えることができる（明確にするために、第１のタイル５１４－ａ内には第１のサポート回路５１５－ａのみが示されている）。第２の層５１２は、詳細図５０９内に破線で表される第１のＥＣＣ回路５２０を含むこともできる。場合によっては、各タイル５１４は、アレイ５０５のメモリセル５０２のサブセットに関連付けることができる。例えば、タイル５１４－ａ内に位置するサポート回路５１５－ａは、第１のバンク５１０－ａの第１の層５１１上に位置する第１のメモリセル５０２のセットについてのアクセス動作をサポートすることができる。

いくつかの実施例において、サポート回路５１５は、１つまたは複数のディジット線ドライバまたは関連する構成要素、１つまたは複数のワード線ドライバまたは関連する構成要素、１つまたは複数のプレート線ドライバまたは関連する構成要素、１つまたは複数の感知構成要素または関連する構成要素を含むことができる。いくつかの例において、サポート回路５１５は、ｍｕｘ信号増幅器などの多重化（ｍｕｘ）構成要素を含むことができる。場合によっては、１つまたは複数のサポート回路５１５は、アレイの下に位置するＣＭＯＳ回路とすることができる（例えば、ＣｕＡ）。追加または代替として、いくつかの実施例において、サポート回路５１５はタイル５１４レベル回路とすることができる。例えば、第１のサポート回路５１５－ａは、メモリセル５０２のセットに関連付けられた第１のタイル５１４－ａについて、アクセス動作をサポートすることができる。したがって、アレイ５０５内の各バンク５１０は、各々がアレイ５０５の一部に関連付けられた、複数のサポート回路５１５を有することができ、例えば各サポート回路５１５はタイル５１０に関連付けることができる。場合によっては、各サポート回路５１５は、タイル５１４の空間（例えば、表面エリア）の一部のみを占めることができる。

第１のＥＣＣ回路５２０（詳細図５０９内に破線で表される）は、第１のバンク５１０－ａの第２の層５１２にわたって分散／ルーティングすることができる。場合によっては、第１のＥＣＣ回路５２０はバンクレベル回路とすることができる。すなわち、第１のＥＣＣ回路５２０は、メモリセル５０２のバンク５１０－ａのためのエラー補正動作を実行することができる。この点について、第１のＥＣＣ回路５２０は、複数のタイル５１４に関連付けるか、または複数のタイル５１４にわたって分散することができる。例えば、第１のバンク５１０－ａは、各々がサポート回路５１５を含む（例えば、第１のバンク５１０－ａは１６１のサポート回路を有する）、７×２３のタイルのアレイ（すなわち、１６１のタイル）を含むことができる。この例において、単一の第１のＥＣＣ回路５１０は、例えば詳細図５０９内で破線によって示されるように、１６１のタイルにわたって分散可能である。他の実施例において、複数のサポート回路５１５を各バンク５１０に関連付けることができる。

図５は、第１のバンク５１０－ａの４つのタイル５１４の詳細図５１７をさらに示す。第２のタイル５１４－ｂ（実線で囲まれた右上のボックス）は、第２のタイル５１４－ｂのフットプリントにわたって分散された第２のサポート回路５１５－ｂ（４つの影付きボックスによって表される）を含むことができる。ここで説明するように、第２のサポート回路５１５－ｂは、第２のタイル５１４－ｂに関連付けられたメモリセル５０２（詳細図５１７には図示せず）のアクセス動作のための異なるプロセスを実行するように構成可能である。タイル５１４は、第１のＥＣＣ回路５２０のサブセクション５２１（点線で図示）を含むこともできる。例えば、第１のＥＣＣ回路５２０は、エラー補正動作を実行するための様々な構成要素を含むことができる。

いくつかの例において、第１のＥＣＣ回路５２０は、複数のＸＯＲゲート、ＸＯＲゲートを結合する導電線（相互接続）などを含むことができる。したがって、第２のタイル５１４－ｂ内に位置する第１のＥＣＣ回路５２０の第１のサブセクション５２１－ｂは、ＸＯＲゲートの一部または第１のＥＣＣ回路５２０のための相互接続の一部を含むことができる。この点について、第１のＥＣＣ回路５２０は、各タイル５１４の空間内に位置する複数のサブセクションを含むことができる。したがって、メモリダイ５００は、アレイ５０５の第１の層５１１上に位置するメモリセル５０２の密度を減少させることなく、１つまたは複数の第１のＥＣＣ回路５１０を含むことができる。

メモリダイ５００は、メモリセル５０２のアレイ５０５のフットプリント外部に位置する第２のＥＣＣ回路５２５を含むこともできる。第２のＥＣＣ回路５２５は、メモリダイ５００の一部を占有することができる。すなわち、第２のＥＣＣ回路５２５は、メモリダイ５００の他の構成要素（例えば、メモリセル５０２のアレイ５０５またはチャネル５３５）とは異なる基板の一部上に位置することができる。場合によっては、第２のＥＣＣ回路５２５は、アレイ５０５のアクセス動作に関連付けられたエラー補正動作の効率（例えば、速度、確度、信頼性など）を向上させるように構成可能である。例えば、第２のＥＣＣ回路５２５は、メモリセル５０２のアレイ５０５上での読み取り動作に関連付けられたＥＣＣ動作を実行するように構成可能である。したがって、第２のＥＣＣ回路５２５は、第１のＥＣＣ回路５２０に比べて、アレイ５０５上での読み取り動作の速度を上昇させる、構成要素（例えば、ＸＯＲゲート、トランジスタなど）を用いて構成可能である。場合によっては、これは、第１のＥＣＣ回路５２０がアレイ５０５上で同様のサイズの書き込み動作を実行するように構成されるよりも高速で、第２のＥＣＣ回路５２５が、アレイ５０５上での読み取り動作のためのＥＣＣ動作を実行するように構成されることを含む。

第２のＥＣＣ回路５２５は、１つまたは複数のデータバス５３０を介してアレイ５０５からのパリティデータを含むデータを受信するように、さらに構成することができる。場合によっては、第２のＥＣＣ回路５２５は、アレイ５０５の縁部に位置することが可能であり、アレイ５０５のすべてまたは一部をチャネル５３５から分離することができる。追加または代替として、第２のＥＣＣ回路５２５は、アレイ５０５レベル回路とすることができ、アレイ５０５の複数のバンク５１０のためにＥＣＣ動作を実行するように構成可能である。場合によっては、メモリダイ５００は複数の第２のＥＣＣ回路５２５を含むことができる。

いくつかの例において、第２のＥＣＣ回路５２５は、アレイ５０５から受信するデータを検出または補正するように構成可能である。例えば、第２のＥＣＣ回路５２５は、アレイ５０５からデータ（パリティデータを含む）を受信するように、また、ＥＣＣ動作を実行することに基づいてデータを修正するように、構成可能である。場合によっては、第２のＥＣＣ回路５２５は、アレイから受信したデータに関連付けられたシンドロームを生成するように構成可能である。シンドロームは、アレイ５０５から受信したデータに関連付けられたエラー、エラーのタイプ、エラーの数などを示すことができる。第２のＥＣＣ回路５２５は、シンドロームに基づいてデータを修正すること、メモリダイ４００に関連付けられた１つまたは複数の他の構成要素（例えば、コントローラ）にシンドロームを伝送すること、またはそれらの組み合わせを行うことができる。

図６は、本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートするプロセスフロー６００の一例を示す。いくつかの例において、プロセスフロー６００は、システム１００あるいはメモリダイ２００、４００、または５００の一部を実装することができる。プロセスフロー６００は、図４～図５を参照しながら説明したメモリセル４０２、５０２のアレイ４０５、５０５の例とすることができる、メモリセルの第１のアレイ６０５を含むことができる。プロセスフローは、図４～図５を参照しながら説明した、第１のＥＣＣ回路４２０、５２０、バンク４１０、５１０、第２のＥＣＣ回路４２５、５２５、およびチャネル４３５、５３５の例とすることができる、第１のＥＣＣ回路６２０、メモリセル６１０の第１のバンク、第２のＥＣＣ回路６２５、およびチャネル６３５を、さらに含むことができる。プロセスフロー６００は、本明細書で説明するエラー補正との関連において、メモリダイ上で実装される機能またはプロセスを含む。

６５０において、第１のＥＣＣ回路６２０は、メモリアレイ６０５上でのアクセス動作に関連付けられたデータ上で第１のＥＣＣ動作を実行することができる。場合によっては、これは、例えばローカルメモリコントローラにおいて書き込みコマンドを受信することを含むことができる。その後、書き込みコマンドを受信することに基づいて、書き込みデータを第１のアレイ６０５に伝送すること、および第１のＥＣＣ回路６２０によって受信することが可能である。第１のＥＣＣ回路６２０は、受信したデータ上で第１のＥＣＣ動作を実行することができる。第１のＥＣＣ動作はオンダイＥＣＣ動作を含むことが可能であり、第１のＥＣＣ回路６２０はデータを受信することに基づいてパリティデータを生成することができる。パリティデータは、データと共にメモリアレイ６０５内に記憶するように構成可能であり、データ内のエラーを検出するように構成可能である。場合によっては、パリティデータを生成する代わりに、パリティデータをホストデバイスによって生成することが可能であり、またデータと共に転送し、第１のＥＣＣ回路６２０によって受信することができる。いくつかの例において、第１のＥＣＣ動作はリンクＥＣＣ動作を含むことが可能であり、第１のＥＣＣ回路６２０は、例えばパリティ情報を受信することに基づいて、受信したデータ内にエラーが存在するかどうかを判別することができる。いくつかの実施例において、第１のＥＣＣ動作は、オンダイおよびリンクの両方のＥＣＣ動作を含むことができる。

６５５において、第１のＥＣＣ回路６２０は、任意選択として、第１のＥＣＣ動作を実行することに基づいてデータを修正することができる。場合によっては、ＥＣＣ回路６２０は、リンクＥＣＣを実行するとき、この修正を実行することができる。場合によっては、第１のＥＣＣ回路は、パリティデータを含むようにデータを修正すること、または、受信したデータとは独立にパリティデータを記憶するように構成することが、可能である。場合によっては、例えばリンクＥＣＣ動作に関連して、第１のＥＣＣ回路は、データがメモリアレイ６０５上に記憶される前に、受信したデータ内の１つまたは複数のエラーを補正することができる。

第１のＥＣＣ回路６２０は、６５０において、第１のＥＣＣ動作を実行することに対応して情報を生成することも可能である。例えば、第１のＥＣＣ回路６２０は、受信したデータに関連付けられた１つまたは複数のエラーが存在するかどうかを判別すること、および、データを拒否する（例えば、メモリアレイ６０５で記憶するように受信したデータを伝送しない）ことが可能である。したがって、第１のＥＣＣ回路６２０は、受信したデータが記憶されない旨の指示を、ホストデバイスまたはローカルメモリコントローラなどの１つまたは複数のデバイスに伝送することができる。場合によっては、指示を伝送することで、結果としてデータを再度送信することができる。

６６０において、第１のＥＣＣ回路６２０は、第１のＥＣＣ動作（例えば、６５０）で生成されたパリティデータを含むデータを、メモリセル６１０のバンクに伝送することができる。メモリセル６１０のバンクにデータを伝送することは、第１のＥＣＣ動作を実行することの一部として自動的に発生可能であるか、あるいは、ローカルメモリコントローラまたはホストデバイスなどの他のデバイスによって制御可能である。第１のＥＣＣ回路６２０は、本明細書で説明するバンクレベル回路とすることができる。この点について、第１のＥＣＣ回路６２０－ａは、メモリセルの第１のバンク６１０－ａに対応することができる。例えば第１のＥＣＣ回路６２０－ａは、メモリセルの第１のバンク６１０－ａの下に位置するＣｕＡ回路とすることができる。したがって、６６０において、メモリセルの第１のバンク６１０－ａにデータを伝送することは、６５０において第１のＥＣＣ動作を実行する第１のＥＣＣ回路６２０－ａから修正されたデータおよびまたはパリティデータを、メモリセルの第１のバンク６１０－ａに伝送することを含むことができる。場合によっては、アレイ６０５は、各々が第１のＥＣＣ回路６２０に関連付けられたメモリセル６１０の複数のバンクを含むことができる。したがって、アレイ６０５の複数の第１のＥＣＣ回路６２０は、６５０において、第１のＥＣＣ動作を独立に実行することが可能であり、また６５５において、メモリセル６１０の対応するバンクにデータを記憶することができる。これによって、メモリアレイ６０５のための複数のＥＣＣ動作を同時に実行することが可能となり、それによって、第１のＥＣＣ動作の効率が向上する。

６６５において、メモリセル６１０のバンクは、第１のＥＣＣ回路６２０からデータおよびパリティデータを受信し、データをバンクの１つまたは複数のメモリセルに記憶することができる。場合によっては、データまたはパリティデータは、第１のＥＣＣ回路６２０－ａに関連付けられたメモリセルの第１のバンク６１０－ａに記憶することができる。他の場合には、データはメモリセルの第１のバンク６１０－ａに記憶することが可能であり、パリティデータは、第１のデータとは独立に記憶することができる。場合によっては、これは、パリティデータを、異なるバンクまたはメモリセルのセットに記憶することを含むことができる。

メモリアレイ６０５は、書き込み動作（例えば、６５０～６６５）および読み取り動作（例えば、６７０～６８０）の両方をサポートすることができる。異なるタイプのアクセス動作は、異なるＥＣＣ回路を使用することができる。

６７０において、データは、メモリアレイ６０５上でのアクセス動作（例えば、読み取り動作）に関連付けられたデータ上での第２のＥＣＣ動作の一部として、第２のＥＣＣ回路６２５に伝送可能である。メモリセルのバンク６１０－ａは、読み取り動作の一部としてデータにアクセスすることができる。これは、記憶されたデータおよび記憶されたパリティデータの両方を、第２のＥＣＣ回路６２５に伝送することを含むことができる。場合によっては、第２のＥＣＣ回路６２５にデータを伝送することは、メモリセル６１０のバンクからのデータを、例えばデータバスを介して第２のＥＣＣ回路６２５に伝送することを含むこともできる。

いくつかの例において、第２のＥＣＣ回路６２５は、アレイ６０５のフットプリント外部に位置することができる。したがって、メモリセル６１０のバンクからのデータを伝送することは、アレイ６０５のフットプリント外のデータを伝送することを含むことができる。追加または代替として、第２のＥＣＣ回路６２５は、本明細書で説明するアレイ６０５レベル回路とすることができる。この点について、６６０でデータを伝送することは、メモリセル６１０の複数のバンクからのデータを第２のＥＣＣ回路６２５に伝送することを、さらに含むことができる。場合によっては、６７０において、複数のバンクからのデータを伝送することは、同時にまたは並行して実行可能である。他の場合には、アレイは、第２のＥＣＣ回路６２５が既知の様式または調整された様式で、メモリセル６１０の異なるバンクからデータを受信するように、６７０においてデータを伝送することを予定に入れるように構成または制御することができる。

６７０－ｂにおいて、パリティデータは、アレイ６０５から第２のＥＣＣ回路６２５に伝送することもできる。場合によっては、パリティデータおよびデータは共に伝送可能である。他の場合には、パリティデータは独立に伝送可能である。パリティデータは、データと同じデータバスを介して伝送可能であるか、または、専用パリティバスなどの異なるバスを介して伝送可能である。

６７５において、第２のＥＣＣ回路はデータ上で第２のＥＣＣ動作を実行することができる。第２の動作は、例えばパリティデータを受信することに基づいて、データに関連付けられたエラーを決定することを含むことができる。場合によっては、第２の動作はデータに関連付けられたシンドロームを生成または決定することを含むことができる。シンドロームは、第２のＥＣＣ動作を実行することに基づいて、データの１つまたは複数のエラー、エラータイプ、エラーレート、エラーの数、または他の特徴を特徴付けることができる。第２のＥＣＣ動作は、アレイ６０５に関連付けられた１つまたは複数の構成要素（例えば、ローカルメモリコントローラ、外部メモリコントローラ、周辺構成要素など）に、データについてのシンドロームを伝送することを含むことができる。追加または代替として、第２のＥＣＣ動作はデータを修正することを含むことができる。例えば第２のＥＣＣ動作は、受信したパリティデータに基づいて、シングルビットエラー補正を実行することができる。

６８０において、第２のＥＣＣ回路６２５はデータをチャネル６３５に伝送することができる。これは、第２のＥＣＣ回路６２５が、例えば第２のＥＣＣ動作を実行することに基づいて、修正したデータをチャネルに伝送することを含むことができる。場合によっては、チャネル６３５に伝送されるデータは、チャネル６３５を介してホストデバイスに伝送されることが可能である。したがって、第２のＥＣＣ動作を含む読み取り動作は、修正されたデータが第２のＥＣＣ回路６２５から、およびチャネル６３５へ、転送されると同時に完了することができる。

図７は、本明細書で開示する例に従った、エラー補正をサポートするメモリデバイス７０５のブロック図７００を示す。メモリデバイス７０５は、図１～図６を参照しながら説明した、メモリデバイスの一部の一例とすることができる。メモリデバイス７０５は、データ入力マネージャ７１０、エラー補正構成要素７１５、およびデータストレージ構成要素７２０を含むことができる。これらのモジュールの各々が、互いに（例えば、１つまたは複数のバスを介して）直接または間接的に通信可能である。

データ入力マネージャ７１０は、メモリセルのアレイの第１のバンクのための書き込み動作に関連付けられたデータを受信することができる。いくつかの例において、データ入力マネージャ７１０は、メモリセルのアレイの第２のバンクのための書き込み動作に関連付けられた第２のデータを受信することができる。

エラー補正構成要素７１５は、第１のＥＣＣ回路を使用して、データを受信することに基づいてデータ上で第１のＥＣＣ動作を実行することができる。いくつかの例において、エラー補正構成要素７１５は、第２のＥＣＣ回路を使用して、データに基づいてデータ上で第２のＥＣＣ動作を実行することができる。いくつかの例において、エラー補正構成要素７１５は、第２のＥＣＣ回路によって、第２のＥＣＣ動作を実行することに基づいて、データについてのエラー指示を決定することができる。いくつかの例において、エラー補正構成要素７１５は、エラー指示を決定することに基づいて、第２のＥＣＣ回路によって、データを補正することができる。いくつかの例において、エラー補正構成要素７１５は、データ上で第１のＥＣＣ動作を実行することに基づいて、パリティデータのセットを生成することができる。いくつかの例において、エラー補正構成要素７１５は、読み取り動作の間に、メモリセルのアレイからのパリティデータのセットを第２のＥＣＣ回路に伝送することが可能であり、第２のＥＣＣ動作を実行することは、第２のＥＣＣ回路においてパリティデータのセットを受信することに基づく。いくつかの例において、エラー補正構成要素７１５は、第２のＥＣＣ動作を受信することに基づいて、データを修正することができる。いくつかの例において、エラー補正構成要素７１５は、第１のＥＣＣ動作を実行することに少なくとも部分的に基づいて、データを修正することができる。いくつかの例において、エラー補正構成要素７１５は、第３のＥＣＣ回路を使用して、第２のデータ上で第１のＥＣＣ動作を実行することができる。いくつかの例において、エラー補正構成要素７１５は、第２のＥＣＣ回路を使用して、第２のデータ上で読み取り動作の一部として第２のＥＣＣ動作を実行することができる。

データストレージ構成要素７２０は、書き込み動作の一部として、データ上で第１のＥＣＣ動作を実行することに基づいて、メモリセルのアレイの第１のバンク内にデータを記憶することができる。いくつかの例において、データストレージ構成要素７２０は、読み取り動作の一部として、第１のバンクからデータを取り出すことができる。いくつかの例において、データストレージ構成要素７２０は、書き込み動作の一部として、メモリセルのアレイ内にパリティデータのセットを記憶することができる。いくつかの例において、データストレージ構成要素７２０は、修正されたデータを第２のＥＣＣ回路からチャネルへ伝送することができる。いくつかの例において、データストレージ構成要素７２０は、修正されたデータを第１のＥＣＣ回路から第１のバンクへ伝送することができる。いくつかの例において、データストレージ構成要素７２０は、第２のデータ上で第１のＥＣＣ動作を実行することに基づいて、書き込み動作の一部として、メモリセルのアレイの第２のバンク内に第２のデータを記憶することができる。いくつかの例において、データストレージ構成要素７２０は、読み取り動作の一部として、第２のバンクから第２のデータを取り出すことができる。

図８は、本明細書で開示する例に従った、メモリデバイス上でのエラー補正をサポートする方法８００を示すフローチャートを示す。方法８００の動作は、本明細書で説明するメモリデバイスまたはその構成要素によって実装可能である。例えば、方法８００の動作は、図７を参照しながら説明したメモリデバイスによって実行可能である。いくつかの例において、メモリデバイスは、説明する機能を実行するように、メモリデバイスの機能要素を制御するための命令のセットを実行することができる。追加または代替として、メモリデバイスは、特定用途向けハードウェアを使用して、説明する機能の一部を実行することができる。

８０５において、メモリデバイスは、メモリセルのアレイの第１のバンクのための書き込み動作に関連付けられたデータを受信することができる。８０５の動作は、本明細書で説明する方法に従って実行することができる。いくつかの例において、８０５の動作の一部は、図７を参照しながら説明したデータ入力マネージャによって実行可能である。

８１０において、メモリデバイスは、データの受信に基づき、第１のＥＣＣ回路を使用してデータ上で第１のＥＣＣ動作を実行することができる。８１０の動作は、本明細書で説明する方法に従って実行することができる。いくつかの例において、８１０の動作の一部は、図７を参照しながら説明したエラー補正構成要素によって実行可能である。

８１５において、メモリデバイスは、データ上での第１のＥＣＣ動作の実行に基づき、書き込み動作の一部としてメモリセルのアレイの第１のバンク内にデータを記憶することができる。８１５の動作は、本明細書で説明する方法に従って実行することができる。いくつかの例において、８１５の動作の一部は、図７を参照しながら説明したデータストレージ構成要素によって実行可能である。

８２０において、メモリデバイスは、読み取り動作の一部として、第１のバンクからデータを取り出すことができる。８２０の動作は、本明細書で説明する方法に従って実行することができる。いくつかの例において、８２０の動作の一部は、図７を参照しながら説明したデータストレージ構成要素によって実行可能である。

８２５において、メモリデバイスは、データに基づき、第２のＥＣＣ回路を使用してデータ上で第２のＥＣＣ動作を実行することができる。８２５の動作は、本明細書で説明する方法に従って実行することができる。いくつかの例において、８２５の動作の一部は、図７を参照しながら説明したエラー補正構成要素によって実行可能である。

いくつかの例において、本明細書で説明する装置は、方法８００などの方法を実行することができる。装置は、メモリセルのアレイの第１のバンクのための書き込み動作に関連付けられたデータを受信するため、データの受信に基づいて、第１のＥＣＣ回路を使用してデータ上で第１のＥＣＣ動作を実行するため、データ上での第１のＥＣＣ動作の実行に基づいて、書き込み動作の一部として、メモリセルのアレイの第１のバンク内にデータを記憶するため、読み取り動作の一部として、第１のバンクからデータを取り出すため、および、第２のＥＣＣ回路を使用して、データに基づいてデータ上で第２のＥＣＣ動作を実行するための、機構、手段、または命令（例えば、プロセッサによって実行可能な非一時的コンピュータ可読媒体記憶命令）を含むことができる。

方法８００および本明細書で説明する装置のいくつかの例は、第２のＥＣＣ回路によって、第２のＥＣＣ動作を実行することに基づいて、データについてのエラー指示を決定するための、動作、機構、手段、または命令を、さらに含むことができる。

方法８００および本明細書で説明する装置のいくつかの例は、第２のＥＣＣ回路によって、エラー指示を決定することに基づいて、データを補正するための動作、機構、手段、または命令を、さらに含むことができる。

方法８００および本明細書で説明する装置のいくつかの例は、データ上で第１のＥＣＣ動作を実行することに基づいてパリティデータのセットを生成するため、および、書き込み動作の一部として、メモリセルのアレイ内にパリティデータのセットを記憶するための、動作、機構、手段、または命令を、さらに含むことができる。

方法８００および本明細書で説明する装置のいくつかの例は、読み取り動作の間に、メモリセルのアレイからのパリティデータのセットを第２のＥＣＣ回路に伝送するための、動作、機構、手段、または命令を、さらに含むことができ、第２のＥＣＣ動作を実行することは、第２のＥＣＣ回路においてパリティデータのセットを受信することに基づくことができる。

方法８００および本明細書で説明する装置のいくつかの例は、第２のＥＣＣ動作を実行することに基づいてデータを修正するため、および、第２のＥＣＣ回路からの修正されたデータをチャネルに伝送するための、動作、機構、手段、または命令を、さらに含むことができる。

方法８００および本明細書で説明する装置のいくつかの例は、第１のＥＣＣ動作を実行することに少なくとも部分的に基づいてデータを修正するため、および、第１のＥＣＣ回路からの修正されたデータを第１のバンクに伝送するための、動作、機構、手段、または命令を、さらに含むことができる。

方法８００および本明細書で説明する装置のいくつかの例は、メモリセルのアレイの第２のバンクのための書き込み動作に関連付けられた第２のデータを受信するため、第３のＥＣＣ回路を使用して、第２のデータ上で第１のＥＣＣ動作を実行するため、第２のデータ上で第１のＥＣＣ動作を実行することに基づいて、書き込み動作の一部として、第２のデータをメモリセルのアレイの第２のバンク内に記憶するため、読み取り動作の一部として、第２のデータを第２のバンクから取り出すため、および、第２のＥＣＣ回路を使用して、読み取り動作の一部として、第２のデータ上で第２のＥＣＣ動作を実行するための、動作、機構、手段、または命令を、さらに含むことができる。

本明細書で説明した方法は、可能な実施を説明するものであり、動作およびステップは再配置可能であるかまたは他の方法で改変可能であり、他の実施も可能であることに留意されたい。さらに、２つまたはそれ以上の方法の一部を組み合わせることも可能である。

装置を説明する。装置は、バンクのセットを含むメモリセルのアレイと、セットのうちの第１のバンクと結合され、第１のバンクの第１のアクセス動作に関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成された、第１のＥＣＣ回路と、バンクのセットのうちの第１のバンクと結合され、第１のバンクの第２のアクセス動作に関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成された、第２のＥＣＣ回路とを、含むことができる。

いくつかの例において、第１のＥＣＣ回路は、メモリセルのアレイのフットプリントの下に位置決めすることができ、第２のＥＣＣ回路は、メモリセルのアレイのフットプリント外部に位置決めすることができる。いくつかの例において、第２のＥＣＣ回路は、メモリセルのアレイの縁部に位置決めすることができる。いくつかの例において、第１のＥＣＣ回路は、メモリセルのアレイの下の相補型ＣＭＯＳ（ＣｕＡ）内に位置決めすることができる。

いくつかの例において、第１のバンクの第１のアクセス動作は書き込み動作とすることができ、また第１のＥＣＣ回路は、第１のバンク上での書き込み動作の一部として１つまたは複数のＥＣＣ動作を実行するように構成可能であり、さらに、第１のバンクの第２のアクセス動作は読み取り動作とすることができ、また第２のＥＣＣ回路は、第１のバンク上での読み取り動作の一部として１つまたは複数のＥＣＣ動作を実行するように構成可能である。

いくつかの例において、第２のＥＣＣ回路は、第１のＥＣＣ回路よりも高速に、１つまたは複数のＥＣＣ動作を実行するように構成可能である。いくつかの例において、第１のＥＣＣ回路は第１の回路構造を含み、第２のＥＣＣ回路は第１の回路構造とは異なる第２の回路構造を含む。いくつかの例において、第１の回路構造は不平衡ＸＯＲゲートのセットを含み、また第２の回路構造は平衡ＸＯＲゲートのセットを含む。

いくつかの例において、第１の回路構造は、第１の電圧閾値を有する第１のトランジスタのセットを含み、また第２の回路構造は、第２の電圧閾値を有する第２のトランジスタのセットを含む。装置のいくつかの例は、第２のＥＣＣ回路および第１のバンクと結合され、読み取り動作に関連付けられたデータを第２のＥＣＣ回路に移送するように構成された、専用導電経路を含むことができる。いくつかの例において、専用導電経路は、第１のバンクと第２のＥＣＣ回路との間で、読み取り動作に関連付けられたパリティデータを移送するように構成可能である。

いくつかの例において、メモリセルのアレイは第１の層上に位置決めすることができ、第１のＥＣＣ回路は、第１の層の下方に位置することができる第２の層上に位置決めすることができ、また第１のＥＣＣ回路は、第１のバンクの少なくとも一部にわたって分散可能である。いくつかの例において、バンクのセットのうちの各バンクは複数のタイルに細分され、また第１のＥＣＣ回路は、第１のバンクの複数のタイルと結合することができる。

装置のいくつかの例は、第１のＥＣＣ回路のセットを含むことができ、各第１のＥＣＣ回路は、メモリセルのアレイの下方に位置し、バンクのセットのうちの少なくとも１つに関連付けることができる。いくつかの例において、第２のＥＣＣ回路は、メモリセルのアレイと同じ層上に位置することができ、メモリセルのアレイとチャネルとの間に位置決めすることができる。

装置を説明する。装置は、バンクのセットを含むメモリセルのアレイと、バンクのセットのうちの第１のバンクと結合され、第１のバンクの書き込み動作に関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成された、第１のＥＣＣ回路と、バンクのセットのうちの第１のバンクと結合され、第１のバンクの読み取り動作に関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成された、第２のＥＣＣ回路とを、含むことができ、装置は、第１のＥＣＣ回路を使用して、データ上で第１のＥＣＣ動作を実行するように、データ上で第１のＥＣＣ動作を実行することに基づいて、書き込み動作の一部として第１のバンク内にデータを記憶するように、読み取り動作の一部として第１のバンクからデータを取り出すように、および、第２のＥＣＣ回路を使用して、読み取り動作の一部としてデータ上で第２のＥＣＣ動作を実行するように、構成される。いくつかの例において、第１のＥＣＣ回路は、メモリセルのアレイのフットプリントの下に位置決めすることができ、また第２のＥＣＣ回路は、メモリセルのアレイのフットプリント外部に位置決めすることができる。

本明細書で説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記説明全体を通じて参照可能な、データ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組み合わせによって表すことができる。いくつかの図面は、信号を単一の信号として示すことができるが、当業者であれば、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることを理解されよう。

本明細書で使用する「仮想接地」という用語は、およそゼロボルト（０Ｖ）の電圧で保持されるが、接地と直接結合されていない、電気回路のノードを指す。したがって仮想接地の電圧は、一時的に変動し、定常状態でおよそ０Ｖに戻ることができる。仮想接地は、演算増幅器およびレジスタからなる分圧器などの、様々な電子回路素子を使用して実施可能である。他の実施も可能である。「仮想接地している」または「仮想的に接地された」は、ほぼ０Ｖに接続されることを意味する。

「電子通信」、「導電接触」、「接続された」、および「結合された」という用語は、構成要素間の信号の流れをサポートする構成要素間の関係を指すことができる。構成要素は、いつでも構成要素間の信号の流れをサポートすることができる構成要素間の任意の導電経路が存在する場合、互いに電子通信している（あるいは、導電接触または接続または結合している）ものと見なされる。任意の所与の時点で、互いに電子通信している（あるいは、導電接触または接続または結合している）構成要素間の導電経路は、接続された構成要素を含むデバイスの動作に基づいて、開回路または閉回路とすることができる。接続された構成要素間の導電経路は、接続された構成要素間の導電経路は、構成要素間の直接導電経路とすることができるか、あるいは、接続された構成要素間の導電経路は、スイッチ、トランジスタ、または他の構成要素などの、中間構成要素を含むことができる、間接的導電経路とすることができる。場合によっては、接続された構成要素間の信号の流れは、例えば、スイッチまたはトランジスタなどの１つまたは複数の中間構成要素を使用して、一時的に中断することができる。

「結合」という用語は、信号が現在、導電経路を介して構成要素間で通信することができない、構成要素間の開回路関係から、信号が導電経路を介して構成要素間で通信することができる、構成要素間の閉回路関係へと、移動する状態を指す。コントローラなどの構成要素が他の構成要素をまとめて結合するとき、構成要素は、以前には信号が流れることができなかった導電経路を介して、信号が他の構成要素間を流れるようにすることができる変更を開始する。

「絶縁された」という用語は、信号が現在、構成要素間を流れることができない、構成要素間の関係を指す。構成要素間に開回路が存在する場合、構成要素は互いに絶縁される。例えば、構成要素間に位置決めされたスイッチによって分離される２つの構成要素は、スイッチが開のとき、互いに絶縁される。コントローラが２つの構成要素を互いに絶縁するとき、コントローラは、以前は信号を流すことができた導電経路を使用して信号が構成要素間を流れないようにする変更に影響を与える。

本明細書で使用する「層」という用語は、幾何学的構造の層またはシートを指し、各層は３つの次元（例えば、高さ、幅、および深さ）を有することができ、表面の少なくとも一部を覆うことができる。例えば層は、２つの次元が第３の次元よりも大きい３次元構造、例えば薄膜とすることができる。層は異なる要素、構成要素、および／または材料を含むことができる。場合によっては、１つの層は、２つまたはそれ以上の副層から構成されることができる。添付の図面のいくつかにおいて、３次元層のうちの２つの次元は、例示の目的で示されている。しかしながら、当業者であれば、層が本来は３次元であることを理解されよう。

本明細書で使用される、「実質的に」という用語は、修正される特徴（例えば、実質的にという用語によって修正される動詞または形容詞）が必ずしも絶対的ではないが、特徴の利点を達成するのに十分に近いことを意味する。

本明細書で使用する「短絡」という用語は、対象となる２つの構成要素間の単一の中間構成要素の活動化を介して、構成要素間に導電経路が確立される、構成要素間の関係を指す。例えば、第２の構成要素に短絡された第１の構成要素は、２つの構成要素間のスイッチが閉じているとき、第２の構成要素と信号を交換することができる。したがって短絡は、電子通信している構成要素（または線）間での電荷の流れを可能にする、動的動作とすることができる。

本明細書で考察するメモリアレイを含むデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの、半導体基板上に形成可能である。場合によっては、基板は半導体ウェーハである。他の場合には、基板は、シリコンオンガラス（ＳＯＧ）またはシリコンオンサファイア（ＳＯＰ）などのシリコンオンインシュレータ（ＳＯＩ）基板とするか、あるいは、別の基板上の半導体材料のエピタキシャル層とすることができる。基板、または基板のサブ領域の導電性は、リン、ホウ素、またはヒ素を含むが限定されない様々な化学種を使用したドーピングを介して制御可能である。ドーピングは、基板の初期形成または成長の間に、イオン注入または任意の他のドーピング手段によって実行可能である。

本明細書で考察するスイッチング構成要素またはトランジスタは、電界効果トランジスタ（ＦＥＴ）を表すことができ、ソース、ドレイン、およびゲートを含む３端末デバイスを含む。端末は、導電材料、例えば金属を介して、他の電子素子に接続可能である。ソースおよびドレインは導電性とすることができ、高濃度にドープされた、例えば縮退半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ形（すなわち、多数のキャリアが電子である）の場合、ＦＥＴはｎ形ＦＥＴと呼ぶことができる。チャネルがｐ形（すなわち、多数のキャリアがホールである）の場合、ＦＥＴはｐ形ＦＥＴと呼ぶことができる。チャネルは絶縁ゲート酸化物によって覆うことができる。チャネルの導電性は、ゲートに電圧を印加することによって制御可能である。例えば、ｎ形ＦＥＴまたはｐ形ＦＥＴにそれぞれ正の電圧または負の電圧を印加すると、結果としてチャネルは導電性となることができる。トランジスタは、トランジスタの閾値電圧より大きいかまたは閾値電圧に等しい電圧がトランジスタゲートに印加されるとき、「オン」となるかまたは「活動化」されることになる。トランジスタは、トランジスタの閾値電圧より小さい電圧がトランジスタゲートに印加されるとき、「オフ」となるかまたは「非活動化」されることになる。

本明細書で添付の図面に関連して述べる説明は、例示的構成を示すものであり、実施可能であるかまたは特許請求の範囲内であるすべての例を表すものではない。本明細書で使用される「例示的」という用語は、「例、インスタンス、または例示としての役割を果たす」ことを意味し、「好ましい」かまたは「他の例よりも有利である」ことは意味していない。詳細な説明は、説明する技法を理解するための特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細なしに実施可能である。いくつかのインスタンスでは、説明する例の概念を不明瞭にするのを避けるために、周知の構造およびデバイスがブロック図の形で示される。

添付の図面では、同様の構成要素または機構は同じ参照ラベルを有することができる。さらに、同じタイプの様々な構成要素は、参照ラベルの後にダッシュと同様の構成要素の中で区別する第２のラベルとを付けることによって、区別することができる。明細書において第１の参照ラベルのみが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様の構成要素のうちの任意の１つに適用可能である。

本明細書で説明する情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記説明全体を通じて参照可能な、データ、命令、コマンド、情報、信号、ビット、記号、およびチップは、電圧、電流、電磁波、磁場または粒子、光場または粒子、あるいはそれらの任意の組み合わせによって表すことができる。

本明細書における開示に関連して説明する様々な例示のブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラム可能論理デバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、あるいは、本明細書で説明する機能を実行するように設計されたそれらの任意の組み合わせを用いて、実施または実行することができる。汎用プロセッサはマイクロプロセッサとすることができるが、代替として、プロセッサは任意のプロセッサ、コントローラ、マイクロコントローラ、または状態機械とすることもできる。プロセッサは、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰおよびマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連する１つまたは複数のマイクロプロセッサ、あるいは任意の他のこうした構成）としても実施可能である。

本明細書で説明する機能は、ハードウェア、プロセッサによって実行可能なソフトウェア、ファームウェア、またはそれらの任意の組み合わせにおいて実施可能である。プロセッサによって実行可能なソフトウェア内で実施される場合、機能は、コンピュータ可能媒体上の１つまたは複数の命令またはコードとして、記憶または伝送することができる。他の例および実施は、本開示および添付の特許請求の範囲の範囲内にある。例えば、ソフトウェアの性質に起因して、本明細書で説明する機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのうちの任意の組み合わせによって実行されるソフトウェアを使用して実施可能である。機能を実施する機構は、機能の一部が異なる物理的位置で実施されるように分散されることを含み、様々な位置に物理的に配置することもできる。また、特許請求の範囲を含む本明細書で使用される場合、アイテムのリスト（例えば、「のうちの少なくとも１つ」または「１つまたは複数の」などの言い回しが前置きされるアイテムのリスト）で使用される「または」は、例えば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、Ａ、またはＢ、またはＣ、またはＡＢ、またはＡＣ、またはＢＣ、またはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するような、包括的リストを示す。また、本明細書で使用される「基づく」という語句は、条件の閉集合を言い表すものと解釈されるべきではない。例えば、「条件Ａに基づく」と説明される例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えれば、本明細書で使用される他の語句では、「基づく」という言い回しは、「少なくとも部分的に基づく」という言い回しと同じように解釈されるべきである。

コンピュータ可読媒体は、非一時的コンピュータ記憶媒体と、コンピュータプログラムを１つの場所から他の場所へ移動させることを容易にする任意の媒体を含む通信媒体の、両方を含む。非一時的記憶媒体は、汎用コンピュータまたは特定用途向けコンピュータによってアクセス可能な、任意の使用可能媒体とすることができる。例を挙げると、限定ではないが、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージ、または他の磁気ストレージデバイス、あるいは、命令またはデータ構造の形の望ましいプログラムコード手段を担持または記憶するために使用可能であり、汎用コンピュータまたは特定用途向けコンピュータ、あるいは汎用プロセッサまたは特定用途向けプロセッサによってアクセス可能である、任意の他の非一時的媒体を、備えることができる。また、任意の接続がコンピュータ可読媒体と適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などの無線技術を使用して、ウェブサイト、サーバ、または他のリモートソースから伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者回線（ＤＳＬ）、または、赤外線、無線、およびマイクロ波などの無線技術は、媒体の定義に含まれる。本明細書で使用されるディスクは、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、および、ディスクがレーザによってデータを光学的に再生するのに対して、通常、データを磁気的に再生するブルーレイディスクを含む。上記の組み合わせもコンピュータ可読媒体の範囲に含められる。

本明細書における説明は、当業者が本開示を作成または使用できるようにするために提供される。本開示に対する様々な修正は当業者にとって明らかであり、本明細書で定義される一般原理は、本開示の範囲を逸脱することなく他の変形に適用可能である。したがって本開示は、本明細書で説明する例および設計に限定されるものではなく、本明細書で開示される原理および新規な特徴と一致する最も広い範囲が認められるものである。

関連出願へのクロスリファレンス
本特許出願は、２０２０年２月３日出願のＰｏｒｔｅｒによる「ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ ＯＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０２０／０１６３６６の優先権を主張するものであり、それは、２０１９年２月１９日出願のＰｏｒｔｅｒによる「ＥＲＲＯＲ ＣＯＲＲＥＣＴＩＯＮ ＯＮ Ａ ＭＥＭＯＲＹ ＤＥＶＩＣＥ」という名称の米国特許出願第１６／２７９，４８３号の優先権を主張するものであり、それぞれは、本出願の譲受人に譲渡され且つその全体が参照により本明細書に明確に組み込まれる。

場合によっては、チャネル１１５は、１つまたは複数のクロック信号（ＣＫ）チャネル１８８を含むことができる。ＣＫチャネル１８８は、外部メモリコントローラ１０５とメモリデバイス１１０との間で１つまたは複数の共通クロック信号を通信するように構成可能である。各クロック信号は、高状態と低状態との間で振動するように、また、外部メモリコントローラ１０５およびメモリデバイス１１０のアクションを調整するように、構成可能である。場合によっては、クロック信号は、差分出力（例えば、ＣＫ＿ｔ信号およびＣＫ＿ｃ信号）とすることができ、ＣＫチャネル１８８の信号経路はそれに応じて構成可能である。場合によっては、クロック信号はシングルエンドとすることができる。ＣＫチャネル１８８は、任意の量の信号経路を含むことができる。場合によっては、クロック信号ＣＫ（例えば、ＣＫ＿ｔ信号およびＣＫ＿ｃ信号）は、メモリデバイス１１０のためのコマンドおよびアドレス指定動作のタイミング基準、または、メモリデバイス１１０のための他のシステム全体の動作を提供することができる。したがってクロック信号ＣＫは、制御クロック信号ＣＫ、共通クロック信号ＣＫ、またはシステムクロック信号ＣＫと、様々に呼ぶことができる。システムクロック信号ＣＫは、１つまたは複数のハードウェア構成要素（例えば、発振器、結晶、論理ゲート、トランジスタなど）を含むことができる、システムクロックによって生成可能である。

いくつかの実施例において、サポート回路５１５は、１つまたは複数のディジット線ドライバまたは関連する構成要素、１つまたは複数のワード線ドライバまたは関連する構成要素、１つまたは複数のプレート線ドライバまたは関連する構成要素、１つまたは複数の感知構成要素または関連する構成要素を含むことができる。いくつかの例において、サポート回路５１５は、ｍｕｘ信号増幅器などの多重化（ｍｕｘ）構成要素を含むことができる。場合によっては、１つまたは複数のサポート回路５１５は、アレイの下に位置するＣＭＯＳ回路とすることができる（例えば、ＣｕＡ）。追加または代替として、いくつかの実施例において、サポート回路５１５はタイル５１４レベル回路とすることができる。例えば、第１のサポート回路５１５－ａは、メモリセル５０２のセットに関連付けられた第１のタイル５１４－ａについて、アクセス動作をサポートすることができる。したがって、アレイ５０５内の各バンク５１０は、各々がアレイ５０５の一部に関連付けられた、複数のサポート回路５１５を有することができ、例えば各サポート回路５１５はタイル５１４に関連付けることができる。場合によっては、各サポート回路５１５は、タイル５１４の空間（例えば、表面エリア）の一部のみを占めることができる。

Claims (25)

1. 複数のバンクを備えるメモリセルのアレイと、
   前記複数のバンクのうちの第１のバンクと結合され、前記第１のバンクの第１のアクセス動作に関連付けられた１つまたは複数のエラー補正コード（ＥＣＣ）動作を実行するように構成された、第１のＥＣＣ回路と、
   前記複数のバンクのうちの前記第１のバンクと結合され、前記第１のバンクの第２のアクセス動作に関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成された、第２のＥＣＣ回路と、
   を備える、装置。
2. 前記第１のＥＣＣ回路は、前記メモリセルのアレイのフットプリントの下に位置決めされ、
   前記第２のＥＣＣ回路は、前記メモリセルのアレイの前記フットプリント外部に位置決めされる、
   請求項１に記載の装置。
3. 前記第２のＥＣＣ回路は、前記メモリセルのアレイの縁部に位置決めされる、請求項２に記載の装置。
4. 前記第１のＥＣＣ回路は、前記メモリセルのアレイの下の相補型金属酸化物半導体（ＣＭＯＳ）（ＣｕＡ）内に位置決めされる、請求項２に記載の装置。
5. 前記第１のバンクの前記第１のアクセス動作は書き込み動作であり、前記第１のＥＣＣ回路は、前記第１のバンク上での前記書き込み動作の一部として、前記１つまたは複数のＥＣＣ動作を実行するように構成され、
   前記第１のバンクの前記第２のアクセス動作は読み取り動作であり、前記第２のＥＣＣ回路は、前記第１のバンク上での前記読み取り動作の一部として、前記１つまたは複数のＥＣＣ動作を実行するように構成される、
   請求項１に記載の装置。
6. 前記第２のＥＣＣ回路は、前記第１のＥＣＣ回路より高速で前記１つまたは複数のＥＣＣ動作を実行するように構成される、請求項１に記載の装置。
7. 前記第１のＥＣＣ回路は第１の回路構造を備え、前記第２のＥＣＣ回路は、前記第１の回路構造とは異なる第２の回路構造を備える、請求項１に記載の装置。
8. 前記第１の回路構造は複数の不平衡排他的ＯＲ（ＸＯＲ）ゲートを備え、前記第２の回路構造は複数の平衡ＸＯＲゲートを備える、請求項７に記載の装置。
9. 前記第１の回路構造は第１の電圧閾値を有する第１のトランジスタのセットを備え、前記第２の回路構造は第２の電圧閾値を有する第２のトランジスタのセットを備える、請求項７に記載の装置。
10. 前記第２のＥＣＣ回路および前記第１のバンクと結合され、読み取り動作に関連付けられたデータを前記第２のＥＣＣ回路に移送するように構成された、専用導電経路、
    をさらに備える、請求項１に記載の装置。
11. 前記専用導電経路は、前記第１のバンクと前記第２のＥＣＣ回路との間で、前記読み取り動作に関連付けられたパリティデータを移送するように構成される、請求項１０に記載の装置。
12. 前記メモリセルのアレイは、第１の層上に位置決めされ、
    前記第１のＥＣＣ回路は、前記第１の層の下方に位置する第２の層上に位置決めされ、
    前記第１のＥＣＣ回路は、前記第１のバンクの少なくとも一部にわたって分散される、
    請求項１に記載の装置。
13. 前記複数のバンクのうちの各バンクは、複数のタイルに細分され、
    前記第１のＥＣＣ回路は、前記第１のバンクの複数のタイルと結合される、
    請求項１２に記載の装置。
14. 複数の第１のＥＣＣ回路をさらに備え、各第１のＥＣＣ回路は、前記メモリセルのアレイの下方に位置し、前記複数のバンクのうちの少なくとも１つに関連付けられる、
    請求項１に記載の装置。
15. 前記第２のＥＣＣ回路は、前記第１のＥＣＣ回路と同じ層上に位置し、前記メモリセルのアレイとチャネルとの間に位置決めされる、請求項１に記載の装置。
16. メモリセルのアレイの第１のバンクのための書き込み動作に関連付けられたデータを受信すること、
    前記データの受信に少なくとも部分的に基づいて、第１のエラー補正コード（ＥＣＣ）回路を使用して、前記データ上で第１のＥＣＣ動作を実行すること、
    前記データ上での前記第１のＥＣＣ動作の実行に少なくとも部分的に基づいて、前記書き込み動作の一部として、前記メモリセルのアレイの前記第１のバンク内に前記データを記憶すること、
    読み取り動作の一部として、前記第１のバンクから前記データを取り出すこと、および、
    第２のＥＣＣ回路を使用して、前記データに少なくとも部分的に基づいて、前記データ上で第２のＥＣＣ動作を実行すること、
    を含む、方法。
17. 前記第２のＥＣＣ回路によって、前記第２のＥＣＣ動作を実行することに少なくとも部分的に基づいて、前記データについてのエラー指示を決定すること、
    をさらに含む、請求項１６に記載の方法。
18. 前記第２のＥＣＣ回路によって、前記エラー指示を決定することに少なくとも部分的に基づいて、前記データを補正すること、
    をさらに含む、請求項１７に記載の方法。
19. 前記データ上で前記第１のＥＣＣ動作を実行することに少なくとも部分的に基づいて、パリティデータのセットを生成すること、および、
    前記書き込み動作の一部として、前記メモリセルのアレイ内に前記パリティデータのセットを記憶すること、
    をさらに含む、請求項１６に記載の方法。
20. 前記読み取り動作の間に、前記メモリセルのアレイからの前記パリティデータのセットを前記第２のＥＣＣ回路に伝送することをさらに含み、前記第２のＥＣＣ動作を実行することは、前記第２のＥＣＣ回路において前記パリティデータのセットを受信することに少なくとも部分的に基づく、
    請求項１９に記載の方法。
21. 前記第２のＥＣＣ動作を実行することに少なくとも部分的に基づいて、前記データを修正すること、および、
    前記修正されたデータを前記第２のＥＣＣ回路からチャネルに伝送すること、
    をさらに含む、請求項１６に記載の方法。
22. 前記第１のＥＣＣ動作を実行することに少なくとも部分的に基づいて、前記データを修正すること、および、
    前記修正されたデータを前記第１のＥＣＣ回路から前記第１のバンクに伝送すること、
    をさらに含む、請求項１６に記載の方法。
23. 前記メモリセルのアレイの第２のバンクのための書き込み動作に関連付けられた第２のデータを受信すること、
    第３のＥＣＣ回路を使用して、前記第２のデータ上で前記第１のＥＣＣ動作を実行すること、
    前記第２のデータ上での前記第１のＥＣＣ動作の実行に少なくとも部分的に基づいて、前記書き込み動作の一部として、前記メモリセルのアレイの前記第２のバンク内に前記第２のデータを記憶すること、
    前記読み取り動作の一部として、前記第２のバンクから前記第２のデータを取り出すこと、および、
    前記第２のＥＣＣ回路を使用して、前記読み取り動作の一部として、前記第２のデータ上で前記第２のＥＣＣ動作を実行すること、
    をさらに含む、請求項１６に記載の方法。
24. 複数のバンクを備えるメモリセルのアレイと、
    前記複数のバンクのうちの第１のバンクと結合され、前記第１のバンクの書き込み動作に関連付けられた１つまたは複数のエラー補正コード（ＥＣＣ）動作を実行するように構成された、第１のＥＣＣ回路と、
    前記複数のバンクのうちの前記第１のバンクと結合され、前記第１のバンクの読み取り動作に関連付けられた１つまたは複数のＥＣＣ動作を実行するように構成された、第２のＥＣＣ回路と、
    を備える、装置であって、
    前記第１のＥＣＣ回路を使用して、データ上で第１のＥＣＣ動作を実行し、
    前記データ上での前記第１のＥＣＣ動作の実行に少なくとも部分的に基づいて、前記書き込み動作の一部として、前記第１のバンク内に前記データを記憶し、
    前記読み取り動作の一部として、前記第１のバンクから前記データを取り出し、
    前記第２のＥＣＣ回路を使用して、前記読み取り動作の一部として、前記データ上で第２のＥＣＣ動作を実行する
    ように構成される、装置。
25. 前記第１のＥＣＣ回路は、前記メモリセルのアレイのフットプリントの下に位置決めされ、
    前記第２のＥＣＣ回路は、前記メモリセルのアレイの前記フットプリント外部に位置決めされる、
    請求項２４に記載の装置。
    

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