CN113454603A - 存储器装置上的错误校正 - Google Patents

Abstract

本发明描述用于存储器装置上的错误校正的方法、系统及装置。实例可包含具有包含多个存储体的存储器单元阵列的存储器裸片。所述存储器裸片可进一步包含与第一存储器单元存储体耦合的第一错误校正码(ECC)电路，其中所述第一ECC电路经配置以执行与所述第一存储器单元存储体的第一存取操作(例如，写入操作)相关联的操作。所述存储器裸片可进一步包含与所述第一存储器单元存储体耦合的第二ECC电路，其中所述第二ECC电路经配置以执行与所述第一存储体的第二存取操作(例如，读取操作)相关联的ECC操作。在一些情况中，所述第一ECC电路可位于所述阵列的覆盖区下方且所述第二ECC电路可位于所述阵列的所述覆盖区外部。

Description

存储器装置上的错误校正

交叉参考

本专利申请案主张由波特(Porter)在2019年2月19日申请的标题为“存储器装置上的错误校正(ERROR CORRECTION ON A MEMORY DEVICE)”的第16/279,483号美国专利申请案的优先权，所述申请案被让渡给其受让人且其全文以引用的方式明确并入本文中。

背景技术

存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置最常存储通常由逻辑1或逻辑0表示的两个状态中的一者。在其它装置中，可存储多于两个状态。为存取所存储信息，装置的组件可读取或感测存储器装置中的至少一个所存储状态。为存储信息，装置的组件可在存储器装置中写入或编程状态。

存在各个类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性的。即使在不存在外部电源的情况下，非易失性存储器(例如，FeRAM)也可维持其所存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)会在与外部电源断开连接时丢失其所存储状态。FeRAM能够实现类似于易失性存储器的密度但归因于使用铁电电容器作为存储装置而可具有非易失性性质。

改进存储器装置通常可包含增加存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保持、降低功率消耗、或降低制造成本以及其它度量。一些存储器装置可经配置以执行错误校正操作。也可期望提高存储器阵列的效率(例如，更快操作、减小裸片大小)。

附图说明

图1说明根据如本文中公开的实例的支持存储器装置上的错误校正的系统的实例。

图2说明根据如本文中公开的实例的支持存储器装置上的错误校正的存储器裸片的实例。

图3A及3B说明根据如本文中公开的实例的支持存储器装置上的错误校正的磁滞曲线的实例。

图4说明根据如本文中公开的实例的支持存储器装置上的错误校正的存储器裸片的实例。

图5说明根据如本文中公开的实例的支持存储器装置上的错误校正的存储器裸片的实例。

图6说明根据如本文中公开的实例的支持存储器装置上的错误校正的过程流程的实例。

图7展示根据如本文中公开的实例的支持错误校正的存储器装置的框图。

图8展示说明根据如本文中公开的实例的支持存储器装置上的错误校正的一或若干方法的流程图。

具体实施方式

存储器装置可执行用于检测或校正数据中的错误的操作，例如作为对存储器装置的存储器单元执行的一或多个存取操作(例如，读取或写入)的部分的错误校正码(ECC)操作。存储器装置可包含用于执行ECC操作的一或多个电路。ECC操作的实例可包含单错误校正(SEC)操作或单错误校正、双错误检测(SECDED)操作。在一些情况中，ECC电路可与存储器单元存储体相关联且执行用于与其对应存储器单元存储体相关联的存取操作的ECC操作。在裸片上，ECC电路会占用空间(例如，表面积)，借此减少可用于裸片上的存储器单元的面积。可通过跨裸片的未被其它组件占用的开放/自由空间分散ECC电路而减小ECC电路的大小。然而，分散ECC电路可降低对存储器装置执行的ECC操作的效率(例如，降低准确性、降低速度等)。

在一些实例中，存储器装置可具有存储器裸片，所述存储器裸片包含用于执行第一ECC操作集的第一ECC电路及用于执行第二组操作的第二ECC电路。第一ECC电路及第二ECC电路可经配置以提高存储器装置的效率(例如，存储器密度、存取操作的速度、可靠性等)。

举例来说，第一ECC电路可经配置以执行与写入操作(例如，写入、掩码写入、损耗均衡)相关联的ECC过程。此外，第一ECC电路可位于与存储器单元阵列分离的处于存储器单元阵列下方(例如，在存储器单元阵列的覆盖区内)的层上，借此维持存储器单元阵列的存储器单元密度。第二ECC电路可经配置以执行与读取操作相关联的ECC过程。在一些情况中，存储器装置可执行比写入操作更多的读取操作。第二ECC电路可具有结构，其比第一ECC电路更快地执行ECC操作。此外，第二ECC电路可位于存储器单元阵列的覆盖区外部以维持存储器单元阵列的存储器单元密度。因此，第一ECC电路及第二ECC电路可独立地配置以提高存储器装置的效率。

描述用于存储器装置上的错误校正的技术。存储器装置可包含包含多个存储体的存储器单元阵列。第一ECC电路可与多个存储体的第一存储体耦合且执行与第一存取操作(例如，写入操作)相关联的ECC操作。第一ECC电路可接收与第一存取操作相关联的数据且执行作为第一存取操作的部分的第一ECC操作。可将数据存储于存储器装置的第一存储体上。第二ECC电路可与第一存储体耦合且执行与第二存取操作(例如，读取操作)相关联的ECC操作。在第二存取操作期间，第二ECC电路可接收存储于存储器装置的第一存储体处的数据。第二ECC电路可执行作为读取操作的部分的第二ECC操作。在一些情况中，第二电路可基于执行第二ECC操作来修改从存储体接收的数据。

首先在如参考图1到3描述的存储器系统及存储器裸片的上下文中描述本发明的特征。在如参考图4到6描述的存储器裸片图及过程流程图的上下文中描述本发明的特征。进一步通过与如参考图7到8描述的存储器装置上的错误校正有关的设备图及流程图说明且参考其描述本发明的这些及其它特征。

图1说明根据如本文中公开的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110、及将外部存储器控制器105与存储器装置110耦合的多个通道115。系统100可包含一或多个存储器装置，但为便于描述，一或多个存储器装置可被描述为单个存储器装置110。

系统100可包含例如计算装置、移动计算装置、无线装置、或图形处理装置的电子装置的部分。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置或类似物的实例。存储器装置110可为经配置以存储用于系统100中的一或多个其它组件的数据的系统的组件。在一些实例中，系统100经配置用于使用基站或存取点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够实现机器型通信(MTC)、机器间(M2M)通信、或装置间(D2D)通信。

系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器来执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置、一些其它固定或便携式电子装置、或类似物。在一些情况中，主机装置可指代实施外部存储器控制器105的功能的硬件、固件、软件、或其组合。在一些情况中，外部存储器控制器105可被称为主机或主机装置。

在一些情况中，存储器装置110可为独立装置或组件，其经配置以与系统100的其它组件通信且提供物理存储器地址/空间以供系统100潜在地使用或引用。在一些实例中，存储器装置110可经配置以与至少一个或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的发信号可操作以支持调制方案以调制信号、用于传递信号的不同引脚设计、系统100及存储器装置110的相异封装、系统100与存储器装置110之间的时钟信令及同步、时序惯例、及/或其它因素。

存储器装置110可经配置以存储用于系统100的组件的数据。在一些情况中，存储器装置110可充当系统100的从属型装置(例如，响应于并执行由系统100通过外部存储器控制器105提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令、或其它命令。存储器装置110可包含两个或多于两个存储器裸片160(例如，存储器芯片)以支持所要或指定数据存储容量。包含两个或多于两个存储器裸片的存储器装置110可被称为多裸片存储器或封装(也称为多芯片存储器或封装)。

系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130、及输入/输出(I/O)控制器135。系统100的组件可使用总线140彼此电子通信。

处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型的组件的组合。在此类情况中，处理器120可为中央处理单元(CPU)、图形处理单元(GPU)、通用图形处理单元(GPGPU)、或系统单芯片(SoC)等的实例。

BIOS组件125可为包含操作为固件的BIOS的软件组件，其可初始化并运行系统100中的各个硬件组件。BIOS组件125也可管理处理器120与系统100中的各个组件(例如，外围组件130、I/O控制器135等)之间的数据流。BIOS组件125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

外围组件130可为可集成到系统100中或与系统100集成的任何输入装置或输出装置、或用于此类装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网络控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口、或外围卡槽，例如外围组件互连(PCI)或专用图形端口。外围组件130可为所属领域的技术人员理解为外围设备的其它组件。

I/O控制器135可管理处理器120与(若干)外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或与系统100集成的外围设备。在一些情况中，I/O控制器135可表示到外部外围组件的物理连接或端口。

输入145可表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。此可包含用户接口或与其它装置或介于其它装置之间的接口。在一些情况中，输入145可为经由一或多个外围组件130与系统100介接的外围设备或可由I/O控制器135管理。

输出150可表示系统100外部的装置或信号，其经配置以从系统100或其组件中的任一者接收输出。输出150的实例可包含显示器、音频扬声器、打印装置、或印刷电路板上的另一处理器等等。在一些情况中，输出150可为经由一或多个外围组件130与系统100介接的外围设备或可由I/O控制器135管理。

系统100的组件可由经设计以实行其功能的通用或专用电路组成。此可包含经配置以实行本文中描述的功能的各种电路组件，举例来说，导线、晶体管、电容器、电感器、电阻器、放大器、或其它有源或无源组件。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b、及/或本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、及/或存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，网格)，其中每一存储器单元经配置以存储至少一个数字数据位。参考图2更详细地描述存储器阵列170及/或存储器单元的特征。存储器裸片160可包含用于校正与将数据存储于一或多个存储器阵列170上相关联的错误的ECC电路。举例来说，ECC电路可校正与一或多个存储器单元的存取操作(例如，读取及写入操作)相关联的单位错误。在一些情况中，每一存储器裸片160可包含第一ECC电路及第二ECC电路。第一ECC电路可经配置以执行与第一组存取操作(例如，读取操作或写入操作)相关联的一或多个ECC操作。第二ECC电路可经配置以执行与第二组存取操作(例如，读取操作或写入操作)相关联的一或多个ECC操作(例如，SEC或SECDED)。可独立地配置第一ECC电路及第二ECC电路。在一些情况中，第一ECC电路及第二ECC电路可占用存储器裸片160上的单独位置。

存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或多于两个存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b、及/或任何数量个存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠于彼此的顶部上或彼此相邻。在一些情况中，3D存储器装置中的存储器裸片160-N可被称为层面、层级、层或裸片。3D存储器装置可包含任何数量个堆叠存储器裸片160-N(例如，两个以上、三个以上、四个以上、五个以上、六个以上、七个以上、八个以上)。与单个2D存储器装置相比，此可增加可定位于衬底上的存储器单元的数量，此又可降低生产成本或提高存储器阵列的性能或所述两者。在一些3D存储器装置中，不同层面可共享至少一个共同存取线使得一些层面可共享字线、数字线、及/或板线中的至少一者。

在2D或3D存储器装置中，每一存储器裸片160可具有多个层(例如，各自含有用于执行存取操作中的一或多个组件的多个层级)。存储器裸片160的第一层可包含存储器单元阵列且第二层可包含支持电路，例如一或多个数字线驱动器或相关联组件、一或多个字线驱动器或相关联组件、一或多个板线驱动器或相关联组件、一或多个感测组件或相关联组件。在一些实例中，支持电路可包含多路复用(multiplexing/mux)组件，例如多路复用信号放大器或类似物。第一ECC电路中的一或多者可位于与第二ECC电路相同或不同的层上。在一些情况中，多个第一ECC电路可位于每一存储器裸片160的第二层上且第二ECC电路也可位于ECC裸片160的第二层上。第一ECC电路可定位在第二层上及每一存储器阵列170的存储器单元下方且第二ECC电路也可位于第二层上且定位于每一存储器阵列170的存储器单元的覆盖区外部。

装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件及软件且可经配置以接收、传输或执行与存储器装置110有关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160、或处理器120通信。在一些情况中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储某些数据的写入命令或指示存储器装置110将存储于存储器裸片160中的某些数据提供到系统100的组件(例如，处理器120)的读取命令。在一些情况中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165来控制本文中描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号且将信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器、或类似物。

本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。此外，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155以控制如本文中描述的存储器装置110的操作。在一些情况中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中描述中的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155、与其它本地存储器控制器165、或直接与外部存储器控制器105或处理器120通信。在一些情况中，本地存储器控制器165可经配置以控制与存储器装置110相关联的一或多个ECC电路的ECC操作。在一些实例中，本地存储器控制器165可控制与一或多个存储器阵列170相关联的ECC电路。

外部存储器控制器105可经配置以实现信息、数据及/或命令在系统100的组件(例如，处理器120)与存储器装置110之间的通信。外部存储器控制器105可充当系统100的组件与存储器装置110之间的联络者使得系统100的组件可无需知道存储器装置的操作细节。系统100的组件可向外部存储器控制器105呈现外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转变在系统100的组件与存储器装置110之间交换的通信。在一些情况中，外部存储器控制器105可包含产生共同(源极)系统时钟信号的系统时钟。在一些情况中，外部存储器控制器105可包含产生共同(源极)数据时钟信号的共同数据时钟。在一些情况中，外部存储器控制器105可经配置以控制与存储器装置110相关联的一或多个ECC电路的ECC操作。在一些实例中，外部存储器控制器105可控制与一或多个存储器阵列170相关联的ECC电路。

在一些情况中，可由处理器120实施外部存储器控制器105或系统100的其它组件或其在本文中描述的功能。举例来说，外部存储器控制器105可为由处理器120或系统100的其它组件实施的硬件、固件、或软件、或其某一组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些情况中，可由存储器装置110实施外部存储器控制器105或其在本文中描述的功能。举例来说，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件、或软件、或其某一组合。在一些情况中，外部存储器控制器105可跨处理器120及存储器装置110分布使得由处理器120实施外部存储器控制器105的部分且由装置存储器控制器155或本地存储器控制器165实施其它部分。同样地，在一些情况中，本文中归因于装置存储器控制器155或本地存储器控制器165中的一或多个功能可在一些情况中由外部存储器控制器105执行(与处理器120分离或如包含于处理器120中)。

系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，通道115可包含第一端子，所述第一端子包含在外部存储器控制器105处中的一或多个引脚或衬垫及在存储器装置110处中的一或多个引脚或衬垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以充当通道的部分。在一些情况中，端子的引脚或衬垫可为通道115的信号路径的部分。额外信号路径可与通道的端子耦合以用于在系统100的组件内投送信号。举例来说，存储器装置110可包含将信号从通道115的端子投送到存储器装置110中的各个组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如，在存储器装置110或其组件内部(例如在存储器裸片160内部)的信号路径)。

通道115(及相关联信号路径及端子)可专用于传递特定类型的信息。在一些情况中，通道115可为汇总通道且因此可包含多个个别通道。举例来说，数据通道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等等。经由通道传递的信号可使用双倍数据速率(DDR)时序方案。举例来说，信号的一些符号可注册于时钟信号的上升边缘上且信号的其它符号可注册于时钟信号的下降边缘上。经由通道传递的信号可使用单倍数据速率(SDR)发信号。举例来说，可针对每一时钟循环注册信号的一个符号。

在一些情况中，通道115可包含一或多个命令及地址(CA)通道186。CA通道186可经配置以在外部存储器控制器105与存储器装置110之间传递命令，包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA通道186可包含具有所要数据的地址的读取命令。在一些情况中，CA通道186可注册于上升时钟信号边缘及/或下降时钟信号边缘上。在一些情况中，CA通道186可包含用以对地址及命令数据解码的任何数量的信号路径(例如，八个或九个信号路径)。

在一些情况中，通道115可包含一或多个时钟信号(CK)通道188。CK通道188可经配置以在外部存储器控制器105与存储器装置110之间传递一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的动作。在一些情况中，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)且可相应地配置CK通道188的信号路径。在一些情况中，时钟信号可为单端的。CK通道188可包含任何数量的信号路径。在一些情况中，时钟信号CK(例如，CK_t信号及CK_c信号)可提供存储器装置110的命令及寻址操作或存储器装置110的其它全系统操作的时序参考。时钟信号CK可因此可被不同地称为控制时钟信号CK、命令时钟信号CK、或系统时钟信号CK。可由可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管或类似物)的系统时钟产生系统时钟信号CK。

在一些情况中，通道115可包含一或多个数据(DQ)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传递数据及/或控制信息。举例来说，数据通道190可传递待写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。

在一些情况中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。

在一些情况中，其它通道192可包含一或多个写入时钟信号(WCK)通道。虽然WCK中的“W”可标称上代表“写入”，但写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)可提供通常用于存储器装置110的存取操作的时序参考(例如，读取操作及写入操作两者的时序参考)。因此，写入时钟信号WCK也可被称为数据时钟信号WCK。WCK通道可经配置以在外部存储器控制器105与存储器装置110之间传递共同数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些情况中，写入时钟信号可为差分输出(例如，WCK_t信号及WCK_c信号)且可相应地配置WCK通道的信号路径。WCK通道可包含任何数量的信号路径。可由可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管或类似物)的数据时钟产生数据时钟信号WCK。

在一些情况中，其它通道192可包含一或多个错误检测码(EDC)通道。EDC通道可经配置以传递错误检测信号(例如校验和)以提高系统可靠性。EDC通道可包含任何数量的信号路径。

通道115可使用各种不同架构将外部存储器控制器105与存储器装置110耦合。各种架构的实例可包含总线、点对点连接、交叉开关、高密度中介层(例如硅中介层)、或形成在有机衬底中的通道或其某一组合。举例来说，在一些情况中，信号路径可至少部分包含高密度中介层，例如硅中介层或玻璃中介层。

可使用各种不同调制方案来调制经由通道115传递的信号。在一些情况中，可使用二进制符号(或二进制级)调制方案来调制在外部存储器控制器105与存储器装置110之间传递的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于二。二进制符号调制方案中的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)不归零(NRZ)、单极编码、双极编码、曼彻斯特编码、具有两个符号的脉冲振幅调制(PAM)(例如，PAM2)、及/或其它。

图2说明根据如本文中公开的实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些情况中，存储器裸片200可被称为存储器芯片、存储器装置、或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两个或多于两个状态。举例来说，存储器单元205可经配置以每次存储一个数字逻辑位(例如，逻辑0及逻辑1)。在一些情况中，单个存储器单元205(例如，多电平存储器单元)可经配置以每次存储一个以上数字逻辑位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可存储表示数字数据的状态(例如，极化状态或电介质电荷)。在FeRAM架构中，存储器单元205可包含电容器，所述电容器包含铁电材料以存储表示可编程状态的电荷及/或极化。在DRAM架构中，存储器单元205可包含电容器，所述电容器包含电介质材料以存储表示可编程状态的电荷。

可通过激活或选择例如字线210、数字线215、及/或板线220的存取线而对存储器单元205执行例如读取及写入的操作。在一些情况中，数字线215也可被称为位线。对存取线、字线、数字线、板线或其类似物的引用是可交换的，而不会失去理解或操作。激活或选择字线210、数字线215、或板线220可包含将电压施加到相应线。

存储器裸片200可包含布置成网格状图案的存取线(例如，字线210、数字线215、及板线220)。可将存储器单元205定位于字线210、数字线215、及/或板线220的交叉点处。通过加偏压于字线210、数字线215、及板线220(例如，将电压施加到字线210、数字线215、或板线220)，可在其交叉点处存取单个存储器单元205。

可通过行解码器225、列解码器230、及板驱动器235控制存取存储器单元205。举例来说，行解码器225可从本地存储器控制器265接收行地址且基于接收到的行地址来激活字线210。列解码器230从本地存储器控制器265接收列地址且基于接收到的列地址来激活数字线215。板驱动器235可从本地存储器控制器265接收板地址且基于接收到的板地址来激活板线220。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210、标记为DL_1到DL_N的多个数字线215、及标记为PL_1到PL_P的多个板线，其中M、N及P取决于存储器阵列的大小。因此，通过激活字线210、数字线215、及板线220(例如，WL_1、DL_3及PL_1)，可存取其交叉点处的存储器单元205。呈二维或三维配置的字线210及数字线215的交叉点可被称为存储器单元205的地址。在一些情况中，字线210、数字线215、及板线220的交叉点可被称为存储器单元205的地址。

存储器单元205可包含逻辑存储组件(例如电容器240)及切换组件245。电容器240可为铁电电容器的实例。电容器240的第一节点可与切换组件245耦合且电容器240的第二节点可与板线220耦合。切换组件245可为在两个组件之间选择性地建立或撤销建立电子通信的晶体管或任何其它类型的开关装置的实例。

可通过激活或撤销激活切换组件245而完成选择或撤销选择存储器单元205。电容器240可使用切换组件245与数字线215电子通信。举例来说，电容器240可在切换组件245撤销激活时与数字线215隔离，且电容器240可在切换组件245激活时与数字线215耦合。在一些情况中，切换组件245是晶体管且通过将电压施加到晶体管栅极而控制其操作，其中晶体管栅极与晶体管源极之间的差分电压大于或小于晶体管的阈值电压。在一些情况中，切换组件245可为p型晶体管或n型晶体管。字线210可与切换组件245的栅极电子通信且可基于施加到字线210的电压来激活/撤销激活切换组件245。

字线210可为与存储器单元205电子通信的导线，所述导线用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件245的栅极电子通信且可经配置以控制存储器单元的切换组件245。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信且存储器单元205可不包含切换组件。

数字线215可为连接存储器单元205与感测组件250的导线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，字线210及存储器单元205的切换组件245可经配置以选择耦合及/或隔离存储器单元205的电容器240及数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，恒定)。

板线220可为与存储器单元205电子通信的导线，所述导线用于对存储器单元205执行存取操作。板线220可与电容器240的节点(例如，单元底部)电子通信。板线220可经配置以在存储器单元205的存取操作期间与数字线215协作以加偏压于电容器240。

感测组件250可经配置以检测存储于存储器单元205的电容器240上的状态(例如，极化状态或电荷)且基于检测到的状态来确定存储器单元205的逻辑状态。在一些情况中，通过存储器单元205存储的电荷可极小。因而，感测组件250可包含用以放大存储器单元205的信号输出的一或多个感测放大器。感测放大器可在读取操作期间检测数字线215的电荷的微小变化且可基于检测到的电荷来产生对应于逻辑0或逻辑1的信号。在读取操作期间，存储器单元205的电容器240可将信号(例如，释放电荷)输出到其对应数字线215。信号可导致数字线215的电压改变。感测组件250可经配置以比较跨数字线215从存储器单元205接收的信号与参考信号255(例如，参考电压)。感测组件250可基于比较来确定存储器单元205的所存储状态。举例来说，在二进制发信号中，如果数字线215具有比参考信号255更高的电压，那么感测组件250可确定存储器单元205的所存储状态是逻辑1，且如果数字线215具有比参考信号255更低的电压，那么感测组件250可确定存储器单元205的所存储状态是逻辑0。感测组件250可包含用以检测并放大信号中的差异的各种晶体管或放大器。存储器单元205的检测到的逻辑状态可通过列解码器230输出为输出260。在一些情况中，感测组件250可为另一组件(例如，列解码器230、行解码器225)的部分。在一些情况中，感测组件250可与行解码器225、列解码器230、及/或板驱动器235电子通信。

本地存储器控制器265可通过各种组件(例如，行解码器225、列解码器230、板驱动器235、及感测组件250)控制存储器单元205的操作。本地存储器控制器265可为参考图1描述的本地存储器控制器165的实例。在一些情况中，行解码器225、列解码器230、板驱动器235、及感测组件250中的一或多者可与本地存储器控制器265共置。本地存储器控制器265可经配置以从外部存储器控制器105(或参考图1描述的装置存储器控制器155)接收一或多个命令及/或数据，将命令及/或数据转译为可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且响应于执行一或多个操作而将数据从存储器裸片200传递到外部存储器控制器105(或装置存储器控制器155)。

本地存储器控制器265可产生行、列及/或板线地址信号以激活目标字线210、目标数字线215、及目标板线220。本地存储器控制器265也可产生并控制在存储器裸片200的操作期间使用中的各种电压或电流。一般来说，本文中论述的所施加电压或电流的振幅、形状或持续时间可调整或改变且对于在操作存储器裸片200中论述中的各种操作可不同。

在一些情况中，本地存储器控制器265可经配置以对存储器裸片200中的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些情况中，可在单个写入操作期间编程多个存储器单元205。本地存储器控制器265可识别目标存储器单元205，对目标存储器单元205执行写入操作。本地存储器控制器265可识别与目标存储器单元205(例如，目标存储器单元205的地址)电子通信的目标字线210、目标数字线215、及/或目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215、及/或目标板线220(例如，将电压施加到字线210、数字线215、或板线220)以存取目标存储器单元205。本地存储器控制器265可在写入操作期间将特定信号(例如，电压)施加到数字线215且将特定信号(例如，电压)施加到板线220以将特定状态存储于存储器单元205的电容器240中，所述特定状态指示所要逻辑状态。

存储器裸片200可经配置以对一或多个存储器单元205执行一或多个ECC操作作为写入操作的部分。在一些情况中，存储器裸片200可包含用于执行与写入操作相关联的错误校正操作(例如，SEC或SECDED)的一或多个ECC电路。举例来说，存储器裸片200可包含经配置以执行写入ECC操作的多个第一ECC电路。每一第一ECC电路(例如，写入ECC电路)可与位于存储器裸片200上的存储器单元205的子集相关联。在一些情况中，每一第一ECC电路可与存储器裸片200上的存储器单元205存储体相关联且经配置以执行与将数据写入到所述存储器单元205存储体相关联的写入ECC操作。在一些实例中，本地存储器控制器265可经配置以对位于存储器裸片200上的存储器单元205执行写入ECC操作中的一或多个方面。此可包含本地存储器控制器265控制哪一写入ECC电路/存储器单元205接收与写入操作相关联的数据，存储与写入操作相关联的奇偶校验数据，基于一或多个ECC操作来修改数据，将与写入ECC操作有关的信息传输(举例来说)到主机装置或类似物，或其组合。

在一些情况中，本地存储器控制器265可经配置以对存储器裸片200中的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况中，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器265可识别目标存储器单元205，对目标存储器单元205执行读取操作。本地存储器控制器265可识别与目标存储器单元205(例如，目标存储器单元205的地址)电子通信的目标字线210、目标数字线215、及/或目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215、及/或目标板线220(例如，将电压施加到字线210、数字线215、或板线220)以存取目标存储器单元205。目标存储器单元205可响应于加偏压于存取线而将信号传送到感测组件250。感测组件250可放大信号。本地存储器控制器265可触发感测组件250(例如，锁存感测组件)且借此比较从存储器单元205接收的信号与参考信号255。基于所述比较，感测组件250可确定存储于存储器单元205上的逻辑状态。本地存储器控制器265可将存储于存储器单元205上的逻辑状态传递到外部存储器控制器105(或装置存储器控制器)作为读取操作的部分。

存储器裸片200可经配置以对一或多个存储器单元205执行一或多个ECC操作作为读取操作的部分。在一些情况中，存储器裸片200可包含用于执行与读取操作相关联的错误校正操作(例如，SEC或SECDED)的一或多个ECC电路。举例来说，存储器裸片200可包含经配置以执行读取ECC操作的第二ECC电路。第二ECC电路(例如，写入ECC电路)可与位于存储器裸片200上的多个存储器单元205存储体相关联。在一些情况中，第二ECC电路可经配置以针对存储器裸片200上的全部存储器单元205执行读取ECC操作。在一些实例中，本地存储器控制器265可经配置以对位于存储器裸片200上的存储器单元205执行读取ECC操作中的一或多个方面。此可包含本地存储器控制器265控制存储器单元205上的读取ECC操作，传输与读取操作相关联的奇偶校验数据，基于一或多个读取ECC操作来修改数据，将与读取ECC操作有关的信息传输(举例来说)到主机装置或类似物，或其组合。

图3A及3B使用根据如本文中公开中的各种实例的磁滞曲线300-a及300-b说明铁电存储器单元的非线性电性质的实例。磁滞曲线300-a及300-b分别说明示范性铁电存储器单元写入及读取过程。磁滞曲线300-a及300-b描绘依据电压差V而变化的存储于铁电电容器(例如，参考图2描述的电容器240)上的电荷Q。

铁电材料的特征在于自发电极化，即，其在不存在电场的情况下维持非零电极化。示范性铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸铅锆(PZT)、及钽酸锶铋(SBT)。本文中描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，将电荷存储于铁电材料与电容器端子的接口处。由于可在不存在外部施加电场的情况下维持电极化达相对较长时间，甚至是无限期，因此与举例来说DRAM阵列中采用的电容器相比，可显著减少电荷泄漏。此可减少执行刷新操作的需求。

可从电容器的单个端子的视角理解磁滞曲线300-a及300-b。通过实例，如果铁电材料具有负极化，那么正电荷积累于端子处。同样地，如果铁电材料具有正极化，那么负电荷积累于端子处。此外，磁滞曲线300-a及300-b中的电压表示跨电容器的电压差且为定向的。举例来说，可通过将正电压施加到所讨论端子(例如，单元板)且将第二端子(例如，单元底部)维持在接地(或近似零伏特(0V))而实现正电压。可通过将所讨论端子维持在接地且将正电压施加到第二端子(即，可施加正电压以使所讨论端子负极化)而施加负电压。类似地，可将两个正电压、两个负电压、或正电压及负电压的任何组合施加到适当电容器端子以产生磁滞曲线300-a及300-b中展示的电压差。

如磁滞曲线300-a中描绘，铁电材料可维持具有零电压差的正或负极化，从而导致两个可能充电状态：电荷状态305及电荷状态310。根据图3A及3B的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可反转以适应用于操作存储器单元的其它方案。

可通过凭借施加电压控制铁电材料的电极化及因此电容器端子上的电荷而将逻辑0或1写入到存储器单元。举例来说，跨电容器施加净正电压315导致电荷积累直到达到电荷状态305-a。在移除电压315后，电荷状态305-a遵循路径320直到其在零电压达到电荷状态305。类似地，通过施加净负电压325而写入电荷状态310，此导致电荷状态310-a。在移除负电压325之后，电荷状态310-a遵循路径330直到其在零电压达到电荷状态310。电荷状态305-a及310-a也可被称为剩余极化(Pr)值，即，在移除外部偏压(例如，电压)后剩余的极化(或电荷)。矫顽电压是电荷(或极化)是零的电压。

为读取或感测铁电电容器的所存储状态，可跨电容器施加电压。作为响应，所存储电荷Q改变，且改变程度取决于初始电荷状态，即，最终存储电荷(Q)取决于最初存储电荷状态305-b或310-b。举例来说，磁滞曲线300-b说明两个可能存储电荷状态305-b及310-b。可跨如参考图2论述的电容器240施加电压335。在其它情况中，可将固定电压施加到单元板且尽管描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可遵循路径340。同样地，如果最初存储电荷状态310-b，那么其遵循路径345。电荷状态305-c及电荷状态310-c的最终位置取决于一或多个因素，包含特定感测方案及电路。

在一些情况中，最终电荷可取决于连接到存储器单元的数字线的本质电容。举例来说，如果电容器电连接到数字线且施加电压335，那么数字线的电压可归因于其本质电容而升高。在感测组件处测量的电压可不等于电压335且代替地可取决于数字线的电压。磁滞曲线300-b上的最终电荷状态305-c及310-c的位置因此可取决于数字线的电容且可通过负载线分析进行确定，即，可相对于数字线电容定义电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可不同且可取决于电容器的初始状态。

通过比较数字线电压与参考电压，可确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(电压350或电压355)之间的差，即，电压335与电压350之间的差或电压335与电压355之间的差。可产生参考电压使得其量值在两个可能数字线电压的两个可能电压之间以确定所存储逻辑状态，即，数字线电压是否高于或低于参考电压。在通过感测组件比较后，所感测数字线电压可确定为高于或低于参考电压，且可确定铁电存储器单元的所存储逻辑值(即，逻辑0或1)。

在一些情况中，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么电荷状态可在读取操作期间遵循路径340而到电荷状态305-c且在移除电压335之后，电荷状态可通过沿相反方向遵循路径340而返回到初始电荷状态305-b。在一些情况中，铁电存储器单元会在读取操作之后丢失其初始逻辑状态。举例来说，如果存储电荷状态310-b，那么电荷状态可在读取操作期间遵循路径345而到电荷状态305-c且在移除电压335之后，电荷状态可通过遵循路径340而松弛到电荷状态305-b。

磁滞曲线300-b说明读取经配置以存储电荷状态305-b及电荷状态310-b的存储器单元的实例。读取电压335可经由如参考图2描述的数字线215及板线220施加(举例来说)为电压差。磁滞曲线300-b可说明读取操作，其中读取电压335是负电压差Vcap(例如，其中Vbottom–Vplate是负的)。跨电容器的负读取电压可被称为“板高”读取操作，其中板线220最初被带到高电压，且数字线215最初处于低电压(例如，接地电压)。尽管读取电压335展示为跨铁电电容器240的负电压，但在替代操作中，读取电压可为跨铁电电容器240的正电压，其可被称为“板低”读取操作。

在(例如，通过激活如参考图2描述的切换组件245)选定存储器单元205时，可跨铁电电容器240施加读取电压335。在将读取电压335施加到铁电电容器240后，电荷可经由数字线215及板线220流动到或流动出铁电电容器240，且可取决于铁电电容器240是否处于电荷状态305-a(例如，逻辑1)或电荷状态310-a(例如，逻辑0)而产生不同电荷状态。

在存储器单元上的电荷的读取、写入或存储操作期间可能发生一或多个错误。在一些情况中，可通过执行一或多个错误校正操作而校正由读取、写入或存储操作引入的错误。存储器裸片200可包含用于执行与第一组存取操作(例如，写入、掩码写入、损耗等级或类似物)相关联的第一ECC操作的第一ECC电路。第一ECC电路可校正错误(例如，单位元错误)作为执行第一组存取操作的部分。在一些情况中，此可包含存储奇偶校验数据或修改存储于存储器单元上的数据作为第一组存取操作的部分。存储器裸片200也可包含用于执行与第二组存取操作(例如，读取操作)相关联的第二组ECC操作的第二ECC电路。第二ECC电路可校正错误(例如，单位元错误)作为执行第二组存取操作的部分。在一些情况中，此可包含接收数据以及存储于存储器单元上的奇偶校验数据，修改接收到的数据，将与ECC操作相关联的信息传输到与存储器装置(例如，主机装置)相关联的其它组件或装置，或其组合。

图4说明根据如本文中公开的实例的支持存储器装置上的错误校正的存储器裸片400的实例。存储器裸片400从俯视图视角说明存储器裸片布局或存储器裸片计划的实例。存储器裸片400可为参考图1及2描述的存储器裸片160或200的实例。存储器裸片400也可包含参考图1到3描述的一或多个组件。举例来说，存储器裸片400可包含：存储器单元402的阵列405，其可为参考图1及2描述的存储器阵列170或存储器单元205的实例；一或多个存储体410；支持电路415，其可为如参考图2描述的行解码器225、列解码器230、及板驱动器235、感测组件250或类似物、或其组合的实例；第一ECC电路420及第二ECC电路425，其可为参考图1及2描述的错误校正组件的实例；或一或多个数据总线430，其可为例如参考图1到3描述的数据输送组件、导线、数据路径或类似物的实例；及通道435，其可为参考图1描述中的一或多个通道115的实例。

存储器裸片400可经配置以对阵列405中的一或多个存储器单元402执行一或多个存取操作(例如，写入、掩码写入、损耗均衡、读取或类似物)。在一些情况中，一或多个存取操作可包含对存储器单元402中的一或多者的写入操作，其可包含写入逻辑状态(例如，逻辑1或逻辑0)、执行掩码写入操作、执行损耗均衡操作、或类似物。一或多个存取操作也可包含对存储器单元402中的一或多者的读取操作，例如读取存储于存储器单元402上的逻辑状态(例如，逻辑1或逻辑0)。存储器裸片400可进一步经配置以将与存取操作相关联的数据传输到通道435。在一些实例中，通道435可将数据传输到与存储器裸片400或存储器装置相关联的一或多个其它组件或装置(例如，主机装置)。

存储器裸片400可包含与阵列405相关联的多个存储器单元402。存储器单元402的阵列405可包含多个存储体410。每一存储体可含有阵列405中的存储器单元402的子集。在一些情况中，阵列405中的一些或全部存储器单元402可以存储器单元的重复图案定位。举例来说，如说明，阵列405可包含以4×8矩形配置定位的32个存储器单元存储体410。出于说明性目的呈现此阵列405配置且各种阵列配置是可能的，包含圆形、对角线、随机、偏移、或其它布置。

存储器裸片400也可包含一或多个支持电路415(为了清楚起见仅展示一个)，其可经配置以执行与阵列405中的存储器单元402的存取操作相关联的一或多个过程。举例来说，支持电路415可包含一或多个数字线驱动器或相关联组件、一或多个字线驱动器或相关联组件、一或多个板线驱动器或相关联组件、一或多个感测组件或相关联组件。在一些实例中，支持电路415可包含多路复用组件，例如多路复用信号放大器或类似物。在一些情况中，支持电路415可位于与存储器单元402不同的衬底层上。举例来说，支持电路415可位于位于存储器单元402的第一存储体410-a下方的衬底上。在一些情况中，支持电路415可为位于阵列下方的互补金属氧化物半导体(CMOS)电路，其可被称为阵列下CMOS(CuA)。支持电路415可为存储体410级电路且支持用于存储器单元402的第一存储体410-a的存取操作。因此，阵列405可具有多个支持电路415，每一支持电路415与阵列405的部分相关联，举例来说，每一支持电路415可与存储器单元402的存储体410相关联。在一些情况中，每一支持电路415可仅占据存储体410的空间(例如，表面积)的部分。

存储器裸片400也可包含经配置以执行与存取操作相关联的错误校正操作的第一ECC电路420(为了清楚起见仅展示一个)。在一些情况中，第一ECC电路420可对与阵列405中的存储器单元402相关联的数据执行单位元错误校正操作。在此方面，第一ECC电路420可产生或处理与传送到阵列405且从阵列405传送的数据相关联的奇偶校验数据。在一些情况中，可将第一ECC电路420定位于存储器单元402的阵列405的覆盖区下方。此可包含将第一ECC电路420定位于存储器单元402的第一存储体410-a的覆盖区下方。举例来说，第一ECC电路420可为与存储器单元402的存储体410相关联的存储体级电路。

另外或替代地，第一ECC电路420可位于/定位于与支持电路415相同的存储器单元402的存储体410下方的衬底层上。举例来说，存储器单元402的第一存储体410-a可位于存储器裸片400的第一层上且支持电路415及第一ECC电路420可位于定位于存储器单元402的第一存储体410-a下方的存储器裸片400的第二层上。在一些情况中，支持电路415及第一ECC电路420可跨第一存储体410-a分布。在此方面，图4说明支持电路415及第一ECC电路420中的每一者可占用存储体410的代表性区域。如参考图5更详细地描述，支持电路可占用存储体410-a的第二层(例如，CuA)的第一部分且第一ECC电路420可占用第二层的第二部分。举例来说，第一ECC电路420可位于/分布于支持电路415周围的自由空间内。

在一些情况中，第一ECC电路420可经配置以对存储器单元402的存储体410执行一或多个ECC操作作为写入操作(例如，写入、掩码写入、损耗均衡或类似物)的部分。第一ECC电路420可经配置具有电路结构，所述电路结构减小衬底上由第一ECC电路420占据的面积(举例来说)以将第一ECC电路420配装于存储体410未由支持电路415占据的面积内。举例来说，在第一ECC电路420包含异或(XOR)门的情况中，第一ECC电路420可包含不平衡XOR门以减小由第一ECC电路420占用的面积(例如，表面积)。在一些情况中，第一ECC电路420可包含提高写入操作的性能的电路设计。此可包含提高对存储体410的存储器单元402的写入操作的准确性、速度、效率或类似物。

存储器裸片400可进一步包含经配置以执行与存取操作相关联的错误校正操作的第二ECC电路425。在一些情况中，第二ECC电路425可对与阵列405中的存储器单元402相关联的数据执行单位元错误校正操作。在此方面，第二ECC电路425可产生或处理与传送到阵列405及从阵列405传送的数据相关联的奇偶校验数据。在一些情况中，可将第二ECC电路425定位于存储器单元402的阵列405的覆盖区外部。此可包含将第二ECC电路425定位于存储器单元402的阵列405的边缘处。在此方面，第二ECC电路425可针对存储器单元402的阵列405执行错误校正操作。

在一些实例中，第二ECC电路425可位于与第一ECC电路420相同的层或层级上。在此情况中，第二ECC电路425可位于存储器单元402的阵列405下方的层上同时定位于存储器单元402的阵列405的覆盖区外部。即，存储器单元阵列405经定位于第一ECC电路420上方，但未定位于第二ECC电路425上方。

在一些情况中，第二ECC电路425可经配置以对存储器单元402的阵列405执行一或多个ECC操作作为读取操作的部分。举例来说，第二ECC电路425可经配置具有电路结构，与执行写入操作的第一ECC电路420相比，所述电路结构提高读取ECC操作的速度。存储器装置可执行比写入操作更多的读取操作。因而，提高读取ECC操作的速度会对写入ECC操作的存储器装置的整体性能产生较大影响。相比之下，第一ECC电路420可跨存储体410中的各个部分分布，举例来说在未由支持电路415占据的自由空间之间布线。

在一些情况中，跨存储体410分布第一ECC电路420可举例来说通过要求第一ECC电路420中的各种组件(例如，晶体管、XOR门或类似物)之间的长互连(例如，导电路径)而增加电路的路径长度。因此，与未经受相同空间约束的ECC电路相比，对第一ECC电路420执行的错误校正操作可较慢或经受较不准确电路(例如，不平衡XOR门)。在此方面，第二ECC电路425可经配置为较高密度电路或定位于存储器裸片400上的专用区域中，且因此，经配置以举例来说提高与阵列405的数据读取相关联的错误校正操作的速度。

与第一ECC电路420相比，第二ECC电路425可包含不同类型或配置的电路组件。即，尽管第一ECC电路420及第二ECC电路425可具有每一电路中存在的一些类似电路结构(例如，晶体管配置、XOR门配置或类似物)，单第一ECC电路420及第二ECC电路425结构可独立地经配置用于执行其相应操作(例如，第一ECC电路420执行写入ECC操作且第二ECC电路425执行读取ECC操作)。举例来说，第一ECC电路420可包含不平衡XOR门(例如，以减小电路大小)且第二ECC电路425可包含平衡XOR门。

在另外实例中，与可包含经配置以减少功率消耗的第二组晶体管的第一ECC电路420相比，第二ECC电路可包含经配置以增加读取ECC操作的第一组晶体管。第一ECC电路420及第二ECC电路425也可包含具有不同电压阈值、输入/输出连接或类似物的晶体管。在一些情况中，第二ECC电路425可包含组件之间的较短互连(例如，导电路径)、组件的不同布局、或类似物、或其组合。在一些实例中，可将第二ECC电路425定位于存储器单元402的阵列405与通道435之间。举例来说，第二ECC电路425可经定位于阵列405的边缘处且将阵列405与通道435分离。

存储器裸片400可包含经配置以在阵列405与第二ECC电路425之间输送数据的一或多个数据总线430。数据总线430可将存储器单元402的存储体410与第二ECC电路425耦合。举例来说，数据总线430可包含存储体410与第二ECC电路425之间的一或多个导电路径。在一些情况中，存储器裸片400可包含多个数据总线430，举例来说，单独数据总线430可将每一存储体410与第二ECC电路425耦合。在其它情况中，单个数据总线430可将多个存储体410与第二ECC电路425耦合。

举例来说，单个数据总线430可将一列存储器存储体410中的每一存储体410与第二ECC电路425耦合。数据总线430可经配置以传输包含与阵列405的读取操作相关联的奇偶校验数据的数据。举例来说，可将与存取操作(例如，写入操作)相关联的奇偶校验数据存储于存储器单元402的第一存储体410-a处。在一些实例中，可由经配置为CuA电路的第一ECC电路420产生所存储奇偶校验数据。因此，在读取操作期间，包含所存储奇偶校验数据的数据可经由第一数据总线430-a从存储器单元402的第一存储体410-a传输到第二ECC电路425。

在一些情况中，第二ECC电路425可经配置以基于接收相关联奇偶校验数据而对从阵列405接收的数据执行读取ECC操作。在一些情况中，第二ECC电路425可基于执行与读取数据相关联的ECC操作来确定数据的错误指示。第二ECC电路425可进一步基于识别错误指示来校正数据。另外或替代地，第二ECC电路425可将经校正数据传输到通道435。

图5说明根据如本文中公开的实例的支持存储器装置上的错误校正的存储器裸片500的实例。存储器裸片500从俯视图视角说明存储器裸片布局或存储器裸片计划的实例。存储器裸片500可为参考图1、2及4描述的存储器裸片160、200或400的实例。存储器裸片500也可包含参考图1到4描述中的一或多个组件。

举例来说，存储器裸片500可包含：存储器单元502的阵列505，其可为参考图1、2及4描述的存储器阵列170、存储器单元205或存储器单元402的阵列405的实例；一或多个存储体510，其可为参考图4描述的存储体410的实例；支持电路515，其可为参考图4描述的支持电路415的实例；第一ECC电路520及第二ECC电路525，其可为参考图4描述的第一ECC电路420及第二ECC电路425的实例；一或多个数据总线530，其可为参考图4描述的数据总线430的实例；及通道535，其可为参考图4描述的通道435的实例。存储器裸片500可进一步包含存储器单元502的第一层511及第二层512，第二层512包含一或多个支持电路515及第一ECC电路520，其可为参考图4描述的支持电路415及第一ECC电路420的实例。

图5进一步说明第一存储体510-a的第二层512的详细视图509。详细视图509说明第二层512可包含或划分成通过实线表示其边界的多个片块514(例如，图块)。每一片块514可包括通过第一片块514-a内的阴影方框表示的支持电路515(为了清楚起见，在第一片块514-a中仅展示第一支持电路515-a)。第二层512也可包含通过详细视图509中的虚线表示的第一ECC电路520。在一些情况中，每一片块514可与阵列505的存储器单元502的子集相关联。举例来说，位于片块514-a中的支持电路515-a可支持位于第一存储体510-a的第一层511上的第一组存储器单元502(详细视图509中未展示)的存取操作。

在一些实施方案中，支持电路515可包含一或多个数字线驱动器或相关联组件、一或多个字线驱动器或相关联组件、一或多个板线驱动器或相关联组件、一或多个感测组件或相关联组件。在一些实例中，支持电路515可包含多路复用组件，例如多路复用信号放大器或类似物。在一些情况中，一或多个支持电路515可为位于阵列下方的CMOS电路(例如，CuA)。另外或替代地，在一些实施方案中，支持电路515可为片块514级电路。举例来说，第一支持电路515-a可支持与一组存储器单元502相关联的第一片块514-a的存取操作。因此，阵列505中的每一存储体510可具有多个支持电路515，每一支持电路515与阵列505的部分相关联，举例来说，每一支持电路515可与片块510相关联。在一些情况中，每一支持电路515可仅占据片块514的空间(例如，表面积)的部分。

第一ECC电路520(用详细视图509中的虚线表示)可跨第一存储体510-a的第二层512分布/布线。在一些情况中，第一ECC电路520可为存储体级电路。即，第一ECC电路520可针对存储器单元502的存储体510-a执行错误校正操作。在此方面，第一ECC电路520可与多个片块514相关联或跨多个片块514分布。举例来说，第一存储体510-a可包含7×23片块阵列(即，161个片块)，每一片块包含支持电路515(例如，第一存储体510-a具有161个支持电路)。在此实例中，单个第一ECC电路520可跨161个片块分布，举例来说如通过详细视图509中的虚线展示。在其它实施方案中，多个支持电路515可与每一存储体510相关联。

图5进一步说明第一存储体510-a的四个片块514的详细视图517。第二片块514-b(由实线定界的右上方方框)可含有跨第二片块514-b的覆盖区分布的第二支持电路515-b(通过四个阴影方框表示)。如此处描述，第二支持电路515-b可经配置以执行与第二片块514-b相关联的存储器单元502(详细视图517中未展示)的存取操作的不同过程。片块514也可含有第一ECC电路520的子区段521(以虚线展示)。举例来说，第一ECC电路520可包含用于执行错误校正操作的各种组件。

在一些实例中，第一ECC电路520可包含多个XOR门、耦合XOR门的导线(例如，互连件)、或类似物。因此，位于第二片块514-b内的第一ECC电路520的第一子区段521-b可含有用于第一ECC电路520的XOR门的部分或互连件的部分。在此方面，第一ECC电路520可包含位于每一片块514的空间内的多个子区段。因此，存储器裸片500可包含一或多个第一ECC电路520而不减小位于阵列505的第一层511上的存储器单元502的密度。

存储器裸片500也可包含位于存储器单元502的阵列505的覆盖区外部的第二ECC电路525。第二ECC电路525可占用存储器裸片500的部分。即，第二ECC电路525可位于与存储器裸片500的其它组件(例如，存储器单元502的阵列505或通道535)相异的衬底的部分上。在一些情况中，第二ECC电路525可经配置以提高与阵列505的存取操作相关联的错误校正操作的效率(例如，速度、准确性、可靠性或类似物)。举例来说，第二ECC电路525可经配置以执行与存储器单元502的阵列505上的读取操作相关联的ECC操作。因此，与第一ECC电路520相比，第二ECC电路525可经配置具有提高阵列505上的读取操作的速度的组件(例如，XOR门、晶体管等)。在一些情况中，其包含相较于第一ECC电路520经配置以对阵列505执行类似大小的写入操作，第二ECC电路525经配置以针对阵列505上的读取操作更快地执行ECC操作。

第二ECC电路525可进一步经配置以经由一或多个数据总线530从阵列505接收包含奇偶校验数据的数据。在一些情况中，第二ECC电路525可位于阵列505的边缘处且将阵列505的全部或一部分与通道535分离。另外或替代地，第二ECC电路525可为阵列505级电路且经配置以针对阵列505的多个存储体510执行ECC操作。在一些情况中，存储器裸片500可包含多个第二ECC电路525。

在一些实例中，第二ECC电路525可经配置以检测或校正从阵列505接收的数据。举例来说，第二ECC电路525可经配置以从阵列505接收数据(包含奇偶校验数据)且基于执行ECC操作来修改数据。在一些情况中，第二ECC电路525可经配置以产生与从阵列接收的数据相关联的校验子。校验子可指示与从阵列505接收的数据相关联的错误、错误类型、错误数目或类似物。第二ECC电路525可基于校验子来修改数据，将校验子传输到与存储器裸片400相关联的一或多个其它组件(例如，控制器)、或其组合。

图6说明根据如本文中公开的实例的支持存储器装置上的错误校正的过程流程600的实例。在一些实例中，过程流程600可实施系统100或存储器裸片200、400或500的部分。过程流程600可包含存储器单元的第一阵列605，其可为参考图4到5描述的存储器单元402、502的阵列405、505的实例。过程流程可进一步包含第一ECC电路620、第一存储器单元存储体610、第二ECC电路625及通道635，其可为参考图4到5描述的第一ECC电路420、520、存储体410、510、第二ECC电路425、525及通道435、535的实例。过程流程600包含在本文中描述的错误校正的上下文中在存储器裸片上实施的功能或过程。

在650，第一ECC电路620可对与存储器阵列605上的存取操作相关联的数据执行第一ECC操作。在一些情况中，此可包含举例来说在本地存储器控制器处接收写入命令。接着，基于接收写入命令，写入数据可经传输到第一阵列605且由第一ECC电路620接收。第一ECC电路620可对接收到的数据执行第一ECC操作。第一ECC操作可包含裸片上ECC操作且第一ECC电路620可基于接收数据来产生奇偶校验数据。奇偶校验数据可经配置以连同数据一起存储于存储器阵列605中且可经配置以检测数据中的错误。在一些情况中，代替产生奇偶校验数据，奇偶校验数据可由主机装置产生且可连同数据一起传送且由第一ECC电路620接收。在一些实例中，第一ECC操作可包含链路ECC操作且第一ECC电路620可举例来说基于接收奇偶校验信息来确定接收到的数据中是否存在错误。在一些实施方案中，第一ECC操作可包含裸片上及链路ECC操作两者。

在655，第一ECC电路620可任选地基于执行第一ECC操作来修改数据。在一些情况中，第一ECC电路620可在执行链路ECC时执行此修改。在一些情况中，第一ECC电路620可修改数据以包含奇偶校验数据或配置奇偶校验数据以独立于接收到的数据进行存储。在举例来说与链路ECC操作相关联的一些情况中，第一ECC电路620可在将数据存储于存储器阵列605上的前校正接收到的数据中的一或多个错误。

第一ECC电路620也可产生对应于在650执行第一ECC操作的信息。举例来说，第一ECC电路620可确定存在与接收到的数据相关联的一或多个错误且拒绝数据(例如，未传输待存储于存储器阵列605处的接收到的数据)。因此，第一ECC电路620可将不会存储接收到的数据的指示传输到例如主机装置或本地存储器控制器中的一或多个装置。在一些情况中，传输指示可导致再次发送数据。

在660，第一ECC电路620可将包含在第一ECC操作(例如，650)产生的奇偶校验数据的数据传输到存储器单元存储体610。将数据传输到存储器单元存储体610可作为执行第一ECC操作的部分自动发生或可通过本地存储器控制器或其它装置(例如主机装置)进行控制。第一ECC电路620可为如本文中描述的存储体级电路。在此方面，第一ECC电路620-a可对应于第一存储器单元存储体610-a。举例来说，第一ECC电路620-a可为位于第一存储器单元存储体610-a下方的CuA电路。因此，在660，将数据传输到第一存储器单元存储体610-a可包含将经修改数据及/或奇偶校验数据从在650执行第一ECC操作的第一ECC电路620-a传输到第一存储器单元存储体610-a。在一些情况中，阵列605可包含各自与第一ECC电路620相关联的多个存储器单元存储体610。因此，阵列605的多个第一ECC电路620可在650独立地执行第一ECC操作且在655将数据存储到对应存储器单元存储体610。此可允许同时执行存储器阵列605的多个ECC操作，借此提高第一ECC操作的效率。

在665，存储器单元存储体610可从第一ECC电路620接收数据及奇偶校验数据且将数据存储于存储体中的一或多个存储器单元处。在一些情况中，可将数据或奇偶校验数据存储于与第一ECC电路620-a相关联的第一存储器单元存储体610-a处。在其它情况中，可将数据存储于第一存储器单元存储体610-a处且可独立于第一数据存储奇偶校验数据。在一些情况中，此可包含将奇偶校验数据存储于不同存储器单元存储体或集合处。

存储器阵列605可支持写入操作(例如，650到665)及读取操作(例如，670到680)两者。不同类型的存取操作可使用不同ECC电路。

在670，可将数据传输到第二ECC电路625作为对与存储器阵列605上的存取操作(例如，读取操作)相关联的数据的第二ECC操作的部分。存储器单元存储体610-a可存取数据作为读取操作的部分。此可包含将所存储数据及所存储奇偶校验数据两者传输到第二ECC电路625。在一些情况中，将数据传输到第二ECC电路625也可包含举例来说经由数据总线将数据从存储器单元存储体610传输到第二ECC电路625。

在一些实例中，第二ECC电路625可位于阵列605的覆盖区外部。因此，从存储器单元存储体610传输数据可包含从阵列605的覆盖区传输数据。另外或替代地，第二ECC电路625可为如本文中描述的阵列605级电路。在此方面，在660传输数据可进一步包含将数据从多个存储器单元存储体610传输到第二ECC电路625。在一些情况中，可同时或并行地完成在670从多个存储体传输数据。在其它情况中，阵列可经配置或控制以排程在670传输数据使得第二ECC电路625以已知或协调方式从不同存储器单元存储体610接收数据。

在670-b，也可将奇偶校验数据从阵列605传输到第二ECC电路625。在一些情况中，奇偶校验数据及数据可一起传输。在其它情况中，可独立地传输奇偶校验数据。奇偶校验数据可经由与数据相同的数据总线进行传输或可经由不同总线(例如专用奇偶校验总线)进行传输。

在675，第二ECC电路625可对数据执行第二ECC操作。第二操作可包含举例来说基于接收奇偶校验数据来确定与数据相关联的错误。在一些情况中，第二操作可包含产生或确定与数据相关联的校验子。校验子可基于执行第二ECC操作来特性化一或多个错误、错误类型、错误率、错误数目、或数据的其它特性。第二ECC操作可包含将数据的校验子传输到与阵列605相关联的一或多个组件(例如，本地存储器控制器、外部存储器控制器、外围组件或类似物)。另外或替代地，第二ECC操作可包含修改数据。举例来说，第二ECC操作可基于接收到的奇偶校验数据来执行单位元错误校正。

在680，第二ECC电路625可将数据传输到通道635。此可包含第二ECC电路625举例来说基于执行第二ECC操作而将经修改数据传输到通道。在一些情况中，可经由通道635将数据传输到主机装置。因此，在将经修改数据从第二ECC电路625传送到通道635后，包含第二ECC操作的读取操作可完成。

图7展示根据如本文中公开的实例的支持错误校正的存储器装置705的框图700。存储器装置705可为如参考图1到6描述的存储器装置的部分的实例。存储器装置705可包含数据输入管理器710、错误校正组件715、及数据存储组件720。这些模块中的每一者可直接或间接地彼此通信(例如，经由一或多个总线)。

数据输入管理器710可接收与用于存储器单元阵列的第一存储体的写入操作相关联的数据。在一些实例中，数据输入管理器710可接收与用于存储器单元阵列的第二存储体的写入操作相关联的第二数据。

错误校正组件715可基于接收数据而使用第一ECC电路对数据执行第一ECC操作。在一些实例中，错误校正组件715可基于数据而使用第二ECC电路对数据执行第二ECC操作。在一些实例中，错误校正组件715可通过第二ECC电路基于执行第二ECC操作来确定数据的错误指示。在一些实例中，错误校正组件715可通过第二ECC电路基于确定错误指示来校正数据。在一些实例中，错误校正组件715可基于对数据执行第一ECC操作而产生奇偶校验数据集。在一些实例中，错误校正组件715可在读取操作期间将奇偶校验数据集从存储器单元阵列传输到第二ECC电路，其中执行第二ECC操作基于在第二ECC电路处接收奇偶校验数据集。在一些实例中，错误校正组件715可基于执行第二ECC操作来修改数据。在一些实例中，错误校正组件715可至少部分基于执行第一ECC操作来修改数据。在一些实例中，错误校正组件715可使用第三ECC电路对第二数据执行第一ECC操作。在一些实例中，错误校正组件715可使用第二ECC电路对第二数据执行第二ECC操作作为读取操作的部分。

数据存储组件720可基于对数据执行第一ECC操作而将数据存储于存储器单元阵列的第一存储体中作为写入操作的部分。在一些实例中，数据存储组件720可从第一存储体检索数据作为读取操作的部分。在一些实例中，数据存储组件720可将奇偶校验数据集存储于存储器单元阵列中作为写入操作的部分。在一些实例中，数据存储组件720可将经修改数据从第二ECC电路传输到通道。在一些实例中，数据存储组件720可将经修改数据从第一ECC电路传输到第一存储体。在一些实例中，数据存储组件720可基于对第二数据执行第一ECC操作而将第二数据存储于存储器单元阵列的第二存储体中作为写入操作的部分。在一些实例中，数据存储组件720可从第二存储体检索第二数据作为读取操作的部分。

图8展示说明根据本发明的实例的支持存储器装置上的错误校正的一或若干方法800的流程图。可通过如本文中描述的存储器装置或其组件实施方法800的操作。举例来说，可通过如参考图7描述的存储器装置执行方法800的操作。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能组件以执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的部分。

在805，存储器装置可接收与用于存储器单元阵列的第一存储体的写入操作相关联的数据。可根据本文中描述的方法来执行805的操作。在一些实例中，可由如参考图7描述的数据输入管理器执行805的操作的部分。

在810，存储器装置可基于接收数据而使用第一ECC电路对数据执行第一ECC操作。可根据本文中描述的方法来执行810的操作。在一些实例中，可由如参考图7描述的错误校正组件执行810的操作的部分。

在815，存储器装置可基于对数据执行第一ECC操作而将数据存储于存储器单元阵列的第一存储体中作为写入操作的部分。可根据本文中描述的方法来执行815的操作。在一些实例中，可由如参考图7描述的数据存储组件执行815的操作的部分。

在820，存储器装置可从第一存储体检索数据作为读取操作的部分。可根据本文中描述的方法来执行820的操作。在一些实例中，可由如参考图7描述的数据存储组件执行820的操作的部分。

在825，存储器装置可基于数据而使用第二ECC电路对数据执行第二ECC操作。可根据本文中描述的方法来执行825的操作。在一些实例中，可由如参考图7描述的错误校正组件执行825的操作的部分。

在一些实例中，如本文中描述的设备可执行一或若干方法，例如方法800。设备可包含用于以下各者的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：接收与用于存储器单元阵列的第一存储体的写入操作相关联的数据；基于接收数据而使用第一ECC电路对数据执行第一ECC操作；基于对数据执行第一ECC操作而将数据存储于存储器单元阵列的第一存储体中作为写入操作的部分；从第一存储体检索数据作为读取操作的部分；及基于数据而使用第二ECC电路对数据执行第二ECC操作。

本文中描述的方法800及设备的一些实例可进一步包含用于通过第二ECC电路基于执行第二ECC操作而确定数据的错误指示的操作、特征、构件或指令。

本文中描述的方法800及设备的一些实例可进一步包含用于通过第二ECC电路基于确定错误指示而校正数据的操作、特征、构件或指令。

本文中描述的方法800及设备的一些实例可进一步包含用于基于对数据执行第一ECC操作而产生奇偶校验数据集且将所述奇偶校验数据集存储于存储器单元阵列中作为写入操作的部分的操作、特征、构件或指令。

本文中描述的方法800及设备的一些实例可进一步包含用于在读取操作期间将奇偶校验数据集从存储器单元阵列传输到第二ECC电路的操作、特征、构件或指令，其中执行第二ECC操作可基于在第二ECC电路处接收奇偶校验数据集。

本文中描述的方法800及设备的一些实例可进一步包含用于基于执行第二ECC操作来修改数据且将经修改数据从第二ECC电路传输到通道的操作、特征、构件或指令。

本文中描述的方法800及设备的一些实例可进一步包含用于至少部分基于执行第一ECC操作来修改数据且将经修改数据从第一ECC电路传输到第一存储体的操作、特征、构件或指令。

本文中描述的方法800及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：接收与用于存储器单元阵列的第二存储体的写入操作相关联的第二数据；使用第三ECC电路对第二数据执行第一ECC操作；基于对第二数据执行第一ECC操作而将第二数据存储于存储器单元阵列的第二存储体中作为写入操作的部分；从第二存储体检索第二数据作为读取操作的部分；及使用第二ECC电路对第二数据执行第二ECC操作作为读取操作的部分。

应注意，本文中描述的方法描述可能实施方案，且可重新布置或以其它方式修改操作及步骤且其它实施方案是可能的。此外，可组合来自两个或多于两个方法的部分。

描述一种设备。所述设备可包含：存储器单元阵列，其包含一组存储体；第一ECC电路，其与所述一组的第一存储体耦合且经配置以执行与所述第一存储体的第一存取操作相关联的一或多个ECC操作；及第二ECC电路，其与所述一组存储体的所述第一存储体耦合且经配置以执行与所述第一存储体的第二存取操作相关联的一或多个ECC操作。

在一些实例中，第一ECC电路可定位于存储器单元阵列的覆盖区下方，且第二ECC电路可定位于所述存储器单元阵列的所述覆盖区外部。在一些实例中，第二ECC电路可定位于存储器单元阵列的边缘处。在一些实例中，第一ECC电路可定位于存储器单元阵列下互补CMOS(CuA)中。

在一些实例中，第一存储体的第一存取操作可为写入操作且第一ECC电路可经配置以对第一存储体执行一或多个ECC操作作为写入操作的部分，且第一存储体的第二存取操作可为读取操作且第二ECC电路可经配置以对第一存储体执行一或多个ECC操作作为读取操作的部分。

在一些实例中，第二ECC电路可经配置以比第一ECC电路更快地执行一或多个ECC操作。在一些实例中，第一ECC电路包含第一电路结构且第二ECC电路包含不同于所述第一电路结构的第二电路结构。在一些实例中，第一电路结构包含一组不平衡XOR门，且第二电路结构包含一组平衡XOR门。

在一些实例中，第一电路结构包含具有第一电压阈值的第一组晶体管且第二电路结构包含具有第二电压阈值的第二组晶体管。设备的一些实例可包含专用导电路径，其与第二ECC电路及第一存储体耦合且经配置以将与读取操作相关联的数据输送到第二ECC电路。在一些实例中，专用导电路径可经配置以在第一存储体与第二ECC电路之间输送与读取操作相关联的奇偶校验数据。

在一些实例中，存储器单元阵列可定位于第一层上，第一ECC电路可定位于可位于第一层下方的第二层上，且第一ECC电路可跨第一存储体的至少一部分分布。在一些实例中，一组存储体中的每一存储体可被细分成多个片块，且第一ECC电路可与第一存储体的多个片块耦合。

设备的一些实例可包含一组第一ECC电路，其中每一第一ECC电路可位于存储器单元阵列下方且与所述一组存储体中的至少一者相关联。在一些实例中，第二ECC电路可位于与存储器单元阵列相同的层上且可定位于存储器单元阵列与通道之间。

描述一种设备。所述设备可包含：存储器单元阵列，其包含一组存储体；第一ECC电路，其与所述一组存储体的第一存储体耦合且经配置以执行与所述第一存储体的写入操作相关联的一或多个ECC操作；第二ECC电路，其与所述一组存储体的所述第一存储体耦合且经配置以执行与所述第一存储体的读取操作相关联的一或多个ECC操作，所述设备经配置以：使用所述第一ECC电路来对数据执行第一ECC操作；基于对所述数据执行所述第一ECC操作而将所述数据存储于所述第一存储体中作为所述写入操作的部分；从所述第一存储体检索所述数据作为所述读取操作的部分；及使用所述第二ECC电路来对所述数据执行第二ECC操作作为所述读取操作的部分。在一些实例中，第一ECC电路可定位于存储器单元阵列的覆盖区下方，且第二ECC电路可定位于所述存储器单元阵列的所述覆盖区外部。

可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子、或其任何组合表示可在整个上文描述中引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；然而，所属领域的一般技术人员将了解，信号可表示信号的总线，其中总线可具有各种位宽度。

如本文中使用，术语“虚拟接地”指代保持在近似零伏特(0V)的电压但不直接与地面耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态返回到近似0V。可使用各种电子电路组件(例如由计算放大器及电阻器组成的分压器)来实施虚拟接地。其它实施方案也为可能的。“虚拟接地”或“虚拟接地”意味着连接到近似0V。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代支持组件之间的信号流的组件之间的关系。如果组件之间存在可在任何时间支持组件之间的信号流的任何导电路径，那么组件被认为彼此电子通信(或彼此导电接触或连接或耦合)。在任何给定时间，基于包含连接组件的装置的操作，彼此电子通信(或彼此导电接触或连接或耦合)的组件之间的导电路径可为开路或闭路。连接组件之间的导电路径可为组件之间的直接导电路径或连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件的中间组件的间接导电路径。在一些情况中，可举例来说使用例如开关或晶体管中的一或多个中间组件暂时中断连接组件之间的信号流。

术语“耦合”指代从当前无法经由导电路径在组件之间传递信号的组件之间的开路关系移动到可经由导电路径在组件之间传递信号的组件之间的闭路关系的条件。当例如控制器的组件将其它组件耦合在一起时，组件起始允许信号经由先前不允许信号流动的导电路径在其它组件之间流动的变化。

术语“隔离”指代信号当前无法在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，当定位于组件之间的开关断开时，通过所述开关分离的两个组件彼此隔离。当控制器将两个组件彼此隔离时，所述控制器影响防止信号使用先前允许信号流动的导电路径在组件之间流动的变化。

本文中使用的术语“层”指代几何结构的层或片状物。每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可为三维结构，其中两个维度大于第三维度，例如，薄膜。层可包含不同组件、组件及/或材料。在一些情况中，一个层可由两个或多于两个子层构成。在一些附图中，出于说明的目的描绘三维层的两个维度。然而，所属领域的技术人员将辨识，层本质上是三维的。

如本文中使用，术语“基本上”意味着经修饰特性(例如，通过术语基本上修饰的动词或形容词)无需为绝对的但足够接近以实现特性的优点。

如本文中使用，术语“短接”指代经由激活所讨论的两个组件之间的单个中间组件来在组件之间建立导电路径的组件之间的关系。举例来说，当两个组件之间的开关闭合时，短接到第二组件的第一组件可与所述第二组件交换信号。因此，短接可为使电荷能够在电子通信的组件(或线)之间流动的动态操作。

可在半导体衬底(例如硅、锗、硅锗合金、砷化镓、氮化镓等)上形成本文中论述的包含存储器阵列的装置。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)，或另一衬底上的半导体材料的外延层。可通过使用包含(但不限于)磷、硼或砷中的各个化学物种的掺杂来控制衬底或衬底的子区的电导率。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。

本文中论述的切换组件或晶体管可表示场效应晶体管(FET)且包括包含源极、漏极与栅极的三端装置。端子可通过导电材料(例如，金属)连接到其它电子组件。源极及漏极可为导电的且可包括重掺杂(例如，简并)半导体区。可通过轻掺杂半导体区或通道分离源极及漏极。如果通道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果通道是p型(即，多数载子是空穴)，那么FET可被称为p型FET。通道可被绝缘栅极氧化物罩盖。可通过将电压施加到栅极而控制通道电导率。举例来说，分别将正电压或负电压施加到n型FET或p型FET可导致通道变为导电。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，所述晶体管可“关断”或“撤销激活”。

本文中结合随附图式陈述的描述描述示范性配置且不表示可实施或在权利要求书的范围内的全部实例。本文中使用的术语“示范性”意味着“充当实例、例子或说明”而非“优选”或“优于其它实例”。详细描述包含特定细节以提供对所描述技术的理解。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免混淆所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，可通过在参考标记后加上破折号及在类似组件之中区分的第二标记而区分相同类型中的各种组件。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任一者而与第二参考标记无关。

可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子、或其任何组合表示可在整个上文描述中引用的数据、指令、命令、信息、信号、位、符号及芯片。

可利用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件、或其任何组合来实施或执行结合本文中的公开内容描述中的各种说明性块及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器、或状态机。处理器也可经实施为计算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心中的一或多个微处理器、或任何其它此配置)。

可在硬件、通过处理器执行的软件、固件、或其任何组合中实施本文中描述的功能。如果在通过处理器执行的软件中实施，那么功能可作为一或多个指令或程序代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及随附权利要求书的范围内。举例来说，归因于软件的性质，可使用通过处理器执行的软件、硬件、固件、硬接线、或这些中的任一者的组合来实施本文中描述的功能。实施功能的特征也可物理上位于各个位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中(包含在权利要求书中)使用，如项目列表(举例来说，以例如“…中的至少一者”或“…中的一或多者”的词组开头的项目列表)中使用的“或”指示包含性清单，使得举例来说A、B或C中的至少一者的清单意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，词组“基于”不应解释为对条件的闭集的引用。举例来说，描述为“基于条件A”的示范性步骤可在不脱离本发明的范围的情况下基于条件A及条件B两者。换句话来说，如本文中使用，词组“基于”应以与词组“至少部分基于”相同的方式进行解释。

计算机可读媒体包含非暂时性计算机存储媒体及包含促成将计算机程序从一个位置转移到另一位置的任何媒体的通信媒体两者。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例，且非通过限制的方式，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置、或可用于以指令或数据结构的形式载送或存储所要程序代码构件且可由通用或专用计算机、或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)、或无线科技(例如红外线、无线电及微波)从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、或无线科技(例如红外线、无线电及微波)包含于媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘利用激光光学地重现数据。上文的组合也包含于计算机可读媒体的范围内。

提供本文中的描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将明白本发明中的各种修改，且本文中定义的一般原理可应用于其它变体而不脱离本发明的范围。因此，本发明不限于本文中描述的实例及设计但应被赋予与本文中公开的原理及新颖特征一致的最广泛范围。

Claims (25)

1.一种设备，其包括：

存储器单元阵列，其包括多个存储体；

第一错误校正码(ECC)电路，其与所述多个存储体的第一存储体耦合且经配置以执行与所述第一存储体的第一存取操作相关联的一或多个ECC操作；及

第二ECC电路，其与所述多个存储体的所述第一存储体耦合且经配置以执行与所述第一存储体的第二存取操作相关联的一或多个ECC操作。

2.根据权利要求1所述的设备，其中：

所述第一ECC电路定位于所述存储器单元阵列的覆盖区下方；且

所述第二ECC电路定位于所述存储器单元阵列的所述覆盖区外部。

3.根据权利要求2所述的设备，其中所述第二ECC电路定位于所述存储器单元阵列的边缘处。

4.根据权利要求2所述的设备，其中所述第一ECC电路定位于所述存储器单元阵列下互补金属氧化物半导体(CMOS)(CuA)中。

5.根据权利要求1所述的设备，其中：

所述第一存储体的所述第一存取操作是写入操作且所述第一ECC电路经配置以对所述第一存储体执行所述一或多个ECC操作作为所述写入操作的部分；且

所述第一存储体的所述第二存取操作是读取操作且所述第二ECC电路经配置以对所述第一存储体执行所述一或多个ECC操作作为所述读取操作的部分。

6.根据权利要求1所述的设备，其中所述第二ECC电路经配置以比所述第一ECC电路更快地执行所述一或多个ECC操作。

7.根据权利要求1所述的设备，其中所述第一ECC电路包括第一电路结构且所述第二ECC电路包括不同于所述第一电路结构的第二电路结构。

8.根据权利要求7所述的设备，其中所述第一电路结构包括多个不平衡异或(XOR)门且所述第二电路结构包括多个平衡XOR门。

9.根据权利要求7所述的设备，其中所述第一电路结构包括具有第一电压阈值的第一组晶体管且所述第二电路结构包括具有第二电压阈值的第二组晶体管。

10.根据权利要求1所述的设备，其进一步包括：

专用导电路径，其与所述第二ECC电路及所述第一存储体耦合且经配置以将与读取操作相关联的数据输送到所述第二ECC电路。

11.根据权利要求10所述的设备，其中所述专用导电路径经配置以在所述第一存储体与所述第二ECC电路之间输送与所述读取操作相关联的奇偶校验数据。

12.根据权利要求1所述的设备，其中：

所述存储器单元阵列定位于第一层上；

所述第一ECC电路定位于位于所述第一层下方的第二层上；且

所述第一ECC电路跨所述第一存储体的至少一部分分布。

13.根据权利要求12所述的设备，其中：

将所述多个存储体中的每一存储体细分成多个片块；且

所述第一ECC电路与所述第一存储体的多个片块耦合。

14.根据权利要求1所述的设备，其进一步包括：

多个第一ECC电路，其中每一第一ECC电路位于所述存储器单元阵列下方且与所述多个存储体中的至少一者相关联。

15.根据权利要求1所述的设备，其中所述第二ECC电路位于与所述第一ECC电路相同的层上且定位于所述存储器单元阵列与通道之间。

16.一种方法，其包括：

接收与用于存储器单元阵列的第一存储体的写入操作相关联的数据；

至少部分基于接收所述数据而使用第一错误校正码(ECC)电路对所述数据执行第一ECC操作；

至少部分基于对所述数据执行所述第一ECC操作而将所述数据存储于所述存储器单元阵列的所述第一存储体中作为所述写入操作的部分；

从所述第一存储体检索所述数据作为读取操作的部分；及

至少部分基于所述数据而使用第二ECC电路对所述数据执行第二ECC操作。

17.根据权利要求16所述的方法，其进一步包括：

由所述第二ECC电路至少部分基于执行所述第二ECC操作而确定所述数据的错误指示。

18.根据权利要求17所述的方法，其进一步包括：

由所述第二ECC电路至少部分基于确定所述错误指示而校正所述数据。

19.根据权利要求16所述的方法，其进一步包括：

至少部分基于对所述数据执行所述第一ECC操作而产生奇偶校验数据集；及

将所述奇偶校验数据集存储于所述存储器单元阵列中作为所述写入操作的部分。

20.根据权利要求19所述的方法，其进一步包括：

在所述读取操作期间将所述奇偶校验数据集从所述存储器单元阵列传输到所述第二ECC电路，其中执行所述第二ECC操作至少部分基于在所述第二ECC电路处接收所述奇偶校验数据集。

21.根据权利要求16所述的方法，其进一步包括：

至少部分基于执行所述第二ECC操作而修改所述数据；及

将所述经修改数据从所述第二ECC电路传输到通道。

22.根据权利要求16所述的方法，其进一步包括：

至少部分基于执行所述第一ECC操作而修改所述数据；及

将所述经修改数据从所述第一ECC电路传输到所述第一存储体。

23.根据权利要求16所述的方法，其进一步包括：

接收与用于所述存储器单元阵列的第二存储体的写入操作相关联的第二数据；

使用第三ECC电路对所述第二数据执行所述第一ECC操作；

至少部分基于对所述第二数据执行所述第一ECC操作而将所述第二数据存储于所述存储器单元阵列的所述第二存储体中作为所述写入操作的部分；

从所述第二存储体检索所述第二数据作为所述读取操作的部分；及

使用所述第二ECC电路对所述第二数据执行所述第二ECC操作作为所述读取操作的部分。

24.一种设备，其包括：

存储器单元阵列，其包括多个存储体，

第一错误校正码(ECC)电路，其与所述多个存储体的第一存储体耦合且经配置以执行与所述第一存储体的写入操作相关联的一或多个ECC操作，

第二ECC电路，其与所述多个存储体的所述第一存储体耦合且经配置以执行与所述第一存储体的读取操作相关联的一或多个ECC操作，且

所述设备经配置以：

使用所述第一ECC电路对数据执行第一ECC操作；

至少部分基于对所述数据执行所述第一ECC操作而将所述数据存储于所述第一存储体中作为所述写入操作的部分；

从所述第一存储体检索所述数据作为所述读取操作的部分；且

使用所述第二ECC电路对所述数据执行第二ECC操作作为所述读取操作的部分。

25.根据权利要求24所述的设备，其中：

所述第一ECC电路定位于所述存储器单元阵列的覆盖区下方；且

所述第二ECC电路定位于所述存储器单元阵列的所述覆盖区外部。

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