CN110853687B - 用于多电平单元的感测技术 - Google Patents

用于多电平单元的感测技术 Download PDF

Info

Publication number
CN110853687B
CN110853687B CN201910650211.2A CN201910650211A CN110853687B CN 110853687 B CN110853687 B CN 110853687B CN 201910650211 A CN201910650211 A CN 201910650211A CN 110853687 B CN110853687 B CN 110853687B
Authority
CN
China
Prior art keywords
voltage
gate
transistor
node
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910650211.2A
Other languages
English (en)
Other versions
CN110853687A (zh
Inventor
C·J·卡瓦姆拉
S·J·德尔纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN110853687A publication Critical patent/CN110853687A/zh
Application granted granted Critical
Publication of CN110853687B publication Critical patent/CN110853687B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2253—Address circuits or decoders
    • G11C11/2255—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G11C11/225—Auxiliary circuits
    • G11C11/2273—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1096—Write circuits, e.g. I/O line write drivers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Read Only Memory (AREA)

Abstract

本发明涉及用于多电平单元的感测技术。提供用于感测经配置以存储三种或三种以上状态的存储器单元的技术。可使用电荷转移装置在数字线与和感测组件耦合的节点之间转移电荷。在单个读取操作期间，可将多个电压施加到所述电荷转移装置的栅极。可基于施加到所述电荷转移装置的所述栅极的电压的数目多次感测所述节点。所述电荷可通过所述电荷转移装置基于数字线上的所述信号的值及施加到所述电荷转移装置的所述栅极的电压而转移。基于所述电荷被转移及所述感测组件多次感测所述节点，可确定与所述存储器单元相关联的逻辑状态。

Description

用于多电平单元的感测技术
交叉参考
本专利申请案主张川村(KAWAMURA)等人在2018年8月21日申请的标题为“用于多电平单元的感测技术(SENSING TECHNIQUES FOR MULTI-LEVEL CELLS)”的第16/107,280号美国专利申请案的优先权，所述美国专利申请案经转让给其受让人且以全文引用方式明确并入本文中。
技术领域
技术领域涉及用于多电平单元的感测技术。
背景技术
下文大体上涉及包含至少一个存储器装置的系统，且更明确来说，涉及用于多电平单元的感测技术。
存储器装置在各种电子装置(例如计算机、无线通信装置、相机、数字显示器及类似物)中广泛用于存储信息。信息可通过编程存储器装置的不同状态来存储。举例来说，二进制装置最通常存储通常由逻辑1或逻辑0标示的两种状态中的一者。在其它装置中，可存储两种以上状态。为了存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一种所存储状态。为了存储信息，装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，其包含磁硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它存储器。存储器装置可为易失性或非易失性。易失性存储器装置(例如，DRAM)可随着时间的推移丢失其存储的状态，除非其通过外部电源周期性地刷新。
改进存储器装置通常可包含增加存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保持、降低电力消耗或降低制造成本以及其它度量。一些存储器单元可经配置以存储多种状态。可期望感测与能够存储多种状态的此存储器单元相关联的信号以更准确地确定存储到存储器单元的逻辑状态且在读取操作期间提高可靠性以及其它益处。
发明内容
在一些实例中，一种方法可包含：在读取操作期间将晶体管的栅极偏置到第一电压，所述晶体管与数字线及感测组件的节点耦合；至少部分基于将所述晶体管的所述栅极偏置到所述第一电压感测所述节点上的预充电电压；至少部分基于感测所述节点上的所述预充电电压将所述晶体管的所述栅极偏置到第二电压；当所述晶体管的所述栅极被偏置到所述第二电压时，感测所述节点上的第三电压，所述第三电压不同于所述预充电电压；及至少部分基于感测所述第三电压确定与所述数字线耦合的多电平存储器单元的逻辑状态。
在一些实例中，一种设备可包含：多电平存储器单元，其与数字线耦合且经配置以存储三种或三种以上状态；感测组件，其经配置以通过在读取操作期间多次感测与所述数字线相关联的电压确定所述多电平存储器单元上存储的状态；及晶体管，其与所述数字线及所述感测组件耦合且经配置以在所述多电平存储器单元的所述读取操作期间在所述数字线与所述感测组件之间转移电荷，其中所述晶体管的栅极在所述读取操作期间被偏置到多个栅极电压。
在一些实例中，一种方法可包含：在读取操作期间将晶体管的栅极偏置到多个栅极电压，所述晶体管与数字线及感测组件的节点耦合；在所述读取操作期间多次感测所述节点上的电压，其中对于施加到所述晶体管的所述栅极的每一栅极电压，感测所述节点上的所述电压至少一次；及至少部分基于在所述读取操作期间在所述多次中的每一次处感测所述节点上的所述电压确定与所述数字线耦合的多电平存储器单元的逻辑状态。
附图说明
图1说明根据本发明的方面的支持用于多电平单元的感测技术的系统的实例。
图2说明根据本发明的方面的支持用于多电平单元的感测技术的存储器裸片的实例。
图3说明根据本发明的方面的支持用于多电平单元的感测技术的实例电路。
图4说明根据本发明的方面的支持用于多电平单元的感测技术的实例流程图。
图5说明根据本发明的方面的支持用于多电平单元的感测技术的装置的框图。
图6到9展示说明根据本发明的方面的支持用于多电平单元的感测技术的一或多种方法的流程图。
具体实施方式
能够存储三种或三种以上状态的存储器单元(例如，多电平存储器单元)可经配置以存储一个以上数字数据位且可在读取操作期间使用电荷转移装置多次感测。为了感测多电平存储器单元，感测组件可在单个读取操作期间多次感测节点以改进读取操作的整体准确性。在读取操作期间多次感测可防止对数字线的非所要或意外干扰，其原本可导致存储到一或多个存储器单元的数据降级。基于存储到存储器单元的特定逻辑状态，电荷转移装置可将与存储器单元相关联的数字线耦合到感测组件，其在单个读取操作期间可进行多次感测操作。
提供用于感测多电平存储器单元的技术。在一些实例中，多电平存储器单元可存储多种逻辑状态，例如三种逻辑状态(例如，逻辑00、01、11)，且在其它实例中，多电平存储器单元可存储四种或四种以上逻辑状态(例如，逻辑00、01、10、11)。为了感测多电平存储器单元的逻辑状态，可将多个栅极电压施加到电荷转移装置的栅极。电荷转移装置可与数字线及节点耦合，使得当数字线的电压(例如，由于多电平存储器单元被放电到数字线上)小于电荷转移装置的栅极的电压时，电荷转移到与感测组件耦合的节点。多电平存储器单元中存储的逻辑状态可基于何时转移电荷或当电荷转移时施加到电荷转移装置的栅极的栅极电压来确定。
当感测经配置以存储三种或三种以上逻辑状态的多电平存储器单元时，可使用各种感测方案。举例来说，电荷转移装置的栅极的电压及感测组件的节点可各自被预充电(例如，在补偿阶段期间)。接着，多电平存储器单元可被放电到数字线上。取决于存储到存储器单元的逻辑状态及施加到电荷转移装置的栅极的电压，可将电荷转移到节点。感测组件可感测节点的电压以在栅极电压中的至少一者施加到电荷转移装置的栅极之后确定存储器单元的逻辑状态。因此，在于单个读取操作期间发生的感测操作的数目与特定存储器单元经配置以存储的逻辑状态的数目之间可存在相关性。
本发明的特征初始地描述于存储器系统的上下文中。本发明的特征描述于支持用于根据本发明的方面的多电平单元的感测技术的存储器裸片、电路及流程图的上下文中。本发明的这些及其它特征进一步由与用于多电平单元的感测技术相关的设备图及流程图说明且参考所述设备图及流程图描述。
图1说明根据本文揭示的方面的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及耦合外部存储器控制器105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置，但为了易于描述起见，一或多个存储器装置可被描述为单个存储器装置110。
系统100可包含电子装置(例如计算装置、移动计算装置、无线装置或图形处理装置)的方面。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、桌上型计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接的装置或类似物的实例。存储器装置110可为经配置以存储用于系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100经配置以使用基站或接入点与其它系统或装置进行双向无线通信。在一些实例中，系统100能够进行机器类型的通信(MTC)、机器到机器(M2M)通信或装置到装置(D2D)通信。
系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、桌上型计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接的装置、某种其它固定或便携式电子装置或类似物。在一些案例中，主机装置可指代硬件、固件、软件或实施外部存储器控制器105的功能的其组合。在一些案例中，外部存储器控制器105可称为主机或主机装置。
在一些案例中，存储器装置110可为独立装置或组件，其可经配置以与系统100的其它组件通信且提供潜在地由系统100使用或参考的物理存储器地址/空间。在一些实例中，存储器装置110可为可配置的以与至少一种类型或多种不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可为可操作的以支持调制信号的调制方案、用于传送信号的不同引脚设计、系统100及存储器装置110的不同封装、系统100与存储器装置110之间的时钟信令及同步、时序惯例及/或其它因素。
存储器装置110可经配置以存储用于系统100的组件的数据。在一些案例中，存储器装置110可用作系统100的从类型装置(例如，响应于由系统100通过外部存储器控制器105提供的指令及执行所述指令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可包含两个或两个以上存储器裸片160(例如，存储器芯片)以支持所要或指定数据存储容量。包含两个或两个以上存储器裸片的存储器装置110可称为多裸片存储器或封装(也称为多芯片存储器或封装)。
系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140与彼此电子通信。
处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型组件的组合。在此类案例中，处理器120可为中央处理单元(CPU)、图形处理单元(GPU)或芯片上系统(SoC)的实例以及其它实例。
BIOS组件125可为包含操作为固件的BIOS的软件组件，其可初始化及运行系统100的各种硬件组件。BIOS组件125还可管理处理器120与系统100的各种组件(例如，外围组件130、I/O控制器135等)之间的数据流。BIOS组件125可包含只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中存储的程序或软件。
外围组件130可为任何输入装置或输出装置，或用于此类装置的接口，其可集成到系统100中或与系统100集成。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或加速图形端口(AGP)槽。外围组件130可被所属领域的技术人员理解为外围设备的其它组件。
I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可管理未集成到系统100中或与系统100集成的外围设备。在一些案例中，I/O控制器135可表示到外部外围组件的物理连接或端口。
输入145可表示系统100外部的装置或信号，其将信息、信号或数据提供到系统100或其组件。此可包含用户接口或与其它装置介接或介接于其它装置之间。在一些案例中，输入145可为经由一或多个外围组件130与系统100介接或可由I/O控制器135管理的外围设备。
输出150可表示系统100外部的装置或信号，其经配置以从系统100或其组件中的任何者接收输出。输出150的实例可包含显示器、音频扬声器、印刷装置或印刷电路板上的另一处理器等。在一些案例中，输出150可为经由一或多个外围组件130与系统100介接或可由I/O控制器135管理的外围设备。
系统100的组件可由经设计以实施其功能的通用或专用电路组成。此可包含经配置以实施本文描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。在一些实例中，存储器装置110可与一或多个感测组件耦合。每一存储器单元(例如)可经由与电荷转移装置(例如，晶体管)耦合的数字线与感测组件耦合。电荷转移装置的栅极可与电压源(例如，Vread)及经配置以补偿与电荷转移装置相关联的阈值电压的补偿装置(例如，第二晶体管)耦合。在一些实例中，电荷转移装置可经配置以基于存储器单元被放电到数字线上在数字线与感测组件的节点之间转移电荷。随后，感测组件可多次感测节点的电压(例如，在单个读取操作期间经由多个选通)以确定存储器单元的逻辑状态。
存储器装置110可包含装置存储控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)及存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b、及/或存储器阵列170-N)。存储器阵列170可为存储器单元集合(例如，栅格)，其中每一存储器单元经配置以存储至少一个数字数据位。存储器阵列170及/或存储器单元的特征参考图2更详细描述。如上文描述，存储器装置110可与经配置以在单个读取操作期间多次感测节点的电压的一或多个感测组件耦合。举例来说，(例如，相应存储器阵列的)每一存储器单元可经由数字线及电荷转移装置(例如，晶体管)与感测组件耦合。在一些实例中，电荷转移装置的栅极可与经配置以调整电荷转移装置的栅极的电压的电压源耦合。电荷转移装置可与补偿装置(例如，第二晶体管)及电容器耦合，其经配置以补偿与电荷转移装置相关联的阈值电压。
存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或两个以上存储器裸片160(例如，存储器裸片160-a、存储器裸片160-b、及/或任何数目个存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可堆叠在另一者的顶部上。在一些案例中，3D存储器装置中的存储器裸片160-N可称为层(deck/level/layer)或裸片。3D存储器装置可包含任何数量的堆叠式存储器裸片160-N(例如，两个高、三个高、四个高、五个高、六个高、七个高、八个高)。与单个2D存储器装置相比，此可增加可定位在衬底上的存储器单元的数目，这又可降低生产成本或提高存储器阵列的性能或两者。在某种3D存储器装置中，不同层可共享至少一个共同存取线使得一些层可共享字线、数字线及/或板线中的至少一者。
装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含硬件、固件及软件，其使存储器装置110能够执行命令且可经配置以接收、发射或执行命令、数据或控制与存储器装置110相关的信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160或处理器120通信。在一些案例中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收写入命令或读取命令，所述写入命令指示存储器装置110将替系统100的组件(例如，处理器120)存储某些数据，所述读取命令指示存储器装置110将把存储器裸片160中存储的某些数据提供到系统100的组件(例如，处理器120)。
在一些案例中，装置存储器控制器155可控制本文结合存储器裸片160的本地存储器控制器165描述的存储器装置110的操作。装置存储器控制器155及/或本地存储器控制器165中包含的组件的实例可包含用于解调从外部存储器控制器105接收到的信号的接收器、用于调制信号及将信号发射到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器或类似物。在一些实例中，装置存储器控制器155可经配置以控制存储器阵列的操作，因为其与使用电荷转移装置的读取操作相关。举例来说，存储器阵列170-a中的每一存储器单元可经由相应数字线与感测组件的节点耦合。在一些实例中，数字线可与经配置以基于存储器单元被放电到数字线上在数字线与节点之间转移电荷的电荷转移装置耦合。
在一些实例中，存储器单元可在将电荷转移装置的栅极偏置到第一电压之后由本地存储器控制器165感测。电压可为或可等效于(例如)读取电压(例如，Vread)加电荷转移装置的阈值电压(例如，Vt)。本地存储器控制器165可将额外电压(例如，Vcc)施加到与感测组件耦合的节点以给节点预充电。在一些实例中，Vread可为与Vcc相同的电压。此可称为读取操作的补偿阶段。本地存储器控制器165可将存储器单元放电到数字线上。取决于存储到存储器单元的逻辑状态(例如，取决于放电到数字线上的电荷)，电荷转移装置可将电荷转移到节点，且感测组件可随后感测节点上的电压。接着，本地存储器控制器165可将电荷转移装置的栅极偏置到第二电压，且随后，将存储器单元放电到数字线上。感测节点的次数可与存储器单元经配置以存储的状态的数目相关联。换种方式来说，感测组件可在单个读取操作期间选通n-1次，其中n是特定存储器单元经配置以存储的状态的数目。所以，如果存储器单元经配置以存储四种逻辑状态(例如，“00”、“01”、“10”及“11”)，感测组件就可在单个读取操作期间进行三个选通(例如，三个感测操作)以便确定存储器单元的逻辑状态。在其中感测组件经配置以存储四种逻辑状态的一些案例中，三个不同电压可施加到电荷转移装置的栅极。
本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收及发射数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155控制本文描述的存储器装置110的操作。在一些案例中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文描述的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155通信、与其它本地存储器控制器165通信或直接与外部存储器控制器105或处理器120通信。
外部存储器控制器105可经配置以实现系统100的组件(例如，处理器120)与存储器装置110之间的信息、数据及/或命令传送。外部存储器控制器105可用作系统100的组件与存储器装置110之间的联络员(liaison)使得系统100的组件可能无需知道存储器装置的操作的细节。系统100的组件可向外部存储器控制器105提出外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可转换或转译系统100的组件与存储器装置110之间交换的通信。在一些案例中，外部存储器控制器105可包含生成共同(源)系统时钟信号的系统时钟。在一些案例中，外部存储器控制器105可包含生成共同(源)数据时钟信号的共同数据时钟。
在一些案例中，外部存储器控制器105或系统100的其它组件或本文描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可为硬件、固件或软件或由系统100的处理器120或其它组件实施的其某种组合。虽然外部存储器控制器105被描绘为在存储器装置110外部，但在一些案例中，外部存储器控制器105或本文描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可为硬件、固件或软件或由装置存储器控制器155或一或多个本地存储器控制器165实施的其某种组合。在一些案例中，外部存储器控制器105可跨处理器120及存储器装置110分布使得外部存储器控制器105的部分由处理器120实施，且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些案例中，本文中归于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些案例中由外部存储器控制器105执行(与处理器120分离或如包含于处理器120中)。
系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。举例来说，通道115可包含第一端子，其包含外部存储器控制器105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以用作通道的部分。在一些案例中，端子的引脚或垫可为通道115的信号路径的部分。额外信号路径可与用于在系统100的组件内路由信号的通道的端子耦合。举例来说，存储器装置110可包含信号路径(例如，存储器装置110或其组件内部的信号路径，例如存储器裸片160内部)，其将信号从通道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)。
通道115(及相关联的信号路径及端子)可专用于传送特定类型的信息。在一些案例中，通道115可为聚合通道且因此可包含多个个别通道。举例来说，数据通道190可为x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(包含十六个信号路径)等。
在一些案例中，通道115可包含一或多个命令及地址(CA)通道186。CA通道186可经配置以在外部存储器控制器105与存储器装置110之间传送命令，其包含与命令相关联的控制信息(例如，地址信息)。举例来说，CA通道186可包含具有所要数据的地址的读取命令。在一些案例中，CA通道186可配准于上升时钟信号边缘及/或下降时钟信号边缘上。在一些案例中，CA通道186可包含八个或九个信号路径。
在一些案例中，通道115可包含一或多个时钟信号(CK)通道188。CK通道188可经配置以在外部存储器控制器105与存储器装置110之间传送一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡及协调外部存储器控制器105及存储器装置110的动作。在一些案例中，时钟信号可为差分输出(例如，CK_t信号及CK_c信号)，且CK通道188的信号路径可相应地配置。在一些案例中，时钟信号可为单端的。在一些案例中，时钟信号可为1.5GHz信号。CK通道188可包含任何数目个信号路径。在一些案例中，时钟信号CK(例如，CK_t信号及CK_c信号)可为存储器装置110的命令及寻址操作或存储器装置110的其它系统范围操作提供时序参考。时钟信号CK可因此可不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可由系统时钟生成，其可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管或类似物)。
在一些案例中，通道115可包含一或多个数据(DQ)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110传送数据及/或控制信息。举例来说，数据通道190可传送将写入到存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。数据通道190可传送可使用多种不同调制方案(例如，NRZ、PAM4)调制的信号。
在一些案例中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数目个信号路径。
在一些案例中，其它通道192可包含一或多个写入时钟信号(WCK)通道。虽然WCK中的‘W’可标称地代表‘写入’，但写入时钟信号WCK(例如，WCK_t信号及WCK_c信号)可为通常用于存储器装置110的存取操作提供时序参考(例如，用于读取及写入操作两者的时序参考)。因此，写入时钟信号WCK还可称为数据时钟信号WCK。WCK通道可经配置以在外部存储器控制器105与存储器装置110之间传送共同数据时钟信号。数据时钟信号可经配置以协调外部存储器控制器105及存储器装置110的存取操作(例如，写入操作或读取操作)。在一些案例中，写入时钟信号可为差分输出(例如，WCK_t信号及WCK_c信号)，且WCK通道的信号路径可相应地配置。WCK通道可包含任何数目个信号路径。数据时钟信号WCK可由数据时钟生成，其可包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管或类似物)。
在一些案例中，其它通道192可包含一或多个误差检测码(EDC)通道。EDC通道可经配置以传送误差检测信号，例如校验和，以改进系统可靠性。EDC通道可包含任何数目个信号路径。
通道115可使用多种不同架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点到点连接、交叉开关、高密度插入器，例如硅插入器，或形成于有机衬底中的通道或其某种组合。举例来说，在一些案例中，信号路径可至少部分包含高密度插入器，例如硅插入器或玻璃插入器。
经由通道115传送的信号可使用多种不同调制方案调制。在一些案例中，二进制符号(或二级制级)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传送的信号。二进制符号调制方案可为M进制调制方案的实例，其中M等于2。二进制符号调制方案中的每一符号可经配置以表示一个数字数据位(例如，符号可表示逻辑1或逻辑0)。二进制符号调制方案的实例包含(但不限于)不归零制(NRZ)、单极编码、双极编码、曼彻斯特(Manchester)编码、具有两个符号(例如，PAM2)的脉冲幅度调制(PAM)及/或其它。
在一些案例中，多符号(或多电平)调制方案可用于调制在外部存储器控制器105与存储器装置110之间传送的信号。多符号调制方案可为M进制调制方案的实例，其中M大于或等于3。多符号调制方案中的每一符号可经配置以表示一个以上数字数据位(例如，符号可表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的实例包含(但不限于)PAM4、PAM8等、正交幅度调制(QAM)、正交相移键控(QPSK)及/或其它。多符号信号或PAM4信号可为使用包含至少三个级以编码一个以上信息位的调制方案调制的信号。多符号调制方案及符号可替代地称为非二进制、多位、或更高阶调制方案及符号。如本文指示及参考图3及4描述，描述的感测方案可关于多电平存储器单元执行。
图2说明根据本发明的各种实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些案例中，存储器裸片200可称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可经编程以存储两种或两种以上状态。举例来说，存储器单元205可经配置以一次存储一个数字逻辑位(例如，逻辑0及逻辑1)。在一些案例中，单个存储器单元205(例如，多电平存储器单元)可经配置以一次存储一个以上数字逻辑位(例如，逻辑00、逻辑01、逻辑10或逻辑11)。
存储器单元205可将表示可编程状态的电荷存储在电容器中。DRAM架构可包含电容器，其包含电介质材料以存储表示可编程状态的电荷。在一些实例中，数字线可包含电荷转移装置(例如，与电荷装置耦合)，所述电荷耦合装置经配置以在读取操作期间在数字线与感测组件的节点之间转移电荷。电荷转移装置可经实施以便改进(例如，经配置以存储三种或三种以上逻辑状态的多电平存储器单元的)存储器单元205的感测能力。在一些实例中，可表示可编程状态的电荷可转移到节点-经由电荷转移装置-且可由感测组件245感测。电荷可部分表示(例如)存储到存储器单元205的四种逻辑状态的一者(例如，逻辑“00”、逻辑“01”、逻辑“10”或逻辑“11”)。由感测组件245进行的感测操作的数目(例如，选通的数目)可与存储器单元205经配置以存储的逻辑状态的数目相关联。如上文参考图1描述，在单个读取操作期间进行的感测操作的数目可为n-1，其中n是存储器单元205经配置以存储的逻辑状态的数目。所以，如果存储器单元经配置以存储三种逻辑状态(例如，“00”、“mid”及“11”)，那么感测组件245可在单个读取操作期间进行两次选通。
可通过激活或选择存取线(例如字线210及/或数字线215)对存储器单元205执行例如读取及写入的操作。在一些案例中，数字线215也可称为位线。对存取线、字线及数字线或其类似物的参考是可互换的，而不会失去理解或操作。激活或选择字线210或数字线215可包含将电压施加到相应线。
存储器裸片200可包含以似栅格图案布置的存取线(例如，字线210及数字线215)。存储器单元205可定位在字线210与数字线215的相交点处。通过偏置字线210及数字线215(例如，将电压施加到字线210或数字线215)，可在其相交点处存取单个存储器单元205。
存取存储器单元205可通过行解码器220、列解码器225来控制。举例来说，行解码器220可从本地存储器控制器260接收行地址且基于接收到的行地址激活字线210。列解码器225可从本地存储器控制器260接收列地址且可基于接收到的列地址激活数字线215。举例来说，存储器裸片200可包含多个字线210(标记为WL_1到WL_M)及多个数字线215(标记为DL_1到DL_N)，其中M及N取决于存储器阵列的大小。因此，通过激活字线210及数字线215，例如，WL_1及DL_3，可存取其相交点处的存储器单元205。字线210与数字线215的相交点在二维或三维配置中可称为存储器单元205的地址。
存储器单元205可包含逻辑存储组件，例如电容器230及切换组件235。电容器230可为电介质电容器或铁电电容器的实例。电容器230的第一节点可与切换组件235耦合，且电容器230的第二节点可与电压源240耦合。在一些案例中，电压源240是接地，例如VSS。在一些案例中，电压源240可为与板线驱动器耦合的板线的实例。切换组件235可为晶体管或在两个组件之间选择性地建立或解除建立电子通信的任何其它类型的开关装置的实例。在一些实例中，存储器单元205可为多电平存储器单元或可称为多电平存储器单元。换种方式来说，存储器单元205可经配置以存储三种或三种以上状态(例如，三种或三种以上逻辑状态)。
选择或取消选择存储器单元205可通过激活或取消激活切换组件235来实现。电容器230可使用切换组件235与数字线215电子通信。举例来说，电容器230可在切换组件235被取消激活时与数字线215隔离，且电容器230可在切换组件235被激活时与数字线215耦合。在一些案例中，切换组件235是晶体管，且其操作可通过将电压施加到晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差可大于或小于晶体管的阈值电压。在一些案例中，切换组件235可为p型晶体管或n型晶体管。字线210可与切换组件235的栅极电子通信且可基于电压施加到字线210激活/取消激活切换组件235。
字线210可为用于对存储器单元205执行存取操作的与存储器单元205电子通信的导电线。在一些架构中，字线210可与存储器单元205的切换组件235的栅极电子通信且可经配置以控制存储器单元的切换组件235。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含切换组件。
数字线215可为连接存储器单元205与感测组件245的导电线。在一些架构中，存储器单元205可在存取操作的部分期间选择性地与数字线215耦合。举例来说，存储器单元205的字线210及切换组件235可经配置以耦合及/或隔离存储器单元205的电容器230与数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，恒定)。
如上文描述，数字线215可与电荷转移装置(例如，晶体管)耦合，电荷转移装置可耦合感测组件245。在一些实例中，数字线215可经配置以从存储器单元205接收电荷(例如，由存储器单元205偏置)。换种方式来说，存储器单元205可被放电到数字线215上，其可将数字线偏置到特定电压。数字线的电压可因此表示存储到存储器单元205的逻辑状态或与所述逻辑状态相关。举例来说，如果存储器单元205将存储逻辑“0”且被放电到数字线215，那么数字线可被偏置到与存储器单元205将存储逻辑“1”且被放电到数字线215上的情况不同的电压。感测组件245可在单个读取操作期间多次感测节点的电压，这可确定存储器单元205的逻辑状态。
感测组件245可经配置以检测存储器单元205的电容器230上存储的状态(例如，电荷)及基于所存储的状态确定存储器单元205的逻辑状态。在一些案例中，由存储器单元205存储的电荷可能极小。因而，感测组件245可包含一或多个感测放大器以放大由存储器单元205输出的信号。感测放大器可在读取操作期间检测数字线215的电荷的较小变化且可基于检测到的电荷产生对应于逻辑状态0或逻辑状态1的信号。
在读取操作期间，存储器单元205的电容器230可将信号输出(例如，放电电荷)到其对应数字线215。信号可导致数字线215的电压改变。感测组件245可经配置以比较跨数字线215从存储器单元205接收到的信号与参考信号250(例如，参考电压)。感测组件245可基于比较确定存储器单元205的所存储状态。举例来说，在二进制信令中，如果数字线215具有比参考信号250更高的电压，那么感测组件245可确定存储器单元205的所存储状态是逻辑1，且如果数字线215具有比参考信号250更低的电压，那么感测组件245可确定存储器单元205的所存储状态是逻辑0。感测组件245可包含各种晶体管或放大器以检测及放大信号差异。检测到的存储器单元205的逻辑状态可通过列解码器225输出为输出255。在一些案例中，感测组件245可为另一组件(例如，列解码器225、行解码器220)的部分。在一些案例中，感测组件245可与行解码器220或列解码器205电子通信。在一些实例中，多个感测组件可与存储器单元205耦合，且每一存储器单元可经配置以感测耦合到其的节点的电压。
如上文描述，存储器单元205可在单个读取操作期间被放电到数字线215上。在一些实例中，取决于电荷转移装置的栅极的电压(例如，Vread+Vt)，电荷转移装置可将所得电荷转移到节点。因此，节点可以与转移的电荷量相关的速率放电。感测组件245可感测下文参考图3及4描述的节点的电压(例如，在每一次电荷转移装置的栅极的电压改变之后)，以确定存储器单元的逻辑状态。举例来说，感测组件245可经配置以使用固定参考电压感测节点上的电压(例如，信号)。
在一些实例中，感测组件245可在单个读取操作期间多次感测节点。举例来说，如果存储器单元205经配置以存储三种逻辑状态，感测组件245就可在读取操作期间感测节点两次(例如，选通感测组件245)。在一些实例中，每一次感测节点时，可将不同电压施加到电荷转移装置的栅极。在一些实例中，电荷转移装置可改进转移到节点的信号的质量(例如，电荷的质量)，且在单个读取操作期间进行多次选通可提高读取操作的准确性且防止存储到存储器单元205的数据降级(例如，由于不正确的读取/写回操作)。
举例来说，转移到节点的信号可经放大使得参考电压与信号之间的差更大，从而导致更准确地确定存储器单元205的逻辑状态。另外或替代地，单个感测组件245可经配置以在单个读取操作期间进行多次选通，这可减小存储器裸片的整体大小(例如，由于实施了较少感测组件)。
本地存储器控制器260可通过各种组件(例如，行解码器220、列解码器225及感测组件245)控制存储器单元205的操作。本地存储器控制器260可为参考图1描述的本地存储器控制器165的实例。在一些案例中，行解码器220、列解码器225及感测组件245中的一或多者可与本地存储器控制器260共同定位。
本地存储器控制器260可经配置以从外部存储器控制器105(或参考图1描述的装置存储器控制器155)接收命令及/或数据，将所述命令及/或数据转译成可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，及响应于执行所述一或多个操作将数据从存储器裸片200传送到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器260可生成行及列地址信号以激活目标字线210及目标数字线215。本地存储器控制器260还可生成且控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文论述的所施加电压或电流的幅度、形状或持续时间可调整或更改且可针对在操作存储器裸片200时论述的各种操作而不同。
本地存储器控制器260可导致电荷在单个读取操作期间在数字线215与和感测组件245耦合的节点之间多次转移。在一些实例中，可发生补偿阶段，其中节点被预充电(例如，由本地存储器控制器260将电压施加到节点)，且电荷转移装置的栅极被偏置到第一电压(例如，由本地存储器控制器260将电压施加到电荷转移装置的栅极)。
本地存储器控制器260可将存储器单元205放电到数字线215上，且取决于所得电荷，电荷转移装置可将电荷转移到节点。本地存储器控制器260可启动节点的所得电压的感测操作(例如，选通)。在一些实例中，本地存储器控制器260可偏置电荷转移装置的栅极及在单个读取操作期间多次启动节点的电压的感测以确定存储器单元205的逻辑状态。在一些案例中，感测组件245每一次激活或选通，电荷转移装置的栅极可被偏置到不同栅极电压。
在一些案例中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些案例中，多个存储器单元205可在单个写入操作期间编程。本地存储器控制器260可识别对其执行写入操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。本地存储器控制器260可在写入操作期间将特定信号(例如，电压)施加到数字线215以在存储器单元205的电容器230中存储特定状态(例如，电荷)，特定状态(例如，电荷)可指示所要逻辑状态。
在一些案例中，本地存储器控制器260可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储器裸片200的存储器单元205中存储的逻辑状态。在一些案例中，在单个读取操作期间可感测多个存储器单元205。本地存储器控制器260可识别对其执行读取操作的目标存储器单元205。本地存储器控制器260可识别与目标存储器单元205电子通信的目标字线210及目标数字线215(例如，目标存储器单元205的地址)。
本地存储器控制器260可激活目标字线210及目标数字线215(例如，将电压施加到字线210或数字线215)以存取目标存储器单元205。目标存储器单元205可响应于偏置存取线将信号转移到感测组件245的节点(例如，经由电荷转移装置)。感测组件245可放大信号。本地存储器控制器260可在单个读取操作期间多次激活感测组件245(例如，锁存感测组件)，且借此比较从存储器单元205接收到的信号与参考信号250。基于所述比较，感测组件245可确定存储器单元205上存储的逻辑状态。本地存储器控制器260可将存储器单元205上存储的逻辑状态传送到外部存储器控制器105(或装置存储器控制器155)作为读取操作的部分。
在一些存储器架构中，存取存储器单元205可降级或损坏存储器单元205中存储的逻辑状态。举例来说，DRAM架构中执行的读取操作可使目标存储器单元的电容器部分或完全放电。本地存储器控制器260可执行重写操作或刷新操作以使存储器单元返回到其原始逻辑状态。本地存储器控制器260可在读取操作之后将逻辑状态重写到目标存储器单元。在一些案例中，重写操作可被认为是读取操作的部分。另外，激活单个存取线，例如字线210，可干扰与所述存取线电子通信的一些存储器单元中存储的状态。因此，可对可能尚未被存取的一或多个存储器单元执行重写操作或刷新操作。
图3说明根据本发明的方面支持用于多电平单元的感测技术的电路300的实例。在一些实例中，电路300可包含上文参考图1及2描述的一或多个组件。举例来说，电路300可包含：存储器单元305，其可为参考图2所描述的存储器单元205的实例；数字线310，其可为参考图2所描述的数字线215的实例；及感测组件315，其可为参考图2所描述的感测组件245的实例。电路300可包含电荷转移装置320、补偿装置325、晶体管330(例如，第一晶体管)及节点340。在一些实例中，电荷转移装置320可与电压源345(例如，Vread)耦合，补偿装置325可与电压源350(例如，Vcceq)耦合，且晶体管330可与电压源355(例如，Vcc)耦合。存储器单元305可包含晶体管(例如，切换组件)360、电容器365、电压源370及字线375。
在一些实例中，存储器单元305可与节点340间接耦合，节点340可与感测组件315耦合。举例来说，存储器单元305可与数字线310耦合，数字线310可与电荷转移装置320耦合。在一些实例中，存储器单元305可在读取操作期间被放电到数字线310上。数字线310上的所得电荷可通过电荷转移装置320转移到节点340。转移可部分基于数字线310上的所得电荷是否小于施加到电荷转移装置320的栅极(例如，从电压源345)及/或数字线310上的所得电荷小于施加到电荷转移装置320的栅极(例如，从电压源345)的程度发生。
电荷转移装置320可与电压源345、补偿装置325及节点340耦合。电荷转移装置320可在一些实例中是晶体管。电荷转移装置320的栅极可与电压源345耦合，电荷转移装置320的源极可与存储器单元305(例如，经由数字线310)耦合，且电荷转移装置320的漏极可与节点340(例如，感测组件315的节点)耦合。电荷转移装置320可经配置以基于数字线310的电压小于电荷转移装置320的栅极的电压转移电荷(例如，在其源极处接收到的电荷)。在读取操作期间，可将不同电压施加到电荷转移装置320的栅极。由电荷转移装置320转移的电荷量可基于哪一电压施加到栅极而改变。举例来说，如果第一电压施加到栅极，电荷转移装置320可转移很少电荷到不转移电荷，但如果第二电压施加到栅极，电荷转移装置320可转移更大量的电荷。
在一些案例中，电压源345可将读取电压(例如，Vread)施加到电荷转移装置320的栅极。因此，栅极上的所得电压可为Vread，其可考虑电荷转移装置320的阈值电压(例如，Vt)。换种方式来说，栅极上的所得电压可为如此使得电荷转移装置320被激活(例如，其转变为“接通”位置)。在电荷转移装置320被激活的情况下，装置可将一或多个电荷转移到节点340以由感测组件315感测。
由电路300执行的读取操作可包含(例如)补偿阶段以给电路300的一或多个组件预充电。在一些实例中，补偿阶段可用于将电荷转移装置320的栅极预充电到相应预充电电压(例如，Vread+Vt)。举例来说，为了给电荷转移装置320的栅极预充电，来自电压源345的第一电压(例如，Vread)可施加到电荷转移装置320的栅极，且来自电压源350的第二电压(例如，Vcceq)可施加到补偿装置325的栅极。在一些实例中，电压可同时施加。通过将电压施加到电荷转移装置320的栅极，所得栅极电压可大约为0.85V。通过将电压施加到补偿装置325的栅极，所得栅极电压可为大约1.8V。在施加第一及第二电压之后，节点340可被偏置到第一电压(例如，Vread)，且数字线310的所得电压可为电荷转移装置320的栅极上的电压与电荷转移装置320的阈值电压(例如，Vt)之间的差(例如，Vread-Vt)。
在一些实例中，读取操作可在补偿阶段之后开始。读取操作可以单元转储阶段开始，所述单元转储阶段可用于将存储器单元305的状态(例如，电荷)转储到数字线310上。在一些实例中，补偿阶段及单元转储阶段可连续执行。在单元转储阶段期间，晶体管360可经激活借此将存储器单元305的电容器365耦合到数字线310。接着，存储器单元305可将其所存储电荷放电到数字线310上借此将数字线310偏置到与所存储逻辑状态相关联的电压。
在单元转储阶段之后，感测阶段可开始。在感测阶段期间，电荷转移装置320可基于存储器单元305的状态及/或施加到电荷转移装置320的栅极的栅极电压选择性地将数字线310上的电荷(例如，由单元转储阶段引起)转移到节点340。感测组件315可经配置以在电荷转移(或未转移)之后感测节点340上的信号。此操作的实例在下文详述。
在感测阶段期间，第一电压可在存储器单元305将电荷转储到数字线310上之后施加到电荷转移装置320的栅极。如果数字线310上的电压小于第一电压，电荷转移装置320就可在数字线310与节点340之间转移电荷。如果数字线上的电压大于第一电压，电荷转移可能不转移电荷。感测组件315可经激活(例如，选通)以确定节点340上的电荷及/或是否使用第一电压转移电荷。第二电压可在第一电压施加之后施加到电荷转移装置320的栅极。此外，感测组件315可经激活(例如，选通)以确定节点340上的电荷及/或是否基于使用第二电压转移电荷。在一些案例中，此过程可重复直到数个(例如，全部)组的栅极电压施加到电荷转移装置320的栅极。在一些案例中，此过程可重复直到检测到电荷转移。在此时，额外感测操作可停止或缩短。在一些案例中，感测操作可基于存储器单元305经配置以存储的逻辑状态的数目继续高达经预先确定数目次。
在读取操作期间，第一电压可为部分基于存储器单元305可存储的逻辑值。举例来说，如果存储器单元305经配置以存储四种逻辑状态(例如，“00”、“01”、“10”及“11”)，那么第一电压可与逻辑状态“00”及“01”相关联。在一些实例中，第一电压还可考虑电荷转移装置320的阈值电压(例如，Vt)。通过考虑电荷转移装置320的阈值电压，电荷转移装置可在第一电压维持在栅极上时保持激活(例如，在“接通”位置中)。
在一些实例中，补偿装置325可经实施以便将电荷转移装置320的栅极偏置到第一电压。存储器装置可包含多个电荷转移装置(例如，针对多个数字线)。因为每一电荷转移装置可具有唯一阈值电压(例如，唯一Vt)，针对每一电荷转移装置具有至少一个补偿装置325可考虑唯一阈值电压。因此，通过使用补偿装置325设置电荷转移装置320的栅极电压，跨存储器装置的读取操作的均匀性可改进，即使阈值电压可能改变。在一些实例中，在补偿阶段期间，节点340可通过激活晶体管330及将电压从电压源355施加到节点340而被预充电(例如，到Vcc)。
当对存储器单元305进行读取操作时，存储器单元305可被放电到数字线310上。多个电压可施加到电荷转移装置320的栅极。感测组件315可在单个读取操作期间多次选通。换种方式来说，感测组件315可多次感测节点340的电压以便确定存储器单元305的逻辑状态。为了进行第一感测操作(例如，第一选通)，存储器单元305可被放电到数字线310上。因此，通过使存储器单元305放电，数字线310可被偏置到一电压，其可基于存储到存储器单元305的逻辑状态。举例来说，如果存储器单元305将存储逻辑“1”状态，那么数字线310可被偏置到与存储器单元305存储逻辑“0”状态的情况下不同的电压。
电荷转移装置320可在某些条件下选择性地将数字线310上的电荷转移到节点340。由于电荷转移装置320被激活(例如，由于施加到栅极的第一电压)，如果所得电压小于(例如，电荷转移装置320的栅极的)第一电压，来自存储器单元305的电荷可转移到节点340。因为跨数字线310的电荷及施加到电荷转移装置320的栅极的所得电压可与存储器单元305的逻辑状态相关联，电荷转移装置320可基于特定逻辑状态被存储到存储器单元305而激活。在一些案例中，电荷转移装置320可基于栅极电压(例如，第一电压)及施加到电荷转移装置320的源极的电压(例如，数字线上基于存储器单元305中存储的逻辑状态的电压)激活到不同程度。
因此，节点340的所得电压取决于电荷转移装置320是否被激活。换种方式来说，如果数字线310的电压小于第一电压，那么电荷在数字线310与节点340之间转移，且所得电压由感测组件315感测。如果电荷转移装置320被取消激活(例如，数字线310的电压超过施加到栅极的第一电压)，那么节点340的电压可保持在由电压源355施加的预充电电压(例如，Vcc)处或附近。
读取操作可在第一次感测节点340的电压(例如，选通感测组件315)之后继续。在一些实例中，如果在第一次感测节点340之后，电荷转移装置320的栅极可被偏置到第二电压。在施加第二电压之后，可第二次选通感测组件315。第一电压可部分基于存储器单元305可存储的第一及第二逻辑值。因此，第二电压可与存储器单元305可存储的第二及第三逻辑值相关联-例如，逻辑状态“01”及“10”。在一些实例中，第二电压也可考虑电荷转移装置320的阈值电压(例如，Vt)。通过考虑电荷转移装置320的阈值电压，电荷转移装置可在第二电压维持在栅极上时被激活。
当对存储器单元305进行后续感测操作时，可在第二电压被施加到电荷转移装置320的栅极之后第二次感测节点340。电荷转移装置320可在某些条件下将数字线310上的现有电荷转移到节点340。如果电荷转移装置320保持被激活(例如，数字线310的电压小于第二电压)，数字线310上的电荷可转移到节点340，且所得电压可由感测组件315感测。如果电荷转移装置320被取消激活(例如，数字线310的电压超过第二电压)，节点340的电压仍可保持在由电压源355施加的预充电电压(例如，Vcc)处或附近。在任一实例中，可由感测组件315第二次感测节点340的电压。
如上文描述，读取操作期间的选通数目(例如，感测操作的数目)可由n-1表示，其中n是存储器单元305经配置以存储的逻辑状态的数目。所以如果存储器单元305经配置以存储三种逻辑状态(例如，逻辑“00”、“mid”及“11”)，那么感测组件315可经配置以在相同读取操作期间使用高达两个感测操作确定存储器单元305的逻辑状态。举例来说，在补偿阶段期间，节点340被预充电到预充电电压(例如，Vcc)。感测组件315可锁存预充电电压，其可为或可被理解为逻辑“1”值。
在一些实例中，读取操作可在第二次感测节点340的电压之后继续。换种方式来说，存储器单元305可经配置以存储四种逻辑状态。在一些实例中，电荷转移装置320的栅极可被偏置到第三电压。当对存储器单元305进行后续感测操作时，可在第三电压被施加到电荷转移装置320的栅极之后第三次感测节点340。如果电荷转移装置320保持被激活(例如，数字线310的电压小于第三电压)，电荷转移装置320就可将数字线310上的电荷转移到节点340。
在一些实例中，感测组件315可在不同时间(例如，第一次、第二次等)使用固定参考值感测节点340处的信号。换种方式来说，每一次感测节点340的电压时，感测组件315可利用相同固定参考电压。因此，感测组件315可在每一次使存储器单元305放电之后通过比较节点340的信号与固定参考电压值进行感测操作。
在一些实例中，感测组件315可与写入逻辑块(未展示)耦合。在一些实例中，写入逻辑块可经配置以基于读取操作将逻辑值写入到存储器单元。如上文描述，读取操作可包含对经配置以存储三种逻辑状态或四种逻辑状态的存储器单元的多个感测操作(例如，多个选通)。因此，使用前面提及的方法中的任何者确定的存储器单元305的逻辑值可使用写入逻辑块回写到存储器单元305。
图4说明根据本发明的方面的支持用于多电平单元的感测技术的流程图400的实例。在一些实例中，流程图400说明在上文参考图1到3描述的一或多个组件处发生了什么。在流程图400中论述的各种组件处发生的功能及动作可由控制器(例如，参考图1及2所描述的外部存储器控制器105、装置存储器控制器155、本地存储器控制器165、本地存储器控制器260)启动。举例来说，流程图400可包含：数字线405，其可为参考图3所描述的数字线310的实例；电荷转移装置410，其可为参考图3所描述的电荷转移装置320的实例；节点415，其可为参考图3所描述的节点340的实例；及感测组件420，其可为参考图3所描述的感测组件315的实例。
在一些实例中，流程图400可说明多电平存储器单元(例如，参考图3所描述的存储器单元305)的读取操作。存储器单元可经配置以存储三种或三种以上逻辑状态。由流程图400描绘的操作中的一或多者可为任选的。举例来说，感测组件420可经配置以对经配置以存储四种逻辑状态的存储器单元进行三个感测操作(例如，在单个读取操作期间)。然而，在一些实例中，如果存储器单元将存储“低”逻辑状态(例如，逻辑“00”)，那么仅一个感测操作(例如，仅一个选通)对确定逻辑状态可为必要的。
在一些实例中，补偿阶段可用于将电荷转移装置的栅极偏置到第一电压及将数字线偏置到第二电压。第一电压与第二电压之间的差可补偿电荷转移装置的阈值电压。在一些实例中，电荷转移装置的栅极可被偏置到Vread，且数字线可被偏置到Vread减电荷转移装置的阈值电压(例如，Vt)(例如，Vread-Vt)。在一些实例中，电荷转移装置的栅极可被偏置到一电压，其是数字线的预充电电压(例如，Dvc2)加电荷转移装置的栅极的阈值电压(例如，Vt)(例如，Dvc2+Vt)。
在425处，可将电荷转移装置410的栅极预充电到第一电压。如上文参考图3描述，第一电压可基于存储器单元的两个潜在逻辑状态进行选择。举例来说，第一电压可在与存储器单元经配置以存储的最低逻辑电平相关联的电压与与三电平存储器单元的逻辑“mid”(且，针对四电平存储器单元，是逻辑“00”及逻辑“01”)相关联的电压之间。第一电压可经选择以在存储器单元的两个最低潜在逻辑状态之间使得如果电荷转移装置410在第一放电操作之后转移与存储器单元相关联的电荷(例如，数字线405的第一偏置)，感测组件420可确定存储器单元的逻辑状态处于存储器单元经配置以存储的最低逻辑电平。相反，如果电荷转移装置在第一放电操作之后不转移与存储器单元相关联的电荷，感测组件420可确定存储器单元的逻辑状态至少处于存储器单元经配置以存储的第二最低逻辑电平。
在一些实例中，为了给电荷转移装置410的栅极预充电，可将来自电压源的第一电压(例如，Vread)施加到电荷转移装置410的栅极，且可将来自第二电压源的第二电压(例如，Vcceq)施加到补偿装置(例如，参考图3所描述的补偿装置325)的栅极。通过将电压施加到电荷转移装置410的栅极，所得栅极电压可为大约0.85V。通过将电压施加到补偿装置的栅极，所得栅极电压可为大约1.8V。
在430处，可将节点415预充电到预充电电压电平。预充电电压电平可为已知电压电平(例如，Vcc)。举例来说，如果在放电操作之后，感测组件420感测到节点415的电压处于预充电电压电平，电荷转移装置410的栅极可经更改到第二电压值，且第二放电操作可发生。换种方式来说，预充电电压值可向存储器装置(例如，向存储器控制器)指示后续感测操作是否是必要的(例如，在相同读取操作期间)。在一些实例中，偏置电荷转移装置410的栅极及给节点415预充电可称为读取操作的补偿阶段。替代地，例如，仅偏置电荷转移装置410的栅极可认为是补偿阶段的部分。
在一些实例中，在预充电电荷转移装置410的栅极及节点415之后，节点415可被偏置到第一电压(例如，Vread)且数字线405的所得电压可为电荷转移装置410的栅极上的电压与电荷转移装置410的阈值电压(例如，Vt)之间的差(例如，Vread-Vt)。
单元转储阶段可在补偿阶段之后开始。在单元转储阶段期间，存储器单元(例如，参考图3所描述的存储器单元305)可放电到数字线405上。给存储器单元放电可偏置数字线(例如，将其偏置到与存储器单元的逻辑状态相关联的值)。在一些实例中，数字线405上的所得电荷可在感测操作期间转移到节点415。
在435处，可将存储器单元放电到数字线405上。为了将存储器单元放电，切换组件(例如，参考图3所描述的晶体管360)可被激活，且电容器(例如，参考图3所描述的电容器365)可被放电。在440处，数字线405可被偏置到与存储器单元的逻辑状态相关联的电压。换种方式来说，由于存储器单元可被放电到数字线上，所以数字线可具有表示存储到存储器单元的逻辑状态的电压。举例来说，如果存储器单元经配置以存储四种逻辑状态(例如，逻辑“00”、“01”、“10”及“11”)，那么电压可表示四种逻辑状态中的一者。在一些实例中，电压可施加到电荷转移装置410的源极。在一些实例中，将存储器单元放电及偏置数字线405可称为读取操作的单元转储阶段。
感测操作可包含电荷转移装置410将电荷从数字线405转移(或不转移)到节点415及感测组件被激活至少一次。感测操作还可包含将电荷转移装置的栅极偏置或重新偏置到一电压。在一些实例中，是否转移电荷可归因于数字线405上的电压小于施加到电荷转移装置410的栅极的电压。
在445处，电荷转移装置410可任选地将数字线405的电荷转移到节点415。举例来说，因为第一电压被施加到电荷转移装置410的栅极，所以如果被施加到源极的电压小于被施加到栅极的电压，电荷转移装置410可转移电荷。因此，如果电荷转移装置410将数字线上的电荷转移到节点415，节点415的电压(例如，在450处)可转变到较低电压值(例如，节点的电压可减小)。如上文论述，数字线的电压可与存储器单元的逻辑状态相关联。如果节点415的电荷转移，那么节点的电压(例如，在450处)可表示存储器单元的逻辑“0”状态。相反，如果电荷转移装置未将数字线上的电荷转移到节点415，那么节点415的电压可保持在预充电电压值。如果电荷未转移，那么其可指示数字线405上的电压大于施加到电荷转移装置410的栅极的电压。
如上文论述，在450处，节点415的电压可基于电荷转移装置是否被激活表示经由电荷转移装置410转移(例如，从存储器单元)到节点415的电荷或节点415的预充电值。在455处，可随后感测节点415。因为节点的预充电值(例如，在430处)可表示逻辑“1”值，所以存储器单元的逻辑状态可基于感测节点415处的电压来确定。换种方式来说，如果节点415上的电压表示逻辑“0”值，那么存储器单元的逻辑状态可为已知的。
举例来说，感测组件420可能先前已锁存逻辑“1”值。如果栅极上的电压被设置在逻辑“低”与逻辑“mid”之间(例如，针对经配置以存储三种以上逻辑状态的存储器单元)或逻辑“00”与逻辑“01”之间(例如，针对经配置以存储四种逻辑状态的存储器单元)，那么将电荷转移到节点415(例如，经由电荷转移装置410)指示存储器单元的逻辑状态是逻辑“低”或逻辑“00”(例如，取决于存储器单元的配置)。相反，如果节点415上的电压表示逻辑“1”，那么用于确定存储到存储器单元的逻辑状态的额外感测操作可为必要的。在一些实例中，在445、450及455处论述的操作可称为读取操作的第一感测阶段。
在一些实例中，各种方案可经实施以确定存储器单元的逻辑状态。举例来说，存储器控制器(例如，参考图2所描述的本地存储器控制器260)可在第一感测操作期间感测节点的电压(例如，在455处)。如果节点电压保持在预充电电压值，电荷转移装置410的栅极可在460处偏置(例如，偏置到第二电压值)。在另一实例中，存储器控制器可进行多个感测操作(例如，基于存储器单元经配置以存储的逻辑状态的数目)且可在进行感测操作之后确定存储器控制器的逻辑状态。在此实例中，存储器控制器可利用时序机构确定存储器单元的逻辑状态。举例来说，如果存储器控制器在第一次之后感测节点415的电压中的变化，存储器单元可存储与在存储器控制器在第二次(例如，不同时间)之后感测节点415的电压中的变化的情况下不同的逻辑值。
如上文参考图3描述，第二电压可基于存储器单元的两个潜在逻辑状态选择。举例来说，第二电压可驻存在与存储器单元经配置以存储的“mid”逻辑电平(例如，逻辑“01”)相关联的电压与存储器单元经配置以存储的最高逻辑电平(例如，逻辑“11”)(且，针对四层存储器单元是逻辑“01”及逻辑“10”)相关联的电压之间。第二电压可经选择以驻存在存储器单元的这些逻辑状态之间使得如果电荷转移装置410在第二放电操作之后转移与存储器单元相关联的电荷，感测组件420可确定存储器单元的逻辑状态处于存储器单元经配置以存储的最低逻辑电平。相反，如果电荷转移装置在第二放电操作之后不转移与存储器单元相关联的电荷，那么感测组件420可确定存储器单元的逻辑状态至少处于存储器单元经配置以存储的第二最低逻辑电平。
在465处，电荷转移装置410可将数字线405的电荷转移到节点415。换种方式来说，因为电荷转移装置410的栅极被预充电(例如，第一电压施加到电荷转移装置410的栅极)，所以如果施加到源极的电压小于施加到栅极的电压，电荷转移装置410可转移电荷。在470处，节点415的电压可表示经由电荷转移装置410转移(例如，从存储器单元)到节点415的电荷或节点415的预充电值。在475处，可随后感测节点415。如上文论述，如果节点415上的电压值表示逻辑“0”，那么可确定存储器单元的逻辑状态。相反，如果节点415上的电压值表示逻辑“1”(例如，预充电电压)，那么用于确定存储器到存储器单元的逻辑状态的额外感测操作可为必要的。在一些实例中，在460、465、470及475处论述的操作可称为读取操作的第二感测阶段。
如果在第二感测阶段之后存储器单元的逻辑状态是未知的，那么可在480处将电荷转移装置410的栅极偏置(例如，偏置到第三电压值)。如上文参考图3描述，第三电压可基于经配置以存储四种状态的存储器单元的两个潜在逻辑状态进行选择。举例来说，第三电压可驻存在逻辑“10”及逻辑“11”之间。
在485处，电荷转移装置410可将数字线405的电荷转移到节点415。换种方式来说，因为电荷转移装置410的栅极被预充电(例如，第一电压被施加到电荷转移装置410的栅极)，所以如果施加到源极的电压小于施加到栅极的电压，电荷转移装置410可转移电荷。在490处，节点415的电压可表示经由电荷转移装置410转移(例如，从存储器单元)到节点415的电荷或节点415的预充电值。在495处，可随后感测节点415。在经配置以存储四种逻辑状态的存储器单元中，第三次感测节点可确定存储器单元的逻辑状态。换种方式来说，如果三次感测经配置以存储四种逻辑状态的存储器单元，那么存储器单元可存储逻辑“11”值。在一些实例中，在480、485、490及495处论述的操作可称为读取操作的第三感测阶段。在一些实例中，可发生额外感测操作(例如，如果存储器单元经配置以存储四种以上逻辑状态)。
图5展示根据本发明的方面的支持用于多电平单元的感测技术的存储器控制器505的框图500。存储器控制器505可为存储器控制器的方面的实例(例如，参考图1所描述的外部存储器控制器105)。存储器控制器505可包含偏置组件510、感测组件515、确定组件520、转移组件525、激活组件530、取消激活组件535、识别组件540、预充电组件545及比较组件550。这些组件中的每一者可与彼此直接或间接通信(例如，经由一或多个总线)。
偏置组件510可在读取操作期间将晶体管的栅极偏置到第一电压。晶体管可与数字线及感测组件的节点耦合。在一些实例中，偏置组件510可至少部分基于感测节点上的预充电电压将晶体管的栅极偏置到第二电压。偏置组件510可通过将多电平存储器单元放电到数字线上将数字线偏置到第四电压。在一些实例中，偏置组件510可在读取操作期间将晶体管的栅极偏置到多个栅极电压。偏置组件510可通过在将晶体管的栅极偏置到多个栅极电压之前将多电平存储器单元放电到数字线上将数字线偏置到第一电压。
感测组件515可至少部分基于将晶体管的栅极偏置到第一电压感测节点上的预充电电压。在一些实例中，感测组件515可在晶体管的栅极被偏置到第二电压时感测节点上的第三电压。第三电压与预充电电压不同。感测组件515可在读取操作期间多次感测节点上的电压。在一些实例中，针对施加到晶体管的栅极的每一栅极电压，感测节点上的电压至少一次。
确定组件520可至少部分基于感测第三电压确定与数字线耦合的多电平存储器单元的逻辑状态。确定组件520可至少部分基于在读取操作期间在多次中的每一次处感测节点上的电压确定与数字线耦合的多电平存储器单元的逻辑状态。
转移组件525可使用晶体管至少部分基于第四电压小于晶体管的栅极上的第二电压将电荷转移到节点。在一些实例中，转移组件525可使用晶体管至少部分基于第一电压小于晶体管的栅极的多个栅极电压的第一栅极电压在数字线与节点之间转移电荷。
激活组件530可激活与晶体管的栅极耦合的第二晶体管。在一些实例中，将晶体管的栅极偏置到第二电压是至少部分基于激活第二晶体管。
取消激活组件535可在将晶体管的栅极偏置到第二电压之后取消激活第二晶体管。在一些实例中，第二晶体管经配置以补偿与晶体管相关联的阈值电压。
识别组件540可识别在读取操作期间何时感测到第三电压。在一些实例中，确定多电平存储器单元的逻辑状态可为至少部分基于在读取操作期间何时感测到第三电压。
预充电组件545可使用与节点耦合的电压源在将晶体管的栅极偏置到第一电压之前将节点预充电到预充电电压。
比较组件550可比较在节点上感测到的第三电压与固定参考电压。在一些实例中，确定多电平存储器单元的逻辑状态可为至少部分基于所述比较。
图6展示说明根据本发明的方面的支持用于多电平单元的感测技术的方法600的流程图。方法600的操作可由本文所描述的存储器控制器或其组件实施。举例来说，方法600的操作可由参考图1到5所描述的存储器控制器执行。在一些实例中，存储器控制器可执行一组指令以控制存储器阵列的功能元件执行下文描述的功能。另外或替代地，存储器阵列可使用专用硬件执行下文描述的功能的方面。
在605处，可在读取操作期间将晶体管的栅极偏置到第一电压。在一些实例中，晶体管可与数字线及感测组件的节点耦合。操作605可根据本文描述的方法执行。在一些实例中，操作605的方面可由参考图5所描述的偏置组件执行。
在610处，可基于将晶体管的栅极偏置到第一电压感测节点上的预充电电压。操作610可根据本文描述的方法执行。在一些实例中，操作610的方面可由参考图5所描述的感测组件执行。
在615处，可基于感测节点上的预充电电压将晶体管的栅极偏置到第二电压。操作615可根据本文描述的方法执行。在一些实例中，操作615的方面可由参考图5所描述的偏置组件执行。
在620处，当晶体管的栅极被偏置到第二电压时可感测节点上的第三电压。第三电压可不同于预充电电压。操作620可根据本文描述的方法执行。在一些实例中，操作620的方面可由参考图5所描述的感测组件执行。
在625处，可基于感测第三电压确定与数字线耦合的多电平存储器单元的逻辑状态。操作625可根据本文描述的方法执行。在一些实例中，操作625的方面可由参考图5所描述的确定组件执行。
图7展示说明根据本发明的方面的支持用于多电平单元的感测技术的方法700的流程图。方法700的操作可由本文所描述的存储器控制器或其组件实施。举例来说，方法700的操作可由参考图1到5所描述的存储器控制器执行。在一些实例中，存储器控制器可执行一组指令以控制存储器阵列的功能元件以执行下文描述的功能。另外或替代地，存储器阵列可使用专用硬件执行下文描述的功能的方面。
在705处，可在读取操作期间将晶体管的栅极偏置到第一电压。在一些实例中，晶体管可与数字线及感测组件的节点耦合。操作705可根据本文描述的方法执行。在一些实例中，操作705的方面可由参考图5所描述的偏置组件执行。
在710处，可基于将晶体管的栅极偏置到第一电压感测节点上的预充电电压。操作710可根据本文描述的方法执行。在一些实例中，操作710的方面可由参考图5所描述的感测组件执行。
在715处，可基于感测节点上的预充电电压将晶体管的栅极偏置到第二电压。操作715可根据本文描述的方法执行。在一些实例中，操作715的方面可由参考图5所描述的偏置组件执行。
在720处，当晶体管的栅极被偏置到第二电压时可感测节点上的第三电压。第三电压可不同于预充电电压。操作720可根据本文描述的方法执行。在一些实例中，操作720的方面可由参考图5所描述的感测组件执行。
在725处，可通过将多电平存储器单元放电到数字线上将数字线偏置到第四电压。操作725可根据本文描述的方法执行。在一些实例中，操作725的方面可由参考图5所描述的偏置组件执行。
在730处，可使用晶体管基于第四电压小于晶体管的栅极上的第二电压将电荷转移到节点。操作730可根据本文描述的方法执行。在一些实例中，操作730的方面可由参考图5所描述的转移组件执行。
在735处，可基于感测第三电压确定与数字线耦合的多电平存储器单元的逻辑状态。操作735可根据本文描述的方法执行。在一些实例中，操作735的方面可由参考图5所描述的确定组件执行。
图8展示说明根据本发明的方面的支持用于多电平单元的感测技术的方法800的流程图。方法800的操作可由本文所描述的存储器控制器或其组件实施。举例来说，方法800的操作可由参考图1到5所描述的存储器控制器执行。在一些实例中，存储器控制器可执行一组指令以控制存储器阵列的功能元件执行下文描述的功能。另外或替代地，存储器阵列可使用专用硬件执行下文描述的功能的方面。
在805处，可在读取操作期间将晶体管的栅极偏置到一组栅极电压。在一些实例中，晶体管可与数字线及感测组件的节点耦合。操作805可根据本文描述的方法执行。在一些实例中，操作805的方面可由参考图5所描述的偏置组件执行。
在810处，可在读取操作期间感测节点上的电压一组次数。针对施加到晶体管的栅极的每一栅极电压，可感测节点上的电压至少一次。操作810可根据本文描述的方法执行。在一些实例中，操作810的方面可由参考图5所描述的感测组件执行。
在815处，可基于在读取操作期间在一组次数中的每一次处感测节点上的电压确定与数字线耦合的多电平存储器单元的逻辑状态。操作815可根据本文描述的方法执行。在一些实例中，操作815的方面可由参考图5所描述的确定组件执行。
图9展示说明根据本发明的方面的支持用于多电平单元的感测技术的方法900的流程图。方法900的操作可由本文所描述的存储器控制器或其组件实施。举例来说，方法900的操作可由参考图1到5所描述的存储器控制器执行。在一些实例中，存储器控制器可执行一组指令以控制存储器阵列的功能元件以执行下文描述的功能。另外或替代地，存储器阵列可使用专用硬件执行下文描述的功能的方面。
在905处，可通过在将晶体管的栅极偏置到一组栅极电压之前将多电平存储器单元放电到数字线上将数字线偏置到第一电压。操作905可根据本文描述的方法执行。在一些实例中，操作905的方面可由参考图5所描述的偏置组件执行。
在910处，可在读取操作期间将晶体管的栅极偏置到一组栅极电压。晶体管可与数字线及感测组件的节点耦合。操作910可根据本文描述的方法执行。在一些实例中，操作910的方面可由参考图5所描述的偏置组件执行。
在915处，可使用晶体管基于第一电压小于晶体管的栅极的一组栅极电压的第一栅极电压在数字线与节点之间转移电荷。操作915可根据本文描述的方法执行。在一些实例中，操作915的方面可由参考图5所描述的转移组件执行。
在920处，可在读取操作期间感测节点上的电压一组次数。针对施加到晶体管的栅极的每一栅极电压，可感测节点上的电压至少一次。操作920可根据本文描述的方法执行。在一些实例中，操作920的方面可由参考图5所描述的感测组件执行。
在925处，可基于在读取操作期间在一组次数中的每一次处感测节点上的电压确定与数字线耦合的多电平存储器单元的逻辑状态。操作925可根据本文描述的方法执行。在一些实例中，操作925的方面可由参考图5所描述的确定组件执行。
描述一种方法。在一些实例中，所述方法可包含：在读取操作期间将晶体管的栅极偏置到第一电压，所述晶体管与数字线及感测组件的节点耦合；至少部分基于将所述晶体管的所述栅极偏置到所述第一电压感测所述节点上的预充电电压；至少部分基于感测所述节点上的所述预充电电压将所述晶体管的所述栅极偏置到第二电压；当所述晶体管的所述栅极被偏置到所述第二电压时，感测所述节点上的第三电压，所述第三电压不同于所述预充电电压；及至少部分基于感测所述第三电压确定与所述数字线耦合的多电平存储器单元的逻辑状态。
所述方法可包含：通过将所述多电平存储器单元放电到所述数字线上将所述数字线偏置到第四电压；及使用所述晶体管至少部分基于所述第四电压小于所述晶体管的所述栅极上的所述第二电压将电荷转移到所述节点。在一些实例中，所述方法可包含：激活与所述晶体管的所述栅极耦合的第二晶体管，其中将所述晶体管的所述栅极偏置到所述第二电压是至少部分基于激活所述第二晶体管。所述方法可包含：在将所述晶体管的所述栅极偏置到所述第二电压之后取消激活所述第二晶体管，其中所述第二晶体管经配置以补偿与所述晶体管相关联的阈值电压。
所述方法可包含：识别在所述读取操作期间何时感测到所述第三电压，其中确定所述多电平存储器单元的所述逻辑状态是至少部分基于在所述读取操作期间何时感测到所述第三电压。在一些实例中，所述方法可包含：在将所述晶体管的所述栅极偏置到所述第一电压之前使用与所述节点耦合的电压源将所述节点预充电到所述预充电电压。在一些实例中，所述方法可包含：比较在所述节点上感测到的所述第三电压与固定参考电压，其中确定所述多电平存储器单元的所述逻辑状态是至少部分基于所述比较。
描述一种设备。在一些实例中，所述设备可包含：用于在读取操作期间将晶体管的栅极偏置到第一电压的构件，所述晶体管与数字线及感测组件的节点耦合；用于至少部分基于将所述晶体管的所述栅极偏置到所述第一电压感测所述节点上的预充电电压的构件；用于至少部分基于感测所述节点上的所述预充电电压将所述晶体管的所述栅极偏置到第二电压的构件；用于当所述晶体管的所述栅极被偏置到所述第二电压时感测所述节点上的第三电压的构件，所述第三电压不同于所述预充电电压；及用于至少部分基于感测到所述第三电压确定与所述数字线耦合的多电平存储器单元的逻辑状态的构件。
所述设备可包含：用于通过将所述多电平存储器单元放电到所述数字线上将所述数字线偏置到第四电压的构件；及用于使用所述晶体管至少部分基于所述第四电压小于所述晶体管的所述栅极上的所述第二电压将电荷转移到所述节点的构件。在一些实例中，所述设备可包含：用于激活与所述晶体管的所述栅极耦合的第二晶体管的构件，其中将所述晶体管的所述栅极偏置到所述第二电压是至少部分基于激活所述第二晶体管。所述设备可包含：用于在将所述晶体管的所述栅极偏置到所述第二电压之后取消激活所述第二晶体管的构件，其中所述第二晶体管经配置以补偿与所述晶体管相关联的阈值电压。
在一些实例中，所述设备可包含：用于识别在所述读取操作期间何时感测到所述第三电压的构件，其中确定所述多电平存储器单元的所述逻辑状态是至少部分基于在所述读取操作期间何时感测到所述第三电压。所述设备可包含：用于在将所述晶体管的所述栅极偏置到所述第一电压之前使用与所述节点耦合的电压源将所述节点预充电到所述预充电电压的构件。所述设备可包含：用于比较在所述节点上感测到的所述第三电压与固定参考电压的构件，其中确定所述多电平存储器单元的所述逻辑状态是至少部分基于所述比较。
描述一种设备。在一些实例中，所述设备可包含：多电平存储器单元，其与数字线耦合且经配置以存储三种或三种以上状态；感测组件，其经配置以通过在读取操作期间多次感测与所述数字线相关联的电压确定所述多电平存储器单元上存储的状态；及晶体管，其与所述数字线及所述感测组件耦合且经配置以在所述多电平存储器单元的所述读取操作期间在所述数字线与所述感测组件之间转移电荷，其中所述晶体管的栅极在所述读取操作期间被偏置到多个栅极电压。
在一些实例中，所述多电平存储器单元的逻辑状态是至少部分基于当第二电压由所述感测组件感测到时所述晶体管的栅极上的第一电压。所述设备可包含：第二晶体管，其与所述晶体管的所述栅极耦合且经配置以基于与所述晶体管相关联的阈值电压将所述第一电压施加到所述晶体管的所述栅极。在一些实例中，所述多电平存储器单元经配置以通过放电到所述数字线上将所述数字线偏置到第三电压，其中所述晶体管经配置以至少部分基于所述第三电压小于所述第一电压将所述电荷转移到所述感测组件。
在一些实例中，所述第二晶体管经配置以至少部分基于所述第一电压小于所述第三电压将所述晶体管的所述栅极偏置到第四电压。在一些实例中，所述感测组件经配置以至少部分基于所述晶体管将所述电荷转移到所述感测组件确定所述多电平存储器单元的所述逻辑状态。在一些实例中，在所述读取操作期间多次感测所述感测组件的所述电压的数量比所述多电平存储器单元经配置以存储的逻辑状态的数量小1。
所述设备可包含：电压源，其与所述感测组件的节点耦合，其中所述电压源经配置以在所述多电平存储器单元的所述读取操作之前给所述节点预充电。在一些实例中，所述晶体管经配置以至少部分基于所述多电平存储器单元的逻辑状态在所述数字线与所述感测组件之间转移所述电荷。
描述一种方法。所述方法可包含：在读取操作期间将晶体管的栅极偏置到多个栅极电压，所述晶体管与数字线及感测组件的节点耦合；在所述读取操作期间多次感测所述节点上的电压，其中对于施加到所述晶体管的所述栅极的每一栅极电压，感测所述节点上的所述电压至少一次；及至少部分基于在所述读取操作期间在所述多次中的每一次处感测所述节点上的所述电压确定与所述数字线耦合的多电平存储器单元的逻辑状态。
所述方法可包含：在将所述晶体管的所述栅极偏置到所述多个栅极电压之前通过将所述多电平存储器单元放电到所述数字线上将所述数字线偏置到第一电压；及使用所述晶体管至少部分基于所述第一电压小于所述晶体管的所述栅极的所述多个栅极电压的第一栅极电压在所述数字线与所述节点之间转移电荷。在一些实例中，所述晶体管的所述栅极在所述多次中的一次处感测所述节点上的所述电压之前被偏置到所述多个栅极电压的相应栅极电压。在一些实例中，在所述读取操作期间多次感测所述节点上的所述电压的数量与所述多电平存储器单元经配置以存储的逻辑状态的数量相关联。
描述一种设备。所述设备可包含：用于在读取操作期间将晶体管的栅极偏置到多个栅极电压的构件，所述晶体管与数字线及感测组件的节点耦合；用于在所述读取操作期间多次感测所述节点上的电压的构件，其中对于施加到所述晶体管的所述栅极的每一栅极电压，感测所述节点上的所述电压至少一次；及用于至少部分基于在所述读取操作期间在所述多次中的每一次处感测所述节点上的所述电压确定与所述数字线耦合的多电平存储器单元的逻辑状态的构件。
所述设备可包含：用于在将所述晶体管的所述栅极偏置到所述多个栅极电压之前通过将所述多电平存储器单元放电到所述数字线上将所述数字线偏置到第一电压的构件；及用于使用所述晶体管至少部分基于所述第一电压小于所述晶体管的所述栅极的所述多个栅极电压的第一栅极电压在所述数字线与所述节点之间转移电荷的构件。
应注意，上文描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合来自方法中的两者或两者以上的方面。
本文描述的信息及信号可使用多种不同技艺及技术中的任何者表示。举例来说，可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有多种位宽度。
如本文使用，术语“虚拟接地”是指保持于约零伏特(0V)的电压处但未与地面直接耦合的电路的节点。因此，虚拟接地的电压可暂时波动且在稳定状态处返回到约0V。可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)来实施虚拟接地。其它实施方案也是可行的。“虚拟接地”或“经虚拟接地”意味着连接到约0V。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指支持组件之间的信号流动的所述组件之间的关系。如果在组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，组件被认为是与彼此电子通信(或与彼此导电接触或连接或耦合)。在任何给定时间，与彼此电子通信(或与彼此导电接触或连接或耦合)的组件之间的导电路径可基于包含经连接组件的装置的操作为开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些实例中，经连接组件之间的信号流动可(例如)使用一或多个中间组件(例如开关或晶体管)中断一次。
术语“耦合”是指从组件之间的开路关系(其中信号目前无法经由导电路径在组件之间传送)移动到组件之间的闭路关系(其中信号能够经由导电路径在组件之间传送)的条件。当组件(例如控制器)将其它组件耦合在一起时，组件启动一变化，其允许信号经由先前不准许信号流动的导电路径在其它组件之间流动。
术语“隔离”是指目前电子无法在组件之间流动的组件之间的关系。如果组件之间存在开路，那么组件彼此隔离。举例来说，当定位在组件之间的开关断开时，由所述开关分离的两个组件与彼此隔离。当控制器隔离两个组件时，控制器影响一变化，其防止信号使用先前准许信号流动的导电路径在组件之间流动。
本文使用的术语“层”是指几何结构的层或薄板，每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖表面的至少一部分。举例来说，层可为三维结构，其中两个维度大于第三(例如)薄膜。层可包含不同元件、组件及/或材料。在一些情况中，一个层可由两个或两个以上子层组成。在部分附图中，出于说明目的描绘三维层的两个维度。然而，所属领域的技术人员应认识到，层的性质是三维的。
如本文使用，术语“基本上”意味着经修改特性(例如，由术语基本上修饰的动词或形容词)无需是绝对的而是足够接近以实现所述特性的优点。
本文论述的装置(包含存储器阵列)可经形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。
本文论述的切换组件或晶体管可表示场效晶体管(FET)且包括三端子装置，其包含源极、漏极及栅极。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，退化)半导体区域。可由轻掺杂半导体区域或沟道分离源极与漏极。如果沟道是n型的(即，多数载子是电子)，那么FET可称为n型FET。如果沟道是p型的(即，多数载子是空穴)，那么FET可称为p型FET。可由绝缘栅极氧化物覆盖沟道。可通过将电压施加到栅极来控制沟道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可导致沟道变成导电。可在将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时“接通”或“激活”晶体管。可在将小于晶体管的阈值电压的电压施加到晶体管栅极时“关断”或“取消激活”晶体管。
本文结合附图陈述的描述描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文使用的术语“示范性”意味着“用作实例、例子或说明”且并非“优选的”或“优于其它实例”。详细描述包含用于提供描述技术的理解的特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以避免使所描述实例的概念不清楚。
在附图中，类似组件或特征可具有相同参考标记。此外，可通过使参考标记后接短划线及区分类似组件的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述可适用于具有相同第一参考标记的类似组件中的任何者，无论第二参考标记为何。
可使用多种不同工艺及技术中的任何者来表示本文描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可在以上描述中涉及的数据、指令、命令、信息、信号、位、符号及芯片。
可用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的其任何组合来实施或执行结合本发明所描述的各种说明性框及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可经实施为计算装置的组合(例如DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中所描述的功能。如果在由处理器执行的软件中实施，那么功能可作为一或多个指令或程序代码存储于计算机可读媒体上或通过计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些的任何者的组合来实施上文所描述的功能。实施功能的特征还可物理定位于各种位置处，其包含：经分布使得在不同物理位置处实施功能的部分。此外，如本文(包含权利要求书中的内容)使用，项目列表(例如，以例如“...的至少一者”或“...的一或多者”的词组开头的项目列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文使用，短语“基于”不应被解释为对一组封闭条件的参考。举例来说，被描述为“基于条件A”的示范性步骤可为基于条件A及条件B两者而不脱离本发明的范围。换句话来说，如本文使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。
本文的描述经提供以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将易于明白本发明的各种修改方案，且可在不脱离本发明的范围的情况下将本文定义的一般原理应用于其它变型。因此，本发明不限于本文描述的实例及设计，而是应符合与本文揭示的原理及新型特征一致的最广范围。

Claims (16)

1.一种方法，其包括：
使用与节点耦合的电压源将感测组件的所述节点预充电到预充电电压；
在将所述节点充电至所述预充电电压之后，在读取操作期间将晶体管的栅极偏置到第一电压，所述晶体管与数字线及所述感测组件的所述节点耦合；
至少部分基于将所述晶体管的所述栅极偏置到所述第一电压感测所述节点上的电压是否处于所述预充电电压；
至少部分基于感测所述节点上的所述电压处于所述预充电电压将所述晶体管的所述栅极偏置到第二电压；
当所述晶体管的所述栅极被偏置到所述第二电压时，感测所述节点上的第三电压，所述第三电压不同于所述预充电电压；及
至少部分基于感测所述第三电压确定与所述数字线耦合的多电平存储器单元的逻辑状态。
2.根据权利要求1所述的方法，其进一步包括：
通过将所述多电平存储器单元放电到所述数字线上将所述数字线偏置到第四电压；及
使用所述晶体管至少部分基于所述第四电压小于所述晶体管的所述栅极上的所述第二电压将电荷转移到所述节点。
3.根据权利要求1所述的方法，其进一步包括：
激活与所述晶体管的所述栅极耦合的第二晶体管，其中将所述晶体管的所述栅极偏置到所述第二电压是至少部分基于激活所述第二晶体管。
4.根据权利要求3所述的方法，其进一步包括：
在将所述晶体管的所述栅极偏置到所述第二电压之后取消激活所述第二晶体管，其中所述第二晶体管经配置以补偿与所述晶体管相关联的阈值电压。
5.根据权利要求1所述的方法，其进一步包括：
识别在所述读取操作期间何时感测到所述第三电压，其中确定所述多电平存储器单元的所述逻辑状态是至少部分基于在所述读取操作期间何时感测到所述第三电压。
6.根据权利要求1所述的方法，其中感测所述节点上的所述第三电压包括：
比较在所述节点上感测到的所述第三电压与固定参考电压，其中确定所述多电平存储器单元的所述逻辑状态是至少部分基于所述比较。
7.一种设备，其包括：
多电平存储器单元，其与数字线耦合且经配置以存储三种或三种以上状态；
感测组件，其经配置以通过在读取操作期间多次感测与所述数字线相关联的电压确定所述多电平存储器单元上存储的状态，并且在所述读取操作期间在多次感测中的每一次感测比较所感测的电压与固定参考电压；
晶体管，其与所述数字线及所述感测组件耦合且经配置以在所述多电平存储器单元的所述读取操作期间在所述数字线与所述感测组件之间转移电荷，其中所述晶体管的栅极在所述读取操作期间被偏置到多个栅极电压，且其中所述多电平存储器单元的逻辑状态是至少部分基于当第二电压由所述感测组件感测时所述晶体管的所述栅极上的第一电压；及
第二晶体管，其与所述晶体管的所述栅极耦合且经配置以基于与所述晶体管相关联的阈值电压将所述第一电压施加到所述晶体管的所述栅极。
8.根据权利要求7所述的设备，其中所述多电平存储器单元经配置以通过放电到所述数字线上将所述数字线偏置到第三电压，其中所述晶体管经配置以至少部分基于所述第三电压小于所述第一电压将所述电荷转移到所述感测组件。
9.根据权利要求8所述的设备，其中所述第二晶体管经配置以至少部分基于所述第一电压小于所述第三电压将所述晶体管的所述栅极偏置到第四电压。
10.根据权利要求8所述的设备，其中所述感测组件经配置以至少部分基于所述晶体管将所述电荷转移到所述感测组件确定所述多电平存储器单元的所述逻辑状态。
11.根据权利要求7所述的设备，其中在所述读取操作期间多次感测所述感测组件的所述电压的数量比所述多电平存储器单元经配置以存储的逻辑状态的数量小1。
12.根据权利要求7所述的设备，其进一步包括：
电压源，其与所述感测组件的节点耦合，其中所述电压源经配置以在所述多电平存储器单元的所述读取操作之前给所述节点预充电。
13.根据权利要求7所述的设备，其中所述晶体管经配置以至少部分基于所述多电平存储器单元的所述逻辑状态在所述数字线与所述感测组件之间转移所述电荷。
14.一种方法，其包括：
在将晶体管的栅极偏置到多个栅极电压之前通过将多电平存储器单元放电到数字线上将所述数字线偏置到第一电压，
在读取操作期间将所述晶体管的所述栅极偏置到所述多个栅极电压，所述晶体管与所述数字线及感测组件的节点耦合；
使用所述晶体管至少部分基于所述第一电压小于所述晶体管的所述栅极的所述多个栅极电压的第一栅极电压在所述数字线与所述节点之间转移电荷；
在所述读取操作期间多次感测所述节点上的电压，其中对于施加到所述晶体管的所述栅极的每一栅极电压，感测所述节点上的所述电压至少一次；及
至少部分基于在所述读取操作期间在所述多次中的每一次处感测所述节点上的所述电压并比较所感测的电压与固定参考电压来确定与所述数字线耦合的所述多电平存储器单元的逻辑状态。
15.根据权利要求14所述的方法，其中所述晶体管的所述栅极在所述多次中的一次处感测所述节点上的所述电压之前被偏置到所述多个栅极电压的相应栅极电压。
16.根据权利要求14所述的方法，其中在所述读取操作期间多次感测所述节点上的所述电压的数量与所述多电平存储器单元经配置以存储的逻辑状态的数量相关联。
CN201910650211.2A 2018-08-21 2019-07-18 用于多电平单元的感测技术 Active CN110853687B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/107,280 US10535397B1 (en) 2018-08-21 2018-08-21 Sensing techniques for multi-level cells
US16/107,280 2018-08-21

Publications (2)

Publication Number Publication Date
CN110853687A CN110853687A (zh) 2020-02-28
CN110853687B true CN110853687B (zh) 2021-09-24

Family

ID=69141052

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910650211.2A Active CN110853687B (zh) 2018-08-21 2019-07-18 用于多电平单元的感测技术

Country Status (2)

Country Link
US (1) US10535397B1 (zh)
CN (1) CN110853687B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930337B2 (en) * 2018-12-26 2021-02-23 Micron Technology, Inc. Write techniques for a memory device with a charge transfer device
US10699783B1 (en) * 2018-12-26 2020-06-30 Micron Technology Sensing techniques using a moving reference
US10923180B2 (en) * 2018-12-26 2021-02-16 Micron Technology, Inc. Sensing techniques using a charge transfer device
US10818363B1 (en) * 2019-05-17 2020-10-27 Micron Technolgy, Inc. Apparatus and methods for calibrating sensing of memory cell data states
US11081204B1 (en) * 2020-06-22 2021-08-03 Micron Technology, Inc. Method for setting a reference voltage for read operations

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8081501B2 (en) * 2008-03-07 2011-12-20 Samsung Electronics Co., Ltd. Multi-level nonvolatile memory device using variable resistive element
CN102779553A (zh) * 2011-05-11 2012-11-14 海力士半导体有限公司 非易失性存储器件及其感测方法
CN104008772A (zh) * 2013-02-26 2014-08-27 旺宏电子股份有限公司 相变化存储器及其读取方法
CN105632558A (zh) * 2014-11-24 2016-06-01 三星电子株式会社 包括多电平单元的存储器件及其操作方法
CN107154274A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 操作非易失性存储器设备的方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4322686B2 (ja) * 2004-01-07 2009-09-02 株式会社東芝 不揮発性半導体記憶装置
JP4271168B2 (ja) * 2004-08-13 2009-06-03 株式会社東芝 半導体記憶装置
US8050084B2 (en) * 2006-09-05 2011-11-01 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage system having the same, and method of driving the nonvolatile memory device
KR20090109823A (ko) * 2008-04-16 2009-10-21 삼성전자주식회사 저항체를 이용한 멀티 레벨 비휘발성 메모리 장치
KR102005226B1 (ko) * 2012-10-29 2019-07-30 삼성전자 주식회사 저항체를 이용한 비휘발성 메모리 장치 및 그 구동 방법
KR102619682B1 (ko) * 2016-12-13 2023-12-28 삼성전자주식회사 메모리 장치 및 그 동작 방법
US10304550B1 (en) * 2017-11-29 2019-05-28 Sandisk Technologies Llc Sense amplifier with negative threshold sensing for non-volatile memory

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8081501B2 (en) * 2008-03-07 2011-12-20 Samsung Electronics Co., Ltd. Multi-level nonvolatile memory device using variable resistive element
CN102779553A (zh) * 2011-05-11 2012-11-14 海力士半导体有限公司 非易失性存储器件及其感测方法
CN104008772A (zh) * 2013-02-26 2014-08-27 旺宏电子股份有限公司 相变化存储器及其读取方法
CN105632558A (zh) * 2014-11-24 2016-06-01 三星电子株式会社 包括多电平单元的存储器件及其操作方法
CN107154274A (zh) * 2016-03-02 2017-09-12 三星电子株式会社 操作非易失性存储器设备的方法

Also Published As

Publication number Publication date
US10535397B1 (en) 2020-01-14
CN110853687A (zh) 2020-02-28

Similar Documents

Publication Publication Date Title
CN110853687B (zh) 用于多电平单元的感测技术
US10818343B2 (en) Techniques for charging a sense component
CN111312310B (zh) 相位电荷共享
CN111540394B (zh) 使用电荷转移装置的感测技术
US11183241B2 (en) Source line configuration for a memory device
US11810609B2 (en) Reference voltage management
CN111383690B (zh) 具有电荷转移装置的存储器装置
CN111383695B (zh) 在读取电路中调谐电压
US10699783B1 (en) Sensing techniques using a moving reference
US11289146B2 (en) Word line timing management
US11404111B2 (en) Sensing techniques using a charge transfer device
US11037621B2 (en) Sensing techniques using a charge transfer device
US11488656B2 (en) Write techniques for a memory device with a charge transfer device
US11948651B2 (en) Wordline capacitance balancing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant