CN107154274A - 操作非易失性存储器设备的方法 - Google Patents

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Abstract

本申请公开了操作非易失性存储器设备的方法，该方法包括：使用第一感测电压执行第一感测操作；根据由于第一感测操作而存储在页缓冲器的第一锁存器单元中的第一数据，对多个位线当中的一些位线预充电；复位第一锁存器单元；以及使用第二感测电压执行第二感测操作。

Description

操作非易失性存储器设备的方法
相关申请的交叉引用
本申请要求于2016年3月2日向韩国知识产权局提交的韩国专利申请第10-2016-0025042号的优先权，该申请的公开内容通过引用整体合并于此。
技术领域
在此描述的本发明构思涉及非易失性存储器设备，并且更具体地涉及包括页缓冲器的非易失性存储器设备和操作该非易失性存储器设备的方法。
背景技术
被用作半导体存储器设备的非易失性存储器设备即使在电源被关断时仍然可以存储数据。闪存(flash memory)设备是一种类型的非易失性存储器，并且被广泛地用于例如通用串行总线(USB)驱动器、数字相机、移动电话、智能电话、平板PC、存储卡以及固态驱动器(SSD)等中。
数据可以通过执行多个感测操作被读取以提高非易失性存储器设备的性能。然而，当多个感测操作的结果必须被备份时，需要具有足够大的存储容量的存储设备以备份感测操作的结果。
发明内容
本发明构思的实施例提供了一种非易失性存储器设备以及一种操作非易失性存储器设备的方法，该非易失性存储器设备用于读取数据而无需用于备份数据的转储(dump)过程。
本发明构思的实施例提供了一种操作非易失性存储器设备的方法，该方法包括：使用第一感测电压对非易失性存储器设备的存储单元执行第一感测操作；根据由于第一感测操作而存储在页缓冲器的第一锁存器单元中的第一数据，对连接到存储单元的多个位线当中的一些位线预充电；在预充电之后复位第一锁存器单元；以及使用第二感测电压对存储单元执行第二感测操作。
本发明构思的实施例提供了一种操作非易失性存储器设备的方法，该非易失性存储器设备包括页缓冲器，该页缓冲器包括连接到感测节点的第一锁存器单元和电连接到第一锁存器单元的第二锁存器单元。该方法包括：响应于读取命令，将对多个存储单元执行的第一感测操作的结果存储在第一锁存器单元中；根据第一锁存器单元的逻辑状态，选择性地对连接到所述多个存储单元的多个位线当中的一些位线预充电；在选择性地预充电之后，设置第一锁存器单元为第一逻辑状态而无需将存储在第一锁存器单元中的第一感测操作的结果转储到第二锁存器单元；以及将对所述多个存储单元当中的至少一些存储单元执行的第二感测操作的结果存储在第一锁存器单元中。
本发明构思的实施例还提供了一种操作非易失性存储器设备的方法，该方法包括：设置第一锁存器单元的逻辑状态为第一逻辑状态；根据第一锁存器单元的设置的逻辑状态，对所有连接到第一锁存器单元的多个位线预充电；在预充电之后，使用第一感测电压对连接到所述多个位线的存储单元执行第一感测操作，并将第一感测操作的结果作为数据存储在第一锁存器单元中；根据存储在第一锁存器单元中的数据的逻辑状态，选择性地对所述多个位线中的一些预充电；在选择性地预充电之后，设置第一锁存器单元的逻辑状态为第一逻辑状态；以及使用第二感测电压对存储单元执行第二感测操作，并在第一锁存器单元中存储第二感测操作的结果作为最终数据。
附图说明
根据以下结合附图对实施例的描述，这些和/或其他方面将会变得明显和更容易领会，在附图中：
图1示出了根据本发明构思的实施例的存储器系统的框图；
图2示出了根据本发明构思的实施例的图1的存储器设备的框图；
图3和4示出了根据本发明构思的各种实施例的页缓冲器的框图；
图5示出了根据本发明构思的实施例的连接到一个位线的页缓冲器中的缓冲器的框图；
图6A和6B示出了根据本发明构思的实施例的在多电平单元中的阈值电压分布和感测电压的图；
图7和8示出了根据本发明构思的实施例的用于解释非易失性存储器设备的读取操作的流程图；
图9示出了用于解释当数据转储间隔存在时的读取操作的图；
图10示出了用于解释诸如在本发明构思的实施例中的当数据转储间隔不存在时的读取操作的图；
图11示出了根据本发明构思的实施例的读取操作的间隔的图；
图12示出了根据本发明构思的实施例的页缓冲器中的连接到一个位线的缓冲器的框图；
图13示出了根据本发明构思的实施例的用于解释存储器设备的读取方法的流程图；
图14和15示出了根据本发明构思的实施例的在页缓冲器中附加地提供的锁存器单元的各种用途的图；
图16示出了根据本发明构思的实施例的用于解释在页缓冲器中提供的数据锁存器单元的另一个用途的存储器设备的框图；
图17示出了根据本发明构思的实施例的在图1的存储单元阵列中提供的一个单元(cell)块的透视图；
图18示出了根据本发明构思的实施例的将存储器系统应用到存储卡系统的示例的框图；
图19示出了根据本发明构思的实施例的将存储器设备应用到固态驱动器(SSD)系统的示例的框图。
具体实施方式
现在参考其中示出了实施例的附图更全面地描述本发明构思。
图1示出了根据本发明构思的实施例的存储器系统10的框图。存储器系统10包括存储器设备100和存储器控制器200。在本发明构思的实施例中，存储器设备100可以是即使当电源被关断时仍然存储和保持数据的非易失性存储器设备。例如，存储器设备100可以是包括闪速存储单元的闪存设备。可替代地，存储器设备100例如可以是诸如电阻式随机存取存储器(ReRAM)、磁阻式RAM(MRAM)、或包括电阻式存储单元的相变RAM(PRAM)。以下的描述将基于这样的假设：存储器设备100是包括NAND或NOR闪速存储单元的闪存设备。然而，本发明构思可以应用到其他类型的存储器设备而不应局限于上面描述的存储器设备。
响应于来自主机HOST的写入/读取请求，存储器控制器200可以控制存储器设备100以读取存储在存储器设备100中的数据或将数据写入存储器设备100中。详细地，通过将地址ADD、命令CMD以及控制信号CTRL施加到存储器设备100，存储器控制器200可以控制将对存储器设备100执行的编程(或写入)操作、读取操作和擦除操作。此外，将要写入的数据DATA和读取的数据DATA可以在存储器控制器200和存储器设备100之间传送/接收。
存储器控制器200可以被配置为使用各种标准接口协议与主机HOST通信。例如，存储器控制器200可以包括主机接口(未示出)，并且主机接口可以在主机HOST和存储器控制器200之间提供各种标准接口。所述标准接口例如可以使用从各种接口协议中选择的至少一个接口协议进行通信，所述各种接口协议诸如先进技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机系统接口(SCSI)、串行连接SCSI(Serial Attached SCSI，SAS)、外围组件互连(PCI)、PCI express(PCI-E)、IEEE 1394、通用串行总线(USB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、以及紧凑式闪存(CF)卡等。
存储器设备100包括存储单元阵列110、页缓冲器120和控制逻辑130。当假定存储单元阵列110包括闪速存储单元时，存储单元阵列110可以包括多个NAND串，并且每个NAND串可以包括分别连接到垂直堆叠在基底上的字线的存储单元。如此，在本发明构思的实施例中，存储单元阵列110可以是三维(3D)存储阵列。3D存储阵列可以被整体地形成在存储单元阵列的一个或多个物理层级处，其具有布置在硅基底上方的有源区和形成在硅基底上方或硅基底中的与存储单元的操作相关联的电路。术语“整体地”的含义是阵列的每个层级的层被直接堆叠在阵列的每个底层层级的层上。
在本发明构思的实施例中，3D存储阵列包括垂直取向的NAND串，以便至少一个存储单元位于另一个存储单元上方。该至少一个存储单元可以包括电荷俘获层。通过引用合并于此的美国专利第7679133、8553466、8654587和8559235号以及美国专利公开第2011-0233648号公开了3D存储阵列的合适的配置，其中披露了3D存储器阵列被配置为多个层级并且字线和/或位线在多个层级之间共享。另外，美国专利公开第2012-0051138和2011-0204420号通过引用合并于此。
页缓冲器120可以存储将要传送到存储单元阵列110的数据和从存储单元阵列110读取的数据。页缓冲器120可以包括一个或多个锁存器单元。例如，锁存器单元中的每个可以包括分别与多个位线相对应的多个锁存器，并且可以以页为单位存储数据。根据实施例，页缓冲器120可以包括感测锁存器单元(未示出)，并且该感测锁存器单元可以包括分别与多个位线相对应的多个感测锁存器。另外，感测锁存器中的每个可以连接到感测节点(未示出)，在感测节点处通过与感测锁存器相对应的位线检测数据。
控制逻辑130可以控制存储器设备100的总体操作。例如，控制逻辑130可以控制存储器设备100以执行与从存储器控制器200接收的命令CMD相对应的存储器操作。例如，响应于控制信号CTRL，控制逻辑130可以生成在存储器设备100中使用的各种内部控制信号。根据实施例，在诸如读取操作的存储器操作期间，控制逻辑130可以调整施加到字线和位线的电压的电平。
根据编程的数据，包括在存储单元阵列110中的存储单元可以具有阈值电压分布。例如，当存储单元阵列110包括每个存储单元存储一位的单电平单元时，根据编程状态存储单元可以具有两个阈值电压分布。可替代地，当存储单元阵列110包括每个存储单元存储两位或更多位的多电平单元时，根据编程状态存储单元可以具有四个或更多个阈值电压分布。
当对存储单元阵列110执行读取操作时，根据存储单元的阈值电压分布，可以执行多个读取操作。例如，当存储单元包括两个阈值电压分布时，可以执行一个读取操作以便区分这两个阈值电压分布。可替代地，当存储单元包括四个阈值电压分布时，可以执行三个读取操作以便区分这四个阈值电压分布。
每个读取操作可以包括多个感测操作。例如，为了增加读取操作的准确性，可以通过利用使用具有不同电平的感测电压的多个感测操作来执行一个读取操作。例如，每个读取操作可以包括使用具有预读取电平的感测电压粗略地区分数据的粗感测操作，以及使用具有读取电平的感测电压精细地区分数据的细感测操作。读取电平可以具有与阈值电压分布之间的一个电平相对应的值以生成真实的最终数据(或读取数据)。相比之下，预读取电平可以不同于读取电平。例如，预读取电平可以低于读取电平。
根据一个实施例，控制逻辑130可以包括置位(set)/复位(reset)控制器131。置位/复位控制器131可以控制包括在页缓冲器120中的锁存器单元(未示出)的置位/复位。例如，页缓冲器120可以包括在感测操作期间对感测节点的电压进行感测的感测锁存器单元，并且置位/复位控制器131可以通过控制感测锁存器单元的置位/复位来设置感测锁存器单元的状态为第一逻辑状态或第二逻辑状态。
此外，页缓冲器120还可以包括电连接到感测锁存器单元的另一个锁存器单元(例如，数据锁存器单元)。根据实施例，通过感测操作，最终数据(或读取数据)可以被生成而无需执行将存储在感测锁存器单元中的数据转储到诸如数据锁存器单元的另一个锁存器单元的过程，并且在这个过程中，在执行任何一个感测操作之后以及在执行下一个感测操作之前，感测锁存器单元可以被置位/复位。
例如，当在第一感测操作之前感测锁存器单元被复位时，感测锁存器单元可以被设置为第一逻辑状态。接下来，由于使用预读取电平的第一感测操作，第一数据可以存储在感测锁存器单元中。相应地，感测锁存器单元中的一些感测锁存器(如，与连接到关断单元的位线相对应的感测锁存器)的逻辑状态可以被改变为第二逻辑状态。接下来，根据存储在感测锁存器单元中的数据的逻辑状态，多个位线当中的一些位线可以被选择性地预充电。例如，与具有第二逻辑状态的感测锁存器相对应的位线可以被选择性地预充电。即，第二感测操作可以仅对具有这样的阈值电压的存储单元执行：该阈值电压具有高于预读取电平的电平。
在执行预充电操作之后，感测锁存器单元可以在置位/复位控制器131的控制下被置位/或复位。接下来，对于连接到预充电的位线的存储单元，在使用读取电平的第二感测操作期间，第二数据可以被存储在感测锁存器单元中。根据第二感测操作的结果，与连接到关断单元的位线相对应的锁存器的逻辑状态可以被改变为第二逻辑状态。此外，第二感测操作的结果可以被传送到外部作为读取操作的最终数据。
在通常的存储器系统中，为了通过将由第一感测操作感测的第一数据和由第二感测操作感测的第二数据合并产生最终数据，在第二感测操作被执行之前，执行将在感测锁存器单元中存储的第一数据转储到数据锁存器单元中的过程。然而，根据本发明构思的实施例，转储过程可以在读取操作中被省略。相应地，由于最终数据无需转储数据的过程就可以生成，因此可以避免执行转储过程花费的时间并且可以增加读取速度。此外，由于不需要通过转储过程用来暂时存储数据的数据锁存器单元，因此可以减少用于实现页缓冲器的资源。此外，当页缓冲器包括附加的锁存器诸如数据锁存器单元时，附加的锁存器可以用于执行除了数据读取操作之外的功能，因此有效地利用页缓冲器的资源。
尽管根据所描述的实施例的一个读取操作包括两个感测操作，但本发明构思不限于此，并且该读取操作可以包括多于两个的感测操作。此外，在本实施例中，尽管在执行第一感测操作之前感测锁存器单元被复位，但在第一感测操作执行之前，感测锁存器单元可以被控制以具有置位状态，或在第一感测操作执行之后，感测锁存器单元可以被控制以具有置位状态或复位状态。
存储器设备100和存储器控制器200可以被集成在一个半导体设备中。例如，存储器设备100和存储器控制器200可以被集成在一个半导体设备中，并且可以组成存储卡。例如，存储器设备100和存储器控制器200可以被集成在一个半导体设备中，并且可以组成PC卡(先前公知的个人计算机存储卡国际协会(PCMCIA))、紧凑式闪存(CF)卡、智能媒体卡(SM/SMC)、记忆棒、多媒体卡(如MMC、RS-MMC或MMCmicro)、SD卡(如SD、迷你SD、微型SD)或UFS等。可替代地，存储器设备100和存储器控制器200可以被集成在一个半导体设备中，并且可以组成固态盘/驱动器(SSD)。
图2示出了根据本发明构思的实施例的图1的存储器设备100的框图。
参考图2，存储器设备100包括存储单元阵列110、页缓冲器120、控制逻辑130、电压生成器140、行解码器150和输入/输出缓冲器(I/O缓冲器)160。此外，控制逻辑130包括置位/复位控制器131。尽管在图2中未示出，但存储器设备100还可以包括涉及存储器操作的各种功能块，诸如输入/输出接口。
存储单元阵列110可以包括多个存储单元，并且该多个存储单元可被连接到字线WL、一个或多个串选择线SSL、一个或多个地选择线GSL和位线BL。详细地，存储单元阵列110可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器150，并且可以通过位线BL连接到页缓冲器120。
存储单元阵列110可以包括多个单元块，并且单元块中的每个单元块可以具有二维(2D)结构(或平面结构)或3D结构(或垂直结构)。存储单元阵列110可以包括多个存储单元，并且该多个存储单元可以包括每个单元存储一位的单电平单元或每个单元存储两位或更多位的多电平单元。
页缓冲器120可以被连接到位线BL，并且可以暂时存储写入的数据或可以暂时存储读取的数据。页缓冲器120可以包括与位线BL分别对应的多个缓冲器。例如，缓冲器中的每个缓冲器可以通过感测节点连接到位线。
根据实施例，页缓冲器120可以包括一个或多个锁存器单元。例如，页缓冲器120可以包括感测感测节点的电压并存储数据的感测锁存器单元121。感测锁存器单元121可以包括与多个位线BL分别对应的多个感测锁存器，并且每个感测锁存器可以通过与感测锁存器相对应的感测节点连接到位线。尽管在图2中未示出，但页缓冲器120还可以包括除感测锁存器单元121之外的附加的锁存器单元，该附加的锁存器单元可以与写入和/或读取操作相关地使用。
输入/输出缓冲器160可以从外部控制器(如，图1中的存储器控制器200)接收数据DATA，并将接收的数据DATA传送到页缓冲器120。可替代地，该输入/输出缓冲器160可以从页缓冲器120接收数据DATA并将接收的数据DATA传送到外部控制器。
基于从外部控制器(如，图1中的存储器控制器200)接收的命令CMD、地址ADD和控制信号CTRL，控制逻辑130可以输出各种内部控制信号，这些内部控制信号用于将数据写入存储单元阵列110中、从存储单元阵列110中读取数据、或擦除存储在存储单元阵列110中的数据。
从控制逻辑130输出的各种内部控制信号可以被施加到页缓冲器120、电压生成器140和行解码器150。详细地，控制逻辑130可以施加电压控制信号CTRL_vol到电压生成器140。该电压生成器140可以包括一个或多个泵(pump)(未示出)，并基于电压控制信号CTRL_vol根据泵操作可以生成具有各种电平的电压。
控制逻辑130可以将行地址X_ADD施加到行解码器150，以及可以将列地址Y_ADD施加到页缓冲器120。此外，控制逻辑130可以控制与感测操作(或读取操作)相关的将对感测锁存器单元121执行的置位/复位操作。为此，控制逻辑130可以将置位/复位控制信号SET/RESET施加到页缓冲器120。
在实施例中，根据指示复位的置位/复位控制信号SET/RESET，感测锁存器单元121可以具有第一逻辑状态。第一逻辑状态可以用各种方式来定义，并且例如，可以具有逻辑高值或逻辑低值。根据实施例，在与读取操作相关的各种时刻，控制逻辑130可以控制感测锁存器单元121的置位/复位状态。例如，在包括在一个读取操作中的每个感测操作被完成时，控制逻辑130可以控制感测锁存器单元121的置位/复位状态。
根据实施例，当一个读取操作包括第一和第二感测操作时，感测锁存器单元121可以在第一感测操作和第二感测操作之间被复位。例如，感测锁存器单元121可以被复位，然后第一感测操作可以被执行。当第一感测操作被执行时，数据(例如，第一数据)可以被存储在感测锁存器单元121中。接下来，根据存储在感测锁存器单元121中的第一数据，多个位线中的一些可以被选择性地预充电，并且在对与预充电的位线分别对应的存储单元执行第二感测操作之前，感测锁存器单元121可以被复位。接下来，当第二感测操作被执行时，数据(如，第二数据)可以被存储在感测锁存器单元121中，并且第二数据可以作为读取操作的最终数据被输出。
图3和4示出了根据本发明构思的各种实施例的页缓冲器的框图。图3和4的页缓冲器120A和120B可以对应于图2中的存储器设备100的页缓冲器120。在图3和4中，仅示出和描述了存储器设备的各个页缓冲器120A和120B以及存储单元阵列110，而且为了清晰，存储器设备内的其他电路的解释和描述被省略。
在图3中，包括存储单元阵列110和页缓冲器120A的存储器设备被示出。页缓冲器120A可以通过多个位线连接到存储单元阵列110，例如，第一位线BL1至第N位线BLN。此外，页缓冲器120A包括感测感测节点的电压并存储数据的感测锁存器单元121A，以及对第一位线BL1至第N位线BLN执行预充电操作的预充电电路单元122A。
根据以上实施例，响应于置位/复位控制信号SET/RESET，感测锁存器单元121A被置位或复位。此外，根据以上实施例，在与读取操作相关的各个点处控制感测锁存器单元121A被置位/复位。例如，在一个感测操作结束之后和下一个感测操作开始之前，感测锁存器单元121A可以被置位或复位至少一次。在图3中，存储在感测锁存器单元121A中的数据不需要被转储到另一个锁存器单元，因此页缓冲器120A可以被配置为使得不包括用于转储数据的附加的锁存器单元。
在图4中，示出了包括存储单元阵列110和页缓冲器120B的存储器设备。页缓冲器120B包括感测感测节点的电压并存储数据的感测锁存器单元121B，以及对第一位线BL1至第N位线BLN执行预充电操作的预充电电路单元122B。另外，根据实施例，页缓冲器120B还包括一个或多个锁存器单元。例如，页缓冲器120B还包括数据锁存器单元123B和缓存锁存器单元124B。
缓存锁存器单元124B可以暂时存储向/从外部控制器(未示出)发送/接收的数据。例如，在读取操作中，存储在感测锁存器单元121B中的数据(如，最终数据)可以通过缓存锁存器单元124B被发送到外部。
根据实施例，数据锁存器单元123B可以用于执行其他功能而无需接收与读取操作相关的感测的数据。例如，用于与当前读取操作无关的操作的数据可以被存储在数据锁存器单元123B中。即，数据可以在当前读取操作中被读取而无需使用数据锁存器单元123B。例如，在当前读取操作之前，诸如用户数据的写入数据可以保持在数据锁存器单元123B中。另外，当多个读取操作被连续地执行时，从先前读取操作中读取的数据可以被保持在数据锁存器单元123B中而与当前读取操作无关。
图5示出了根据本发明构思的实施例的、连接到一个位线的页缓冲器中的缓冲器的框图。在该示例中，页缓冲器的缓冲器被连接到第一位线BL1，并且该页缓冲器可以对应于例如图2的页缓冲器120。
如图5所示，一个缓冲器(如，第一缓冲器BUF_1)可以包括感测锁存器(SL)210、缓存锁存器(cache latch，CL)220、一个或多个数据锁存器(DL1、DL2、…DLk)，例如，第一至第k数据锁存器230_1以及230_2至230_k(以下被称为第一至第k数据锁存器230_1至230_k)，以及预充电电路240。
预充电电路240施加预充电电压到第一位线BL1，其中第一位线BL1连接到将要对其执行读取操作的存储单元CELL。例如，根据存储在感测锁存器210中的逻辑状态，预充电电路240可以确定是否对第一位线BL1执行预充电操作。例如，当感测锁存器210的逻辑状态是与来自关断单元(off-cell)的数据相对应的逻辑状态时，预充电电路240对第一位线BL1预充电。相比之下，当感测锁存器210的逻辑状态是与来自接通单元(on-cell)的数据相对应的逻辑状态时，第一位线BL1上的预充电操作可以被关断。另外，例如，基于存储在感测锁存器210中的数据，预充电电路240可以接收信号，并且响应于该信号可以确定是否对第一位线BL1预充电。
感测锁存器210被连接到感测节点SN，并且可以通过锁存感测节点SN的电压来存储来自存储单元CELL的数据。另外，缓存锁存器220可以向/从外部控制器发送/接收数据。例如，缓存锁存器220可以在写入操作期间暂时存储从控制器接收的数据并且可以在读取操作期间暂时存储读取的数据。
第一至第k数据锁存器230_1至230_k可以被用于执行各种功能。例如，在读取操作期间，在缓存锁存器220中存储的写入数据可以被发送到第一至第k数据锁存器230_1至230_k。另外，根据存储在第一至第k数据锁存器230_1至230_k中的数据执行写入操作。
根据实施例，在读取操作中的最终数据可以被生成而无需将存储在感测锁存器210中的数据转储到第一至第k数据锁存器230_1至230_k。例如，存储在感测锁存器210中的最终数据可以通过缓存锁存器220被发送到外部控制器。根据实施例，由于第一至第k数据锁存器230_1至230_k不需要存储读取操作中感测的数据，因而第一至第k数据锁存器230_1至230_k可以被用于执行各种其他功能。例如，以与上面描述的方式实质相同的方式，第一至第k数据锁存器230_1至230_k可以被用于保持在先前读取操作中读取的数据或诸如用户数据的写入数据，这些数据是与当前读取操作无关的数据。
图6A和6B示出了根据本发明构思的实施例的多电平单元中的阈值电压分布和感测电压的图。在图6A和6B中，在一个存储单元中存储两位。然而，在其他实施例中，在一个存储单元中可以存储多于两位。
参考图6A，根据编程状态，存储单元可以有四个阈值电压分布。该四个阈值电压分布可以包括，例如，与擦除状态E相对应的分布，以及与第一至第三状态P1、P2和P3相对应的分布。
读取操作可以包括一系列感测操作。例如，为了读取存储在多电平单元中的数据，可以通过使用具有在第一状态P1和第二状态P2之间的电平的感测电压的读取操作来区分最低有效位数据LSB。另外，可以通过使用具有在擦除状态E和第一状态P1之间的电平的感测电压的读取操作，以及使用具有在第二状态P2和第三状态P3之间的电平的感测电压的读取操作，来区分最高有效位数据MSB。
如以上描述的，每个读取操作可以包括多个感测操作。例如，每个读取操作可以包括使用第一感测电压(或具有预读取电平的感测电压)的第一感测操作(如，粗感测操作)和使用第二感测电压(或具有读取电平的感测电压)的第二感测操作(如，细感测操作)。如图6A所示，第一读取操作可以包括使用第一感测电压R1_C的第一感测操作和使用第二感测电压R1_F的第二感测操作。同样地，第二读取操作可以包括使用第一感测电压R2_C的第一感测操作和使用第二感测电压R2_F的第二感测操作，并且第三读取操作可以包括使用第一感测电压R3_C的第一感测操作和使用第二感测电压R3_F的第二感测操作。
在图6B中，一个读取操作包括三个或更多个感测操作。参考图6B，第一读取操作可以包括使用第一至第A感测电压R1_1至R1_A的第一至第A感测操作。另外，同样地，第二读取操作可以包括使用第一至第A感测电压R2_1至R2_A的第一至第A感测操作，并且第三读取操作可以包括使用第一至第A感测电压R3_1至R3_A的第一至第A感测操作。
图7和8示出了根据本发明构思的实施例的用于解释非易失性存储器设备的读取操作的流程图。
图7示出了包括两个感测操作的一个读取操作，以及被布置为与一个位线相对应的感测锁存器的操作。例如，在操作S11中，响应于图2示出的来自控制逻辑130的置位/复位控制信号SET/RESET，连接到一个位线的感测锁存器被复位以便读取数据。在操作S12中，当第一感测电压被施加到存储单元的字线上时，对该存储单元执行第一感测操作。根据第一感测操作的结果，感测节点的电压电平可以被改变，并且，根据改变的电压电平的数据可以被存储在感测锁存器中。
在操作S13中，根据存储在感测锁存器中的数据的状态，通过诸如图5中所示的预充电电路240可以选择性地对位线预充电。如果存储在感测锁存器中的数据具有与关断单元的数据相对应的第二逻辑状态，则位线被预充电。在预充电被执行之后，响应于置位/复位控制信号SET/RESET，感测锁存器被复位。在操作S14中，当第二感测电压被施加到存储单元的字线上时，对该存储单元执行第二感测操作，并且，根据改变的电压电平的数据可以被存储在感测锁存器中。在操作S15中，存储在感测锁存器中作为第二感测操作的结果的数据被作为最终数据输出到外部控制器。
图8示出了一种方法，其中一个读取操作包括三个或更多个感测操作。图8的与图7中的操作相同或相似的操作的详细解释将不再给出。
例如，在操作S21中，响应于置位/复位控制信号SET/RESET，连接到一个位线的感测锁存器被复位以便读取数据。在操作S22中，当第一感测电压被施加到存储单元上时，对存储单元执行第一感测操作。根据第一感测操作的结果，感测节点的电压电平被改变，并且，根据改变的电压电平的数据可以被存储在感测锁存器中。
接下来，在操作S23中，根据存储在感测锁存器中的数据的状态，通过预充电电路240选择性地对与感测锁存器相对应的位线预充电，然后响应于置位/复位控制信号SET/RESET，感测锁存器被复位。另外，在操作S23中感测锁存器被复位之后，在操作S24中，当第二感测电压被施加到存储单元上时，对该存储单元执行第二感测操作。根据第二感测操作的结果，感测节点的电压电平被改变，并且，根据改变的电压电平的数据可以被存储在感测锁存器中。在操作S25中，根据存储在感测锁存器中的数据的状态，选择性地对与感测锁存器相对应的位线预充电，然后感测锁存器被再次复位。
对感测锁存器的这样的感测操作和复位操作被重复执行，并且在操作S26中当第A感测电压被施加到存储单元上时，对存储单元执行第A感测操作，并且根据改变的电压电平的数据可以被存储在感测锁存器中。在操作S27中，根据第A感测操作而存储在感测锁存器中的数据可以被作为最终数据输出到外部控制器。
图9示出了用于解释当数据转储间隔存在时的读取操作的图。在图9中，读取操作包括两个感测操作。
参考图9，根据通常的数据读取操作，作为第一感测操作的结果存储在感测锁存器单元Latch A中的数据(如，第一数据)被转储到另一个锁存器单元(如，数据锁存器单元Latch B)。首先，在第一感测操作被执行之前，在操作(a)中，设置感测锁存器单元Latch A和数据锁存器单元Latch B的逻辑状态的过程被执行。例如，通过置位/复位操作感测锁存器单元Latch A的逻辑状态可以被改变为第一逻辑状态。此后在操作(b)中，根据感测锁存器Latch A的逻辑状态，多个位线可以被预充电。尤其，当感测锁存器单元Latch A中所有锁存器的值都与第一逻辑状态相对应时，在操作(b)中所有的位线被预充电。
接下来，在操作(c)中第一感测操作(如，粗感测操作)被执行，并且根据第一感测操作感测锁存器的逻辑状态可以被改变。例如，与接通单元相对应的感测锁存器保持第一逻辑状态，而与关断单元相对应的感测锁存器被改变为第二逻辑状态。在操作(d)中，存储在感测锁存器单元Latch A中的数据被转储到数据锁存器单元Latch B中。根据转储的结果，数据锁存器单元Latch B中的数据锁存器的逻辑状态可以被改变。
接下来，在操作(e)中根据在感测锁存器单元Latch A中存储的数据的逻辑状态，一些位线(如，与第二逻辑状态相对应的位线)被选择性地进行预充电。另外，在操作(f)中，对连接到选择性地被预充电的位线的存储单元执行第二感测操作，并且根据第一感测操作的结果的感测锁存器的逻辑状态可以根据第二感测操作的结果被再次改变。例如，作为第二感测操作的结果，与关断单元相对应的感测锁存器从第二逻辑状态改变为第一逻辑状态。
通过组合第一和第二感测操作的结果可以生成最终数据。例如，在操作(g)中，通过在存储第一感测操作的结果的数据锁存器单元Latch B与反映第二感测操作的结果的感测锁存器单元Latch A之间的转储过程，生成最终数据。
图10示出了用于解释诸如本发明构思的实施例的当数据转储间隔不存在时的读取操作的图。在图10中，转储感测的数据的过程被移除。在图10中，读取操作包括两个感测操作。
参考图10，在第一感测操作被执行之前，在操作(a)中，设置感测锁存器单元LatchA的逻辑状态的过程被执行。例如，通过置位/复位操作，感测锁存器单元Latch A的逻辑状态被改变为第一逻辑状态(如，逻辑状态0)。在操作(b)中，根据感测锁存器单元Latch A的逻辑状态，位线可以被预充电。尤其，在操作(b)中，当感测锁存器单元Latch A中的所有锁存器的值都与第一逻辑状态相对应时，多个位线被一起预充电。即，在图10的读取操作中，设置附加的数据锁存器单元的过程可以被避免。
接下来，在操作(c)中使用第一感测电压R_C的第一感测操作被执行，与具有比第一感测电压R_C的电平低的阈值电压电平的存储单元(如，接通单元)相对应的感测锁存器保持第一逻辑状态，而与具有比第一感测电压R_C的电平高的阈值电压电平的存储单元(如，关断单元)相对应的感测锁存器被改变为第二逻辑状态(如，逻辑1)。即，第一感测操作的结果作为数据被存储在感测锁存器单元Latch A中。
接下来，在操作(d)中，根据感测锁存器单元Latch A中存储的数据的逻辑状态，一些位线可以被选择性地预充电。例如，感测锁存器单元Latch A中与第二逻辑状态相对应的位线被选择性地进行预充电。与第一逻辑状态相对应的位线不被预充电。另外，在操作(d)中一些位线被预充电之后，在操作(e)中设置感测锁存器单元Latch A的过程被执行。例如，通过置位/复位操作，感测锁存器单元Latch A的逻辑状态被改变为第一逻辑状态。在这种情况下，当感测锁存器单元Latch A的逻辑状态被改变时，在预充电的位线与感测锁存器单元Latch A之间的连接被切断，因此尽管感测锁存器单元Latch A被复位，但位线可以保持预充电电平。
在操作(e)中感测锁存器单元Latch A被改变为第一逻辑状态之后，在操作(f)中对连接到预充电的位线的存储单元使用第二感测电压R_F执行第二感测操作。根据第二感测操作的结果，与具有比第二感测电压R_F的电平低的阈值电压电平的存储单元(如，接通单元)相对应的感测锁存器保持第一逻辑状态，而与具有比第二感测电压R_F的电平高的阈值电压电平的存储单元(如，关断单元)相对应的感测锁存器被改变为第二逻辑状态。
根据第二感测操作在感测锁存器单元Latch A中存储的数据，即基于与读取电平相对应的第二感测电压R_F被区分的数据，可以对应于最终数据。相应地，根据第二感测操作在感测锁存器单元Latch A中存储的数据被作为最终数据输出到外部控制器。
由于根据第一感测操作的结果不需要被转储到另一个锁存器单元，因此执行读取操作所花费的时间可以被减少。另外，由于不需要用于暂时转储感测的数据的锁存器单元，因此页缓冲器的大小可以被减小。另外，当在页缓冲器中提供附加的锁存器单元时，该附加的锁存器单元可以在读取操作期间被用来执行其他功能，因而有效地利用资源。
图11示出了根据本发明构思的实施例的读取操作的间隔的图。
由于存储在感测锁存器单元SL中的数据被转储到另一个锁存器单元(如，图5中的数据锁存器DL)的间隔被移除或避免，对感测锁存器单元SL执行复位操作(复位(SL))，并且另一个锁存器单元被置位或复位的间隔是没有必要的且被移除。根据感测锁存器单元SL的逻辑状态位线被预充电(BL PCH)，并且当第一感测电压被施加到存储单元上时，位线的电压被发展(BL Dev)。接下来，根据发展的位线，感测节点的电压被感测，并且根据感测的结果的数据被存储在感测锁存器单元SL中(第一感测)。根据实施例，第一感测操作(或粗感测操作)可以被完成而无需将存储在感测锁存器SL中的第一数据转储到另一个锁存器单元。
接下来，根据存储在感测锁存器单元SL中的数据的逻辑状态，位线被选择性地预充电(部分BL PCH)，并且预充电操作被完成之后，感测锁存器SL被复位(复位(SL))。接下来，当第二感测电压被施加到存储单元上时，位线的电压被发展(BL Dev)。接下来，根据发展的位线，感测节点的电压被感测，并且根据感测的结果的数据被存储在感测锁存器单元SL中(第二感测)。这样一系列的操作可以构成第二感测操作(或细感测操作)。
根据实施例，当存储在感测锁存器单元SL中的最终数据通过缓存锁存器单元CL被发送到外部控制器时，缓存锁存器单元CL被首先置位(置位(CL))，然后存储在感测锁存器SL中的最终数据被转储到缓存锁存器单元CL中(转储(SL→CL))。存储在缓存锁存器单元CL中的数据可以被发送到外部控制器。这样一系列的操作可以构成数据输出操作。
图12示出了根据本发明构思的实施例的连接到一个位线BL1的页缓冲器中的缓冲器的框图。图12的与图5中的元件相同或相似的元件的详细解释将不再给出。
如图12所示，一个缓冲器(如，第一缓冲器BUF_1)包括感测锁存器(SL)310、缓存锁存器(CL)320、一个或多个数据锁存器(DL1、DL2、…DLk)，例如，第一至第k数据锁存器330_1以及330_2至330_k(以下称为第一至第k数据锁存器330_1至330_k)，预充电电路340，以及一个或多个开关，例如，第一和第二开关SW1和SW2。例如，第一开关SW1被连接在位线BL1和感测节点SN之间，而第二开关SW2被连接在感测节点SN与感测锁存器310之间。尽管图12中未示出，但缓冲器还可以包括用于控制感测节点SN和其他锁存器之间的电连接的附加的开关。
通过预充电电路340位线BL1被预充电，并且根据存储在存储单元(CELL)中的数据发展位线BL1的电压。响应于第一控制信号BLSHF，控制第一开关SW1接通或关断，并且当第一开关SW1被接通时，第一位线BL1和感测节点SN彼此被电连接。相应地，第一位线BL1的发展结果被发送到感测节点SN，并且根据感测节点SN的电压确定存储在感测锁存器310中的数据的逻辑状态。
根据实施例，在第一感测操作被执行之后和第二感测操作被执行之前，根据置位/复位控制信号SET/RESET，感测锁存器310可以被置位或复位。另外，根据第二感测操作的数据可以存储在被置位或复位的感测锁存器310中而无需转储存储在感测锁存器310中的数据到另一个锁存器中。
缓存锁存器320可以暂时存储写入数据或读取数据以向/从外部控制器发送/接收数据。另外，根据实施例，在对存储单元执行的读取操作中，第一至第k数据锁存器330_1至330_k可以被用于执行除存储感测的数据的功能外的功能。
当感测锁存器310和感测节点SN之间的电连接被切断时，感测锁存器310可以被置位或复位。例如，在第一感测操作完成之后，当响应于第二控制信号Ctrl_S第二开关SW2被关断时，感测锁存器310和感测节点SN之间的电连接可以被切断，并且当感测锁存器310被复位时感测锁存器310的逻辑状态可以被改变为第一逻辑状态。接下来，第二开关SW2被再次接通以便执行第二感测操作，并且根据感测节点SN的电压确定存储在感测锁存器310中的数据的逻辑状态。第二感测操作的结果可以作为最终数据存储在感测锁存器310中，并且通过缓存锁存器320，存储在感测锁存器310中的最终数据可以被发送到外部控制器。在图12中，第一控制信号BLSHF、置位/复位控制信号SET/RESET以及第二控制信号Ctrl_S可以通过例如图2中所示的控制逻辑130提供。
图13示出了根据本发明构思的实施例的存储器设备的读取方法的流程图。将参考图13解释控制连接到多个位线的感测锁存器单元被置位/复位的的方法。
参考图13，在操作S31中，当接收到读取命令时，通过感测节点连接到多个位线的感测锁存器单元被复位。相应地，感测锁存器单元的逻辑状态被改变为第一逻辑状态。另外，在操作S32中基于感测锁存器单元的逻辑状态，位线可以被预充电。例如，当感测锁存器单元的所有感测锁存器被改变为第一逻辑状态时所有位线被预充电。
在操作S32中位线被预充电之后，在操作S33中使用第一感测电压的第一感测操作被执行。在操作S34中根据第一感测操作，被布置为与位线相对应的感测节点的电压可以被改变，并且与改变的感测节点的电压相对应的第一感测的数据被存储在感测锁存器单元中。
在与粗感测操作相对应的第一感测操作结束之后，对多个存储单元当中的将被读取的一些存储单元执行与细感测操作相对应的第二感测操作。在操作S35中，根据第二感测操作，基于感测锁存器单元的逻辑状态，位线被选择性地预充电，因此根据存储在感测锁存器单元中的数据，一些位线被预充电。另外，在操作S35中所述一些位线被预充电之后，在操作S36中感测锁存器单元被复位。在操作S37中，对与所述一些预充电的位线相对应的存储单元选择性地执行使用第二感测电压的第二感测操作。
在操作S38中根据第二感测操作感测的数据被存储在具有复位状态的感测锁存器单元中。另外，在操作S39中，根据第二感测操作存储在感测锁存器单元中的数据可以被作为最终数据输出到外部控制器。
图14和15示出了用于解释根据本发明构思的实施例的在页缓冲器中附加地提供的锁存器单元的各种用途的示图。在图14和15中，假设页缓冲器包括除感测锁存器单元外的至少一个数据锁存器单元。
参考图14，多个读取操作可以被连续地执行。另外，每个读取操作可以包括多个感测操作。例如，每个读取操作可以包括粗感测操作和细感测操作。另外，当多个感测操作被执行时，最终数据可以被存储在感测锁存器单元中而无需将感测的数据转储到另一个锁存器单元(如，数据锁存器单元)中。
首先，在操作S41中，第一读取操作被执行。根据第一读取操作的第一读取结果被存储在感测锁存器单元中。另外，在操作S42中，当第一读取结果被从感测锁存器单元转储到第一数据锁存器单元中时第一读取结果被存储到第一数据锁存器单元中。
通过这种连续的读取过程，第一至第M-1个读取结果可以被存储到一个或多个数据锁存器单元中。接下来，在操作S43中，第M个读取操作被执行，并且在第M个读取操作期间多个感测操作被执行。即使当先前读取操作的读取结果被存储到数据锁存器单元中时，由于在多个感测操作中感测的数据如以上描述的不被转储到数据锁存器单元中，因此第M个读取操作可以被正常地执行。在操作S44中第M个读取结果被存储在第M个数据锁存器单元中。
图15示出了由施加了根据本发明构思的实施例的操作的存储器设备执行的片上缓冲编程。
参考图15，存储器设备400包括存储单元阵列410和页缓冲器420。存储器设备400可以根据片上缓冲编程方法在存储单元阵列410中存储数据。该片上缓冲编程方法可以包括缓冲编程操作以及主编程操作，在该缓冲编程操作中将被写入的数据被编程到存储单元阵列410的区域，在该主编程操作中编程到该区域的数据被编程到存储单元阵列410的另一个区域。
例如，存储单元阵列410包括：包括单电平单元SLC的第一单元区域411和包括多电平单元MLC的第二单元区域412。尽管存储两位或更多位的存储单元被称为多电平单元MLC，但包括在第二单元区域412中的存储单元可以包括三电平单元TLC。另外，页缓冲器420包括感测锁存器单元421和至少一个数据锁存器单元422。根据以上实施例，最终数据可以被生成而无需在读取操作中将数据转储到数据锁存器单元422的过程。
根据片上缓冲编程方法，多条写入数据可以被缓冲编程并且可被暂时存储在第一单元区域411的单电平单元SLC中，并且缓冲编程的数据可以被读取以用于主编程操作并可被暂时存储在页缓冲器420中。另外，存储在页缓冲器420中的数据可以被主编程到第二单元区域412中。
根据实施例，通过连续的读取操作，多条缓冲编程的数据(如，M条页数据)可以从第一单元区域411中被读取，并且可以被存储在数据锁存器单元422中。即，当连续的读取操作被执行时，在当前读取操作期间，在当前读取操作之前已被完全地读取和生成的数据可以被保持在数据锁存器单元422中。当通过连续的读取操作所有的M条页数据都被读取时，读取的数据被主编程到第二单元区域412中。
图16示出了根据本发明构思的实施例的用于解释在页缓冲器中提供的数据锁存器单元的另一用途的存储器设备的框图。
参考图16，存储器设备500包括存储单元阵列510和页缓冲器520。存储单元阵列510包括至少两个区域，例如，包括单电平单元SLC的第一单元区域511和包括多电平单元MLC的第二单元区域512。另外，页缓冲器520包括感测锁存器单元521和至少一个数据锁存器单元522。根据以上实施例，最终数据可以被生成而无需在读取操作中将数据转储到数据锁存器单元522的过程。
当第二单元区域512的存储单元的每个单元存储三位时，根据各种方法中的任何一种，先前存储在第一单元区域511中的数据可以被转移到第二单元区域512中。例如，与三页相对应的数据可以从第一单元区域511中被读取，并且可以被转移到第二单元区域512中。可替代地，包括来自外部控制器的用户数据和从第一单元区域511中读取的数据的与三页相对应的数据可以被转移到第二单元区域512中。
根据实施例，与对第一单元区域511的数据读取操作无关的用户数据可以被存储在数据锁存器单元522中。即，即使当用户数据被存储在数据锁存器单元522中时，第一单元区域511的数据也可以不使用数据锁存器单元522而被读取。通过以上的过程，存储在页缓冲器520中与多页相对应的数据可以被转移到第二单元区域512中。
在以上的实施例中，尽管读取操作包括多个感测操作，但本发明构思并不局限于此。例如，在写入操作中用于确定编程操作成功还是失败的校验操作可以被执行，并且，实施例可以以相同或相似的方式被应用到为校验操作而读取数据的过程。
图17示出了根据本发明构思的实施例的提供在图1的存储单元阵列110中的一个单元块的透视图。
参考图17，单元块BLK被形成在垂直于基底SUB的方向上。尽管在图17中该单元块BLK包括两个选择线GSL和SSL，8个字线WL1至WL8，以及3个位线，例如第一至第三位线BL1至BL3，但该单元块BLK可以包括更多或更少的线。
基底SUB具有第一传导类型(如，p型)，并且共源线CSL在基底SUB中在第一方向(如，Y方向)上延伸并被掺杂了具有第二传导类型(如，n型)的杂质。在基底SUB的两个相邻的共源线CSL之间的部分上，在第三方向(如，Z方向)上顺序地提供在第一方向上延伸的多个绝缘膜IL，并且多个绝缘膜IL在第三方向上彼此分开预定的距离。例如，多个绝缘膜IL可以包括诸如硅氧化物的绝缘材料。
在基底SUB的两个相邻的共源线CSL之间的部分上，提供在第三方向上穿过多个绝缘膜IL、并在第一方向上顺序布置的多个柱P。例如，多个柱P可以穿过多个绝缘膜IL，并且可以与基底SUB接触。详细地，每个柱P的表层S可以包括具有第一类型的硅材料并可以起到沟道区的作用。每个柱P的内部层I可以包括绝缘材料，如硅氧化物或空气隙。
在两个相邻的共源线CSL之间的部分中，沿着绝缘膜IL、柱P、以及基底SUB的暴露的表面提供电荷存储层CS。电荷存储层CS可以包括栅绝缘层(或被称为“隧穿绝缘层”)、电荷俘获层以及阻挡绝缘层。例如，电荷存储层CS可以具有氧化物-氮化物-氧化物(ONO)结构。另外，在两个相邻的共源线CSL之间的部分中在电荷存储层CS的暴露的表面上提供栅电极GE，诸如选择线GSL、SSL以及字线WL1至WL8中的每个。
在多个柱P上提供漏极或漏极触点DR。例如，漏极或漏极触点DR可以包括掺杂有第二传导类型的杂质的硅材料。在漏极或漏极触点DR上提供在第二方向(如，X方向)上延伸且在第一方向上彼此分开预定距离的第一至第三位线BL1至BL3。
图18示出了根据本发明构思的实施例的存储器系统被应用到存储卡系统600的示例的框图。假定存储器系统是例如闪存系统。
参考图18，存储卡系统600包括主机610和存储卡620。主机610包括主机控制器611和主机连接器(HOST CNT)612。存储卡620包括卡连接器(CARD CNT)621、卡控制器622和存储器系统623。在这种情况下，存储器系统623可以通过使用图1至17的实施例来实现。相应地，存储器系统623可以根据以上实施例的任何一个来读取数据。例如，根据一个感测操作数据可以存储在感测锁存器单元中，并且转储存储的数据到另一个锁存器单元的过程可以被避免。另外，控制感测锁存器单元被置位或复位的操作可以在感测操作之间被附加地执行。
主机610可以写入数据到存储卡620或可以读取存储在存储卡620中的数据。通过主机连接器612，主机控制器611可以将命令CMD、由主机610中的时钟生成器(未示出)生成的时钟信号CLK、以及数据DATA发送到存储卡620。
响应于通过卡连接器621接收的请求，卡控制器622可以使数据与卡控制器622中的时钟生成器(未示出)生成的时钟信号同步并且可以将数据存储在存储器系统623中。存储器系统623可以存储从主机610接收的数据。
存储卡620可以是例如紧凑式闪存卡(CFC)、微硬盘、智能媒体卡(SMC)、多媒体卡(MMC)、安全数字卡(SDC)、记忆棒和USB闪存驱动器等中的任何一者。
图19示出了根据实施例的存储器设备应用到固态驱动器(SSD)系统700的示例的框图。
参考图19，SSD系统700包括主机710和SSD 720。SSD 720通过信号连接器向/从主机710发送/接收信号SGL，并通过电源连接器接收电力PWR。SSD 720包括SSD控制器721、辅助电源722以及多个非易失性存储器系统723、724和725。在这种情况下，根据本发明构思的实施例，多个非易失性存储器系统723、724和725中的每个可以包括存储器设备。例如，该非易失性存储器系统可以分别包括一个或多个闪存设备Flash 1、Flash 2以及Flash n。非易失性存储器系统723、724和725可以例如通过通道Ch1、Ch2以及Chn分别连接到SSD控制器721。相应地，根据以上实施例中的任何一个，非易失性存储器系统723、724和725中的每个可以执行数据读取操作。例如，根据一个感测操作，数据可以存储在感测锁存器单元中，并且转储存储的数据到另一个锁存器单元的过程可以被避免。另外，控制感测锁存器单元被置位或复位的操作可以在感测操作之间被附加地执行。
根据一个或多个实施例的非易失性存储器设备和操作非易失性存储器设备的方法，由于在包括多个感测操作的读取过程中数据转储间隔被移除(被避免)，因此提高了读取操作的速度。
另外，根据一个或多个实施例的非易失性存储器设备和操作非易失性存储器设备的方法，由于用于转储数据的附加的锁存器单元是不需要的，因此页缓冲器的大小可以被减小。另外，当页缓冲器包括附加的锁存器单元时，该附加的锁存器单元可以被用于执行除备份数据的功能之外的功能。
尽管使用特定术语参考发明构思的实施例已经具体地示出和描述了本发明构思，但应当理解实施例被用于解释本发明构思而不应当被解读为限制权利要求所限定的本发明构思的范围。相应地，本领域普通技术人员应该理解，可以在形式和细节上作出各种变化而不脱离由权利要求所限定的本发明构思的精神和范围。

Claims (20)

1.一种操作非易失性存储器设备的方法，所述方法包括：
使用第一感测电压对所述非易失性存储器设备的存储单元执行第一感测操作；
根据由于所述第一感测操作而在页缓冲器的第一锁存器单元中存储的第一数据，对连接到所述存储单元的多个位线当中的一些位线预充电；
在所述预充电之后复位所述第一锁存器单元；以及
使用第二感测电压对所述存储单元执行第二感测操作。
2.根据权利要求1所述的方法，还包括将根据所述第二感测操作感测的第二数据存储到所述第一锁存器单元中。
3.根据权利要求2所述的方法，还包括将所存储的第二数据传送到外部控制器作为读取数据。
4.根据权利要求3所述的方法，其中所述非易失性存储器设备还包括第二锁存器单元，所述第二锁存器单元被配置为传送数据到所述外部控制器和从所述外部控制器接收数据，
其中将第二数据传送到外部控制器作为读取数据包括：
将存储在所述第一锁存器单元中的第二数据转储到所述第二锁存器单元；以及
传送所述转储到第二锁存器单元的第二数据到所述外部控制器。
5.根据权利要求1所述的方法，还包括：
在所述第一感测操作之前复位所述第一锁存器单元为第一逻辑状态；以及
在所述第一感测操作之前根据第一锁存器单元的第一逻辑状态对所有的所述多个位线一起预充电。
6.根据权利要求1所述的方法，其中所述第一感测操作是使用具有预读取电平的第一感测电压的粗感测操作，并且所述第二感测操作是使用具有读取电平的第二感测电压的细感测操作，
其中所述预读取电平低于所述读取电平。
7.根据权利要求1所述的方法，其中所述非易失性存储器设备的存储单元包括多电平存储单元，并且响应于从外部控制器接收的读取命令，所述非易失性存储器设备执行多个读取操作，
其中所述多个读取操作中的每个包括至少所述第一感测操作和第二感测操作。
8.根据权利要求1所述的方法，其中所述页缓冲器还包括第二锁存器单元，其中当所述第一感测操作和第二感测操作被执行时，与所述第一感测操作和第二感测操作无关的数据被存储在所述第二锁存器单元中。
9.根据权利要求8所述的方法，还包括，在执行所述第一感测操作之前，执行包括至少两个感测操作的第一读取操作，
其中当所述第一感测操作和第二感测操作被执行时，与所述第一读取操作相关的数据被存储在所述第二锁存器单元中。
10.根据权利要求1所述的方法，其中所述非易失性存储器设备包括开关单元，所述开关单元被配置为控制在至少一个感测节点和所述第一锁存器单元之间的电连接，
其中在所述第一锁存器单元的复位期间，所述开关单元被关断。
11.根据权利要求1所述的方法，还包括：
根据由于所述第二感测操作而存储在所述第一锁存器单元中的第二数据，对所述多个位线当中的一些位线预充电；
根据所述第二数据，在所述预充电之后复位所述第一锁存器单元；以及
使用第三感测电压执行第三感测操作。
12.一种操作非易失性存储器设备的方法，所述非易失性存储器设备包括页缓冲器，所述页缓冲器包括连接到感测节点的第一锁存器单元和电连接到所述第一锁存器单元的第二锁存器单元，所述方法包括：
响应于读取命令，将对多个存储单元执行的第一感测操作的结果存储在所述第一锁存器单元中；
根据所述第一锁存器单元的逻辑状态，选择性地对连接到所述多个存储单元的多个位线当中的一些位线预充电；
在选择性地预充电之后，设置所述第一锁存器单元为第一逻辑状态而无需将存储在所述第一锁存器单元中的第一感测操作的结果转储到所述第二锁存器单元；以及
将对所述多个存储单元当中的至少一些存储单元执行的第二感测操作的结果存储在所述第一锁存器单元中。
13.根据权利要求12所述的方法，还包括：
在所述第一感测操作之前，响应于所述读取命令，设置所述第一锁存器单元为第一逻辑状态；以及
在所述第一感测操作之前，根据所述第一锁存器单元的设置的逻辑状态，对所述多个位线预充电。
14.根据权利要求12所述的方法，其中设置第一锁存器单元为第一逻辑状态包括通过置位或重置复位所述第一锁存器单元将所述第一锁存器单元设置为第一逻辑状态。
15.根据权利要求12所述的方法，其中所述第一感测操作是使用具有预读取电平的第一感测电压的粗感测操作，以及所述第二感测操作是使用具有读取电平的第二感测电压的细感测操作。
16.一种操作非易失性存储器设备的方法，包括：
设置第一锁存器单元的逻辑状态为第一逻辑状态；
根据所述第一锁存器单元的设置的逻辑状态，对所有连接到所述第一锁存器单元的多个位线预充电；
在所述预充电之后，使用第一感测电压对连接到所述多个位线的存储单元执行第一感测操作，并在所述第一锁存器单元中存储第一感测操作的结果作为数据；
根据存储在所述第一锁存器单元中的数据的逻辑状态，选择性地对所述多个位线中的一些预充电；
在选择性地预充电之后，设置所述第一锁存器单元的逻辑状态为第一逻辑状态；以及
使用第二感测电压对所述存储单元执行第二感测操作并在所述第一锁存器单元中存储所述第二感测操作的结果作为最终数据。
17.根据权利要求16所述的方法，其中当所述多个位线从所述第一锁存器单元断开时，执行在选择性地预充电之后设置第一锁存器单元的逻辑状态。
18.根据权利要求16所述的方法，还包括输出存储在所述第一锁存器单元中的最终数据到外部控制器。
19.根据权利要求16所述的方法，其中所述第一感测操作是粗感测操作并且所述第一感测电压包括预读取电压，并且所述第二感测操作是细感测操作并且所述第二感测电压包括大于所述预读取电压的读取电压。
20.根据权利要求16所述的方法，其中所述非易失性存储器设备包括第二锁存器单元，其中当所述第一感测操作和第二感测操作被执行时，与所述第一感测操作和第二感测操作无关的数据被存储在所述第二锁存器单元中。
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