KR20200098009A - 비휘발성 메모리 장치 및 그 동작 방법 - Google Patents

비휘발성 메모리 장치 및 그 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따르면, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 페이지 버퍼 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 회로로서, 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼는 센스 래치, 데이터 래치 및 캐시 래치를 포함하며, 상기 센스 래치는 상기 메모리 셀 어레이에 저장된 데이터를 센싱하고 센싱된 데이터를 상기 데이터 래치에 덤핑하며, 상기 데이터 래치는 상기 센스 래치로부터 덤프된 데이터를 상기 캐시 래치에 덤핑하고, 상기 캐시 래치는 상기 데이터 래치로부터 덤프된 데이터를 데이터 입출력 회로로 전송하는 상기 페이지 버퍼 회로 및 상기 제1 페이지 버퍼들 각각에 포함된 상기 캐시 래치가 데이터 전송 동작을 수행하는 적어도 일부의 시구간 동안, 상기 제2 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 데이터 덤핑 동작을 수행하도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하는 비휘발성 메모리 장치를 개시한다.

Description

비휘발성 메모리 장치 및 그 동작 방법 {NONVOLATILE MEMORY DEVICE AND OPERATION METHOD THEREOF}
본 개시의 기술적 사상은 비휘발성 메모리 장치 및 그 동작 방법에 관한 것으로서, 자세하게는 메모리 셀의 데이터를 센싱하여 독출하는 페이지 버퍼를 포함하는 비휘발성 메모리 장치 및 그 동작 방법에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화 인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분될 수 있다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터가 소멸하지 않는 메모리 장치이다. 비휘발성 메모리 장치에는 ROM, PROM, EPROM, EEPROM, 플래시 메모리장치, PRAM, MRAM, RRAM, FRAM 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분될 수 있다.
본 개시의 기술적 사상이 해결하려는 과제는, 비휘발성 메모리 장치의 페이지 버퍼를 통해 메모리 셀의 데이터를 독출하는 과정에서 다음 센싱 시점을 앞당기고, 센싱 시점으로부터 데이터 출력 시점까지의 시간을 감소시키고자 하는데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따르면, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 제1 페이지 버퍼 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 회로로서, 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼는 센스 래치, 데이터 래치 및 캐시 래치를 포함하며, 상기 센스 래치는 상기 메모리 셀 어레이에 저장된 데이터를 센싱하고 센싱된 데이터를 상기 데이터 래치에 덤핑하며, 상기 데이터 래치는 상기 센스 래치로부터 덤프된 데이터를 상기 캐시 래치에 덤핑하고, 상기 캐시 래치는 상기 데이터 래치로부터 덤프된 데이터를 데이터 입출력 회로로 전송하는 상기 페이지 버퍼 회로 및 상기 제1 페이지 버퍼들 각각에 포함된 상기 캐시 래치가 데이터 전송 동작을 수행하는 적어도 일부의 시구간 동안, 상기 제2 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 데이터 덤핑 동작을 수행하도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 랜덤 리드(random read)를 수행하는 비휘발성 메모리 장치에 있어서, 동일한 워드 라인에 연결된 메모리 셀들을 포함하는 페이지를 포함하는 메모리 셀 어레이, 제1 페이지 버퍼 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 회로로서, 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼의 각각은 센스 래치, 데이터 래치 및 캐시 래치를 포함하고, 상기 센스 래치는 상기 메모리 셀 어레이로부터 데이터를 센싱하고 센싱된 데이터를 덤핑하며, 상기 데이터 래치는 상기 센스 래치로부터 덤프된 데이터를 선택적으로 덤핑하고, 상기 캐시 래치는 상기 데이터 래치로부터 덤프된 데이터를 데이터 입출력 회로로 전송하는, 상기 페이지 버퍼 회로 및 랜덤 리드(random read)를 지시하는 커맨드 및 어드레스에 기초하여, 상기 제1 페이지 버퍼들 각각의 상기 캐시 래치로 제1 데이터를 덤핑하도록 상기 제1 페이지 버퍼들 각각의 데이터 래치를 제어하며, 상기 제2 페이지 버퍼들 각각의 상기 캐시 래치로 제2 데이터를 덤핑하지 않도록 상기 제2 페이지 버퍼들 각각의 상기 데이터 래치를 제어하는 제어 로직을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 복수의 비트 라인들로부터 센싱된 데이터를 데이터 입출력 회로로 출력하는 페이지 버퍼 회로의 동작 방법에 있어서, 복수의 제1 센스 래치들 및 복수의 제2 센스 래치들이 상기 복수의 비트 라인들로부터 각각 제1 데이터 및 제2 데이터를 센싱하는 단계, 상기 복수의 제1 센스 래치들로부터 복수의 제1 데이터 래치들로 상기 제1 데이터를 덤핑하며, 상기 복수의 제2 센스 래치들로부터 복수의 제2 데이터 래치들로 상기 제2 데이터를 덤핑하는 단계, 상기 복수의 제1 데이터 래치로부터 복수의 제1 캐시 래치들로 상기 제1 데이터를 덤핑하는 단계 및 상기 복수의 제1 캐시 래치들로 상기 제1 데이터를 덤핑하는 적어도 일부의 시구간 동안, 상기 복수의 제2 데이터 래치들은 상기 제2 데이터를 덤핑하지 않고 유지하는 단계를 포함할 수 있다.
본 개시의 일 실시예에 따르면, 페이지 버퍼에서 센싱한 데이터를 데이터 입출력 회로로 출력하는 과정에서 소요되는 덤핑 동작을 분할하고, 분할된 덤핑 동작을 데이터 출력 동작과 병행하여 수행함으로서 덤핑에 필요한 시간이 데이터 출력 시간에 의해 숨겨질 수 있다.
본 개시의 다른 실시예에 따르면, 랜덤 리드(random read) 동작을 수행함에 있어서 어드레스 신호에 따라 센싱된 데이터 중 일부의 데이터만 덤핑을 수행하여 덤핑 시간을 감소시킬 수 있다. 또한, 센싱 동작을 수행할 메모리 플레인(memory plane)들을 머지(merge)하여 센싱 시간을 단축시킬 수 있다.
따라서, 본 개시의 실시예들에 따르면 리드 동작에 소요되는 시간을 감소시킴으로서 리드 성능을 향상시킬 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 2a는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 플레인을 나타내는 블록도, 도 2b는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도, 도 2c는 도 2b의 메모리 블록을 나타내는 사시도, 도 2d는 본 개시의 예시적 실시예에 따른 플레인을 나타내는 블록도이다.
도 3은 본 개시의 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도이다.
도 4는 복수의 페이지의 데이터를 센싱하고 출력하는 방법을 설명하기 위한 데이터 흐름도이다.
도 5는 본 개시의 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도, 도 6은 도 5의 페이지 버퍼 회로의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 7은 본 개시의 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼의 동작 방법을 설명하기 위한 흐름도이다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 본 개시의 일 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들에 포함된 페이지 버퍼를 설명하기 위한 블록도이며, 도 11은 본 개시의 일 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 12a는 본 개시의 일 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도, 도 12b는 본 개시의 다른 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 13 및 도 14는 본 개시의 예시적 실시예에 따른 제1 페이지 버퍼 및 제2 페이지 버퍼의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 15a는 본 개시의 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도, 도 15b는 도 15a의 페이지 버퍼 회로에 포함된 페이지 버퍼를 설명하기 위한 블록도, 도 15c는 도 15b의 페이지 버퍼의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 16은 본 개시의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 17은 본 개시의 다른 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들에 포함된 페이지 버퍼를 설명하기 위한 블록도이며, 도 18은 본 개시의 다른 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 19는 본 개시의 실시예에 따라 제어 로직이 수행하는 어드레스 큐잉 동작을 설명하기 위한 도면이다.
도 20은 본 개시의 일 실시예에 따른 페이지 버퍼 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 21은 본 개시의 일 실시예에 따른 페이지 버퍼 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 22는 본 개시의 일 실시예에 따른 페이지 버퍼 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 23은 본 개시의 예시적 실시예에 따른 SSD 시스템을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적 실시예에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 비휘발성 메모리 장치(10)는 복수의 페이지 버퍼들(PB1~PBm)을 포함하는 페이지 버퍼 회로(110), 복수의 메모리 셀(MC0~MCm-1)을 포함하는 메모리 셀 어레이(120), 로우 디코더(130) 및 제어 로직(140)을 포함할 수 있다. 예시적으로, 비휘발성 메모리 장치(10)는 플래시 메모리 장치인 것으로 도시되어 있으나, 본 발명의 기술적 사상은 플래시 메모리 장치에만 적용되는 것으로 한정되지 않고 모든 형태의 비휘발성 메모리 장치들(예를 들면, ROM, PROM, EEPROM, 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등)에 적용될 수 있음은 이해되어야 할 것이다.
페이지 버퍼 회로(110)는 동작 모드에 따라 라이트 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 프로그램 동작시, 페이지 버퍼 회로(110)는 메모리 셀 어레이(120)의 비트 라인(BL)으로 프로그램 될 데이터에 대응하는 비트 라인 전압을 전달할 수 있다. 순차적 리드(sequential read) 동작 및 랜덤 리드(random read)동작을 포함하는 리드 동작시, 페이지 버퍼 회로(110)는 선택된 메모리 셀에 저장된 데이터를 비트 라인(BL)을 통해서 센싱할 수 있다. 페이지 버퍼 회로(110)는 센싱된 데이터를 래치하여 외부로 출력할 수 있다.
페이지 버퍼 회로(110)는 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있고, 각 페이지 버퍼(PB)는 센스 래치, 데이터 래치 및 캐시 래치를 포함할 수 있다. 이와 관련하여 도 2b 등에서 후술한다. 설명의 편의상 이하에서는, 복수의 페이지 버퍼들(PB1~PBm) 중 일부 버퍼들을 제1 페이지 버퍼들이라고 지칭하며, 복수의 페이지 버퍼들(PB1~PBm) 중 다른 일부의 버퍼들을 제2 페이지 버퍼들이라고 지칭한다. 이와 관련하여 도 2a 등에서 후술한다.
메모리 셀 어레이(120)는 워드 라인들(WL0~WLn-1), 셀 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(130)에 연결될 수 있다. 메모리 셀 어레이(120)는 비트 라인들(BL0~BLm-1)을 통해서 페이지 버퍼 회로(110)에 연결될 수 있다. 메모리 셀 어레이(120)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함할 수 있다. 각각의 셀 스트링(SR)들은 셀 스트링 선택 트랜지스터(SST)를 통해서 비트 라인(BL)과 연결될 수 있다.
도 1에 도시된 메모리 셀 어레이(120)는 플레인(plane)일 수 있다. 플레인은 독립적으로 동작하는 하나의 페이지 버퍼 회로(110)에 연결된 메모리 셀 어레이(120)를 의미한다. 메모리 컨트롤러로부터 수신된 페이지(page) 단위의 데이터는 각각의 플레인에 저장될 수 있다. 플레인에서 독출된 데이터는 대응하는 페이지 버퍼 회로(110)를 통해 메모리 컨트롤러로 출력될 수 있다. 비휘발성 메모리 장치(10)는 페이지 단위로 읽기, 쓰기 동작을 수행하고, 메모리 블록 단위로 소거 동작을 수행할 수 있다. 후술할 도 2d에 도시된 바와 같이, 각 플레인은 복수의 메모리 블록들을 포함하며, 도 2a에 도시된 바와 같이, 각 메모리 블록은 복수의 페이지들을 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에서, 2 차원(2D) 메모리 셀 어레이 또는 3 차원 (3D) 메모리 셀 어레이가 제공된다. 3D 메모리 셀 어레이는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 기판상에 또는 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 용어 ‘모놀리식(monolithic)’은 셀 어레이를 구성하는 각 레벨의 층들이 셀 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합된다. 메모리 셀 어레이(120)에 관한 상세한 설명은 후술하기로 한다.
로우 디코더(130)는 로우 어드레스(X-ADDR)에 응답하여 메모리 셀 어레이(120)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인들(WL0~WLn-1) 중 어느 하나를 선택할 수 있다. 로우 디코더(130)는 선택된 메모리 블록의 워드 라인(WL)에 전압 발생기로부터의 워드 라인 전압을 전달할 수 있다.
제어 로직(140)은 커맨드(CMD) 및 어드레스(ADDR)를 수신하고 이에 응답하여 프로그램 동작 또는 리드 동작을 수행하도록 페이지 버퍼 회로(110) 및 로우 디코더(130)를 제어하기 위한 각종 제어신호들을 출력할 수 있다.
본 개시의 일 실시예에 따르면, 제어 로직(140)은 제1 페이지 버퍼들 각각에 포함된 캐시 래치가 데이터 입출력 회로(150)로 데이터를 출력하는 동안, 제2 페이지 버퍼들은 각각에 포함된 데이터 래치가 데이터를 덤핑하도록, 제어 신호(CTRL_PB)를 페이지 버퍼 회로(110)로 전송할 수 있다.
본 개시의 다른 실시예에 따르면, 제어 로직(140)은 랜덤 리드를 지시하는 커맨드(CMD)에 따라 메모리 셀(MC)에 저장된 데이터를 독출할 수 있다. 이 경우, 제어 로직(140)은 수신된 어드레스(ADDR)에 기초하여, 제1 페이지 버퍼들 각각의 데이터 래치가 캐시 래치로 제1 데이터를 덤핑하고, 제2 페이지 버퍼들의 캐시 래치로 제2 데이터를 덤핑하지 않도록, 제어 신호(CTRL_PB)를 페이지 버퍼 회로(110)로 전송할 수 있다.
데이터 입출력 회로(150)는 페이지 버퍼 회로(110)와 데이터 라인들(DL)을 통해 연결될 수 있으며, 입력받은 데이터(DTA)를 페이지 버퍼 회로(110)에 제공하거나, 페이지 버퍼 회로(110)로부터 제공되는 데이터(DTA)를 외부로 출력할 수 있다.
도 2a는 본 개시의 예시적 실시예에 따른 메모리 셀 어레이에 포함된 플레인을 나타내는 블록도이다.
도 2a를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 120)는 수평 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK)은 각 비트 라인(BL0~BLa-1)에 수직한 방향으로, a 개의 메모리 셀(MC)들로 구성되는 복수의 페이지(PAG)들을 포함할 수 있다.
도 2a와 같은 구조를 갖는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0~WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 2a는 하나의 블록에 8개의 워드 라인들(WL0~WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(120)의 메모리 블록들은 도 2a에 도시되는 메모리 셀(MC) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1의 비휘발성 메모리 장치(10)는 이상에서 설명된 메모리 셀 어레이(120)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 2b는 본 개시의 예시적 실시예들에 따른 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 2b를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 110)는 수직 낸드 플래시 메모리의 메모리 셀 어레이일 수 있고, 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록(BLK)은 복수의 낸드 스트링들(NS11~NS33), 복수의 워드 라인들(WL1~WL8), 복수의 비트 라인들(BL1~BL3), 복수의 그라운드 선택 라인들(GSL1~GSL3), 복수의 스트링 선택 라인들(SSL1~SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 낸드 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 그라운드 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시예에 따라 다양하게 변경될 수 있다.
제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11, NS21, NS31)이 제공되고, 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공되고 제3 비트 라인(BL3)과 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS13, NS23, NS33)이 제공된다. 각 낸드 스트링(예를 들면, NS11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MC8) 및 그라운드 선택 트랜지스터(GST)를 포함할 수 있다.
하나의 비트 라인에 공통으로 연결된 스트링들은 하나의 칼럼을 구성한다. 예를 들어, 제1 비트 라인(BL1)에 공통으로 연결된 스트링들(NS11, NS21, NS31)은 제1 칼럼에 대응되고, 제2 비트 라인(BL2)에 공통으로 연결된 스트링들(NS12, NS22, NS32)은 제2 칼럼에 대응되며, 제3 비트 라인(BL3)에 공통으로 연결된 스트링들(NS13, NS23, NS33)은 제3 칼럼에 대응될 수 있다.
하나의 스트링 선택 라인에 연결되는 스트링들은 하나의 로우를 구성한다. 예를 들어, 제1 스트링 선택 라인(SSL1)에 연결된 스트링들(NS11, NS12, NS13)은 제1 로우에 대응되고, 제2 스트링 선택 라인(SSL2)에 연결된 스트링들(NS21, NS22, NS23)은 제2 로우에 대응되며, 제3 스트링 선택 라인(SSL3)에 연결된 스트링들(NS31, NS32, NS33)은 제3 로우에 대응될 수 있다.
스트링 선택 트랜지스터(SST)는 대응하는 스트링 선택 라인(SSL1~SSL3)에 연결된다. 복수의 메모리 셀들(MC1~MC8)은 각각 대응하는 워드 라인(WL1~WL8)에 연결된다. 그라운드 선택 트랜지스터(GST)는 대응하는 그라운드 선택 라인(GSL1~GSL3)에 연결된다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL1~BL3)에 연결되고, 그라운드 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 서로 공통으로 연결되어 있고, 스트링 선택 라인들(SSL1~SSL3)은 서로 분리되어 있고, 그라운드 선택 라인들(GSL1~GSL3)도 서로 분리되어 있다. 예를 들어, 제 1 워드 라인(WL1)에 연결되어 있고 스트링(NS11, NS12, NS13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 제1 워드 라인(WL1)과 제1 스트링 선택 라인(SSL1)이 선택된다. 그라운드 선택 라인들(GSL1~GSL3)은 서로 공통으로 연결될 수도 있다.
도 2c는 도 2b의 메모리 블록을 나타내는 사시도이다.
도 2c를 참조하면, 메모리 셀 어레이(예를 들어, 도 1의 100)에 포함된 각 메모리 블록은 기판(SUB)에 대해 수직 방향으로 형성되어 있다. 도 2c에서는, 메모리 블록이 2개의 선택 라인들(GSL, SSL), 8개의 워드 라인들(WL1~WL8), 그리고 3개의 비트 라인들(BL1~BL3)을 포함하는 것으로 도시되어 있으나, 실제로는 이것들보다 더 많거나 적을 수 있다.
기판(SUB)은 제1 도전형(예를 들어, p 타입)을 가지며, 기판(SUB) 상에 제1 방향(예를 들어, Y 방향)을 따라 신장되고, 제2 도전형(예를 들어, n 타입)의 불순물들이 도핑된 공통 소스 라인(CSL)이 제공된다. 인접한 두 공통 소스 라인(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 신장되는 복수의 절연막들(IL)이 제3 방향(예를 들어, Z 방향)을 따라 순차적으로 제공되며, 복수의 절연막들(IL)은 제3 방향을 따라 특정 거리만큼 이격된다. 예를 들어, 복수의 절연막들(IL)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 기판(SUB)의 영역 상에, 제1 방향을 따라 순차적으로 배치되며, 제3 방향을 따라 복수의 절연막들(IL)을 관통하는 복수의 필라들(pillars)(P)이 제공된다. 예를 들어, 복수의 필라들(P)은 복수의 절연막들(IL)을 관통하여 기판(SUB)과 컨택할 것이다. 구체적으로, 각 필라(P)의 표면층(surface layer)(S)은 제1 타입을 갖는 실리콘 물질을 포함할 수 있고, 채널 영역으로 기능할 수 있다. 한편, 각 필라(P)의 내부층(I)은 실리콘 산화물과 같은 절연 물질 또는 에어 갭(air gap)을 포함할 수 있다.
인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 절연막들(IL), 필라들(P) 및 기판(SUB)의 노출된 표면을 따라 전하 저장층(charge storage layer, CS)이 제공된다. 전하 저장층(CS)은 게이트 절연층(또는 '터널링 절연층'이라고 지칭함), 전하 트랩층 및 블로킹 절연층을 포함할 수 있다. 예를 들어, 전하 저장층(CS)은 ONO(oxide-nitride-oxide) 구조를 가질 수 있다. 또한, 인접한 두 공통 소스 라인들(CSL) 사이의 영역에서, 전하 저장층(CS)의 노출된 표면 상에, 선택 라인들(GSL, SSL) 및 워드 라인들(WL1~WL8)과 같은 게이트 전극(GE)이 제공된다.
복수의 필라들(P) 상에는 드레인들 또는 드레인 컨택들(DR)이 각각 제공된다. 예를 들어, 드레인들 또는 드레인 컨택들(DR)은 제2 도전형을 갖는 불순물들이 도핑된 실리콘 물질을 포함할 수 있다. 드레인들(DR) 상에, 제2 방향(예를 들어, X 방향)으로 신장되고 제1 방향을 따라 특정 거리만큼 이격되어 배치된 비트 라인들(BL1 내지 BL3)이 제공된다.
도 2d는 본 개시의 예시적 실시예에 따른 플레인을 나타내는 블록도이다.
도 1 및 도 2d를 참조하면, 메모리 셀 어레이(120)에 포함된 각 플레인(PL1, PL2)은 비트 라인들(예컨대, BL1)에 연결된 복수의 메모리 블록들(BLK)을 포함할 수 있다. 복수의 메모리 블록들(BLK)은 도 2a 내지 도 2c에서 상술한 메모리 블록들(BLK) 중 하나일 수 있다. 또한, 플레인(PL1, PL2)은 복수의 메모리 블록들(BLK)에 포함된 복수의 페이지들(PAGE)을 포함할 수 있다.
복수의 메모리 블록들(BLK11~BLK1n, BLK21~BLK2n)은 비트 라인들(BL1, BL2)을 통해 각각의 페이지 버퍼 회로(110a, 110b)와 연결될 수 있다. 예를 들어, 제1 플레인(PL1)에 포함된 메모리 블록들(BLK11~BLK1n)은 제1 비트 라인들(BL1)을 통해 제1 페이지 버퍼 회로(110a)와 연결될 수 있다. 제2 플레인(PL2)에 포함된 메모리 블록들(BLK21~BLK2n)은 제2 비트 라인들(BL2)을 통해 제2 페이지 버퍼 회로(110b)와 연결될 수 있다. 즉, 제1 플레인(PL1)에 포함된 메모리 블록들(BLK11~BLK1n)은 제1 비트 라인들(BL1)을 공유할 수 있고, 제2 플레인(PL2)에 포함된 메모리 블록들(BLK21~BLK2n)은 제2 비트 라인들(BL2)을 공유할 수 있다. 도 2d에서는 예시적으로 두 개의 플레인(PL1, PL2) 만이 도시되어 있지만, 이는 일 예시에 불과하고 플레인(PL)의 개수는 다양하게 구성될 수 있다. 또한, 플레인(PL)의 개수에 대응하여 페이지 버퍼 회로(110)의 개수도 다양하게 구성될 수 있다.
도 3은 본 개시의 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도이다.
도 1 및 도 3를 참고하면, 페이지 버퍼 회로(110)는 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있으며, 제1 페이지 버퍼들(111) 및 제2 페이지 버퍼들(112)을 포함할 수 있다.
일 예로, 제1 페이지 버퍼들(111)은 복수의 페이지 버퍼들(도 1의 PB1~PBm) 중 일부의 페이지 버퍼를 포함할 수 있으며, 제2 페이지 버퍼들(112)은 복수의 페이지 버퍼들(도 1의 PB1~PBm) 중 다른 일부의 페이지 버퍼를 포함할 수 있다.
다른 예로, 제1 페이지 버퍼들(111)은 복수의 페이지 버퍼들(PB1~PBm) 중 일부의 페이지 버퍼들을 포함할 수 있으며, 제2 페이지 버퍼들(112)은 복수의 페이지 버퍼들(PB1~PBm) 중 나머지 페이지 버퍼를 포함할 수 있다. 한편, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)의 내부 구조는 실질적으로 동일할 수 있다.
도 4는 복수의 페이지의 데이터를 센싱하고 출력하는 방법을 설명하기 위한 데이터 흐름도이다.
일반적으로, 페이지 버퍼 회로에 포함된 센스 래치는 제1 페이지(PAG1)의 메모리 셀에 저장된 데이터를 센싱하고, 센스 래치는 제1 페이지(PAG1)의 데이터를 캐시 래치로 덤핑한다. 한편, 캐시 래치는 덤프된 제1 페이지(PAG1)의 데이터를 출력하는 동안, 센스 래치는 제2 페이지(PAG2)의 데이터를 센싱할 수 있다. 비트 라인을 센싱하는 동작과 데이터를 출력하는 동작은 서로 다른 래치에서 수행되기 때문이다.
도 4를 참조하면, 센스 래치와 캐시 래치 사이에 물리적으로 이격된 거리등에 따른 로딩(loading)이 상당하기 때문에 덤핑에 적지 않은 시간이 소요된다. 각각의 페이지(PAG)의 데이터를 센스 래치에서 다른 래치로 덤핑하는 시간을 줄인다면, 리드 동작의 효율성을 향상시킬 것으로 기대할 수 있다.
도 5는 본 개시의 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도, 도 6은 도 5의 페이지 버퍼 회로의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 5를 참조하면, 페이지 버퍼 회로(110)는 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)를 포함할 수 있다. 각각의 페이지 버퍼(PBa, PBb)는 메모리 셀 어레이(120)에 저장된 데이터를 매 페이지(PAG) 마다 순차적 리드 동작을 수행할 수 있다. 예컨대, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)는 제1 페이지(PAG1)에 저장된 데이터를 센싱하여 출력하고, 제2 페이지(PAG2)에 저장된 데이터를 센싱하여 출력할 수 있다. 도 5를 참조하면, 비트 라인(BLx) 및 비트 라인(BLy)는 동일한 워드 라인과 교차하는 비트 라인일 수 있다. 또한, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)는 동일한 페이지(예컨대, 제1 페이지(PAG1))의 데이터를 독출하기 위하여 함께 동작할 수 있다.
제1 페이지 버퍼(PBa)는 제1 센스 래치(SL1) 및 제1 캐시 래치(CL1)를 포함할 수 있고, 제2 페이지 버퍼(PBb)는 제2 센스 래치(SL2) 및 제2 캐시 래치(CL2)를 포함할 수 있다. 제1 센스 래치(SL1)는 비트 라인(BLx)과 전기적으로 연결되며, 제2 센스 래치(SL2)는 비트 라인(BLy)과 전기적으로 연결될 수 있다. 제1 센스 래치(SL) 및 제2 센스 래치(SL2)는 각각 제1 센싱 래치 제어 신호(LTCH_S1) 및 제2 센싱 래치 제어 신호(LTCH_S2)에 기초하여, 센스아웃 노드(예컨대, 도 8의 SO)의 센스아웃 전압(VSO)으로부터 메모리 셀(MC)에 저장된 데이터를 센싱하여 저장할 수 있다. 또한, 제1 센스 래치(SL1) 및 제2 센스 래치(SL2)는 각각 제1 센싱 래치 제어 신호(LTCH_S1) 및 제2 센싱 래치 제어 신호(LTCH_S2)에 기초하여, 제1 캐시 래치(CL1)로 데이터를 덤핑(DPa)하고, 제2 캐시 래치(CL2)로 데이터를 덤핑(DPb)할 수 있다. 일 예로, 제1 센스 래치(SL1)가 제1 캐시 래치(CL1)로 데이터를 덤핑하는 시점과 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 시점은 서로 상이할 수 있다. 다른 예로, 제1 센스 래치(SL1)가 제1 캐시 래치(CL1)로 데이터를 덤핑하는 시구간과 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 시구간은 적어도 일부가 서로 겹칠 수 있다.
제1 캐시 래치(CL1)는 제1 캐시 래치 제어 신호(LTCH_C1)에 기초하여, 덤프된 데이터를 데이터 입출력 회로(150)로 전송(DOa)하고, 제2 캐시 래치(CL2)는 제2 캐시 래치 제어 신호(LTCH_C2)에 기초하여 덤프된 데이터를 데이터 입출력 회로(150)로 전송(DOb)할 수 있다. 데이터 입출력 회로(150)는 제1 캐시 래치(CL1)로부터 수신한 데이터를 출력하고, 제2 캐시 래치(CL2)로부터 수신한 데이터를 출력할 수 있다.
도 5 및 도 6의 (a)를 참조하면, 제1 센스 래치(SL1) 및 제2 센스 래치(SL2)는 동일한 페이지(PAG)에 저장된 데이터를 센싱할 수 있다. 제1 센스 래치(SL1)는 상기 동일한 페이지(PAG)에 저장된 데이터의 일부를 제1 캐시 래치(CL1)로 덤핑(DPa)하며, 제2 센스 래치(SL2)는 상기 동일한 페이지(PAG)에 저장된 데이터의 나머지를 제2 캐시 래치(CL2)로 덤핑(DPb)할 수 있다. 즉, 센스 래치들(SL1, SL2)로부터 캐시 래치(CL1, CL2)들로, 센스 래치들(SL1, SL2)의 데이터를 각각 복수회에 걸쳐 덤핑할 수 있다. 일 예로, 제1 센스 래치(SL1)가 제1 캐시 래치(CL1)로 데이터를 덤핑(DPa)하고 난 이후에, 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑(PDb)할 수 있다. 다른 예로, 제1 센스 래치(SL1)가 제1 캐시 래치(CL1)로 데이터를 덤핑(DPa)하는 적어도 일부의 시간 동안에, 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑(DPb)할 수도 있다. 예컨대, 상기 동일한 페이지(PAG)는 제1 페이지(PAG1)일 수 있다.
제1 센스 래치(SL1)는 센싱한 데이터를 제1 캐시 래치(CL1)로 덤핑할 수 있다. 이 후, 제1 캐시 래치(CL1)로부터 데이터 입출력 회로(150)로 데이터를 전송하는 동안에, 제2 센스 래치(SL2)는 제2 캐시 래치(CL2)로 데이터를 덤핑(DPb)할 수 있다. 다르게 말하면, 시간(tDPb) 동안 제1 캐시 래치(CL1)는 제1 페이지(PAG1)에 저장된 데이터 중 일부를 데이터 입출력 회로(150)로 전송하며, 제2 센스 래치(SL2)는 제1 페이지(PAG1)에 저장된 데이터 중 나머지를 제2 캐시 래치(CL2)로 덤핑할 수 있다.
한편, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 시간(tDOa)은, 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 시간(tDPb)보다 길거나 같을 수 있다. 또한, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 동작(DOa)을 완료하는 시점은, 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 동작(DPb)을 완료하는 시점보다 늦을 수 있다.
한편, 제1 페이지 버퍼들(111)이 덤핑하는 데이터의 사이즈는 제2 페이지 버퍼들(112)이 덤핑하는 데이터의 사이즈와 실질적으로 동일할 수 있다. 또한, 제1 페이지 버퍼들(111)의 덤핑 시간은 제2 페이지 버퍼들(112)의 덤핑 시간과 실질적으로 동일할 수 있다. 일 예로, 제1 센스 래치(SL1)들로부터 제1 캐시 래치(CL1)들로 덤핑(DPa)되는 제1 페이지(PAG)에 저장된 데이터 중 일부와, 제2 센스 래치(SL2)들로부터 제2 캐시 래치(CL2)들로 덤핑(DPb)되는 데이터의 사이즈는 실질적으로 동일할 수 있으며, 덤핑 시간 또한 실질적으로 동일할 수 있다. 다른 예로, 제1 센스 래치(SL1)들은 제1 캐시 래치(CL1)들로 제1 페이지(PAG1)에 저장된 데이터 중 절반을 덤핑(DPa)할 수 있으며, 제2 센스 래치(SL2)들은 제2 캐시 래치(CL2)들로 제1 페이지(PAG1)에 저장된 데이터 중 나머지 절반을 덤핑(DPb)할 수 있다. 즉, 제1 센스 래치(SL1)들 및 제2 센스 래치(SL2)들은 페이지(PAG) 사이즈의 절반에 대응되는 데이터 사이즈를 갖는 데이터를 덤핑할 수 있다. 예컨대, 제1 센스 래치(SL1)들은 제1 페이지 버퍼들(111)에 포함된 모든 센스 래치들 일 수 있다. 제1 캐시 래치(CL1)들 및 제2 센스 래치(SL2)들 또한 각각의 페이지 버퍼들(111, 112)에 포함된 모든 캐시 래치들 및 모든 센스 래치들일 수 있으며, 이하에서 설명되는 센스 래치들, 캐시 래치들 및 데이터 래치들 또한 유사하게 해석될 수 있다.
도 5 및 도 6의 (b)를 참조하면, 제1 센스 래치(SL1)들은 제1 캐시 래치(CL1)들로 제1 페이지(PAG1)에 저장된 데이터 중 일부를 덤핑(DPc)할 수 있으며, 제2 센스 래치(SL2)들은 제2 캐시 래치(CL2)들로 제1 페이지(PAG1)에 저장된 데이터 중 나머지를 덤핑(DPd)할 수 있다. 복수의 페이지들로부터 데이터를 독출하는 시간을 줄이기 위한 최적화를 할 수 있다. 경우에 따라 상기 최적화를 수행하기 위하여, 제2 센스 래치(SL2)들이 제2 캐시 래치(CL2)들로 덤핑하는 데이터의 사이즈는 제1 센스 래치(SL1)들이 제1 캐시 래치(CL1)들로 덤핑하는 데이터의 사이즈보다 클 수 있다. 또한, 제2 센스 래치(SL2)들이 제2 캐시 래치(CL2)들로 덤핑을 수행하는데 걸리는 시간(tDPd)은, 제1 센스 래치(SL1)들이 제1 캐시 래치(CL1)들로 덤핑을 수행하는데 걸리는 시간(tDPc)보다 길 수 있다.
한편, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는데 걸리는 시간(tDOc)은, 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는데 걸리는 시간(tDPd)과 실질적으로 동일할 수 있다. 이로 인해, 제1 센스 래치(SL1) 및 제2 센스 래치(SL2)가 다음 페이지(예컨대, 제2 페이지(PAG2))에 저장된 데이터를 더 빠른 시점에 센싱할 수 있으며, 종국적으로 메모리 셀 어레이(120)에 저장된 데이터를 더 빠른 시점에 독출할 수 있다. 다르게 말하면, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 동작을 완료하는 시점은, 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 동작을 완료하는 시점과 실질적으로 동일할 수 있다.
한편, 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 데이터를 전송(DOd)하는데 걸리는 시간(tDOd)은, 제1 센스 래치(SL1)가 데이터를 센싱하는 시간(tS’) 및 제1 센스 래치(SL1)가 제1 캐시 래치(CL1)로 덤핑하는 시간(tDOc)을 합산한 시간과 실질적으로 동일할 수 있다. 다르게 말하면, 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 제1 페이지(PAG1)에 저장된 데이터를 전송하는 동작을 완료하는 시점은, 제1 센스 래치(SL1)가 제2 페이지(PAG2)의 데이터를 센싱하고, 센싱한 데이터를 제1 캐시 래치(CL1)로 덤핑하는 동작을 완료하는 시점과 실질적으로 동일할 수 있다. 예컨대, 시간(tDOd)는 시간(tS’) 및 시간(tDPc’)를 합산한 것과 동일할 수 있다(즉, tDOd = tS’ + tDPc’).
도 6의 (b)에서 도시한 바와 달리, 실시예에 따라서는 데이터를 출력하는 시간(tDOd)이 다소 짧아질 수 있다. 예컨대, 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 데이터를 전송(DOd)하는데 걸리는 시간(tDOd)은, 제2 센스 래치(SL2)가 데이터를 센싱하는 시간(tS’) 및 제2 센스 래치(SL2)가 제2 캐시 래치(CL2)로 덤핑하는 시간(tDOd)을 합산한 시간보다 작을 수 있다. 예컨대, 시간(tDOd)는 시간(tS’) 및 시간(tDPc’)를 합산한 것보다 작을 수 있다(즉, tDOd < tS’ + tDPc’). 다른 예로, 시간(tDOd)는 시간(tS’) 및 시간(tDPc’)를 합산한 것보다 클 수 있으며(즉, tDOd > tS’ + tDPc’), 이 경우 제2 페이지(PAG2)의 센싱이 다소 미뤄질 수 있다.
도 7은 본 개시의 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 7을 참고하면, 페이지 버퍼(PB)는 센스 래치(SL), 데이터 래치(DL) 및 캐시 래치(CL)를 포함할 수 있다. 센스 래치(SL)는 데이터 래치(DL)로 데이터를 덤핑할 수 있다. 데이터 래치(DL)는 캐시 래치(CL)로 데이터를 덤핑할 수 있다. 캐시 래치(CL)는 데이터 입출력 회로(150)로 데이터를 전송할 수 있다.
센스 래치(SL)는 비트 라인(BLx)과 전기적으로 연결되며, 센싱 래치 제어 신호(LTCH_S)에 기초하여, 센스아웃 노드(예컨대, 도 12a의 SO)의 센스아웃 전압(VSO)으로부터 메모리 셀(MC)에 저장된 데이터를 센싱하여 저장할 수 있다. 센스 래치(SL)는 센싱 래치 제어 신호(LTCH_S)에 기초하여, 저장된 데이터를 덤핑할 수 있다.
데이터 래치(DL)는 데이터 래치 제어 신호(LTCH_D)에 기초하여, 센스 래치(SL)로부터 덤프된 데이터를 수신하고, 캐시 래치(CL)로 데이터를 덤핑할 수 있다. 경우에 따라, 데이터 래치(DL)들은 센스 래치(SL)로부터 덤프된 데이터를 선택적으로 덤핑할 수 있다. 예컨대, 일부의 데이터 래치(DL)들은 캐시 래치(CL)로 데이터를 덤핑하지 않은채로 유지할 수 있다.
캐시 래치(CL)는 캐시 래치 제어 신호(LTCH_C)에 기초하여, 데이터 래치(DL)로부터 덤프된 데이터를 데이터 입출력 회로(150)로 전송할 수 있다.
한편, 센싱 래치 제어 신호(LTCH_S), 데이터 래치 제어 신호(LTCH_D) 및 캐시 래치 제어 신호(LTCH_C)를 포함하는 래치 제어 신호는 도 1에 도시된 페이지 버퍼 제어 신호(CTRL_PB)에 포함될 수 있다.
도 8은 본 개시의 일 실시예에 따른 페이지 버퍼의 동작 방법을 설명하기 위한 흐름도이다.
도 7 및 도 8을 참조하면, 센스 래치(SL)가 센스 아웃 전압(VSO)으로부터 제1 페이지(PAG1)의 데이터를 센싱할 수 있다. 이 후, 센스 래치(SL)는 데이터 래치(DL)로 제1 페이지(PAG1)의 데이터를 덤핑(DP1)할 수 있다. 데이터 래치(DL)는 덤프된 데이터를 캐시 래치(CL)로 덤핑(DP2)할 수 있다.
데이터 래치(DL)가 덤핑(DP2)하는 동안, 센스 래치(SL)는 제2 페이지(PAG2)의 데이터를 센싱할 수 있다. 즉, 서로 다른 래치들(SL, DL)이 관여되는 센싱 동작 및 덤핑 동작은 병렬적으로 수행될 수 있다. 한편, 캐시 래치(CL)는 데이터 래치(DL)로부터 덤프된 데이터를 출력(DO)할 수 있다.
도 8의 (a)를 참조하면, 페이지 버퍼(PB)에 포함된 센스 래치(SL)로부터 데이터 래치(DL)로 데이터를 덤핑하는 시간(tDP1)은 데이터 래치(DL)로부터 캐시 래치(CL)로 데이터를 덤핑하는 시간(tDP2)보다 짧을 수 있다. 일 예로, 센스 래치(SL)로부터 데이터 래치(DL) 간에 이격된 물리적인 거리가, 데이터 래치(DL)로부터 캐시 래치(CL) 간에 이격된 물리적인 거리보다 짧을 수 있다. 다른 예로, 센스 래치(SL)로부터 데이터 래치(DL) 까지 형성되는 전류 경로의 길이가, 데이터 래치(DL)로부터 캐시 래치(CL) 까지 형성되는 전류 경로의 길이보다 짧을 수 있다. 또 다른 예로, 센스 래치(SL)와 데이터 래치(DL) 사이에 포함된 래치들의 수 보다, 데이터 래치(DL)와 캐시 래치(CL) 사이에 포함된 래치들의 수가 더 적을 수 있다. 즉, 본 개시의 예시적 실시예에 따르면, 서로 다른 래치들 간에 물리적으로 이격된 거리, 래치들 사이의 전류 경로, 래치들 사이에 구비된 또 다른 래치들의 개수등에 따른 로딩(loading)을 조절할 수 있다.
도 8의 (a)를 참조하면, 본 개시의 실시예에 따른 페이지 버퍼(PB)는 센스 래치(SL)로부터 데이터 래치(DL)로 제1 페이지(PAG1)의 데이터를 덤핑하는 시간(tDP1)을 단축시킴으로서, 센스 래치(SL)가 제2 페이지(PAG2)의 데이터를 센싱하는 시점이 앞당겨 질 수 있다. 즉, 본 개시의 실시예에 따르면, 순차적 리드 동작에서, 페이지 버퍼(PB)는 다음 페이지(PAG)의 데이터를 빠르게 센싱할 수 있다.
도 8의 (b)를 참조하면, 페이지 버퍼(PB)에 포함된 센스 래치(SL)로부터 데이터 래치(DL)로 데이터를 덤핑하는 시간(tDP1)은 데이터 래치(DL)로부터 캐시 래치(CL)로 데이터를 덤핑하는 시간(tDP2)보다 길 수 있다. 일 예로, 센스 래치(SL)로부터 데이터 래치(DL) 간에 이격된 물리적인 거리가, 데이터 래치(DL)로부터 캐시 래치(CL) 간에 이격된 물리적인 거리보다 길 수 있다. 다른 예로, 센스 래치(SL)로부터 데이터 래치(DL) 까지 형성되는 전류 경로가, 데이터 래치(DL)로부터 캐시 래치(CL) 까지 형성되는 전류 경로보다 길 수 있다. 또 다른 예로, 센스 래치(SL)와 데이터 래치(DL) 사이에 포함된 래치들의 수 보다, 데이터 래치(DL)와 캐시 래치(CL) 사이에 포함된 래치들의 수가 더 많을 수 있다. 실시예에 따라, 도 8의 (b)의 경우(예컨대, 시간(tDP1)이 시간(tDP2)보다 긴 경우), 제1 페이지(PAG1) 이후에 후속되는 페이지(PAG)들에서 저장된 데이터를 데이터 입출력 회로(150)로 전송하기 시작하는 시점이 도 8의 (a)의 경우(예컨대, 시간(tDP1)이 시간(tDP2)보다 짧은 경우) 보다 앞당겨질 수 있다.
도 8의 (c)를 참조하면, 페이지 버퍼(PB)에 포함된 센스 래치(SL)로부터 데이터 래치(DL)로 데이터를 덤핑하는 시간(tDP1) 및 데이터 래치(DL)로부터 캐시 래치(CL)로 데이터를 덤핑하는 시간(tDP2)은 동일하거나 실질적으로 동일할 수 있다. 일 예로, 센스 래치(SL)로부터 데이터 래치(DL) 간에 이격된 물리적인 거리가, 데이터 래치(DL)로부터 캐시 래치(CL) 간에 이격된 물리적인 거리와 동일할 수 있다. 다른 예로, 센스 래치(SL)로부터 데이터 래치(DL) 까지 형성되는 전류 경로의 길이가, 데이터 래치(DL)로부터 캐시 래치(CL) 까지 형성되는 전류 경로의 길이와 동일할 수 있다. 또 다른 예로, 센스 래치(SL)와 데이터 래치(DL) 사이에 포함된 래치들의 수가, 데이터 래치(DL)와 캐시 래치(CL) 사이에 포함된 래치들의 수와 동일할 수 있다. 즉, 본 개시의 예시적 실시예에 따르면, 서로 다른 래치들 간에 물리적으로 이격된 거리, 래치들 사이의 전류 경로, 래치들 사이에 구비된 또 다른 래치들의 개수등에 따른 로딩(loading)을 조절할 수 있다.
도 9는 본 개시의 일 실시예에 따른 페이지 버퍼의 동작 방법을 설명하기 위한 흐름도이다.
도 9의 (a)를 참조하면, 센스 래치(SL)가 데이터를 센싱하는 시간(ts) 및 데이터 래치(DL)로 데이터를 덤핑하는 시간(tDP1)의 합은, 데이터 래치(DL)가 캐시 래치(CL)로 데이터를 덤핑하는 시간(tDP2) 및 캐시 래치(CL)가 데이터를 전송하는 시간(tDO)의 합과 같을 수 있다(예컨대, tS + tDP1 = tDP2 + tDO). 데이터 래치(DL)로 덤핑하는 데이터는 임의의 페이지(PAG)에 포함된 데이터일 수 있다. 예컨대, 제1 페이지(PAG1)의 데이터를 센싱하고 덤핑(DP1)할 수 있으며, 제2 페이지(PAG2)의 데이터를 센싱하고 덤핑(DP1)할 수 있다.
도 9의 (b)를 참조하면, 데이터 래치(DL)는 센스 래치(SL)로부터 덤프된 데이터를 시간(tol1) 이후에 데이터 래치(DL)로 덤핑할 수 있다. 이에 따라, 시간(tol2)에서 센스 래치(SL)가 제3 페이지(PAG3)의 데이터를 센싱하는 동안에, 캐시 래치(CL)는 제1 페이지(PAG1)의 데이터를 센싱할 수 있다. 즉, 본 개시의 실시예에 따른 페이지 버퍼(PB)는 N+2 번째 페이지의 데이터를 센싱하는 동안에 N 번째 페이지의 데이터를 출력할 수 있다.
도 10은 본 개시의 일 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들에 포함된 페이지 버퍼를 설명하기 위한 블록도이며, 도 11은 본 개시의 일 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 10을 참조하면, 제1 페이지 버퍼(PBa)는 제1 페이지 버퍼들(111) 중 하나의 페이지 버퍼이며, 제2 페이지 버퍼(PBb)는 제2 페이지 버퍼들(112) 중 하나의 페이지 버퍼에 해당한다. 래치 제어 신호들(LTCH_S1, LTCH_S2, LTCH_D1, LTCH_D2, LTCH_C1, LTCH_C2)은 도 1의 페이지 버퍼 제어 신호(CTRL_PB)에 포함될 수 있다.
도 10 및 도 11을 참조하면, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)는 메모리 셀 어레이(120)에 저장된 데이터를 매 페이지(PAG) 마다 순차적 리드 동작을 수행할 수 있다. 따라서 도 10을 참조하면, 비트 라인(BLx) 및 비트 라인(BLy)는 동일한 워드 라인과 교차하는 비트 라인일 수 있다. 또한, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)는 동일한 페이지(예컨대, 제1 페이지(PAG1))의 데이터를 독출하기 위하여 함께 동작할 수 있다.
도 10을 참조하면, 제어 로직(140)은 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb) 각각에 포함된 센스 래치(SL1, SL2)가 동일한 페이지(PAG)의 복수의 비트 라인으로부터 전압을 센싱하고, 데이터 래치(DL1, DL2)로 데이터를 덤핑하도록 페이지 버퍼 회로(110)를 제어할 수 있다. 예컨대, 제1 센스 래치(SL1)는 센싱된 전압에 대응하는 데이터를 저장하고, 제1 센스 래치 제어 신호(LTCH_S1)에 기초하여 저장된 데이터를 제1 데이터 래치(DL1)에 덤핑할 수 있다(DP1a). 이와 함께, 제2 센스 래치(SL2)는 센싱된 전압에 대응하는 데이터를 저장하고, 제2 센스 래치 제어 신호(LTCH_S2)에 기초하여 저장된 데이터를 제2 데이터 래치(DL2)에 덤핑할 수 있다(DP1b). 예컨대, 제1 센스 래치(SL1) 및 제2 센스 래치(SL2)가 각각 덤핑(DP1a, DP1b)한 데이터들은, 하나의 페이지(PAG)에 포함된 모든 메모리 셀들에 저장된 데이터일 수 있다.
도 11을 참조하면, 각각 제1 및 제2 센스 래치 제어 신호들(LTCH_S1, LTCH_S2)에 기초하여, 제1 센스 래치(SL1)는 제1 페이지(PAG1)의 데이터 중 일부를 센싱하여 저장하고, 저장된 데이터를 덤핑할 수 있으며(DP1a), 제2 센스 래치(SL2)는 제1 페이지(PAG1)의 데이터 중 다른 일부를 센싱하여 저장하고, 저장된 데이터를 덤핑할 수 있다(DP1b)
다시 도 10을 참조하면, 제어 로직(140)은 제1 데이터 래치(DL1)가 제1 센스래치(SL1)로부터 덤프된 데이터를 저장하고, 저장된 데이터를 제1 캐시 래치(CL1)로 덤핑하도록 페이지 버퍼 회로(110)를 제어할 수 있다. 예컨대, 제1 데이터 래치(DL1)는 덤프된 데이터의 저장을 지시하는 제1 데이터 래치 제어 신호(LTCH_D1)를 수신함으로서 데이터를 저장할 수 있다. 또한, 제1 데이터 래치(DL1)는 저장된 데이터의 덤핑을 지시하는 제1 데이터 래치 제어 신호(LTCH_D1)를 수신함으로서 데이터를 덤핑할 수 있다(DP2).
제어 로직(140)은 제1 데이터 래치(DL1)가 데이터를 덤핑(DP2)하는 동안, 제2 데이터 래치(DL2)가 덤핑(DP3)을 유보하도록 페이지 버퍼 회로(110)를 제어할 수 있다. 예컨대, 제어 로직(140)은 저장된 데이터의 덤핑을 지시하는 제1 데이터 래치 제어 신호(LTCH_D1)를 제1 데이터 래치(DL1)로 전송한 뒤에, 제2 센스 래치(SL2)로부터 덤프된 데이터의 저장을 지시하는 제2 데이터 래치 제어 신호(LTCH_D2)를 제2 데이터 래치(DL2)로 전송할 수 있다.
본 개시의 일 실시예에 따르면, 제어 로직(140)은 제1 캐시 래치(CL1)가 제1 데이터 래치(DL1)로부터 덤프된 데이터를 데이터 입출력 회로(150)로 전송(DO3)하도록 페이지 버퍼 회로(110)를 제어할 수 있다. 이와 함께, 제어 로직(140)은 제2 데이터 래치(DL2)가 저장된 데이터를 제2 캐시 래치(CL2)로 덤핑(DP3)하도록 페이지 버퍼 회로(110)를 제어할 수 있다.
구체적으로, 제어 로직(140)은 제1 캐시 래치(CL1)가 데이터를 전송(DO3) 하는 적어도 일부의 시구간 동안, 제2 데이터 래치(DL2)가 데이터를 덤핑(DP3)하도록 페이지 버퍼 회로(110)를 제어할 수 있다.
도 11을 참조하면, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송(DO3)하는 적어도 일부의 시구간 동안에, 제2 데이터 래치(DL2)는 데이터를 덤핑(DP3)할 수 있다. 예컨대, 제어 로직(140)은 저장된 데이터의 전송을 지시하는 제1 캐시 래치 제어 신호(LTCH_C1)를 제1 캐시 래치(CL1)로 전송하며, 저장된 데이터를 덤핑하도록 지시하는 제2 데이터 래치 제어 신호(LTCH_D2)를 제2 데이터 래치(DL2)로 전송할 수 있다.
이 경우, 제1 캐시 래치(CL1)로부터 데이터 입출력 회로(150)로 데이터를 전송하는 시간(tDO3)보다 제2 데이터 래치(DL2)가 데이터를 덤핑하는 시간(tDP3)이 더 짧을 수 있다. 이에 따라, 데이터 출력 동작(DO3)을 완료하는 동안, 제2 데이터 래치(DL2)는 데이터 덤핑 동작(DP3)을 수행함으로서, 데이터 덤핑 동작(DP3)에 소요되는 시간을 데이터 전송 동작(DO3)에 소요되는 시간에 숨길 수 있다. 따라서, 페이지 버퍼 회로(110)에서 데이터 덤핑 동작(DP3)에 해당하는 추가 시간은 실질적으로 없는 것으로 볼 수 있다. 실험에 따르면, 하나의 메모리 블록(BLK)을 리드하는데 소요되는 리드 시간이 약 40% 만큼 감소될 수 있다.
다시 도 10을 참조하면, 제어 로직(140)은 제2 캐시 래치(CL2)가 데이터를 출력하도록 페이지 버퍼 회로(110)를 제어할 수 있다. 예컨대, 제어 로직(140)은 저장된 데이터의 출력을 지시하는 제2 캐시 래치 제어 신호(LTCH_C2)를 제2 캐시 래치(CL2)로 전송할 수 있다.
본 개시의 예시적 실시예에 따르면, 페이지 버퍼 회로(110)가 데이터를 센싱하여 데이터 입출력 회로(150)로 전송하는데 소요되는 전체 시간을 감축시킬 수 있다. 도 4 및 도 11을 참조하여, 제1 페이지(PAG1)에 대응하는 데이터를 덤핑하는 시간을 설명한다.
도 4를 참조하면, 센스 래치로부터 캐시 래치로 데이터를 덤핑하는 데 시간(tDP) 만큼의 시간이 소요된다. 한편, 도 11을 참조하면, 센스 래치(SL1, SL2)로부터 데이터 래치(DL1, DL2)로 데이터를 덤핑하는데 시간(tDP1) 만큼의 시간이 소요되고, 제1 데이터 래치(DL1)로부터 제1 캐시 래치(CL1)로 데이터를 덤핑하는데 시간(tDP2) 만큼의 시간이 소요되며, 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 데이터를 덤핑하는데 시간(tDP3) 만큼의 시간이 소요된다.
한편, 도 4를 참조하면 캐시 래치는 시간(tDO) 동안 제1 페이지(PAG1)의 데이터를 전송한다. 도 11을 참조하면, 제1 캐시 래치(CL1)가 전송한 데이터 및 제2 캐시 래치(CL2)가 전송한 데이터는 제1 페이지(PAG1)의 데이터일 수 있다. 이 경우, 제1 캐시 래치(CL1)는 시간(tDO3) 동안 데이터를 전송하며, 제2 캐시 래치(CL2)는 시간(tDO4) 동안 데이터를 전송한다. 따라서, 시간(tDO)는 시간(tDO3) 및 시간(tDO4)를 합산한 것과 같다. 도 4의 캐시 래치와 도 11의 캐시 래치(CL1, CL2) 모두 제1 페이지(PAG1)의 데이터를 전송하기 때문이다.
본 개시의 일 실시예에 따르면, 제1 페이지 버퍼들(111) 및 제2 페이지 버퍼들(112)은 실질적으로 동일한 비트 수의 데이터를 페이지(PAG)로부터 센싱하고 출력할 수 있다. 다르게 말하면, 제1 페이지 버퍼들(111) 및 제2 페이지 버퍼들(112)은 페이지 뎁스(depth)를 절반으로 나누어, 페이지의 절반에 각각 저장된 데이터를 센싱하고 출력할 수 있다. 경우에 따라, 제1 페이지 버퍼들(111)의 개수는 제2 페이지 버퍼들(112)의 개수와 동일할 수 있다.
일 예로, 제1 센스 래치(SL1)가 제1 페이지(PAG1)로부터 센싱하여 저장한 데이터의 비트 수와 제2 센스 래치(SL2)가 제2 페이지(PAG2)로부터 센싱하여 저장한 데이터의 비트 수는 실질적으로 동일할 수 있다. 또한, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 전송하는 데이터의 비트 수와 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 전송하는 데이터의 비트 수는 실질적으로 동일할 수 있다.
다른 예로, 제1 페이지 버퍼들(111)의 래치들과, 제1 페이지 버퍼들(111) 의 래치들 각각에 대응되는 제2 페이지 버퍼들(112)의 래치들이 데이터를 센싱, 덤핑 및/또는 전송하는 시간은 서로 동일할 수 있다. 예컨대, 제1 센스 래치(SL1)가 제1 페이지(PAG1)로부터 센싱하여 저장한 시간과 제2 센스 래치(SL2)가 제2 페이지(PAG2)로부터 센싱하여 저장한 시간은 실질적으로 동일할 수 있다. 또한, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 시간은 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 데이터를 전송하는 시간과 실질적으로 동일할 수 있다.
본 개시의 일 실시예에 따르면, 센스 래치(SL1, SL2)로부터 데이터 래치(DL1, DL2)로 데이터를 덤핑하는데 소요되는 시간(tDP1)은, 제1 데이터 래치(DL1)로부터 제1 캐시 래치(CL1)로 데이터를 덤핑하는데 소요되는 시간(tDP2) 또는 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 데이터를 덤핑하는데 소요되는 시간(tDP3) 보다 짧을 수 있다. 이와 관련하여, 도 12a 및 도 12b를 참조하여 후술한다.
도 12a는 본 개시의 일 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
도 12a를 참조하면, 페이지 버퍼(PB)는 센스 래치(SL), 데이터 래치(DL) 및 캐시 래치(CL)를 포함하며, 비트 라인 커넥터(BLC) 및 프리차지 회로(PC)를 더 포함할 수 있다. 페이지 버퍼(PB)에 포함된 구성들은 센스아웃 노드(SO)로부터 분기된 도선을 통해 연결될 수 있다.
리드 동작 동안, 제어 로직(140)은 비트 라인(BL)을 프리차지할 수 있다. 예를 들어, 로드 신호(LD) 및 제어 신호(BLSHF)가 활성화되면, 비트 라인(BL)은 특정 레벨(VPC)로 프리차지 될 수 있다. 이 경우, 비트 라인 선택 신호(BLSLT)에 의해 비트 라인 커넥터(BLC)는 턴 온 상태를 유지할 수 있다. 이 후, 로드 신호(LD)가 비활성화 되면, 센스아웃 노드(SO)에 충전된 전하가 제어 신호(BLSHF)에 의해서 턴 온된 비트 라인 커넥터(BLC)를 통해서 비트 라인(BL)으로 흐를 수 있다.
선택된 메모리 셀이 온 셀(On Cell)인 경우, 센스아웃 노드(SO)에 충전된 전하가 비트 라인(BL)과 스트링의 채널을 통해 공통 소스 라인(CSL)으로 방전 될 수 있다. 이 경우, 센스아웃 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 크기 때문에, 센스아웃 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다.
반면, 선택된 메모리 셀이 오프셀(Off Cell)인 경우, 센스아웃 노드(SO)에 충전된 전하는 비트 라인(BL)을 통해서 공통 소스 라인(CSL)으로 방전되기 어렵다. 따라서, 센스아웃 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 작기 때문에, 센스아웃 노드(SO)의 전압 강하의 속도는 상대적으로 느리다.
센스 래치(SL)는 센스아웃 노드(SO)의 전위 변화를 센싱하여, 전위 변화에 대응하는 데이터를 저장할 수 있다. 즉, 센스 래치(SL)는 선택된 메모리 셀의 데이터를 비트 라인(BL)을 통해 센싱하여 저장할 수 있다.
본 개시의 예시적 실시예에 따르면, 제어 로직(140)은 센스 래치(SL)에 저장된 데이터를 데이터 래치(DL)로 덤핑하도록 센스 래치 제어 신호(LTCH_S)를 전송할 수 있다. 이 경우, 센스 래치(SL)는 제1 전류 경로(C1)를 경유하여 데이터 래치(DL)로 데이터를 덤핑할 수 있다. 한편, 제어 로직(140)은 데이터 래치(DL)에 저장된 데이터를 캐시 래치(CL)로 덤핑하도록 데이터 래치 제어 신호(LTCH_D)를 전송할 수 있다. 이 경우, 데이터 래치(DL)는 제2 전류 경로(C2)를 경유하여 캐시 래치(CL)로 데이터를 덤핑할 수 있다.
본 개시의 예시적 실시예에 따르면, 센스 래치(SL)와 데이터 래치(DL) 사이의 로딩은 데이터 래치(DL)와 캐시 래치(CL) 사이의 로딩보다 작을 수 있다. 예컨대, 제1 전류 경로(C1)의 거리는 제2 전류 경로(C2)의 거리보다 짧을 수 있다. 예컨대, 페이지 버퍼(PB)는 센스 래치(SL)와 데이터 래치(DL) 간에 이격된 거리보다, 데이터 래치(DL)와 캐시 래치(CL) 간에 이격된 거리가 더 짧도록 설계될 수 있다. 센스 래치(SL)와 데이터 래치(DL) 사이의 로딩이 작기 때문에, 센스 래치(SL)로부터 데이터 래치(DL)로 데이터가 덤핑되는데 걸리는 시간(예컨대, 도 11의 tDP1)은 상대적으로 짧을 수 있다. 구체적으로, 제1 전류 경로(C1)의 거리가 제2 전류 경로(C2)의 거리보다 짧기 때문에, 센스 래치(SL)로부터 데이터 래치(DL)로 데이터가 덤핑되는데 걸리는 시간(예컨대, 도 11의 tDP1)이, 데이터 래치(DL)로부터 캐시 래치(CL)로 데이터가 덤핑되는데 걸리는 시간(예컨대, 도 11의 tDP2)이 짧을 수 있다.
본 개시의 예시적 실시예에 따르면, 제2 전류 경로(C2)의 거리보다 제1 전류 경로(C1)의 거리가 짧은 경우, 페이지 버퍼 회로(110)가 덤핑하는데 소요되는 전체 시간을 감소시킬 수 있다.
도 10 및 도 11을 참조하면, 센스 래치(SL1, SL2) 및 데이터 래치(DL1, DL2) 사이의 로딩이 작아지도록 설계된다면, 센스 래치(SL1, SL2)로부터 데이터 래치(DL1, DL2)로 데이터를 덤핑하는데 소요되는 시간(tDP1)은 소정의 감소 시간(△dt) 만큼 감소될 수 있다. 예컨대, 제1 센스 래치(SL1)가 덤핑 동작(DP1a)을 수행하는데 소요되는 시간은 tDP1 - △dt가 될 수 있다. 반면, 제1 데이터 래치(DL1)로부터 제1 캐시 래치(CL1)로 데이터를 덤핑하는데 소요되는 시간(tDP2)은 소정의 제1 증가 시간(△it1)만큼 증가하며, 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 데이터를 덤핑하는데 소요되는 시간(tDP3)은 소정의 제2 증가 시간(△it2)만큼 증가할 수 있다.
도 12b는 본 개시의 다른 실시예에 따른 페이지 버퍼를 설명하기 위한 블록도이다.
본 개시의 예시적 실시예에 따르면, 페이지 버퍼(PB)는 복수의 제1 래치들(LT1) 및 복수의 제2 래치들(LT2)을 더 포함할 수 있다. 도 12b를 참조하면, 센스 래치(SL), 복수의 제1 래치들(LT1), 데이터 래치(DL), 복수의 제2 래치들(LT2) 및 캐시 래치(CL)가 순차적으로 센스아웃 노드(SO)에 병렬 연결되며, 복수의 제1 래치들(LT1)의 개수는 복수의 제2 래치들(LT2)의 개수보다 많을 수 있다.
페이지 버퍼(PB)는 필요에 따라, 복수의 래치들을 포함할 수 있다. 복수의 래치들 중에서 데이터 래치(DL)로 사용될 래치를 선택함에 있어서, 데이터 래치(DL)로부터 센스 래치(SL) 간에 이격된 거리 및 데이터 래치(DL)로부터 캐시 래치(CL) 간에 이격된 거리를 고려하여 선택할 수 있다. 도 12a에서 전술한 바와 유사하게, 센스 래치(SL)로부터 데이터 래치(DL)로 데이터를 덤핑하는 시간(tDP1)을 감소시킴으로서, 데이터 래치(DL)로부터 캐시 래치(CL)로 데이터를 덤핑하는 시간(tDP) 즉, 전체 덤핑 시간에 합산되지 않는 숨겨지는 시간을 증가시킬 수 있다. 이에 따라, 페이지 버퍼 회로(110)가 데이터를 덤핑하는데 소요되는 시간을 감소시킬 수 있다.
도 13 및 도 14는 본 개시의 예시적 실시예에 따른 제1 페이지 버퍼 및 제2 페이지 버퍼의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 13을 참조하면, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 시간(tDO3)과 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 데이터를 덤핑하는 시간(tDP3)는 실질적으로 동일할 수 있다. 다르게 말하면, 제1 페이지 버퍼(PBa)가 데이터 입출력 회로(150)로 데이터를 출력하는데 걸리는 시간(tDO3)과 제2 데이터 래치(DL2)가 덤핑하는 시간(tDP3)은 실질적으로 동일할 수 있다. 이에 따라, 도 11의 경우와 다르게, 제2 데이터 래치(DL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 동작(DP3)을 완료한 직후에, 제2 캐시 래치(CL2)는 데이터 입출력 회로(150)로 데이터를 전송(DO4)할 수 있다.
본 개시의 일 실시예에 따르면, 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 데이터를 출력하는데 걸리는 시간은 시간(tDO4)일 수 있다. 데이터 입출력 회로(150)가 제2 캐시 래치(CL2)로부터 수신한 데이터를 출력하는데 걸리는 시간(tDO4)는 비교 대상 시간보다 작을 수 있다.
비교 대상 시간은, 제2 페이지(PAG2)를 센싱하는 시간(tS1), 데이터를 덤핑하는 시간(tDP1) 및 제1 데이터 래치(DL1)로부터 제1 캐시 래치(CL1)로 제2 페이지(PAG2)의 데이터를 덤핑하는 시간(tDP2)을 합산한 시간에서, 제1 데이터 래치(DL1)로부터 제1 캐시 래치(CL1)로 제1 페이지(PAG1)의 데이터를 덤핑하는 시간(tDP2)을 빼고, 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 데이터를 덤핑하는 시간(tDP3)를 뺀 시간으로 정의한다. 일 예로, 제1 캐시 래치(CL1)로 제2 페이지(PAG2)의 데이터를 덤핑하는 시간(tDP2)과 제1 캐시 래치(CL1)로 제1 페이지(PAG1)의 데이터를 덤핑하는 시간(tDP2)은 같을 수 있다. 이 경우, 비교 대상 시간은 시간(tS1) 및 시간(tDP1)을 합산하고 시간(tDP3)를 뺀 시간일 수 있다. 예컨대, 비교 대상 시간은 tS1 + tDP1 - tDP3 로 표현될 수 있다. 이 경우, 데이터를 덤핑하는 시간(tDP1)은 제1 센스 래치(SL1)로부터 제1 데이터 래치(DL1)로 데이터를 덤핑하는 시간이거나, 제2 센스 래치(SL2)로부터 제2 데이터 래치(DL2)로 데이터를 덤핑하는 시간일 수 있다. 예컨대, 각각의 제1 및 제2 센스 래치(SL1, SL2)로부터 덤핑된 시간은 서로 동일할 수 있다.
한편, 제2 페이지 버퍼(PBb)는 제2 페이지(PAG2)의 데이터를 모두 센싱하기 이전에, 제2 캐시 래치(CL2)로부터 데이터 입출력 회로(150)로 데이터를 전송하는 동작(DO4)을 완료할 수 있다.
본 개시의 다른 실시예에 따르면, 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 데이터를 전송하는데 걸리는 시간은, 출력한 데이터의 사이즈에 따라, 시간(tDO4) 및 시간(tDO4_1)을 더한 값일 수 있다. 시간(tDO4) 및 시간(tDO4_1)의 합은 상기 비교 대상 시간과 같을 수 있다. 수식적으로 표현하면, tDO4 + tDO4_1 = tS1 + tDP1 - tDP3 와 같이 표현될 수 있다. 전술한 바와 같이 제1 페이지 버퍼(PBa)가 데이터 입출력 회로(150)로 데이터를 출력하는데 걸리는 시간(tDO3)과 제2 데이터 래치(DL2)가 덤핑하는 시간(tDP3)은 실질적으로 동일할 수 있다. 이에 따라, 수식적으로 다르게 표현하면, tDO3 + tDO4 + tDO4_1 = tS1 + tDP1 와 같이 표현될 수 있다.
도 14를 참조하면, 제2 캐시 래치(CL2)가 데이터를 전송하는데 걸리는 시간은 시간(tDO4_2)일 수 있다. 이 경우, 시간(tDO4_2)은 비교 대상 시간보다 클 수 있다.
다시 도 13을 참조하면, 제1 데이터 래치(DL1)가 제1 캐시 래치(CL1)로 제2 페이지(PAG2)의 데이터를 덤핑하는 동작(DP2)을 완료한 시점에, 제2 캐시 래치(CL2)가 제1 페이지(PAG1)의 데이터를 전송하는 동작(DO4)을 완료할 수 있다. 또는, 제1 데이터 래치(DL1)가 제1 캐시 래치(CL1)로 제2 페이지(PAG2)의 데이터를 덤핑하는 동작(DP2)을 완료하기 이전에, 제2 캐시 래치(CL2)가 제1 페이지(PAG1)의 데이터를 전송하는 동작(DO4)을 완료할 수 있다.
도 14를 참조하면, 제2 데이터 래치(DL2)가 제2 캐시 래치(CL2)로 데이터를덤핑하는 동작(DP3)을 완료한 시점 또는 그 이후에, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 동작(DO3)을 완료할 수 있다.
도 15a는 본 개시의 실시예에 따른 페이지 버퍼 회로를 설명하기 위한 블록도이다.
도 15a를 참조하면, 페이지 버퍼 회로(110)는 복수의 제1 페이지 버퍼들(111), 복수의 제2 페이지 버퍼들(112) 및 복수의 제n 페이지 버퍼들(11n)을 포함할 수 있다. 일 예로, 제1 페이지 버퍼들(111)은 복수의 페이지 버퍼들(도 1의 PB1~PBm) 중 일부의 페이지 버퍼를 포함할 수 있으며, 제2 페이지 버퍼들(112)은 복수의 페이지 버퍼들(도 1의 PB1~PBm) 중 다른 일부의 페이지 버퍼를 포함할 수 있고, 제n 페이지 버퍼들(11n)은 복수의 페이지 버퍼들(도 1의 PB1~PBm)의 또 다른 일부의 페이지 버퍼를 포함할 수 있다. n은 2보다 큰 양수일 수 있다.
본 개시의 실시예에 따르면, 페이지 버퍼 회로(110)에 포함된 페이지 버퍼들(PBa, PBb, PBn)은 하나의 플레인(PL)에 대응하여 동작할 수 있다. 예컨대, 제1 페이지 버퍼(PBa), 제2 페이지 버퍼(PBb) 및 제n 페이지 버퍼(PBn)는 동일한 플레인(예컨대 도 2d의 제1 플레인(PL1))에 저장된 데이터를 독출하도록 동작할 수 있다.
본 개시의 실시예에 따르면, 제1 페이지 버퍼들(111)은 제1 플레인(PL1)의 복수의 비트라인(BLx)들에 연결될 수 있고, 제2 페이지 버퍼들(112)은 제1 플레인(PL1)의 복수의 비트라인(BLy)들에 연결될 수 있으며, 제n 페이지 버퍼들(11n)은 제1 플레인(PL1)의 복수의 비트라인(BLn)들에 연결될 수 있다. 다르게 말하면, 제1 페이지 버퍼(PBa)는 비트라인(BLx)에 연결될 수 있고, 제2 페이지 버퍼(PBb)는 비트라인(BLy)에 연결될 수 있으며, 제n 페이지 버퍼(PBn)는 비트라인(BLz)에 연결될 수 있다.
도 15b는 도 15a의 페이지 버퍼 회로에 포함된 페이지 버퍼를 설명하기 위한 블록도이다. 전술한 도 10과 중복되는 설명은 생략한다.
도 15b를 참조하면, 제1 페이지 버퍼(PBa)는 제1 센스 래치(SL1), 제1 데이터 래치(DL1) 및 제1 캐시 래치(CL1)를 포함하며, 제2 페이지 버퍼(PBb)는 제2 센스 래치(SL2), 제2 데이터 래치(DL2) 및 제2 캐시 래치(CL2)를 포함하고, 제n 페이지 버퍼(PBn)는 제n 센스 래치(SLn), 제n 데이터 래치(DLn) 및 제n 캐시 래치(CLn)를 포함할 수 있다. n은 2보다 큰 양수가 될 수 있다.
본 개시의 실시예에 따르면, 페이지 버퍼 회로(110)에 포함된 각각의 페이지 버퍼들(PBa, PBb, PBn)은 동일한 플레인(PLN)에 저장된 데이터들을 플레인(PLN)에 연결된 비트 라인들을 통해 독출할 수 있다. 예컨대, 제1 페이지 버퍼(PBa)는 플레인(PLN)에 연결된 일부의 비트 라인(BLx)들에 저장된 데이터를 센싱하여 독출하고, 제2 페이지 버퍼(PBb)는 플레인(PLN)에 연결된 다른 일부의 비트 라인(BLy)들에 저장된 데이터를 센싱하여 독출하며, 제3 페이지 버퍼(PBc)는 플레인(PLN)에 연결된 또 다른 일부의 비트 라인(BLz)들에 저장된 데이터를 센싱하여 독출할 수 있다.
본 개시의 실시예에 따르면, 데이터 래치(DL)로부터 캐시 래치(CL)로 데이터 덤핑 동작을 3회 이상 수행할 수 있다. 예컨대, 제1 데이터 래치(DL1)는 제1 캐시 래치(CL1)로 덤핑 동작(DP2)을 수행하며, 제2 데이터 래치(DL2)는 제2 캐시 래치(CL2)로 덤핑 동작(DP3)을 수행하고, 제n 데이터 래치(DLn)는 제n 캐시 래치(CLn)로 덤핑 동작(DPn)을 수행할 수 있다. 한편, 제1 내지 제n 데이터 래치들(DL1~DLn) 중 적어도 일부의 데이터 래치들이 덤핑 동작을 수행할 수 있다. 랜덤 리드 시, 플레인(PLN)에 저장된 데이터의 일부에 대해서만 독출할 수 있기 때문이다.
도 15c는 도 15b의 페이지 버퍼의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 15b 및 도 15c를 참조하면, 제1 내지 제n 페이지 버퍼들(PBa~PBn) 각각에 포함된 센스 래치들은 제1 페이지(PAG1)의 데이터를 센싱하고, 센싱한 데이터를 데이터 래치들(DL1, DL2, DLn)로 덤핑(DP1)할 수 있다.
본 개시의 실시예에 따르면, 제1 데이터 래치(DL1)는 제1 캐시 래치(CL1)로 데이터를 덤핑(DP2)할 수 있다. 이 후, 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송(DO3)하는 동안, 제2 데이터 래치(DL2)는 제2 캐시 래치(CL2)로 데이터를 덤핑(DP3)할 수 있다. 즉, 제1 페이지 버퍼(PBa)가 데이터를 출력(DO3)하는 동안, 제2 페이지 버퍼(PBb)는 데이터를 덤핑(DP3)할 수 있다. 다르게 말하면, 제k 페이지 버퍼에 포함된 제k 캐시 래치가 데이터를 전송하는 동안, 제k+1 페이지 버퍼에 포함된 제k+1 데이터 래치는 데이터를 덤핑할 수 있다. 여기서, k는 1 부터 n-1 중 하나의 정수가 될 수 있다.
본 개시의 실시예에 따르면, 제2 캐시 래치(CL2)가 데이터를 모두 전송(DO4)하면, 제n 데이터 래치(DLn)는 제n 캐시 래치(CLn)로 제1 페이지(PAG1)의 데이터를 덤핑(DPn)할 수 있다. 이 후, 제n 캐시 래치(CLn)가 제1 페이지(PAG1)의 데이터를 데이터 입출력 회로(150)로 전송(DOn+1)하는 동안, 제n 센스 래치(SLn)는 제2 페이지(PAG2)의 데이터를 제n 데이터 래치(DLn)로 덤핑(DP1n)할 수 있다.
본 개시의 실시예에 따르면, 제1 데이터 래치(DL1)가 제1 캐시 래치(CL1)로 데이터를 덤핑하는 시간(tDP2), 제2 데이터 래치(DL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하는 시간(tDP3), 제1 캐시 래치(CL1)가 데이터 입출력 회로(150)로 데이터를 전송하는 시간(tDO3) 및 제2 캐시 래치(CL2)가 데이터 입출력 회로(150)로 데이터를 전송하는 시간(tDO4)은 서로 동일할 수 있다.
또는, 제1 내지 제n 데이터 래치들(DL1~DLn)이 제1 내지 제n 캐시 래치들(CL1~CLn)로 데이터를 덤핑하는 시간과, 제1 내지 제n 캐시 래치들(CL1~CLn)이 데이터 입출력 회로(150)로 데이터를 전송하는 시간은 같을 수 있다. 예컨대, 시간(tDP2), 시간(tDP3), 시간(tDO3), 시간(tDO4) … 시간(tDPn) 및 시간(tDOn+1)은 모두 동일할 수 있다.
도 15c를 참조하면, 제1 내지 제n 페이지 버퍼들(PBa~PBn)이 제1 페이지(PAG1)의 데이터 전부를 데이터 입출력 회로(150)로 전송한 시점(즉, 전송 동작(DOn+1)이 완료된 시점)은 제2 페이지(PAG2)의 데이터를 데이터 래치(DL)로 전송한 시점(즉, 덤핑 동작들(DP1a~DP1n) 중 적어도 하나) 보다 늦을 수 있다.
다만 도시된 예와 다르게, 제1 내지 제n 페이지 버퍼들(PBa~PBn)이 제1 페이지(PAG1)의 데이터 전부를 데이터 입출력 회로(150)로 전송한 시점(즉, 전송 동작(DOn+1)이 완료된 시점)은 제2 페이지(PAG2)의 데이터를 데이터 래치(DL)로 전송한 시점(즉, 덤핑 동작들(DP1a~DP1n) 중 적어도 하나)과 실질적으로 동일할 수 있다.
본 개시의 실시예에 따르면, 제1 데이터 래치(DL1)가 덤핑 동작(DP2)을 종료하는 시점은, 제2 데이터 래치(DL2)가 덤핑 동작(DP3)을 시작하는 시점과 같을 수 있다. 또한, 제1 데이터 래치(DL1)가 덤핑 동작(DP2)을 종료하는 시점은, 덤핑 동작(DP3)을 시작하기 이전의 시점, 또는 시작한 이후의 시점일 수 있다.
도 16은 본 개시의 다른 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 도면이다.
도 16을 참조하면, 비휘발성 메모리 장치(10)는 복수의 메모리 셀들을 포함하는 복수의 페이지들(PAG10~PAG1n, PAG20~PAG2n), 복수의 페이지들(PAG10~PAG1n, PAG20~PAG2n)을 포함하는 복수의 플레인들(PLN1, PLN2), 복수의 페이지 버퍼 회로들(110a, 110b), 복수의 로우 디코더들(130a, 130b) 및 제어 로직(140)을 포함할 수 있다.
플레인(PLN)은 독립적으로 동작하는 하나의 페이지 버퍼 회로(110)에 연결된 메모리 셀 어레이를 의미한다. 예컨대, 제1 플레인(PLNa)은 제1 페이지 버퍼 회로(110a)에 연결된 메모리 셀 어레이일 수 있다. 제2 플레인(PLNb)은 제2 페이지 버퍼 회로(110b)에 연결된 메모리 셀 어레이일 수 있다.
비휘발성 메모리 장치(10)는 연결된 플레인(PLN)에 포함된 각각의 페이지(PAG) 단위로 리드 동작을 수행할 수 있다. 예컨대, 제어 로직(140)은 랜덤 리드를 지시하는 커맨드(CMD) 및 어드레스(ADDR)를 수신한 것에 응답하여, 적어도 하나의 페이지(PAG)에 포함된 적어도 하나의 메모리 셀(예컨대, MCs1 및 MCs2 중 적어도 하나)로부터 데이터를 독출할 수 있다. 구체적으로, 제어 로직(140)은 제1 페이지 버퍼 회로(110a)가 제1 플레인(PLNa)에 저장된 데이터를 센싱하며, 제2 페이지 버퍼 회로(110b)가 제2 플레인(PLNb)에 저장된 데이터를 센싱하도록 제1 페이지 버퍼 회로(110a) 및 제2 페이지 버퍼 회로(110b)를 제어할 수 있다.
랜덤 리드 동작은, 적어도 하나의 페이지(PAG)에 포함된 적어도 하나의 메모리 셀에 산발적으로 저장된 데이터들을 독출하는 동작을 의미할 수 있다. 이하에서는, 비휘발성 메모리 장치(10)가 랜덤 리드 동작을 수행함에 있어서 페이지 버퍼 회로(110)의 동작을 자세히 설명한다.
도 17은 본 개시의 다른 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들에 포함된 페이지 버퍼를 설명하기 위한 블록도이며, 도 18은 본 개시의 다른 실시예에 따른 제1 페이지 버퍼들 및 제2 페이지 버퍼들의 동작 방법을 설명하기 위한 데이터 흐름도이다.
도 17 및 도 18을 참조하면, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)는 플레인(PLN) 저장된 데이터를 매 페이지(PAG) 마다 랜덤 리드 동작을 수행할 수 있다. 비트 라인(BLx) 및 비트 라인(BLy)는 동일한 워드 라인과 교차하는 비트 라인일 수 있다. 또한, 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb)는 동일한 페이지(예컨대, 도 16의 PAG10)의 데이터를 독출하기 위하여 함께 동작할 수 있다.
도 16에서 전술한 바와 같이, 랜덤 리드 동작에 따르면, 하나의 페이지에서 일부의 메모리 셀에 저장된 데이터만 독출하며, 나머지의 메모리 셀에 저장된 데이터는 독출할 필요가 없다. 도 16을 참조하면, 예를 들어, 페이지(PAG10)에 포함된 복수의 메모리 셀들 중, 일부의 메모리 셀들(MCs1)에 저장된 데이터를 독출하며, 나머지 메모리 셀들에 저장된 데이터는 독출하지 않을 수 있다. 이 경우, 도 17에 도시된 비트 라인(BLx)은 일부의 메모리 셀들(MCs1)에 연결된 비트 라인들 중 하나이며, 비트 라인(BLy)은 나머지 메모리 셀들에 연결된 비트 라인들 중 하나가 될 수 있다. 따라서, 제어 로직(140)은 제1 페이지 버퍼(PBa)가 비트 라인(BLx)을 통해 데이터를 센싱하며 데이터를 출력하도록 제1 페이지 버퍼(PBa)를 제어하며, 제어 로직(140)은 제2 페이지 버퍼(PBb)가 비트 라인(BLy)을 통해 센싱한 데이터는 출력하지 않도록 제2 페이지 버퍼(PBb)를 제어할 수 있다.
본 개시의 실시예에 따르면, 제어 로직(140)은 제1 페이지 버퍼(PBa) 및 제2 페이지 버퍼(PBb) 각각에 포함된 센스 래치(SL1, SL2)는 동일한 페이지(예컨대, 도 16의 PAG10)의 복수의 비트 라인으로부터 전압을 센싱하고, 데이터 래치(DL1, DL2)로 데이터를 덤핑하도록 페이지 버퍼 회로(110)를 제어할 수 있다.
본 개시의 실시예에 따르면, 제어 로직(140)은 랜덤 리드를 지시하는 커맨드 및 어드레스에 기초하여, 제1 데이터 래치(DL1)가 제1 캐시 래치(CL1)로 데이터를 덤핑(DP2)하도록 제1 데이터 래치(DL1)를 제어하기 위한 제1 데이터 래치 제어 신호(LTCH_D1)를 전송할 수 있다. 또한, 제어 로직(140)은 제2 데이터 래치(DL2)가 제2 캐시 래치(CL2)로 데이터를 덤핑하지 않도록 제2 데이터 래치(DL2)를 제어하기 위한 제2 데이터 래치 제어 신호(LTCH_D2)를 전송할 수 있다.
예를 들어, 제어 로직(140)은 어드레스(ADDR)에 기초하여 페이지(예컨대, 도 16의 PAG10)에 포함된 메모리 셀들 중 랜덤 리드를 수행하기 위하여 독출할 데이터가 저장된 메모리 셀들(예컨대, 도 16의 MCs1)을 식별할 수 있다. 제어 로직(140)은 식별된 메모리 셀들(예컨대, 도 16의 MCs1)에 저장된 데이터를 제1 데이터 래치(DL1)로부터 제1 캐시 래치(CL1)로 덤핑할 데이터에 대응되는 데이터인 것으로 판단할 수 있다. 제어 로직(140)은 제1 데이터 래치(DL1)에 저장된 데이터를 제1 캐시 래치(CL1)로 덤핑(DP2)하도록 제1 데이터 래치 제어 신호(LTCH_D1)를 전송할 수 있다.
또한, 제어 로직(140)은 어드레스(ADDR)에 기초하여 페이지(예컨대, 도 16의 PAG10)에 포함된 메모리 셀들 중 랜덤 리드를 통해 독출하지 않을 데이터가 저장된 메모리 셀들을 식별할 수 있다. 제어 로직(140)은 식별된 메모리 셀들에 저장된 데이터를 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 덤핑하지 않도록 제2 데이터 래치 제어 신호(LTCH_D2)를 전송할 수 있다. 구체적으로, 제어 로직(140)은 제2 센스 래치(SL2)로부터 덤핑된 데이터를 저장하도록 지시하는 제2 데이터 래치 제어 신호(LTCH_D2) 만을 전송하며, 그 이후에 제어 로직(140)은 제2 캐시 래치(CL2)로 데이터를 덤핑하도록 지시하는 제2 데이터 래치 제어 신호(LTCH_D2)는 전송하지 않을 수 있다.
도 18을 참조하면, 센스 래치 제어 신호(LTCH_S)에 기초하여, 센스 래치(SL1, SL2)는 제x 페이지(PAGx)의 데이터를 센싱하여 저장하고, 저장된 데이터를 덤핑할 수 있다(DP1). 또한, 제1 데이터 래치 제어 신호(LTCH_D1)에 기초하여, 제1 데이터 래치(DL1)는 저장된 데이터를 덤핑할 수 있다(DP2). 한편, 제1 캐시 래치 제어 신호(LTCH_C1)에 기초하여, 제1 캐시 래치(CL1)는 데이터 입출력 회로(150)로 데이터를 전송할 수 있다(DO3).
본 개시의 예시적 실시예에 따르면, 비휘발성 메모리 장치(10)가 랜덤 리드 동작을 수행함에 있어서, 페이지 버퍼 회로(110)에서 소요되는 총 덤핑 시간을 감소시킬 수 있다. 도 11 및 도 18을 참조하여 순차적 리드 동작 및 랜덤 리드 동작을 비교하여 설명한다.
도 11을 참조하면, 비휘발성 메모리 장치(10)가 순차적 리드 동작을 수행함에 있어서, 페이지 버퍼 회로(110)에서 데이터를 센싱하여 데이터 입출력 회로(150)로 출력되는데 까지 걸리는 시간을 제1 시간이라고 지칭한다. 이 경우, 제1 시간은 시간(tS), 시간(tDP1), 시간(tDP2), 시간(tDO3) 및 시간(tDO4)를 모두 더한 것과 같다. 도 18을 참조하면, 비휘발성 메모리 장치(10)가 랜덤 리드를 수행함에 있어서, 페이지 버퍼 회로(110)에서 데이터를 센싱하여 데이터 입출력 회로(150)로 출력되는데 까지 걸리는 시간을 제2 시간이라고 지칭한다. 이 경우, 제2 시간은 시간(tS), 시간(tDP1), 시간(tDP2’) 및 시간(tDO3’)를 모두 더한 것과 같다.
도 11 및 도 18에서 설명되는 시간(tS)는 서로 실질적으로 동일하며, 도 11 및 도 18에서 설명되는 시간(tDP1)은 서로 실질적으로 동일할 수 있다. 순차적 리드 동작 및 랜덤 리드 동작 모두, 센스 래치(SL1, SL2)가 한 페이지(PAG)의 데이터를 모두 센싱하는 것은 동일하며, 센스 래치(SL1, SL2)가 저장된 모든 데이터를 데이터 래치(DL1, DL2)로 덤핑하는 것은 동일하기 때문이다.
다만, 비휘발성 메모리 장치(10)가 순차적 리드 동작이 수행되는 제1 시간의 경우, 시간(tDO4)가 추가로 소요된다. 즉, 랜덤 리드 동작은 순차적 리드 동작에 비해 제2 캐시 래치(CL2)가 데이터를 출력하는데 걸리는 시간(tDO4)을 감소시킬 수 있다. 또한, 도 18의 시간(tDP2’) 및 시간(tDO3’)은 각각 도 11의 시간 tDP2 및 tDO3 보다 상대적으로 짧을 수 있다. 이에 따라, 제어 로직(140)은 제2 데이터 래치(DL2)가 제2 캐시 래치(CL2)로 덤핑을 선택적으로 수행하도록 제어할 수 있다.
본 개시의 일 실시예에 따른 비휘발성 메모리 장치(10)는 서로 다른 페이지(PAG)의 데이터를 센싱하고 출력할 수 있다.
도 16 및 도 18을 참조하면, 제어 로직(140)은 페이지(PAG10)에 포함된 일부의 메모리 셀들(MCs1)에 저장된 데이터를 출력하도록 제1 페이지 버퍼 회로(110a)를 제어하고, 페이지(PAG22)에 포함된 일부의 메모리 셀들(MCs2)에 저장된 데이터를 출력하도록 제2 페이지 버퍼 회로(110b)를 제어할 수 있다. 여기서, 페이지(PAG10) 및 페이지(PAG22)는 서로 다른 플레인(PLN)에 포함된 페이지들이므로, 서로 다른 페이지 버퍼 회로(110)인 제1 페이지 버퍼 회로(110a) 및 제2 페이지 버퍼 회로(110b)에서 독립적으로 데이터를 독출할 수 있다. 따라서, 제어 로직(140)은 랜덤 리드 동작을 수행하기 위하여 페이지(PAG)를 센싱함에 있어서, 서로 다른 플레인(PLN)의 페이지들(예컨대, PAG10, PAG22)을 병렬적으로 센싱한다면, 센싱에 소요되는 시간을 감소시킬 수 있다. 이하에서는, 페이지들을 병렬적으로 센싱하기 위하여, 제어 로직(140)이 수행하는 어드레스 큐잉(address queueing) 동작을 구체적으로 설명한다.
도 19는 본 개시의 실시예에 따라 제어 로직이 수행하는 어드레스 큐잉 동작을 설명하기 위한 도면이다. 도 19의 (a)는 비휘발성 메모리 장치(10)가 랜덤 리드 동작을 수행함에 따라, 제어 로직(140)이 수신한 복수의 어드레스들(ADD1~ADD6)을 도시한 도면이며, 도 19의 (b)는 제어 로직(140)이 수신한 복수의 어드레스들(ADD1~ADD6)을 큐잉(queueing)한 것을 설명하기 위한 도면이다. 한편, 어드레스(ADDR)는 복수의 어드레스들(ADD1~ADD6)을 포함할 수 있다.
도 19를 참조하면, 제1 어드레스(ADD1)는 독출할 데이터가 제1 플레인(PLN1)의 페이지(PAG10)에 저장되어 있음을 지시하며, 제2 어드레스(ADD2)는 독출할 데이터가 제1 플레인(PLN1)의 페이지(PAG14)에 저장되어 있음을 지시하고, 제3 어드레스(ADD3)는 독출할 데이터가 제2 플레인(PLN2)의 페이지(PAG22)에 저장되어 있음을 지시한다.
본 개시의 일 실시예에 따르면, 비휘발성 메모리 장치(10)가 랜덤 읽기 동작을 수행하기 위하여, 제어 로직(140)은 제1 어드레스(ADD1) 내지 제6 어드레스(ADD6)를 순차적으로 수신할 수 있다. 제어 로직(140)은 수신한 두 개의 어드레스(ADDR)가 동일한 플레인(PLN)을 지시하는 경우 직렬 큐잉(series queueing)을 수행하며, 수신한 두 개의 어드레스(ADDR)가 상이한 플레인(PLN)을 지시하는 경우 병렬 큐잉(parallel queueing)을 수행할 수 있다. 직렬 큐잉이란, 어드레스(ADDR)가 지시하는 데이터를 시간 순서대로 독출하는 큐잉을 의미하며, 병렬 큐잉이란, 어드레스(ADDR)가 지시하는 데이터를 동시간대에 독출하는 큐잉을 의미한다. 또한, 병렬 큐잉은 동시간대에 데이터를 독출한다는 점에서, 서로 다른 메모리 플레인의 어드레스를 머지(merge)한다고 표현할 수 있다.
도 19의 (a)를 참조하면, 제어 로직(140)은 각각 제1 플레인(PLN1)을 지시하는 제1 어드레스(ADD1) 및 제2 어드레스(ADD2)를 순차적으로 수신한다. 이 경우, 제어 로직(140)은 도 19의 (b)와 같이 제1 어드레스(ADD1) 및 제2 어드레스(ADD2)를 직렬 큐잉한다. 제어 로직(140)은 제1 플레인(PLN1)을 지시하는 제2 어드레스(ADD2)를 수신한 이후, 제2 플레인(PLN2)을 지시하는 제3 어드레스(ADD3)를 수신한다. 이 경우, 제어 로직(140)은 도 12(b)와 같이 제2 어드레스(ADD2) 및 제3 어드레스(ADD3)를 병렬 큐잉한다. 제2 어드레스(ADD2) 및 제3 어드레스(ADD3)가 서로 다른 플레인(PLN)을 지시하고 있기 때문이다.
본 개시의 실시예에 따르면, 제어 로직(140)은 큐잉된 어드레스들에 기초하여, 적어도 하나의 페이지 버퍼 회로(110)가 플레인(PLN)에 저장된 데이터를 센싱하도록 제어할 수 있다. 예컨대, 제어 로직(140)은 제2 어드레스(ADD2) 및 제3 어드레스(ADD3)를 수신하고, 각각의 어드레스가 지시하는 플레인(PLN)이 상이한 경우, 제2 어드레스(ADD2)가 지시하는 제1 플레인(PLN1)에 저장된 데이터를 제1 페이지 버퍼 회로(110a)가 센싱하도록 제어하며, 제3 어드레스(ADD3)가 지시하는 제2 플레인(PLN2)에 저장된 데이터를 제2 페이지 버퍼 회로(110b)가 센싱하도록 제어할 수 있다.
구체적으로, 제어 로직(140)은 큐잉된 어드레스들 중 제2 어드레스(ADD2)에 기초하여, 제1 페이지 버퍼 회로(110a)에 포함된 복수의 센스 래치들이 페이지(PAG14)에 저장된 데이터들을 센싱하도록 센스 래치 제어 신호(LACH_S)를 전송할 수 있다. 또한, 제어 로직(140)은 큐잉된 어드레스들 중 제3 어드레스(ADD3)에 기초하여, 제2 페이지 버퍼 회로(110b)에 포함된 복수의 센스 래치들이 페이지(PAG22)에 저장된 데이터들을 센싱하도록 센스 래치 제어 신호(LACH_S)를 전송할 수 있다.
이에 따라, 랜덤 읽기 동작을 수행하는 비휘발성 메모리 장치(10)는 전체 센싱 동작을 감소시킬 수 있다. 예컨대, 도 19의 (a)와 같이, 수신한 어드레스들을 직렬 큐잉 또는 병렬 큐잉을 수행하지 않고, 제어 로직(140)이 페이지 버퍼 회로(110)가 순차적으로 센싱하도록 제어한다면, 페이지 버퍼 회로(110)는 총 6 * tSE 만큼의 시간이 걸릴 수 있다. 이 경우, tSE는 센싱하는데 걸리는 시간을 지칭한다.
반면에, 도 19의 (b)와 같이, 수신한 어드레스들을 큐잉하는 경우, 제어 로직(140)은 페이지 버퍼 회로(110)에 포함된 제1 페이지 버퍼 회로(110a) 및 제2 페이지 버퍼 회로(110b)로 하여금 병렬 센싱을 수행하도록 제어할 수 있다. 따라서, 페이지 버퍼 회로(110)는 총 4 * tSE 만큼의 시간이 걸릴 수 있으며, 병렬 큐잉에 따라 전체 센싱 시간이 감소될 수 있다.
도 20은 본 개시의 일 실시예에 따른 페이지 버퍼 회로의 동작 방법을 설명하기 위한 흐름도이다.
단계 S210에서, 복수의 제1 센스 래치(SL1)들 및 복수의 제2 센스 래치(SL2)들이 복수의 비트 라인들로부터 각각 제1 데이터 및 제2 데이터를 센싱할 수 있다.
예를 들어, 제1 데이터 및 제2 데이터 각각은 제1 페이지(예컨대, 도 11의 PAG1 또는 도 16의 PAG10)의 메모리 셀에 저장된 데이터를 포함하고, 제1 데이터는 제1 페이지에 저장된 데이터 중 일부의 메모리 셀들(예컨대, 도 16의 MCs1)에 저장된 데이터를 포함하며, 제2 데이터는 제1 페이지에 저장된 데이터 중 나머지 데이터를 포함할 수 있다.
한편, 제1 데이터 및 제2 데이터를 센싱하는 동안에 복수의 비트 라인들로부터 복수의 제3 센스 래치들 및 복수의 제4 센스 래치들이 각각 제3 데이터 및 제4 데이터를 센싱하는 단계를 더 포함하며, 제1 데이터 및 제2 데이터 각각은 제1 페이지(예컨대, 도 16의 PAG10)의 메모리 셀에 저장된 데이터를 포함하고, 제3 데이터 및 제4 데이터 각각은 제2 페이지(예컨대, 도 16의 PAG22)의 메모리 셀에 저장된 데이터를 포함하며, 제1 페이지 및 제2 페이지는 서로 다른 플레인(예컨대, 도 16의 PLNa 및 PLNb)에 포함될 수 있다.
단계 S220 에서, 복수의 제1 센스 래치(SL1)들로부터 복수의 제1 데이터 래치(DL1)들로 제1 데이터를 덤핑하며, 복수의 제2 센스 래치(SL2)들로부터 복수의 제2 데이터 래치(DL2)들로 제2 데이터를 덤핑할 수 있다.
단계 S230에서, 복수의 제1 데이터 래치(DL1)로부터 복수의 제1 캐시 래치(CL1)들로 제1 데이터를 덤핑할 수 있다.
단계 S240에서, 복수의 제1 캐시 래치(CL1)들로 제1 데이터를 덤핑하는 동안, 복수의 제2 데이터 래치(DL2)들은 제2 데이터를 덤핑하지 않고 유지할 수 있다.
도 21은 본 개시의 일 실시예에 따른 페이지 버퍼 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 20에서 전술한 바와 같이, 단계 S240에서 복수의 제1 캐시 래치(CL1)들로 제1 데이터를 덤핑하는 동안, 복수의 제2 데이터 래치(DL2)들은 제2 데이터를 덤핑하지 않고 유지할 수 있다. 단계 S240은 도 20에서 상술하였으므로 생략한다.
단계 S250에서, 복수의 제1 캐시 래치(CL1)들로부터 제1 데이터를 출력할 수 있다.
단계 S260에서, 복수의 제1 캐시 래치(CL1)들로부터 제1 데이터를 출력하는 동안, 복수의 제2 데이터 래치(DL2)들로부터 복수의 제2 캐시 래치(CL2)들로 제2 데이터를 덤핑할 수 있다.
이 경우, 복수의 제1 캐시 래치(CL1)들로부터 제1 데이터를 출력하는 시간보다, 복수의 제2 데이터 래치(DL2)들로부터 복수의 제2 캐시 래치(CL2)들로 제2 데이터를 덤핑하는 시간이 더 짧을 수 있다. 동시간대에 데이터를 출력하는 시간보다 덤핑하는 시간이 짧기 때문에 도 11에서 상술한 바와 같이 덤핑 시간(tDP3)을 출력 시간(tDO3)에 숨길 수 있다.
한편, 제2 데이터를 덤핑하는 단계는, 복수의 비트 라인들로부터 제2 페이지에 저장된 제3 데이터를 센싱하는 동안에 상기 제2 데이터를 덤핑하며, 제1 페이지 및 제2 페이지는 연속된 페이지 일 수 있다. 즉, 순차적 리드 동작을 수행할 수 있다. 예컨대, 도 11을 참조하면, 제2 페이지(PAG2)에 저장된 데이터를 센싱하는 동안에, 제2 데이터 래치(DL2)로부터 제2 캐시 래치(CL2)로 시간(tDP3) 동안 데이터를 덤핑(DP3)할 수 있다. 따라서, 센싱 동작과 덤핑 동작을 함께 수행하여 리드 동작의 효율성을 높일 수 있다.
도 22는 본 개시의 일 실시예에 따른 페이지 버퍼 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 20에서 전술한 바와 같이, 단계 S240에서 복수의 제1 캐시 래치(CL1)들로 제1 데이터를 덤핑하는 동안, 복수의 제2 데이터 래치(DL2)들은 제2 데이터를 덤핑하지 않고 유지할 수 있다. 단계 S240은 도 13에서 상술하였으므로 생략한다.
단계 S270에서, 수신된 어드레스(ADDR)에 기초하여 제1 페이지(예컨대, 도 9의 PAG10)에 포함된 메모리 셀들 중 랜덤 리드할 데이터가 저장된 메모리 셀들(예컨대, 도 9의 MCs1)을 식별할 수 있다.
단계 S280에서, 제2 데이터가 유지된 상태에서 복수의 제1 캐시 래치(CL1)들로부터 데이터 입출력 회로(150)로 제1 데이터를 출력하며, 제2 데이터는 데이터 입출력 회로(150)로 출력하지 않을 수 있다.
예를 들어, 도 16 및 도 17을 참조하면, 제1 페이지 버퍼 회로(PBa) 및 제2 페이지 버퍼 회로(PBb)는 서로 다른 플레인에 포함된 페이지의 데이터를 센싱할 수 있다. 제1 페이지 버퍼 회로(PBa)는 제1 센스 래치(SL1)들 및 제2 센스 래치(SL2)들을 포함하며, 제2 페이지 버퍼 회로(PBb)는 제3 센스 래치들 및 제4 센스 래치들을 포함할 수 있다. 제1 센스 래치들 및 제2 센스 래치들의 기능은 각각 제3 센스 래치들 및 제4 센스 래치들과 유사하다. 제1 센스 래치(SL1)들이 제1 데이터를 센싱하고 제2 센스 래치(SL2)들이 제2 데이터를 센싱하는 동안, 제3 센스 래치들은 제3 데이터를 센싱하고 제4 센스 래치들이 제4 데이터를 센싱할 수 있다. 상술한 바와 같이, 제1 데이터 및 제2 데이터 각각은 제1 페이지(예컨대, 도 9의 PAG10)의 메모리 셀에 저장된 데이터를 포함하고, 제3 데이터 및 제4 데이터 각각은 제2 페이지(예컨대, 도 17의 PAG22)의 메모리 셀에 저장된 데이터를 포함하며, 제1 페이지 및 제2 페이지는 서로 다른 플레인(예컨대, 도 16의 PLNa 및 PLNb)에 포함될 수 있다.
도 22에서 전술한 동작은, 제어 로직(140)이 어드레스 큐잉을 수행함으로서 수행될 수 있다. 도 19를 참조하면, 제어 로직(140)은 서로 다른 플레인(예컨대, 도 19의 PLN1 및 PLN2)에 저장된 데이터는 동일한 시간대에 센싱하도록 병렬 큐잉을 수행할 수 있고, 같은 플레인(예컨대, 도 19의 PLN1)은 서로 다른 시간대에 센싱하도록 직렬 큐잉을 수행할 수 있다. 이로서, 비휘발성 메모리 장치(10)는 서로 다른 플레인(PLN)에 대하여 동시다발적인 센싱을 수행함으로서 리드 동작의 성능을 개선할 수 있다.
도 23은 본 개시의 예시적 실시예에 따른 SSD 시스템을 설명하기 위한 도면이다.
SSD 시스템(2000)은 호스트(2100) 및 SSD(2200)를 포함할 수 있다. SSD(2200)는 신호 커넥터(signal connector)를 통해 호스트(2100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받을 수 있다. SSD(2200)는 SSD 컨트롤러(2210), 보조 전원 장치(2220) 및 복수의 메모리 장치들(2230, 2240, 2250)을 포함할 수 있다. 복수의 메모리 장치들(2230, 2240, 2250)은 수직 적층형 NAND 플래시 메모리 장치일 수 있다. 이때, 복수의 메모리 장치들(2230, 2240, 2250) 중 적어도 하나는 도 1 내지 도 22를 참조하여 상술된 센싱 동작, 덤핑 동작 등을 포함하는 리드 동작을 수행하도록 구현될 수 있다. 또한, 복수의 메모리 장치들(2230, 2240, 2250) 중 적어도 하나는 도 1 내지 도 22를 참조하여 상술된 비휘발성 메모리 장치(10)로 구현될 수 있으며, 페이지 버퍼 회로(110)를 포함할 수 있다. 한편, 도 1 내지 도 22를 참조하여 상술된 제어 로직(140)의 기능 및 동작은 호스트(2100) 및 SSD 컨트롤러(2210) 중 적어도 어느 하나에서 동일하게 구현될 수 있다.
한편, 전술한 도 1 내지 도 22에서 전술한 모든 실시예에 대해서, 페이지 버퍼 회로(110)에 포함된 캐시 래치들로부터 데이터 입출력 회로(150)를 통해 데이터가 독출될 수도 있지만, 페이지 버퍼 회로(110)에 포함된 캐시래치로부터 데이터가 독출되어, 데이터 입출력 회로(150)를 경유하지 않고, 메모리 컨트롤러로 전송될 수 있다. 즉, 페이지 버퍼 회로(110)에 포함된 캐시 래치에서 데이터가 독출될 수도 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 : 메모리 장치 110 : 페이지 버퍼 회로
120 : 메모리 셀 어레이 130 : 로우 디코더
140 : 제어 로직

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    복수의 제1 페이지 버퍼들 및 복수의 제2 페이지 버퍼들을 포함하는 페이지 버퍼 회로로서, 상기 복수의 제1 페이지 버퍼들 및 상기 복수의 제2 페이지 버퍼들의 각각은 센스 래치, 데이터 래치 및 캐시 래치를 포함하며, 상기 센스 래치는 상기 메모리 셀 어레이에 저장된 데이터를 센싱하고 센싱된 데이터를 상기 데이터 래치에 덤핑하며, 상기 데이터 래치는 상기 센스 래치로부터 덤프된 데이터를 상기 캐시 래치에 덤핑하고, 상기 캐시 래치는 상기 데이터 래치로부터 덤프된 데이터를 데이터 입출력 회로로 전송하는 상기 페이지 버퍼 회로; 및
    상기 제1 페이지 버퍼들 각각에 포함된 상기 캐시 래치가 데이터 전송 동작을 수행하는 동안, 상기 제2 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 데이터 덤핑 동작을 수행하도록 상기 페이지 버퍼 회로를 제어하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 제어 로직은,
    상기 제1 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 상기 센스 래치로부터 덤프된 데이터를 상기 캐시 래치로 덤핑하도록 상기 제1 페이지 버퍼들을 제어하고,
    상기 제2 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 상기 센스 래치로부터 덤프된 데이터를 상기 캐시 래치로 덤핑하도록 상기 제2 페이지 버퍼들을 제어하며,
    상기 제2 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 데이터를 덤핑하는 동안, 상기 제1 페이지 버퍼들 각각에 포함된 상기 캐시 래치가 데이터를 출력하도록 상기 제1 페이지 버퍼들을 제어하는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제2항에 있어서,
    상기 메모리 셀 어레이는, 동일한 워드 라인에 연결된 상기 복수의 메모리 셀들이 포함되는 페이지를 포함하며,
    상기 제1 페이지 버퍼들 각각에 포함된 캐시 래치는, 상기 페이지에 저장된 데이터의 일부에 기초한 데이터를 출력하고,
    상기 제2 페이지 버퍼들 각각에 포함된 캐시 래치는, 상기 페이지에 저장된 데이터의 나머지에 기초한 데이터를 출력하는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제3항에 있어서,
    상기 제1 페이지 버퍼들이 출력하는 데이터 비트 수 및 상기 제2 페이지 버퍼들이 출력하는 데이터 비트 수는 동일한 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 제어 로직은,
    상기 제1 페이지 버퍼들 각각에 포함된 상기 캐시 래치로부터 상기 데이터 입출력 회로로 데이터를 전송하는 시간보다, 상기 제2 페이지 버퍼들 각각에 포함된 상기 데이터 래치가 데이터를 덤핑하는 시간이 더 짧은 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 데이터 래치 및 상기 센스 래치가 전기적으로 연결되는 제1 전류 경로; 및
    상기 데이터 래치 및 상기 캐시 래치가 전기적으로 연결되는 제2 전류 경로;를 더 포함하며,
    상기 제1 전류 경로의 거리는 상기 제2 전류 경로의 거리보다 짧은 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 랜덤 리드(random read)를 수행하는 비휘발성 메모리 장치에 있어서,
    동일한 워드 라인에 연결된 메모리 셀들을 포함하는 페이지를 포함하는 메모리 셀 어레이;
    제1 페이지 버퍼 및 제2 페이지 버퍼를 포함하는 페이지 버퍼 회로로서, 상기 제1 페이지 버퍼 및 상기 제2 페이지 버퍼의 각각은 센스 래치, 데이터 래치 및 캐시 래치를 포함하고, 상기 센스 래치는 상기 메모리 셀 어레이로부터 데이터를 센싱하고 센싱된 데이터를 덤핑하며, 상기 데이터 래치는 상기 센스 래치로부터 덤프된 데이터를 선택적으로 덤핑하고, 상기 캐시 래치는 상기 데이터 래치로부터 덤프된 데이터를 데이터 입출력 회로로 전송하는, 상기 페이지 버퍼 회로; 및
    랜덤 리드(random read)를 지시하는 커맨드 및 어드레스에 기초하여, 상기 제1 페이지 버퍼들 각각의 상기 캐시 래치로 제1 데이터를 덤핑하도록 상기 제1 페이지 버퍼들 각각의 데이터 래치를 제어하며, 상기 제2 페이지 버퍼들 각각의 상기 캐시 래치로 제2 데이터를 덤핑하지 않도록 상기 제2 페이지 버퍼들 각각의 상기 데이터 래치를 제어하는 제어 로직을 포함하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 제어 로직은,
    상기 어드레스에 기초하여 상기 페이지에 포함된 메모리 셀들 중 랜덤 리드를 수행하기 위하여 독출할 데이터가 저장된 메모리 셀들을 식별하고, 식별된 메모리 셀들에 저장된 데이터를 상기 제1 데이터로 판단하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제7항에 있어서,
    상기 제어 로직은,
    상기 어드레스에 기초하여 상기 페이지에 포함된 메모리 셀들 중 랜덤 리드를 수행하기 위하여 독출할 데이터가 저장된 메모리 셀들을 식별하고, 식별된 메모리 셀들에 저장된 데이터를 상기 제1 데이터로 판단하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 복수의 비트 라인들로부터 센싱된 데이터를 데이터 입출력 회로로 출력하는 페이지 버퍼 회로의 동작 방법에 있어서,
    복수의 제1 센스 래치들 및 복수의 제2 센스 래치들이 상기 복수의 비트 라인들로부터 각각 제1 데이터 및 제2 데이터를 센싱하는 단계;
    상기 복수의 제1 센스 래치들로부터 복수의 제1 데이터 래치들로 상기 제1 데이터를 덤핑하며, 상기 복수의 제2 센스 래치들로부터 복수의 제2 데이터 래치들로 상기 제2 데이터를 덤핑하는 단계;
    상기 복수의 제1 데이터 래치로부터 복수의 제1 캐시 래치들로 상기 제1 데이터를 덤핑하는 단계; 및
    상기 복수의 제1 캐시 래치들로 상기 제1 데이터를 덤핑하는 적어도 일부의 시구간 동안, 상기 복수의 제2 데이터 래치들은 상기 제2 데이터를 덤핑하지 않고 유지하는 단계를 포함하는 동작 방법.
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