KR100666185B1 - 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 - Google Patents

3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 Download PDF

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Abstract

3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한 구동방법이 게시된다. 본 발명의 3-레벨 불휘발성 반도체 메모리 장치에서는, 페이지 버퍼와 데이터 입출력선 사이에 3-레벨 코드 변환 회로가 요구되지 않는다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치에 의하면, 레이아웃 부담이 현저히 경감된다. 또한, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 프로그램 방법에서는, 순차적으로 제공되는 3개의 비트의 데이터에 따라, 제1 및 제2 메모리셀의 문턱전압이 동시에 제어된다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 프로그램 방법에 의하면, 프로그램 시의 전체적인 동작속도가 현저히 개선된다. 또한, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 독출방법에서는, 각 비트의 데이터는 독립적으로 확인될 수 있으며, 1회의 독출로 확인될 수 있다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 독출방법에 의하면, 독출 시의 전체적인 동작속도가 현저히 개선된다.
3-레벨, 불휘발성, 반도체, 메모리, 프로그램, 독출, 래치, 플럽

Description

3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한 구동방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE HAVING THREE-LEVEL MEMORY CELLS AND OPERATING METHOD THEREFOR}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 트랜지스터 타입의 메모리셀의 단면도이다.
도 2는 2-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 3은 4-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 4는 3-레벨 메모리셀의 문턱전압 분포를 나타내는 일반적인 도면이다.
도 5는 종래의 불휘발성 반도체 메모리 장치에서의 한조를 이루는 메모리셀의 문턱전압 그룹과 3개의 비트의 데이터값의 변환예를 설명하기 위한 도면이다.
도 6은 종래의 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다.
도 7은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다.
도 8은 도 7의 메모리 어레이의 일부를 나타내는 도면으로서, NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
도 9는 도 7의 페이지 버퍼를 자세히 나타내는 도면이다.
도 10 및 도 11은 각각 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계를 나타내는 순서도 및 데이터 흐름도이다.
도 12는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계가 수행된 후의 메모리셀의 문턱전압의 변화를 보여주는 도면이다.
도 13a 및 도 13b는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계를 나타내는 순서도이며, 도 14a 및 도 14b는 도 13a 및 도 13b의 순서도에 따른 데이터 흐름도이다.
도 15는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계가 수행된 후의 메모리셀의 문턱전압의 변화를 보여주는 도면이다.
도 16a 및 도 16b는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계를 나타내는 순서도이며, 도 17a 및 도 17b는 도 16a 및 도 16b의 순서도에 따른 데이터 흐름도이다.
도 18은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
도 19는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법의 제1 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 20a 및 도 20b는 도 19의 순서도에 따른 데이터 흐름도이다.
도 21은 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제2 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 22a 및 도 22b는 도 21의 순서도에 따른 데이터 흐름도이다.
도 23a 및 도 23b는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제3 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 24a 및 도 24b는 도 23a 및 도 23b의 순서도에 따른 데이터 흐름도이다.
도 25은 본 발명의 불휘발성 반도체 메모리 장치에서의 페이지의 디코딩 방법의 일예를 나타내는 도면이다.
도 26은 불휘발성 반도체 메모리 장치에서의 전체적인 프로그램 동작을 간략히 설명하기 위한 순서도이다.
도 27은 불휘발성 반도체 메모리 장치에서의 전체적인 독출 동작을 간략히 설명하기 위한 순서도이다.
도 28은 도 7의 메모리 어레이의 일부를 나타내는 다른 도면이다.
도 29는 도 7의 메모리 어레이의 일부를 나타내는 또 다른 도면으로서, NOR 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 3-레벨 메모리셀들을 가지는 3-레벨 불휘발성 반도체 메모리 장치 및 이의 구동방법에 관한 것이다.
불휘발성 반도체 메모리 장치는, 전원이 제거된 상태에서도, 저장된 데이터를 보존한다. 불휘발성 반도체 메모리 장치에 적합한 여러종류의 메모리셀들이 알려져 있는데, 그 중의 하나가 단일 트랜지스터 타입의 메모리셀이다.
일반적으로, 트랜지스터 타입의 메모리셀(MC)은, 도 1에 도시되는 바와 같이, 반도체 기판 위에 소오스(S)-드레인(D) 사이에 형성되는 전류통로, 절연막(DOX:dielectric oxide)과 게이트 산화막(GOX:gate oxide) 사이에 형성되는 플로팅 게이트(FG) 및 제어게이트(CG)로 구성된다. 상기 플로팅 게이트(FG)는 전자(electron)들을 트랩(trap)하며, 트랩된 전자는 메모리셀(MC)의 문턱전압(threshold voltage)을 결정(establish)한다. 그리고, 불휘발성 반도체 메모리 장치가 독출(read) 동작을 수행할 때, 메모리셀(MC)의 문턱전압이 감지되어, 저장된 데이터가 확인된다.
전형적으로, 불휘발성 반도체 메모리 장치의 메모리셀(MC)들에서는, 프로그램과 소거동작이 반복적으로 수행될 수 있다. 이때, 단일 트랜지스터 메모리셀(MC)들의 여러가지 기능들은 인가되는 다양한 종류의 전압들에 의하여 결정된다. 단일 트랜지스터 메모리셀(MC)은, 전자들이 플로팅 게이트(FG)로 이동됨으로써, 프로그램된다. 플로팅 게이트(FG)로 이동되는 전자는, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)이나, 전자 주입(electron injection) 등에 의하여 발생된다. 전자 주입은 채널 핫-일렉트론(channel hot-electon injection:CHE)이나, 채널 초기화된 이차 전자 주입(channel-initiated secondary electron injection:CISEI) 등으로 수행된다. 그리고, 파울러 노드하임 터널링(Fowler-Nordheim tunneling:FN)은 한꺼번에 데이터를 소거하는 플래쉬 메모리에서 널리 이용되고 있다.
통상적으로, 트랜지스터 메모리셀(MC)은 2가지 데이터값 중의 하나를 저장한다. 상기 2가지 데이터값은, 도 2에 도시되는 바와 같이, 2가지 레벨 중의 하나로 셋팅되는 문턱전압에 의하여 결정된다. 예를 들면, 메모리셀(MC)의 문턱전압이 기준전압(VM)보다 낮은 경우에는, 데이터는 "1"로 독출되며, 메모리셀(MC)의 문턱전압이 기준전압(VM)보다 높은 경우에는, 데이터는 "0"으로 독출된다.
한편, 반도체 메모리 장치가 고집적화됨에 따라, 4-레벨 메모리셀이 개발되었다. 4-레벨 메모리셀은, 도 3에 도시되는 바와 같이, 4가지 레벨의 문턱전압 중 하나로 프로그램될 수 있다. 결과적으로, 4-레벨 메모리셀은 4가지 중 어느하나의 데이터를 저장할 수 있게 된다. 그러므로, 4-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '4-레벨 불휘발성 반도체 메모리 장치'라 칭함)는, 2-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '2-레벨 불휘발성 반도체 메모리 장치'라 칭함)에 비하여, 2배 정도의 데이터 저장용량을 가지게 된다.
그런데, 4-레벨 메모리셀에서는, 인접하는 레벨 사이의 문턱전압의 마진(margin)은 전형적으로 0.67V 정도로 매우 작다. 이때, 각 메모리셀들의 문턱전압은, 전자들의 누설 등으로 인하여, 쉬프트(shift)될 수 있다. 따라서, 4-레벨 중의 하나로 프로그램된 메모리셀(MC)의 문턱전압이 인접한 레벨의 문턱전압으로 이동될 수 있다. 그러므로, 4-레벨 불휘발성 반도체 메모리 장치에서는, 신뢰성이 낮게 된다는 문제점이 발생된다.
또한, 4-레벨 메모리셀에서는, 인접하는 레벨 사이의 문턱전압의 마진(margin)은 매우 작기 때문에, 프로그램 전압은 매우 작은 간격의 증가로 메모리셀의 제어 게이트에 인가된다. 그러므로, 4-레벨 불휘발성 반도체 메모리 장치에서는, 프로그램에 소요되는 시간이 매우 길게 된다는 문제점이 발생된다.
이와 같은 4-레벨 메모리셀의 신뢰성 및 프로그램 소요시간의 개선을 위하여 제안된 것이 3-레벨 메모리셀을 가지는 불휘발성 반도체 메모리 장치(이하, '3-레벨 불휘발성 반도체 메모리 장치'라 칭함)이다.
3-레벨 메모리셀(MC)은, 도 4에 도시되는 바와 같이, 3개의 레벨의 문턱전압 그룹(G1, G2, G3)을 가진다. 이때, 2개메모리셀(MC)이 한조를 형성하여 3개의 비트 데이터를 저장하도록 동작한다.
그러므로, 3-레벨 메모리셀은, 2-레벨 메모리셀에 비하여, 많은 수의 데이터 저장상태를 가지므로, 상대적으로 높은 집적도를 가진다. 또한, 3-레벨 메모리셀은, 4-레벨 메모리셀에 비하여, 문턱전압 그룹들 사이의 간격이 크게 되므로, 상대적으로 높은 신뢰성 및 프로그램 소요시간이 단축된다.
그런데, 기존의 3-레벨 불휘발성 반도체 메모리 장치는, 도 5에 도시되는 바와 같이, 2개의 메모리셀(MC1, MC2)에서 각각 3-레벨(G1, G2, G3)의 상태를 독출하여, 3 비트(BIT1, BIT2, BIT3)의 정보로 변환시키는 방법을 기본 동작으로 한다. 그러므로, 기존의 3-레벨 불휘발성 반도체 메모리 장치는, 도 6에 도시되는 바와 같이, 페이지 버퍼(20)와 데이터 입출력선(30) 사이에 3-레벨 코드 변환 회로(40)가 필요하게 되므로, 레이아웃 부담이 증가한다는 단점이 있다.
그리고, 기존의 3-레벨 불휘발성 반도체 메모리 장치에서는, 독출 동작시에 2개의 메모리셀의 3-레벨을 모두 확인하여 3-비트의 데이터값이 판단한다. 따라서, 1개의 비트의 데이터값을 확인하는 경우에도, 전체적으로 4번의 데이터 인출이 요구된다. 그러므로, 기존의 3-레벨 불휘발성 반도체 메모리 장치에서는, 전체적인 독출속도가 느리다는 단점도 있다.
또한, 기존의 3-레벨 불휘발성 반도체 메모리 장치에서는, 프로그램 시에 2개의 메모리셀이 하나씩 연속적으로 프로그램되므로, 전체적인 프로그램 속도가 느리다는 단점이 있다.
따라서, 본 발명의 목적은 종래 기술의 문제점을 해결하기 위한 것으로서, 페이지 버퍼와 데이터 입출력선 사이에 3-레벨 코드 변환 회로가 요구되지 않아, 레이아웃 부담을 경감시키는 3-레벨 불휘발성 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 불휘발성 반도체 메모리 장치의 구동방법으로서, 독출 및 프로그램시에 동작속도를 개선하는 상기 불휘발성 반도체 메모리 장치의 구동방법을 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 불휘발성 반도 체 메모리 장치에 관한 것이다. 본 발명의 불휘발성 반도체 메모리 장치는 제1 메모리셀을 가지는 제1 스트링 및 제2 메모리셀을 가지는 제2 스트링을 포함하는 메모리 어레이로서, 상기 제1 스트링은 소정의 제1 비트라인에 커플드되며, 상기 제2 스트링은 소정의 제2 비트라인에 커플드되는 상기 메모리 어레이; 상기 제1 및 제2 비트라인을 통하여, 상기 메모리 어레이에 커플드되며, 한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되는 페이지 버퍼; 및 상기 메모리 어레이의 선택되는 메모리셀의 워드라인을 제어하는 로우 디코더를 구비한다. 그리고, 상기 한조의 제1 및 제2 메모리셀은 상기 제1 스트링 및 상기 제2 스트링에 분산되어 배치되며, 동일한 워드라인에 의하여 제어된다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 제1 및 제2 메모리셀로 이루어지는 한조의 메모리셀에 한조의 제1 내지 제3 비트의 데이터를 프로그램하는 불휘발성 반도체 메모리 장치의 프로그램 방법으로서, 상기 제1 및 제2 메모리셀은 순서적으로 증가하는 각자의 제1 내지 제3 문턱전압 그룹의 문턱전압을 가지는 상기 불휘발성 반도체 메모리 장치의 프로그램 방법에 관한 것이다. 본 발명의 다른 일면에 불휘발성 반도체 메모리 장치의 프로그램 방법은 상기 제1 비트의 데이터에 따라 상기 제1 메모리셀을 제2 문턱전압 그룹으로 프로그램하는 제1 페이지 프로그램 단계; 상기 제2 비트의 데이터에 따라 상기 제1 및 제2 메모리셀 중 어느 하나의 문턱전압을 제3 문턱전압 그룹으로 프로그램하는 제2 페이지 프로그램 단계로서, 상기 제3 문턱전압 그룹으로 프로그램되는 3-레벨 메모 리셀의 선택은 상기 제1 페이지 프로그램 단계의 수행 결과에 근거하는 상기 제2 페이지 프로그램 단계; 및 상기 제3 비트의 데이터에 따라 상기 제1 및 제2 메모리셀 중 어느 하나의 문턱전압을 제2 문턱전압 그룹으로 프로그램하는 제3 페이지 프로그램 단계로서, 상기 제2 문턱전압 그룹으로 프로그램되는 3-레벨 메모리셀의 선택은 상기 제2 페이지 프로그램 단계의 수행 결과에 근거하는 상기 제3 페이지 프로그램 단계를 구비한다.
상기와 같은 다른 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면은 제1 및 제2 메모리셀로 이루어지는 한조의 메모리셀에 프로그램된 한조의 제1 내지 제3 비트의 데이터를 독출하는 불휘발성 반도체 메모리 장치의 독출방법으로서, 상기 제1 및 제2 메모리셀은 순서적으로 증가하는 각자의 제1 내지 제3 문턱전압 그룹의 문턱전압을 가지는 상기 불휘발성 반도체 메모리 장치의 독출방법에 관한 것이다. 본 발명의 또 다른 일면에 따른 불휘발성 반도체 메모리 장치의 독출방법은 상기 제1 문턱전압 그룹의 상기 제1 메모리셀 및 상기 제3 문턱전압 그룹의 상기 제2 메모리셀을 확인하여 상기 제1 비트 데이터를 독출하는 제1 페이지 독출 단계; 상기 제3 문턱전압 그룹의 상기 제1 메모리셀 및 상기 제2 메모리셀을 확인하여 상기 제2 비트 데이터를 독출하는 제2 페이지 독출 단계; 및 상기 제1 문턱전압 그룹 및 제3 문턱전압 그룹의 상기 제2 메모리셀을 확인하되, 상기 제2 문턱전압 그룹의 상기 제1 메모리셀을 배제하여, 상기 제3 비트 데이터를 독출하는 제3 페이지 독출 단계를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
본 발명의 불휘발성 반도체 메모리 장치는 3-레벨 메모리셀들을 포함한다. 3-레벨 메모리셀(MC)은, 전술한 바와 같이, 3개의 레벨의 문턱전압(threshold voltage) 그룹으로 프로그램될 수 있다. 그리고, 메모리셀(MC)의 문턱전압의 그룹은, 제1 기준전압(VR1) 및 제2 기준전압(VR2)을 기준으로 구분될 수 있다. 본 명세서에서는, 제1 기준전압(VR1)보다 낮은 문턱전압 그룹을 "제1 문턱전압 그룹(G1)"이라 칭하며, 제1 기준전압(VR1)과 제2 기준전압(VR2) 사이의 문턱전압 그룹을 "제2 문턱전압 그룹(G2)"이라 칭한다. 그리고, 제2 기준전압(VR2)보다 높은 문턱전압 그룹을 "제3 문턱전압 그룹(G3)"이라 칭한다.
한편, 본 발명의 불휘발성 반도체 메모리 장치에서의 제1 기준전압(VR1) 및 제2 기준전압(VR2)은, 프로그램의 패스(pass) 여부를 확인을 위한 확인 독출 시와, 저장된 데이터를 독출하기 위한 노말 독출 시에, 서로 상이한 레벨로 설정될 수 있다. 본 명세서에서는, 확인독출시와 노말독출시의 제1 기준전압(VR1) 및 제2 기준전압(VR2)은 동일한 것으로 가정된다. 그러나, 이는 단지 설명의 편의를 위한 것이며, 이로 인하여 본 발명의 기술적 보호 범위가 제한되지는 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 7은 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 일부를 나타내는 도면이다. 도 7에는, 메모리 어레이(100), 페이지 버퍼(200) 및 로우 디코더(300)가 도시된다.
상기 메모리 어레이(100)는 행과 열의 매트릭스 구조상에 배열되는 다수개의 메모리셀들을 포함한다. 도 8은 도 7의 메모리 어레이(100)의 일부를 나타내는 도면으로서, NAND 타입의 불휘발성 반도체 메모리 장치의 경우를 나타내는 도면이다.
상기 메모리 어레이(100)는, 도 8에 도시되는 바와 같이, 제1 스트링(ST1) 및 제2 스트링(ST2)을 포함한다. 상기 제1 스트링(ST1)은 제1 비트라인(BL1)에 커플드되며, 상기 제2 스트링(ST2)은 제2 비트라인(BL2)에 커플드된다. 상기 제1 스트링(ST1)은 다수개의 제1 메모리셀(MC1)들을 포함하며, 상기 제2 스트링(ST2)은 다수개의 제2 메모리셀(MC2)들을 포함한다. 상기 제1 및 제2 메모리셀들(MC1, MC2)은 전기적으로 프로그램 및 소거가 가능하고, 전원이 공급되지 않는 상태에서도 데이터의 보존이 가능하다. 한편, 본 실시예에서는, 하나의 제1 메모리셀(MC1)과 하나의 제2 메모리셀(MC2)가 한조를 이룬다.
상기 한조의 제1 및 제2 메모리셀(MC1, MC2)에는, 한조를 이루는 제1 내지 제3 비트의 데이터값이 프로그램될 수 있다. 또한, 상기 한조의 2개 메모리셀의 문턱전압에 따른 저장상태는 상기 제1 내지 제3 비트의 데이터값으로 독출된다.
본 명세서 및 도면에서, 제1 내지 제3 비트는 참조번호 'BIT1~BIT3'로 나타날 수 있다. 그리고, 한조의 2개 메모리셀을 이용한 데이터의 프로그램 및 독출방 법은, 본 명세서에서, 추후에 자세히 기술된다.
본 발명의 바람직한 실시예에 의하면, 한조를 이루는 상기 제1 메모리셀(MC1) 및 상기 제2 메모리셀(MC2)은 제1 스트링(ST1)과 제2 스트링(ST2)에 분산되어 배치되며, 동일한 워드라인(도 8에서는 WL<n-1>)에 의하여 제어된다.
다시 도 7을 참조하면, 상기 페이지 버퍼(200)는 상기 제1 및 제2 비트라인(BL1, BL2)을 통하여, 상기 메모리 어레이(100)에 커플드된다. 그리고, 상기 페이지 버퍼(200)는 한조의 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터들을 한조의 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압 그룹으로 맵핑하도록 구동된다.
도 9는 도 7의 페이지 버퍼(200)를 자세히 나타내는 도면이다. 상기 페이지 버퍼(200)는 스위치(SW), 제1 래치블락(LTBK1) 및 제2 래치블락(LTBK2)을 포함한다.
상기 스위치(SW)는 소정의 스위치 제어신호(SWC)에 응답하여, 상기 제1 비트라인(BL1)과 상기 제2 비트라인(BL2)를 연결한다.
상기 제1 래치블락(LTBK1)은 제1 래치데이터(DLT1)를 저장할 수 있으며, 상기 제1 비트라인(BL1)을 통하여, 상기 메모리 어레이(100)와 데이터를 송수신할 수 있다. 상기 제1 버퍼블락(LTBK1)은 구체적으로 센싱단자(NSEN), 제1 래치부(210), 제1 플럽부(220) 및 반전플럽부(230)를 포함한다.
상기 센싱단자(NSEN)는 소정의 제1 비트라인 연결신호(BLSHF1)에 응답하여, 상기 제1 비트라인(BL1)과 연결된다. 이때, 상기 센싱단자(NSEN)의 데이터는, 비트라인 차단소자(240)를 통하여, 상기 제1 비트라인(BL1)에 제공될 수 있다.
상기 제1 래치부(210)는 제1 래치데이터(DLT1)를 래치하여 저장한다. 그리고, 상기 제1 래치부(210)는 제1 비트라인 선택신호(BLSLT1)에 응답하여, 상기 제1 래치데이터(DLT1)를 상기 제1 비트라인(BL1)과 송수신할 수 있다.
상기 제1 플럽부(220)는 상기 센싱단자(NSEN)의 전압레벨 또는 상기 제2 버퍼블락(LTBK2)의 제2 래치데이터(DLT2)에 따라 상기 제1 래치데이터(DLT1)을 논리 "L"에서 논리 "H"로 플럽시키도록 제어된다. 본 명세서의 특허청구범위에서는, 논리 "L"는 '제1 논리상태'로, 논리 "H"는 '제2 논리상태'로 불릴 수 있다.
상기 제1 플럽부(220)는 더욱 구체적으로 전달수단(221) 및 플럽수단(223)을 포함한다. 상기 전달수단(221)은 전달제어신호(TR)에 응답하여 인에이블된다. 이때, 상기 전달수단(221)은, 상기 제2 버퍼블락(LTBK2)의 제2 래치데이터(DLT2)에 따라, 상기 제1 래치데이터(DLT1)을 논리 "L"에서 논리 "H"로 플럽시킨다.
상기 플럽수단(223)은 제1 래치제어신호(LCH1)에 응답하여 인에이블된다. 이때, 상기 플럽수단(223)은 상기 센싱단자(NSEN)의 전압레벨에 따라 상기 제1 래치부(210)에 래치된 제1 래치데이터(DLT1)를 논리 "L"에서 논리 "H"로 플럽하도록 제어한다
상기 반전플럽부(230)는 상기 센싱단자(NSEN) 및 상기 제2 버퍼블락(LTBK2)의 제2 래치데이터(DLT2)에 따라 상기 제1 래치부(210)의 상기 제1 래치데이터(DLT1)을 논리 "H"에서 논리 "L"로 반전 플럽시키도록 제어된다. 상기 반전플럽부(230)는 센싱단자(NSEN)의 전압레벨에 따라 상기 제1 래치데이터(DLT1)를 반전 플럽하도록 제어한다. 이때, 상기 제2 래치블락(LTBK2)에 래치된 제2 래치데이터 (DLT2)에 논리상태가 "L"인 경우에는, 상기 반전플럽부(230)에 의한 상기 제1 래치데이터(DLT1)의 논리 "H"에서 논리 "L"로의 반전 플럽은 차단된다.
바람직하기로, 제1 버퍼블락(LTBK1)은 제1 입출력부(250)를 더 포함한다. 상기 제1 입출력부(250)는 상기 제1 래치부(210)의 제1 래치데이터(DLT1)를 로딩하기도 하며, 상기 제1 래치데이터(DLT1)를 내부 데이터선(IDL)으로 제공하기도 한다.
도 9에서, 센싱단자 프리차아지부(201)는 센싱 프리차아지 신호(/PRE)에 응답하여, 상기 센싱단자(NSEN)을 전원전압(VDD)으로 프리차아지시킨다.
계속 도 9를 참조하면, 상기 제2 래치블락(LTBK2)은 제2 래치데이터(DLT2)를 저장할 수 있으며, 상기 제2 비트라인(BL2)을 통하여, 상기 메모리 어레이(100)와 데이터를 송수신할 수 있다.
상기 제2 버퍼블락(LTBK2)은 구체적으로 제2 래치부(260) 및 제2 플럽부(270)를 포함한다. 상기 제2 래치부(260)는 제2 래치데이터(DLT2)를 래치하여 저장한다. 그리고, 상기 제2 래치부(260)는 제2 비트라인 선택신호(BLSLT2)에 응답하여, 상기 제2 래치데이터(DLT2)를 상기 제2 비트라인(BL2)과 송수신할 수 있다.
상기 제2 플럽부(270)는 상기 센싱단자(NSEN)의 전압레벨에 따라 상기 제2 래치데이터(DLT2)을 논리 "L"에서 논리 "H"로 플럽시키도록 제어된다. 상기 제2 플럽부(270)는 제2 래치제어신호(LCH2)에 응답하여 인에이블된다. 이때, 상기 제2 플럽부(270)는 상기 센싱단자(NSEN)의 전압레벨에 따라 상기 제2 래치부(260)에 래치된 제2 래치데이터(DLT2)를 논리 "L"에서 논리 "H"로 플럽하도록 제어한다.
다시 도 7을 참조하면, 로우 디코더(300)는 상기 메모리 어레이(100)에 커 플드되어, 선택되는 워드라인(WL)의 전압레벨을 제어하며, 스트링 선택신호(SSL) 및 그라운드 선택신호(GSL)를 발생한다. 즉, 상기 로우 디코더(300)는 로우 어드레스(XADD)에 따른 워드라인(WL)를 선택한다.
데이터 입출력 회로(400)는 상기 페이지 버퍼(200)에 래치된 데이터를 외부 시스템으로 출력하며, 또한, 외부 시스템으로부터 입력되는 데이터를 상기 페이지 버퍼(200)에 로딩한다.
계속 도 7을 참조하면, 본 발명의 불휘발성 반도체 메모리 장치는 페이지 확인회로(500) 및 제어신호 발생회로(600)를 더 구비한다.
상기 페이지 확인회로(500)는 상기 로우 어드레스(XADD)를 수신하며, 페이지 정보(PGIF)를 상기 제어신호 발생회로(600)에 제공한다. 이때, 상기 페이지 정보(PGIF)는 수신되는 상기 로우 어드레스(XADD)가 제1 내지 제3 페이지 중에서 어느 페이지에 해당하는 지에 대한 정보를 포함한다.
상기 제어신호 발생회로(600)는 동작명령(CMD) 및 상기 페이지 정보(PGIF)에 따라 프로그램, 독출 동작 등을 결정하며, 이에 따른 제어신호들을 상기 페이지 버퍼(200), 로우 디코더(300) 및 데이터 입출력회로(400)에 제공한다.
한편, 본 실시예에서, 내부 데이터선(IDL)의 데이터값은, 프로그램 또는 독출동작시에, 외부로 제공되는 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터와 일치하는 것으로 가정한다. 즉, 각 비트의 데이터가 "1" 인 경우, 상기 내부 데이터선(IDL)은 "H"이고, 각 비트의 데이터가 "0" 인 경우, 상기 내부 데이터선(IDL)은 "L"인 것으로 가정한다.
도 7에 도시되는 바와 같이, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치에서는, 페이지 버퍼(200)와 데이터 입출력선(400) 사이에, 도 6의 종래기술에서와 같은, 3-레벨 코드 변환 회로가 요구되지 않는다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치에 의하면, 레이아웃 부담이 현저히 경감된다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법이 기술된다. 이때, 한조 메모리셀에 대한 프로그램은 제1 내지 제3 비트(BIT1 내지 BIT3)를 각각 이용하는 제1 내지 제3 페이지 프로그램 단계 순으로 진행된다.
도 10 및 도 11은 각각 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계를 나타내는 순서도 및 데이터 흐름도이다. 제1 페이지 프로그램 단계에서는, 제1 비트(BIT1)의 데이터에 따라 제1 메모리셀(MC1)의 문턱전압이 제2 문턱전압 그룹(G2)으로 프로그램된다.
도 10을 참조하면, S1110 단계에서, 제1 래치데이터(DLT1)가 논리 "H"로 리셋된다. 그리고, S1120 단계에서, 제1 비트(BIT1)의 데이터가 내부 데이터선(IDL)을 통하여, 상기 제1 래치데이터(DLT1)로 로딩된다(도 11의 (A1) 참조). 즉, 제1 비트(BIT1)가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 "L"로 래치된다. 반면에, 상기 제1 비트(BIT1)가 "1"인 경우에는, 상기 제1 래치데이터(DLT1)는 "H"를 유지한다.
이후, S1130 단계에서, 상기 제1 래치데이터(DLT1)를 이용하여, 상기 제1 메모리셀(MC1)에 대한 프로그램이 수행된다(도 11의 (A2) 참조). 즉, 제1 비트(BIT1)가 "0"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 높아지고, 제1 비트 (BIT1)가 "1"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 이전상태를 그대로 유지한다.
그리고, S1140 단계에서, 상기 제1 기준전압(VR1)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 11의 (A3) 참조). 즉, 상기 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1) 이상인지 여부가 센싱단자(NSEN)에 반영된다. 다시 기술하면, 상기 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1)보다 높은 경우에는, 상기 센싱단자(NSEN)의 전압레벨은 전원전압(VDD) 쪽으로 제어된다. 반면에, 상기 제1 메모리셀(MC1)의 문턱전압이 제1 기준전압(VR1)보다 낮은 경우에는, 상기 센싱단자(NSEN)의 전압레벨은 접지전압(VSS) 쪽으로 제어된다.
S1150 단계에서, 제1 래치제어신호(LCH1)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 11의 (A4) 참조). 다시 기술하면, 상기 센싱단자(NSEN)의 전압레벨이 전원전압(VDD) 쪽인 경우에는, 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다. 반면에, 상기 센싱단자(NSEN)의 전압레벨이 접지전압(VSS) 쪽인 경우에는, 제1 래치데이터(DLT1)는 이전의 데이터 상태를 그대로 유지한다.
결과적으로, S1150 단계의 수행 후, 제1 래치데이터(DLT1)가 논리 "L"인 것은, 제1 메모리셀(MC1)에 대한 프로그램이 수행되었으나, 상기 제1 메모리셀(MC1)의 문턱전압이 목표로 하는 제2 문턱전압 그룹(G2)로 제어되지 못하였음을 의미한다.
S1160 단계에서, 제1 데이터선 제어신호(DIO1)가 "H"펄스로 발생되어, 제1 래치데이터(DLT1)의 논리상태가 외부로 독출되며(도 11의 (A5) 참조), S1170 단계에서 프로그램의 성공 여부가 확인된다. 본 실시예에서는, S1160 단계에서 독출되는 데이터의 논리상태 "H"는 프로그램 성공을 나타낸다. 반면에, S1160 단계에서 독출되는 데이터의 논리상태 "L"는 프로그램 실패를 나타낸다.
만약, 프로그램이 실패(fail)이면, S1130 단계부터 반복적으로 수행된다. 이때, S1130 단계에서, 선택되는 워드라인의 전압레벨은 점차적으로 증가한다.
도 12는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제1 페이지 프로그램 단계가 수행된 후, 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
제1 비트(BIT1)의 데이터가 "1"인 경우(CASE11)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "0"인 경우(CASE12)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
도 13a 및 도 13b는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계를 나타내는 순서도이다. 그리고, 도 14a 및 도 14b는 도 13a 및 도 13b의 순서도에 따른 데이터 흐름도이다. 제2 페이지 프로그램 단계에서는, 제2 비트(BIT2)의 데이터에 따라 제1 메모리셀(MC1) 또는 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)으로 프로그램된다.
도 13a 및 도 13b를 참조하면, S1205 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)가 논리 "H"로 리셋된다. 그리고, S1210 단계에서, 제2 비트(BIT2)의 데이터가 내부 데이터선(IDL)을 통하여, 상기 제1 및 제2 래치데이터(DLT1, DLT2)를 제어하는 데이터 로딩단계가 수행된다(도 14a의 (B1) 참조). 즉, 제2 비트(BIT2)가 "0"인 경우에는, 상기 제1 및 제2 래치데이터(DLT1, DLT2)는 "L"로 래치된다. 반면에, 상기 제2 비트(BIT2)가 "1"인 경우에는, 상기 제1 및 제2 래치데이터(DLT1, DLT2)는 "H"를 유지한다.
이후, S1215 단계 및 S1220 단계에서, 상기 제1 페이지 프로그램 단계에 따른 상기 제1 메모리셀(MC1)의 데이터를 이용하여, 상기 데이터 로딩단계에 따른 상기 제2 래치데이터를 제어하는 이전 데이터 반영단계가 수행된다.
구체적으로, 상기 S1215 단계에서, 제1 페이지 프로그램 단계가 수행된 상기 제1 메모리셀(MC1)의 데이터가 제1 기준전압(VR1)으로 센싱단자(NSEN)에 반영된다(도 14a의 (B2) 참조). 그리고, S1220 단계에서는, S1215 단계에 따른 상기 센싱단자(NSEN)의 전압레벨을 이용하여, 상기 S1210 단계에 따른 상기 제2 래치데이터(DLT2)가 제어된다(도 14a의 (B3) 참조). 결과적으로, 제1 비트(BIT1)가 "0"인 경우에는, 상기 제2 래치데이터(DLT2)는 "H"로 플럽된다. 반면에, 상기 제1 비트(BIT1)가 "1"인 경우에는, 상기 제2 래치데이터(DLT2)는 이전의 상태를 그대로 유지한다.
그리고, S1225 단계에서, 전달제어신호(TR)가 "H"로 활성화한다. 따라서, S1225 단계에서는, 상기 S1220 단계에 따른 상기 제2 래치데이터(DLT2)를 이용하 여, 상기 S1210 단계에 따른 상기 제1 래치데이터(DLT1)를 제어하는 전달단계가 수행된다(도 14a의 (B4) 및 (B4') 참조). 즉, 제1 비트(BIT1)가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 이전의 상태를 그대로 유지한다. 반면에, 상기 제1 비트(BIT1)가 "1"인 경우에는, 상기 제1 래치데이터(DLT1)는 "L"로 플럽된다.
상기 S1225 단계의 수행 후, 상기 제1 래치데이터(DLT1)와 상기 제2 래치데이터(DLT2)의 논리상태는 다음과 같다.
즉, 제2 비트(BIT2)의 데이터가 "1"인 경우에는, 상기 제1 비트(BIT1)의 데이터값에 관계없이, 상기 제1 래치데이터(DLT1)와 상기 제2 래치데이터(DLT2)는 논리 "H"이다.
그리고, 제1 비트(BIT1)의 데이터가 "0"이고, 상기 제2 비트(BIT2)의 데이터가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 논리 "L"이고, 상기 제2 래치데이터(DLT2)는 논리 "H"이다.
그리고, 제1 비트(BIT1)의 데이터가 "1"이고, 상기 제2 비트(BIT2)의 데이터가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 논리 "H"이고, 상기 제2 래치데이터(DLT2)는 논리 "L"이다.
이후, S1230 단계에서, 상기 S1220 단계 및 상기 S1225 단계에 따른 상기 제1 및 제2 래치데이터(DLT1, DLT2)를 이용하여, 상기 제1 및 제2 메모리셀(MC1, MC2)에 대한 프로그램을 수행하는 프로그램 수행 단계가 진행된다(도 14b의 (B5) 참조). 즉, 제2 비트(BIT2)가 "1"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 이전상태를 그대로 유지한다.
반면에, 제2 비트(BIT2)가 "0"인 경우에는, 상기 제1 메모리셀(MC1) 또는 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어된다. 다시 기술하면, 상기 제1 비트(BIT1)가 "0"이면, 상기 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어된다. 만약, 상기 제1 비트(BIT1)가 "1"이면, 상기 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)으로 제어된다.
결과적으로, 상기 제1 페이지 프로그램 단계의 수행에 따라 상기 제1 메모리셀(MC1)이 제2 문턱전압 그룹(G2)으로 제어된 경우에는, 상기 제2 페이지 프로그램 단계에서, 상기 제1 메모리셀(MC1)이 제3 문턱전압 그룹(G3)으로 제어된다. 반면에, 상기 제1 페이지 프로그램 단계의 수행에 따라 상기 제1 메모리셀(MC1)이 제1 문턱전압 그룹(G1)으로 유지되는 경우에는, 상기 제2 페이지 프로그램 단계에서, 상기 제2 메모리셀(MC2)이 제3 문턱전압 그룹(G3)으로 제어된다.
계속하여, S1235 단계에서, 상기 제2 기준전압(VR2)으로 상기 제1 메모리셀(MC1)의 문턱전압을 상기 센싱단자(NSEN)에 반영한다(도 14b의 (B6) 참조). 즉, 상기 제1 메모리셀(MC1)의 문턱전압이 제2 기준전압(VR2) 이상인지 여부가 센싱단자(NSEN)에 반영된다.
S1240 단계에서, 제1 래치제어신호(LCH1)를 "H" 펄스로 발생하며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 14b의 (B7) 참조).
그리고, S1245 단계에서, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 14b의 (B8) 참조). 즉, 상 기 제2 메모리셀(MC2)의 문턱전압이 제2 기준전압(VR2) 이상인지 여부가 센싱단자(NSEN)에 반영된다.
S1250 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 14b의 (B9) 참조).
S1255 단계에서, 제1 데이터선 제어신호(DIO1) 및 제2 데이터선 제어신호(DIO2)가 동시에 또는 순서적으로 "H"펄스로 발생되어, 제1 및 제2 래치데이터(DLT1, DLT2)의 논리상태가 외부로 독출되며(도 14b의 (B10) 참조), S1260 단계에서 프로그램의 성공 여부가 확인된다.
이때, 본 발명의 불휘발성 반도체 메모리 장치에서는, 상기 S1260 단계에서의 프로그램 성공 여부를 확인하기 위한 프로그램 확인 회로로, 상기 제1 메모리셀(MC1)과 상기 제2 메모리셀(MC2) 중 어느 하나의 문턱전압이 제3 문턱전압 그룹(G3)로 제어되면, 프로그램 성공으로 확인될 수 있는 회로가 요구됨은 당업자에게는 자명하다. 그리고, 이와 같은 프로그램 확인 회로는 다양한 형태로 구현될 수 있음 또한 당업자에게는 자명하다.
만약, 프로그램이 실패(fail)이면, S1230 단계부터 반복적으로 수행된다. 이때, S1230 단계에서, 선택되는 워드라인의 전압레벨은 점차적으로 증가한다.
한편, 도 13b의 S1235 단계, S1240 단계, S1245 단계 및 S1250 단계에서의 센싱단자(NSEN)의 전압레벨 및 제1 및 제2 래치데이터(DLT1, DLT2)의 논리상태의 변화는, 도 10의 S1140 및 S1150 단계를 참조하면, 당업자에게는 자명하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
도 15는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제2 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 모두 "1"인 경우(CASE21)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"인 경우(CASE22)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"인 경우(CASE23)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 모두 "0"인 경우(CASE24)에는, 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)으로 제어되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
도 16a 및 도 16b는 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계를 나타내는 순서도이다. 그리고, 도 17a 및 도 17b는 도 16a 및 도 16b의 순서도에 따른 데이터 흐름도이다. 제3 페이지 프로그램 단계에서는, 제3 비트(BIT3)의 데이터에 따라 제1 메모리셀(MC1) 또는 제2 메 모리셀(MC2)의 문턱전압이 제2 문턱전압 그룹(G2)으로 프로그램된다.
도 16a 및 도 16b를 참조하면, S1305 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)를 논리 "H"로 리셋한다. 그리고, S1310 단계에서, 제3 비트(BIT3)의 데이터가 내부 데이터선(IDL)을 통하여, 상기 제1 및 제2 래치데이터(DLT1, DLT2)를 제어하는 데이터 로딩단계가 수행된다(도 17a의 (C1) 참조). 즉, 제3 비트(BIT3)가 "0"인 경우에는, 상기 제1 및 제2 래치데이터(DLT1, DLT2)는 "L"로 래치된다. 반면에, 상기 제3 비트(BIT3)가 "1"인 경우에는, 상기 제1 및 제2 래치데이터(DLT1, DLT2)는 "H"를 유지한다.
이후, S1315 단계 및 S1320 단계에서, 상기 제2 페이지 프로그램 단계에 따른 상기 제2 메모리셀(MC2)의 데이터를 이용하여, 상기 데이터 로딩단계에 따른 상기 제2 래치데이터(DLT2)를 제어하는 이전 데이터 반영단계가 수행된다.
구체적으로, 상기 S1315 단계에서, 제2 페이지 프로그램 단계가 수행된 상기 제2 메모리셀(MC2)의 데이터가 제2 기준전압(VR2)으로 센싱단자(NSEN)에 반영된다(도 17a의 (C2) 참조). 그리고, S1320 단계에서는, S1315 단계에 따른 상기 센싱단자(NSEN)의 전압레벨을 이용하여, 상기 S1310 단계에 따른 상기 제2 래치데이터(DLT2)r가 제어된다(도 17a의 (C3) 참조). 결과적으로, 제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"인 경우에는, 상기 제2 래치데이터(DLT2)는 "H"로 플럽된다. 반면에, 제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"인 경우를 제외한 나머지 경우에는, 상기 제2 래치데이터(DLT2)는 이전의 상태를 그대로 유지한다.
그리고, S1325 단계에서, 전달제어신호(TR)가 "H"로 활성화한다. 따라서, S1325 단계에서는, 상기 S1320 단계에 따른 상기 제2 래치데이터(DLT2)를 이용하여, 상기 S1310 단계에 따른 상기 제1 래치데이터(DLT1)를 제어하는 전달단계가 수행된다(도 17a의 (C4) 및 (C4') 참조). 즉, 제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 이전의 상태를 그대로 유지한다.
반면에, 제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"인 경우를 제외한 나머지 경우에는, 상기 제1 래치데이터(DLT1)는 "H"로 플럽된다.
상기 S1325 단계의 수행 후, 상기 제1 래치데이터(DLT1)와 상기 제2 래치데이터(DLT2)의 논리상태는 다음과 같다.
즉, 제3 비트(BIT3)의 데이터가 "1"인 경우에는, 상기 제1 및 제2 비트(BITT1, BIT2)의 데이터값에 관계없이, 상기 제1 래치데이터(DLT1)와 상기 제2 래치데이터(DLT2)는 논리 "H"이다.
그리고, 제1 및 제2 비트(BIT1, BIT2)의 데이터가 "0"이고, 상기 제3 비트(BIT3)의 데이터가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 논리 "H"이고, 상기 제2 래치데이터(DLT2)는 논리 "L"이다.
그리고, 제1 비트(BIT1)의 데이터가 "1"이고, 상기 제2 및 제3 비트(BIT2, BIT3)의 데이터가 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 논리 "L"이고, 상기 제2 래치데이터(DLT2)는 논리 "H"이다.
그리고, 제1 비트(BIT1)의 데이터가 "0"이고, 상기 제2 비트(BIT2)의 데이터가 "1"이고, 제3 비트(BIT3)의 데이터가 "0"인 경우에는, 상기 제1 래치데이터 (DLT1)는 논리 "H"이고, 상기 제2 래치데이터(DLT2)는 논리 "L"이다.
그리고, 제1 내지 제3 비트(BIT1 내지 BIT3)의 데이터가 모두 "0"인 경우에는, 상기 제1 래치데이터(DLT1)는 논리 "H"이고, 상기 제2 래치데이터(DLT2)는 논리 "L"이다.
이후, S1330 단계에서, 상기 S1320 단계 및 상기 S1325 단계에 따른 상기 제1 및 제2 래치데이터(DLT1, DLT2)를 이용하여, 상기 제1 및 제2 메모리셀(MC1, MC2)에 대한 프로그램을 수행하는 프로그램 수행 단계가 진행된다(도 17b의 (C5) 참조). 즉, 제3 비트(BIT3)가 "1"인 경우에는, 상기 제1 메모리셀(MC1)의 문턱전압은 이전상태를 그대로 유지한다.
반면에, 제3 비트(BIT3)가 "0"인 경우에는, 상기 제1 메모리셀(MC1) 또는 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다. 다시 기술하면, 상기 제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"이면, 상기 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다. 만약, 제1 비트(BIT1)가 "1"이고, 제2 비트(BIT2)가 "0"인 경우를 제외한 나머지 경우에는, 상기 제2 메모리셀(MC2)의 문턱전압이 제2 문턱전압 그룹(G2)으로 제어된다.
결과적으로, 상기 제2 페이지 프로그램 단계의 수행에 따라 상기 제2 메모리셀(MC2)이 제3 문턱전압 그룹(G3)으로 제어된 경우에는, 상기 제3 페이지 프로그램 단계에서, 상기 제1 메모리셀(MC1)이 제2 문턱전압 그룹(G2)으로 제어된다. 반면에, 상기 제2 페이지 프로그램 단계의 수행에 따라 상기 제2 메모리셀(MC1)이 제1 문턱전압 그룹(G1)으로 유지되는 경우에는, 상기 제3 페이지 프로그램 단계에서, 상기 제2 메모리셀(MC2)이 제2 문턱전압 그룹(G2)으로 제어된다.
계속하여, S1335 단계에서, 상기 제1 기준전압(VR1)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 17b의 (C6) 참조).
S1340 단계에서, 제1 래치제어신호(LCH1)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 17b의 (C7) 참조).
그리고, S1345 단계에서, 상기 제1 기준전압(VR1)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 17b의 (C8) 참조).
S1350 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 17b의 (C9) 참조).
S1355 단계에서, 제1 데이터선 제어신호(DIO1) 및 제2 데이터선 제어신호(DIO2)가 동시에 또는 순서적으로 "H"펄스로 발생되어, 제1 및 제2 래치데이터(DLT1, DLT2)의 논리상태가 외부로 독출되며(도 17b의 (B10) 참조), S1360 단계에서 프로그램의 성공 여부가 확인된다.
만약, 프로그램이 실패(fail)이면, S1330 단계부터 반복적으로 수행된다. 이때, S1230 단계에서, 선택되는 워드라인의 전압레벨은 점차적으로 증가한다.
한편, 도 17b의 S1335 단계, S1340 단계, S1345 단계 및 S1350 단계에서의 센싱단자(NSEN)의 전압레벨 및 제1 및 제2 래치데이터(DLT1, DLT2)의 논리상태의 변화는, 도 10의 S1140 및 S1150 단계를 참조하면, 당업자에게는 자명하므로, 본 명세서에서, 그에 대한 구체적인 기술은 생략된다.
도 18은 본 발명의 불휘발성 반도체 메모리 장치의 프로그램 방법에 따라 제3 페이지 프로그램 단계가 수행된 후의 제1 및 제2 메모리셀들(MC1, MC2)의 문턱전압의 변화를 보여주는 도면이다.
제1 비트(BIT1), 제2 비트(BIT2) 및 제3 비트(BIT3)의 데이터가 모두 "1"인 경우(CASE31)에는, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압은 모두 소거상태 즉, 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1) 및 제2 비트(BIT2)의 데이터가 "1"이고, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE32)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE33)에는, 제1 메모리셀(MC1)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 유지된다.
제1 비트(BIT1)의 데이터가 "1"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE34)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어되며, 제2 메모리셀(MC2)의 문턱전압은 제3 문턱전압 그룹(G3)으로 유지된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE35)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "1"이며, 제3 비트(BIT3)의 데이터가 "0"인 경우(CASE36)에는, 제1 메모리셀(MC1)의 문턱전압은 제2 문턱전압 그룹(G2)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다.
제1 비트(BIT1)의 데이터가 "0"이고, 제2 비트(BIT2)의 데이터가 "0"이며, 제3 비트(BIT3)의 데이터가 "1"인 경우(CASE37)에는, 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제1 문턱전압 그룹(G1)으로 유지된다.
제1 비트(BIT1), 제2 비트(BIT2) 및 제3 비트(BIT3)의 데이터가 모두 "0"인 경우(CASE38)에는, 제1 메모리셀(MC1)의 문턱전압은 제3 문턱전압 그룹(G3)으로 유지되며, 제2 메모리셀(MC2)의 문턱전압은 제2 문턱전압 그룹(G2)으로 제어된다.
또한, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 구동방법에서는, 순차적으로 제공되는 3개의 비트(BIT1, BIT2, BIT3)의 데이터에 따라, 제1 및 제2 메모리셀(MC1, MC2)의 문턱전압이 동시에 제어된다. 그리고, 각 비트에 대하여 1 또는 2회의 확인독출만으로 프로그램의 성공여부가 확인될 수 있다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 프로그램 시의 전체적인 동작속도가 현저히 개선된다.
이어서, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법이 기술된다. 이때, 제1 내지 제3 비트(BIT1 내지 BIT3)를 각각 독출하는 제1 내지 제3 페이지 독출 단계가 비순서적으로 진행되더라도, 한조의 메모리셀에 대한 독출은 무방하다.
도 19는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제1 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 20a 및 도 20b는 도 19의 순서도에 따른 데이터 흐름도이다. 제1 페이지 독출 단계에서는, 제1 문턱전압 그룹(G1)의 제1 메모리셀(MC1)과 제3 문턱전압 그룹(G3)의 제2 메모리셀(MC2)이 확인되어, 제1 비트(BIT1)의 데이터가 독출된다.
도 19를 참조하면, S1410 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)가 논리 "L"로 셋팅되는 셋팅단계가 수행된다(도 20a의 (D1) 참조).
그리고, S1420 단계 및 S1430 단계에서는, 제1 기준전압(VR1)을 기준으로 확인되는 상기 제1 메모리셀(MC1)의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터(DLT2)를 제어하는 데이터 인출단계가 수행된다.
구체적으로 S1420 단계에서, 상기 제1 기준전압(VR1)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 20a의 (D2) 참조). S1430 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 20a의 (D3) 참조).
그리고, S1440 단계에서는, 전달제어신호(TR)가 "H"로 활성화한다. 따라서, S1440 단계에서는, 상기 S1430 단계에 따른 상기 제2 래치데이터(DLT2)를 이용하 여, 상기 S1410 단계에서 셋팅된 상기 제1 래치데이터(DLT1)를 제어하는 전달단계가 수행된다(도 20a의 (D4) 및 (D4') 참조).
S1440 단계의 수행 후, 제1 래치데이터(DLT1)의 논리상태를 살펴보면 다음과 같다. 즉, 제1 메모리셀(MC1)의 문턱전압이 제1 문턱전압 그룹(G1)에 위치하는 경우(도 18의 CASE31, CASE32, CASE33)에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 제1 메모리셀(MC1)의 문턱전압이 제2 및 제3 문턱전압 그룹(G2, G3)에 위치하는 경우(도 18의 CASE34 내지 CASE38)에, 제1 래치데이터(DLT1)는 논리 "L"를 유지한다.
그리고, S1450 단계 및 S1460 단계에서는, 제2 기준전압(VR2)을 기준으로 확인되는 상기 제2 메모리셀(MC2)의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제1 래치데이터(DLT2)를 플립시키기 위한 플럽단계가 수행된다.
구체적으로, S1450 단계에서, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 20b의 (D5) 참조). S1460 단계에서, 제1 래치제어신호(LCH1)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 20b의 (D6) 참조).
S1460 단계에서, 제1 래치데이터(DLT1)의 논리상태의 변화를 살펴보면 다음과 같다. 즉, 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE33 및 CASE34)에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지 경우에는, 제1 래치데이터(DLT1)는 이전 논리 상 태를 그대로 유지한다.
결국, S1440 단계 및 S1460 단계의 수행 따른 후, 제1 래치데이터(DLT1)의 논리상태의 변화를 살펴보면 다음과 같다. 제1 메모리셀(MC1)의 문턱전압이 제1 문턱전압 그룹(G1)에 위치하거나, 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE31 내지 CASE34) 즉, 제1 비트(BIT1)의 데이터가 "1"인 경우에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지 경우(도 18의 CASE35 내지 CASE38) 즉, 제1 비트(BIT1)의 데이터가 "0"인 경우에는, 제1 래치데이터(DLT1)는 논리 "L"를 유지한다.
S1470 단계에서, 제1 데이터선 제어신호(DIO1)가 "H"펄스로 발생되어, 제1 래치데이터(DLT1)의 논리상태가 외부로 독출되어, 제1 비트(BIT1)의 데이터가 확인되는 데이터 확인 단계가 수행된다(도 20b의 (D7) 참조).
본 실시예에서, 논리 "H"의 출력 데이터는 제1 비트(BIT1)의 데이터가 "1"임을 나타내며, 논리 "L"의 출력 데이터는 제1 비트(BIT1)의 데이터가 "0"임을 나타낸다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제1 비트(BIT1)의 데이터값이 1회 독출로 확인될 수 있다.
도 21은 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제2 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 22a 및 도 22b는 도 21의 순서도에 따른 데이터 흐름도이다. 제2 페이지 독출 단계에서는, 제3 문턱전압 그룹(G3)의 제1 또는 제2 메모리셀(MC1, MC2)이 확인되어, 제2 비트(BIT2)의 데이터가 독출된다.
도 21을 참조하면, S1510 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)를 논리 "L"로 셋팅하는 셋팅단계가 수행된다(도 22a의 (E1) 참조).
그리고, S1520 단계 및 S1530 단계에서는, 제2 기준전압(VR2)을 기준으로 확인되는 상기 제2 메모리셀(MC2)의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터(DLT2)가 제어되는 제1 데이터 인출단계가 수행된다.
구체적으로 S1520 단계에서, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 22a의 (E2) 참조). S1530 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 22a의 (E3) 참조).
S1530 단계의 수행 후, 제2 래치데이터(DLT2)의 논리상태를 살펴보면 다음과 같다. 즉, 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE33, CASE34)에, 제2 래치데이터(DLT2)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지 경우(도 18의 CASE31 내지 CASE32, CASE35 내지 CASE38)에는, 제2 래치데이터(DLT1)는 논리 "L"를 유지한다.
그리고, S1540 단계 및 S1550 단계에서는, 제2 기준전압(VR2)을 기준으로 확인되는 상기 제1 메모리셀(MC1)의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터(DLT2)가 제어되는 제2 데이터 인출단계가 수행된다.
구체적으로 S1540 단계에서, 상기 제2 기준전압(VR2)으로 상기 제1 메모리셀 (MC1)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 22b의 (E4) 참조). S1550 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 22b의 (E5) 참조).
S1550 단계의 수행 후, 제2 래치데이터(DLT2)의 논리상태를 살펴보면 다음과 같다. 즉, 제1 메모리셀(MC1)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE37, CASE38)에, 제2 래치데이터(DLT2)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지 경우(도 18의 CASE31 내지 CASE36)에는, 제2 래치데이터(DLT1)는 이전의 논리 상태를 그대로 유지한다.
그리고, S1560 단계에서는, 전달제어신호(TR)가 "H"로 활성화한다. 따라서, S1560 단계에서는, 상기 S1530 단계 및 S1550 단계에 따른 상기 제2 래치데이터(DLT2)를 이용하여, 상기 S1510 단계에서 셋팅된 상기 제1 래치데이터(DLT1)를 제어하는 전달단계가 수행된다(도 22b의 (E6) 및 (E6') 참조).
S1560 단계의 수행 후, 제1 래치데이터(DLT1)의 논리상태를 살펴보면 다음과 같다. 즉, 제1 메모리셀(MC1) 또는 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE33, CASE34, CASE37, CASE38)에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지의 경우(도 18의 CASE31, CASE32, CASE35, CASE36)에는, 제1 래치데이터(DLT1)는 논리 "L"를 유지한다.
S1570 단계에서, 제1 데이터선 제어신호(DIO1)가 "H"펄스로 발생되어, 제1 래치데이터(DLT1)의 논리상태가 외부로 독출되어 제1 비트(BIT1)의 데이터가 확인되는 데이터 확인 단계가 수행된다(도 22b의 (E7) 참조). 본 실시예에서, 논리 "H"의 출력 데이터는 제2 비트(BIT2)의 데이터가 "1"임을 나타내며, 논리 "L"의 출력 데이터는 제2 비트(BIT2)의 데이터가 "0"임을 나타낸다.
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제2 비트(BIT2)의 데이터값도 1회 독출로 확인될 수 있다.
도 23a 및 도 23b는 본 발명의 불휘발성 반도체 메모리 장치의 독출 방법에 따라 제3 페이지 독출 단계를 나타내는 순서도이다. 그리고, 도 24a 및 도 24b는 도 23a 및 도 23b의 순서도에 따른 데이터 흐름도이다. 제3 페이지 독출 단계에서는, 제1 문턱전압 그룹(G1) 또는 제3 문턱전압 그룹(G3)의 제2 메모리셀(MC2)이 확인되고, 제2 문턱전압 그룹(G2)의 제1 메모리셀(MC1)이 배제되어, 제3 비트(BIT3)의 데이터가 독출된다.
도 23a 및 도 23b를 참조하면, S1610 단계에서, 제1 및 제2 래치데이터(DLT1, DLT2)를 논리 "L"로 셋팅하는 셋팅단계가 수행된다(도 24a의 (F1) 참조).
그리고, S1620 단계 및 S1630 단계에서는, 제1 기준전압(VR1)을 기준으로 확인되는 상기 제2 메모리셀(MC2)의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터(DLT2)를 제어하는 데이터 인출단계가 수행된다.
구체적으로 S1620 단계에서, 상기 제1 기준전압(VR1)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 24a의 (F2) 참조). S1630 단계에서, 제2 래치제어신호(LCH2)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자 (NSEN)의 전압레벨에 따라 선택적으로 제2 래치데이터(DLT2)가 "L"에서 "H"로 플럽된다(도 24a의 (F3) 참조).
그리고, S1640 단계에서는, 전달제어신호(TR)가 "H"로 활성화한다. 따라서, S1640 단계에서는, 상기 S1430 단계에 따른 상기 제2 래치데이터(DLT2)를 이용하여, 상기 S1610 단계에서 셋팅된 상기 제1 래치데이터(DLT1)를 제어하는 전달단계가 수행된다(도 24a의 (F4) 및 (F4') 참조).
S1640 단계의 수행 후, 제1 래치데이터(DLT1)의 논리상태를 살펴보면 다음과 같다. 즉, 제2 메모리셀(MC2)의 문턱전압이 제1 문턱전압 그룹(G1)에 위치하는 경우(도 18의 CASE31, CASE35, CASE37)에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 제1 메모리셀(MC1)의 문턱전압이 제2 및 제3 문턱전압 그룹(G2, G3)에 위치하는 경우(도 18의 CASE32, CASE33, CASE34, CASE36 및 CASE38)에, 제1 래치데이터(DLT1)는 논리 "L"를 유지한다.
그리고, S1650 단계 및 S1660 단계에서는, 제2 기준전압(VR2)을 기준으로 확인되는 상기 제2 메모리셀(MC2)의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제1 래치데이터(DLT1)를 플립시키는 플럽단계가 수행된다.
구체적으로, S1650 단계에서, 상기 제2 기준전압(VR2)으로 상기 제2 메모리셀(MC2)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 24b의 (F5) 참조). S1660 단계에서, 제1 래치제어신호(LCH1)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "L"에서 "H"로 플럽된다(도 24b의 (F6) 참조).
S1660 단계에서, 제1 래치데이터(DLT1)의 논리상태의 변화를 살펴보면 다음과 같다. 즉, 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE33 및 CASE34)에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지 경우에는, 제1 래치데이터(DLT1)는 이전 논리 상태를 그대로 유지한다.
여기서, S1640 단계 및 S1660 단계의 수행 따른 후, 제1 래치데이터(DLT1)의 논리상태의 변화를 살펴보면 다음과 같다. 제2 메모리셀(MC1)의 문턱전압이 제1 문턱전압 그룹(G1) 또는 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE31, CASE35, CASE37, 그리고, CASE33, CASE34)에, 제1 래치데이터(DLT1)는 논리 "L"에서 논리 "H"로 제어된다. 반면에, 나머지 경우(도 18의 CASE32, CASE36 및 CASE38)에는, 제1 래치데이터(DLT1)는 논리 "L"를 유지한다.
그리고, S1670 단계 및 S1680 단계에서는, 제1 기준전압(VR1)을 기준으로 확인되는 상기 제1 메모리셀(MC1)의 문턱전압에 따른 데이터를 이용하여, 상기 플럽된 제1 래치데이터(DLT1)를 반전 플립시키는 반전 플럽단계가 수행된다. 이때, 상기 제1 래치데이터(DLT1)의 반전 플럽은 S1630 단계에서 플럽된 상기 제2 래치데이터(DLT2)에 의하여 인에이블된다.
구체적으로, S1670 단계에서, 상기 제1 기준전압(VR1)으로 상기 제1 메모리셀(MC1)의 문턱전압이 상기 센싱단자(NSEN)에 반영된다(도 24b의 (F7) 참조). S1680 단계에서, 반전래치신호(IVLCH)가 "H" 펄스로 발생되며, 이때, 상기 센싱단자(NSEN)의 전압레벨 및 제2 래치데이터(DLT2)에 따라 선택적으로 제1 래치데이터 (DLT1)가 "H"에서 "L"로 반전 플럽된다(도 24b의 (F8) 및 (F8') 참조).
다시 기술하면, 상기 센싱단자(NSEN)의 전압레벨에 따라 선택적으로 제1 래치데이터(DLT1)가 "H"에서 "L"로 반전 플럽되되, 상기 제1 래치데이터(DLT1)의 반전 플럽은 상기 제2 래치데이터(DLT2)가 "H"로 플럽된 경우에만 수행될 수 있다.
따라서, 상기 제1 래치데이터(DLT1)의 논리 "H"에서 논리 "L"로의 반전 플럽은, 제1 메모리셀(MC1)의 문턱전압이 제2 문턱전압 그룹(G2)에 위치하고, 제2 메모리셀(MC2)의 문턱전압이 제3 문턱전압 그룹(G3)에 위치하는 경우(도 18의 CASE34)에만 발생된다.
상기 S1680 단계가 수행된 후, 제1 래치데이터(DLT1)의 논리상태를 살펴보면 다음과 같다. 도 18의 CASE31, CASE33, CASE35, 및 CASE37)의 경우에, 제1 래치데이터(DLT1)는 논리 "H"로 된다. 그리고, 도 18의 CASE32, CASE34, CASE36, 및 CASE38)의 경우에, 제1 래치데이터(DLT1)는 논리 "L"로 된다.
S1690 단계에서, 제1 데이터선 제어신호(DIO1)가 "H"펄스로 발생되어, 제1 래치데이터(DLT1)의 논리상태가 외부로 독출되어 제3 비트(BIT3)의 데이터가 확인되는 데이터 확인 단계가 수행된다(도 24b의 (F9) 참조).
이와 같이, 본 발명의 불휘발성 반도체 메모리 장치의 구동방법에 의하면, 제3 비트(BIT3)의 데이터값도 1회 독출로 확인될 수 있다.
정리하면, 본 발명의 불휘발성 반도체 메모리 장치의 독출방법에 의하면, 제1 내지 제3 비트(BIT1 내지 BIT3)는 각기 한번 씩의 데이터 출력만으로 데이터 값이 확인될 수 있다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 구 동방법에 의하면, 독출 시의 전체적인 동작속도가 현저히 개선된다.
계속하여, 본 발명의 불휘발성 반도체 메모리 장치에서의 페이지의 디코딩 방법이 기술된다.
도 25은 본 발명의 불휘발성 반도체 메모리 장치에서의 페이지의 디코딩 방법의 일예를 나타내는 도면이다. 도 25의 예에서는, 제1 스트링(ST1) 및 제2 스트링(ST2)에는, 각각 22개의 메모리셀들로 구성된다.
도 25의 예에서, 제1 스트링(ST1) 및 제2 스트링(ST2) 각각에 포함되는 22개의 메모리셀들 중에서, 20개의 메모리셀들은 3-레벨로 프로그램되는 메모리셀(MC1b, MC2b)이며, 나머지 2개의 메모리셀들은 2-레벨로 프로그램되는 메모리셀(MC1a, MC2a)이다.
본 명세서에서는, 설명의 편의를 위하여, 3-레벨로 프로그램되는 메모리셀(MC1b, MC2b)은 '3-레벨 메모리셀'로, 그리고, 2-레벨로 프로그램되는 메모리셀(MC1a, MC2a)은 '2-레벨 메모리셀'로 불릴 수 있다.
먼저, 한조를 이루는 2개의 3-레벨 메모리셀(MC1b, MC2b)의 선택방법이 기술된다. 바람직한 실시예에 의하면, 한조의 2개의 3-레벨 메모리셀(MC1b, MC2b)은, 도 8에 도시된 바와 같이, 상기 제1 스트링(ST1) 및 상기 제2 스트링(ST2)에 각각 1개씩 분산 배치된다. 이와 같은 경우, 한조의 2개의 3-레벨 메모리셀(MC1b, MC2b)이 하나의 스트링에 모두 배치되는 경우에 비하여, 데이터 독출시에 잇점이 있는 것으로 알려져 있다.
한편, 상기 제1 스트링(ST1) 및 제2 스트링(ST2)의 메모리셀들에는, '페이지 어드레스'가 할당된다. 본 명세서에서, 상기 '페이지 어드레스'는 '페이지'를 특정하는 일련의 번호이다. 그리고, '1개의 페이지' 동안에는, 특정되는 칼럼의 메모리셀에 대하여, 1비트의 데이터가 입출력될 수 있다.
계속 도 25를 참조하여, 상기 제1 스트링(ST1) 및 제2 스트링(ST2)의 메모리셀들에 대한 페이지의 할당방법을 살펴보면, 다음과 같다. 2-레벨 메모리셀(MC1a, MC2a)에는, 1개씩의 페이지(page)가 할당된다. 그러므로, 1개의 2-레벨 메모리셀(MC1a, MC2a)에는 1개의 비트의 데이터가 맵핑된다. 도 8의 예에서, 페이지 어드레스들(PAGE1, PAGE2, PAGE63 및 PAGE64)은 2-레벨 메모리셀(MC1a, MC2a)에 할당된다.
반면에, 3-레벨 메모리셀(MC1b, MC2b)의 경우에는, 한조의 3-레벨 메모리셀(MC1b, MC2b) 당 3개의 페이지가 할당된다. 따라서, 1개의 3-레벨 메모리셀(MC1b, MC2b)에는, 실질적으로 1.5개의 페이지가 할당되는 셈이다.
도 25의 예에서, 제1 스트링(ST1) 및 제2 스트링(ST2)에서 각각 20개씩의 3-레벨 메모리셀(MC1b, MC2b)을 이용하여, 60개의 페이지가 할당된다. 그리고, 제1 스트링(ST1) 및 제2 스트링(ST2)에서 각각 2개씩의 2-레벨 메모리셀(MC1a, MC2a)을 이용하여, 4개의 페이지가 할당된다. 전체적으로, 44개의 메모리셀(MC)에 64개의 페이지가 할당된다.
바람직하기로는, 한조의 2개의 3-레벨 메모리셀(MC1b, MC2b)에 할당되는 페이지 어드레스는, 도 25에 도시되는 바와 같이, 일련의 순서적 관계를 가진다. 이 경우, 본 발명의 불휘발성 반도체 메모리 장치가, 페이지 어드레스 순으로 연속적 으로 프로그램하는 동작을 수행할 때, 신뢰성이 향상될 수 있다.
도 25를 계속 참조하여, 2-레벨 및 3-레벨 메모리셀의 배치방법을 살펴본다. 도 25의 스트링들(ST1, ST3)은 각자의 그라운드 선택 트랜지스터(TR1g, TR2g)를 통하여 공통소스라인(CSL)에 커플드(coupled)되고, 각자의 스트링 선택 트랜지스터(TR1s, TR2s)를 통하여 제1 및 제2 비트라인(BL1, BL2)에 커플드된다. 그리고, 2-레벨 메모리셀(MC1a, MC2a)들 및 3-레벨 메모리셀(MC1b, MC2b)들은 각자의 스트링 선택 트랜지스터(TR1s, TR2s)와 그라운드 선택 트랜지스터(TR1g, TR2g) 사이에 배치된다.
본 발명의 바람직한 실시예에 의하면, 상기 스트링들(ST1, ST2)에서, 2-레벨 메모리셀들(MC1a, MC2a)은 상기 각자의 그라운드 선택 트랜지스터(TR1g, TR2g) 및 상기 각자의 스트링 선택 트랜지스터(TR1s, TR2s)에 인접하여 배치된다. 즉, 동작시에, 3-레벨 메모리셀(MC1b, MC2b)에 비하여 상대적으로 낮은 전압이 인가되는 2-레벨 메모리셀(MC1a, MC2a)가 상기 그라운드 선택 트랜지스터(TR1g, TR2g) 및 상기 스트링 선택 트랜지스터(TR1s, TR2s)에 인접하여 배치됨으로써, 상기 그라운드 선택 트랜지스터(TR1g, TR2g) 및 상기 스트링 선택 트랜지스터(TR1s, TR2s)의 누설전류에 따른 신뢰성 저하가 감소된다.
본 발명의 불휘발성 반도체 메모리 장치는, 상기 로우 어드레스(XADD)에 따라 동작되는 페이지의 형태를 결정하며, 이에 따른 프로그램 및 독출동작이 수행된다..
도 26은 불휘발성 반도체 메모리 장치에서의 전체적인 프로그램 동작을 간략 히 설명하기 위한 순서도이다.
도 26을 참조하면, S2110 단계에서, 프로그램 동작을 지시하는 동작 명령(CMD)이 입력된다. 그리고, S2120 단계에서, 로우 어드레스(RADD) 및 프로그램하고하는 데이터가 입력된다.
S2130 단계에서, 입력된 로우 어드레스(RADD)가 3레벨로 프로그램되는 메모리셀에 해당하는 3-레벨 어드레스인지 여부가 판단된다.
만약, 입력된 로우 어드레스(RADD)가 3-레벨 어드레스가 아닌 것으로 판단되면, S2140 단계에서, 통상적인 2-레벨의 프로그램 동작이 수행된다.
그리고, 입력된 로우 어드레스(RADD)가 3-레벨 어드레스인 것으로 판단되면, S2160, S2170, S2180 단계에서, 해당하는 페이지에 따른 프로그램 동작이 수행된다.
도 27은 불휘발성 반도체 메모리 장치에서의 전체적인 독출 동작을 간략히 설명하기 위한 순서도이다.
도 27을 참조하면, S2210 단계에서, 독출 동작을 지시하는 동작 명령(CMD)이 입력된다. 그리고, S2220 단계에서, 로우 어드레스(RADD)가 입력된다.
S2230 단계에서, 입력된 로우 어드레스(RADD)가 3레벨로 프로그램된 메모리셀에 해당하는 3-레벨 어드레스인지 여부가 판단된다.
만약, 입력된 로우 어드레스(RADD)가 3-레벨 어드레스가 아닌 것으로 판단되면, S2240 단계에서, 통상적인 2-레벨의 독출 동작이 수행된다.
그리고, 입력된 로우 어드레스(RADD)가 3-레벨 어드레스인 것으로 판단되면, S2160, S2170, S2180 단계에서, 해당하는 페이지에 따른 독출 동작이 수행된다.
상기와 같이 본 발명의 3-레벨 불휘발성 반도체 메모리 장치에서는, 페이지 버퍼와 데이터 입출력선 사이에 3-레벨 코드 변환 회로가 요구되지 않는다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치에 의하면, 레이아웃 부담이 현저히 경감된다.
또한, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 프로그램 방법에서는, 순차적으로 제공되는 3개의 비트의 데이터에 따라, 제1 및 제2 메모리셀의 문턱전압이 동시에 제어된다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 프로그램 방법에 의하면, 프로그램 시의 전체적인 동작속도가 현저히 개선된다.
또한, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 독출방법에서는, 각 비트의 데이터는 독립적으로 확인될 수 있으며, 1회의 독출로 확인될 수 있다. 따라서, 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 독출방법에 의하면, 독출 시의 전체적인 동작속도가 현저히 개선된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 한조를 이루는 2개의 메모리셀이 하나의 워드라인에 공통적으로 접속되며, 서로 다른 비트라인에 연결되는 예가 도시되고 기술되었다. 하지만, 도 28에서와 같이, 한조를 이루는 2개 메모리셀이 동일한 비트라인에 접속되며, 서로 다른 워드라인에 접속되는 경우에도, 페이지 버퍼의 구조를 적절히 변형함으로써, 본 발명의 기술적 사상이 구현될 수 있음은 당업자에게는 자명한 사실이다.
그리고, 도 29과 같은 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 메모리 어레이가 NOR 타입으로 구현되는 경우에도, 역시 페이지 버퍼의 구조를 적절히 변형함으로써, 본 발명의 기술적 사상이 구현될 수 있음은 당업자에게는 자명한 사실이다.
또한, 도 30과 같은 본 발명의 3-레벨 불휘발성 반도체 메모리 장치의 메모리 어레이가 OR 타입으로 구현되는 경우에도, 역시 페이지 버퍼의 구조를 적절히 변형함으로써, 본 발명의 기술적 사상이 구현될 수 있음은 당업자에게는 자명한 사실이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (25)

  1. 불휘발성 반도체 메모리 장치에 있어서,
    제1 메모리셀을 가지는 제1 스트링 및 제2 메모리셀을 가지는 제2 스트링을 포함하는 메모리 어레이로서, 상기 제1 스트링은 소정의 제1 비트라인에 커플드되며, 상기 제2 스트링은 소정의 제2 비트라인에 커플드되는 상기 메모리 어레이;
    상기 제1 및 제2 비트라인을 통하여, 상기 메모리 어레이에 커플드되며, 한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되는 페이지 버퍼; 및
    상기 메모리 어레이의 선택되는 메모리셀의 워드라인을 제어하는 로우 디코더를 구비하며,
    상기 한조의 제1 및 제2 메모리셀은
    상기 제1 스트링 및 상기 제2 스트링에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 페이지 버퍼는
    상기 제1 비트라인과 상기 제2 비트라인의 연결을 제어하는 스위치;
    상기 제1 비트라인을 통하여, 상기 메모리 어레이에 데이터를 전송할 수 있으며, 소정의 제1 래치데이터를 저장할 수 있는 제1 래치블락; 및
    상기 제2 비트라인을 통하여, 상기 메모리 어레이에 데이터를 전송할 수 있으며, 소정의 제2 래치데이터를 저장할 수 있는 제2 래치블락을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  3. 제2 항에 있어서,
    상기 제1 래치블락은
    소정의 제1 비트라인 연결신호에 응답하여, 상기 제1 비트라인에 데이터를 제공할 수 있는 센싱단자;
    상기 제1 래치데이터를 저장하는 제1 래치부로서, 소정의 제1 비트라인 선택 신호에 응답하여, 상기 센싱단자와 데이터 송수신할 수 있는 상기 제1 래치부;
    상기 제1 래치데이터를 제1 논리상태에서 제2 논리상태로 천이시키도록 구동하는 제1 플럽부; 및
    상기 제1 래치데이터를 상기 제2 논리상태에서 상기 제1 논리상태로 천이시키도록 구동하는 반전플럽부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  4. 제3 항에 있어서, 상기 제1 플럽부는
    상기 제2 래치데이터의 논리상태에 따라, 상기 제1 래치데이터를 상기 제1 논리상태에서 상기 제2 논리상태로 천이시키도록 구동하는 전달수단; 및
    상기 센싱단자의 전압레벨에 따라, 상기 제1 래치데이터를 상기 제1 논리상태에서 상기 제2 논리상태로 천이시키도록 구동하는 플럽수단을 구비하는 것을 불휘발성 반도체 메모리 장치.
  5. 제3 항에 있어서, 상기 반전플럽부는
    상기 센싱단자의 전압레벨에 따라 상기 제1 래치데이터를 상기 제2 논리상태에서 상기 제1 논리상태로 플럽시키되, 상기 제1 래치데이터의 플럽은 상기 제2 래치데이터의 논리상태에 따라 차단되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  6. 제3 항에 있어서, 상기 제2 래치블락은
    상기 제2 래치데이터를 저장하는 제2 래치부로서, 소정의 제2 비트라인 선택신호에 응답하여, 상기 제2 비트라인과 데이터 송수신할 수 있는 상기 제2 래치부; 및
    상기 센싱단자의 전압 레벨에 따라 상기 제2 래치데이터를 제1 논리상태에서 제2 논리상태로 천이시키는 제2 플럽부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NOR 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  9. 제1 및 제2 메모리셀로 이루어지는 한조의 메모리셀에 한조의 제1 내지 제3 비트의 데이터를 프로그램하는 불휘발성 반도체 메모리 장치의 프로그램 방법으로서, 상기 제1 및 제2 메모리셀은 순서적으로 증가하는 각자의 제1 내지 제3 문턱전압 그룹의 문턱전압을 가지는 상기 불휘발성 반도체 메모리 장치의 프로그램 방법에 있어서,
    상기 제1 비트의 데이터에 따라 상기 제1 메모리셀을 제2 문턱전압 그룹으로 프로그램하는 제1 페이지 프로그램 단계;
    상기 제2 비트의 데이터에 따라 상기 제1 및 제2 메모리셀 중 어느 하나의 문턱전압을 제3 문턱전압 그룹으로 프로그램하는 제2 페이지 프로그램 단계로서, 상기 제3 문턱전압 그룹으로 프로그램되는 3-레벨 메모리셀의 선택은 상기 제1 페 이지 프로그램 단계의 수행 결과에 근거하는 상기 제2 페이지 프로그램 단계; 및
    상기 제3 비트의 데이터에 따라 상기 제1 및 제2 메모리셀 중 어느 하나의 문턱전압을 제2 문턱전압 그룹으로 프로그램하는 제3 페이지 프로그램 단계로서, 상기 제2 문턱전압 그룹으로 프로그램되는 3-레벨 메모리셀의 선택은 상기 제2 페이지 프로그램 단계의 수행 결과에 근거하는 상기 제3 페이지 프로그램 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  10. 제9 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    상기 제1 메모리셀을 프로그램하기 위한 제1 래치데이터를 저장하는 제1 래치부와, 상기 제2 메모리셀을 프로그램하기 위한 제2 래치데이터를 저장하는 제2 래치부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  11. 제10 항에 있어서, 상기 제2 페이지 프로그램 단계는
    상기 제2 비트의 데이터로 상기 제1 래치데이터 및 상기 제2 래치데이터를 제어하는 데이터 로딩단계;
    상기 제1 페이지 프로그램 단계에 따른 상기 제1 메모리셀의 데이터를 이용하여, 상기 데이터 로딩단계에 따른 제2 래치데이터를 제어하는 이전 데이터 반영 단계;
    상기 이전 데이터 반영단계에서 따른 상기 제2 래치데이터를 이용하여, 상기 데이터 로딩단계에 따른 제1 래치데이터를 제어하는 전달단계; 및
    상기 이전 데이터 반영단계 및 상기 전달단계의 수행에 따른 상기 제1 래치데이터 및 상기 제2 래치데이터로 상기 제1 및 제2 메모리셀의 문턱전압을 제어하는 프로그램 수행단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  12. 제10 항에 있어서, 상기 제3 페이지 프로그램 단계는
    상기 제3 비트의 데이터로 상기 제1 래치데이터 및 상기 제2 래치데이터를 제어하는 데이터 로딩단계;
    상기 제2 페이지 프로그램 단계에 따른 상기 제2 메모리셀의 데이터를 이용하여, 상기 데이터 로딩단계에 따른 제2 래치데이터를 제어하는 이전 데이터 반영단계;
    상기 이전 데이터 반영단계에서 따른 상기 제2 래치데이터를 이용하여, 상기 데이터 로딩단계에 따른 제1 래치데이터를 제어하는 전달단계; 및
    상기 데이터 반영단계 및 상기 전달단계의 수행에 따른 상기 제1 래치데이터 및 상기 제2 래치데이터로 상기 제1 및 제2 메모리셀의 문턱전압을 제어하는 프로그램 수행단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프 로그램 방법.
  13. 제9 항에 있어서, 상기 제1 및 제2 메모리셀은
    서로 상이한 비트라인에 연결되되, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  14. 제9 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  15. 제9 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NOR 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 프로그램 방법.
  16. 제1 및 제2 메모리셀로 이루어지는 한조의 메모리셀에 프로그램된 한조의 제1 내지 제3 비트의 데이터를 독출하는 불휘발성 반도체 메모리 장치의 독출방법으 로서, 상기 제1 및 제2 메모리셀은 순서적으로 증가하는 각자의 제1 내지 제3 문턱전압 그룹의 문턱전압을 가지는 상기 불휘발성 반도체 메모리 장치의 독출방법에 있어서,
    상기 제1 문턱전압 그룹의 상기 제1 메모리셀 및 상기 제3 문턱전압 그룹의 상기 제2 메모리셀을 확인하여 상기 제1 비트 데이터를 독출하는 제1 페이지 독출 단계;
    상기 제3 문턱전압 그룹의 상기 제1 메모리셀 및 상기 제2 메모리셀을 확인하여 상기 제2 비트 데이터를 독출하는 제2 페이지 독출 단계; 및
    상기 제1 문턱전압 그룹 및 제3 문턱전압 그룹의 상기 제2 메모리셀을 확인하되, 상기 제2 문턱전압 그룹의 상기 제1 메모리셀을 배제하여, 상기 제3 비트 데이터를 독출하는 제3 페이지 독출 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  17. 제16 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    상기 제1 메모리셀을 프로그램하기 위한 제1 래치데이터를 저장하는 제1 래치부와, 상기 제2 메모리셀을 프로그램하기 위한 제2 래치데이터를 저장하는 제2 래치부를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  18. 제17 항에 있어서, 상기 제1 페이지 독출 단계는
    상기 제1 및 제2 래치데이터를 셋팅하는 셋팅 단계;
    상기 제1 문턱전압 그룹과 상기 제2 문턱전압 그룹 사이의 제1 기준전압을 기준으로 확인되는 상기 제1 메모리셀의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터를 플럽시키기 위한 데이터 인출 단계;
    상기 데이터 인출 단계에서 따른 상기 제2 래치데이터를 이용하여, 상기 셋팅된 제1 래치데이터를 제어하는 전달단계;
    상기 제2 문턱전압 그룹과 상기 제3 문턱전압 그룹 사이의 제2 기준전압을 기준으로 확인되는 상기 제2 메모리셀의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제1 래치데이터를 플럽시키기 위한 플럽단계; 및
    상기 전달단계 및 상기 플럽단계의 수행에 따른 상기 제1 래치데이터를 확인하는 데이터 확인 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  19. 제17 항에 있어서, 상기 제2 페이지 독출 단계는
    상기 제1 및 제2 래치데이터를 셋팅하는 셋팅 단계;
    상기 제2 문턱전압 그룹과 상기 제3 문턱전압 그룹 사이의 제2 기준전압을 기준으로 확인되는 상기 제2 메모리셀의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터를 제어하는 제1 데이터 인출 단계;
    상기 제2 기준전압을 기준으로 확인되는 상기 제1 메모리셀의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터를 제어하는 제2 데이터 인출 단계; 및
    상기 제1 및 상기 제2 데이터 인출 단계에서 따른 상기 제2 래치데이터를 이용하여, 상기 셋팅된 제1 래치데이터를 제어하는 전달단계; 및
    상기 전달단계의 수행에 따른 상기 제1 래치데이터를 확인하는 데이터 확인 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  20. 제17 항에 있어서, 상기 제3 페이지 독출 단계는
    상기 제1 및 제2 래치데이터를 셋팅하는 셋팅 단계;
    상기 제1 문턱전압 그룹과 상기 제2 문턱전압 그룹 사이의 제1 기준전압을 기준으로 확인되는 상기 제2 메모리셀의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제2 래치데이터를 제어하는 데이터 인출 단계;
    상기 데이터 인출 단계에 따른 상기 제2 래치데이터를 이용하여, 상기 셋팅된 제1 래치데이터를 제어하는 전달단계;
    상기 제2 문턱전압 그룹과 상기 제3 문턱전압 그룹 사이의 제2 기준전압을 기준으로 확인되는 상기 제2 메모리셀의 문턱전압에 따른 데이터를 이용하여, 상기 셋팅된 제1 래치데이터를 플럽시키기 위한 플럽단계;
    상기 제1 기준전압을 기준으로 확인되는 상기 제1 메모리셀의 문턱전압에 따 른 데이터를 이용하여, 상기 플럽단계에 따른 상기 제1 래치데이터를 반전 플럽시키되, 상기 플럽된 제2 래치데이터에 의하여 인에이블되는 반전 플럽단계; 및
    상기 전달단계 및 상기 반전 플럽단계의 수행에 따른 상기 제1 래치데이터를 확인하는 데이터 확인 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  21. 제16 항에 있어서, 상기 제1 및 제2 메모리셀은
    서로 상이한 비트라인에 연결되되, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  22. 제16 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NAND 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  23. 제16 항에 있어서, 상기 불휘발성 반도체 메모리 장치는
    NOR 타입인 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 독출방법.
  24. 불휘발성 반도체 메모리 장치에 있어서,
    제1 메모리셀을 가지는 제1 스트링 및 제2 메모리셀을 가지는 제2 스트링을 포함하는 메모리 어레이로서, 상기 제1 스트링은 소정의 제1 비트라인에 커플드되며, 상기 제2 스트링은 소정의 제2 비트라인에 커플드되는 상기 메모리 어레이;
    상기 제1 및 제2 비트라인을 통하여, 상기 메모리 어레이에 커플드되며, 한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되는 페이지 버퍼;
    상기 메모리 어레이의 선택되는 메모리셀의 워드라인을 제어하는 로우 디코더;
    수신되는 로우 어드레스에 따른 페이지 정보를 발생하는 페이지 확인회로로서, 상기 페이지 정보는 상기 로우 어드레스에 의하여 상기 제1 내지 제3 비트 중에서 어느 비트가 지정되는 지에 대한 정보를 포함하는 상기 페이지 확인회로; 및
    수신되는 동작명령 및 상기 페이지 정보에 따라 상기 페이지 버퍼 및 상기 로우 디코더를 구동하는 제어신호들을 발생하는 제어신호 발생회로를 구비하며,
    상기 한조의 제1 및 제2 메모리셀은
    상기 제1 스트링 및 상기 제2 스트링에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
  25. 각자의 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터 사이에 배치되 는 복수개의 3-레벨 메모리셀들 및 2-레벨 메모리셀들을 각각 가지는 제1 및 제2 스트링을 포함하는 메모리 어레이로서, 상기 제1 스트링은 자신의 그라운드 선택 트랜지스터를 통하여 공통소스 라인에 커플드되고, 자신의 스트링 선택 트랜지스터를 통하여 소정의 제1 비트라인에 커플드되며, 상기 제2 스트링은 자신의 그라운드 선택 트랜지스터를 통하여 상기 공통소스 라인에 커플드되고, 자신의 스트링 선택 트랜지스터를 통하여 소정의 제2 비트라인에 커플드되는 상기 메모리 어레이;
    상기 제1 및 제2 비트라인을 통하여, 상기 메모리 어레이에 커플드되며, 한조의 제1 내지 제3 비트의 데이터들을 한조의 제1 및 제2 메모리셀의 문턱전압 레벨로 맵핑하도록 구동되는 페이지 버퍼; 및
    상기 메모리 어레이의 선택되는 메모리셀의 워드라인을 제어하는 로우 디코더를 구비하며,
    상기 한조의 제1 및 제2 메모리셀은
    상기 제1 스트링 및 상기 제2 스트링에 분산되어 배치되며, 동일한 워드라인에 의하여 제어되며,
    상기 제1 및 제2 스트링 각각에서의 상기 2-레벨 메모리셀들은
    상기 그라운드 선택 트랜지스터 및 상기 스트링 선택 트랜지스터 중 적어도 어느하나에 인접하여 배치되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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