JP5063950B2 - ３−レベル不揮発性半導体メモリ装置及びその駆動方法 - Google Patents

Description

本発明は半導体メモリ装置に係り、特に３−レベルメモリセルを有する３−レベル不揮発性半導体メモリ装置及びその駆動方法に関するものである。

不揮発性半導体メモリ装置は、電源が除去された状態でも、記憶されたデータを保存する。不揮発性半導体メモリ装置に適した色々なメモリセルが知られているが、その一つが単一トランジスタ型のメモリセルである。

一般に、トランジスタ型のメモリセルＭＣは、図１に示すように、半導体基板上のソース（Ｓ）−ドレイン（Ｄ）間に形成される電流通路、絶縁膜（ＤＯＸ：ｄｉｅｌｅｃｔｒｉｃ ｏｘｉｄｅ）とゲート酸化膜（ＧＯＸ：ｇａｔｅ ｏｘｉｄｅ）間に形成されるフローティングゲート（ＦＧ）、及び制御ゲート（ＣＧ）から構成される。前記フローティングゲート（ＦＧ）は電子をトラップし、トラップされた電子はメモリセルＭＣのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）を決定する。そして、不揮発性半導体メモリ装置が読出動作を実行する時、メモリセルＭＣのスレショルド電圧が感知されることにより、記憶されたデータが確認される。

一般的に、不揮発性半導体メモリ装置のメモリセルＭＣでは、プログラムと消去動作が繰り返し実行されることができる。この際、単一トランジスタメモリセルＭＣの色々な機能は、印加される多様な種類の電圧によって決定される。単一トランジスタメモリセルＭＣは、電子がフローティングゲート（ＦＧ）に移動されることで、プログラムされる。フローティングゲート（ＦＧ）に移動される電子は、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ：ＦＮ）、又は電子注入（ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）などによって発生する。電子注入は、チャンネルホット−エレクトロン注入（ｃｈａｎｎｅｌ ｈｏｔ−ｅｌｅｃｔｏｎ ｉｎｊｅｃｔｉｏｎ：ＣＨＥ）、又はチャンネル初期化二次電子注入（ｃｈａｎｎｅｌ−ｉｎｉｔｉａｔｅｄ ｓｅｃｏｎｄａｒｙ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ：ＣＩＳＥＩ）などによって実行される。そして、ファウラー−ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ：ＦＮ）はいっぺんにデータを消去するフラッシュメモリに広く利用されている。

通常、トランジスタメモリセルＭＣは２種データ値の中で一つを記憶する。前記２種のデータ値は、図２に示すように、２種のレベルの一つにセットされるスレショルド電圧によって決定される。例えば、メモリセルＭＣのスレショルド電圧が基準電圧（ＶＭ）より低い場合、データは“１”として読み出され、メモリセルＭＣのスレショルド電圧が基準電圧（ＶＭ）より高い場合、データは“０”として読み出される。

一方、半導体メモリ装置が高集積化するにしたがい、４−レベルメモリセルが開発された。４−レベルメモリセルは、図３に示すように、４種のレベルのスレショルド電圧の中で一つにプログラムされることができる。結果的に、４−レベルメモリセルは４種の中でいずれか一つのデータを記憶することができることになる。したがって、４−レベルメモリセルを有する不揮発性半導体メモリ装置（以下、‘４−レベル不揮発性半導体メモリ装置’という）は、２−レベルメモリセルを有する不揮発性半導体メモリ装置（以下、‘２−レベル不揮発性半導体メモリ装置’という）に比べて、２倍程度のデータ記憶容量を有することになる。

ところで、４−レベルメモリセルでは、隣接するレベル間のスレショルド電圧のマージン（ｍａｒｇｉｎ）は一般的に０．６７Ｖ程度と非常に小さい。この際、各メモリセルのスレショルド電圧は、電子の漏洩などによってシフトされる可能性がある。よって、４−レベル中の一つにプログラムされたメモリセルＭＣのスレショルド電圧が隣接したレベルのスレショルド電圧に移動する可能性がある。したがって、４−レベル不揮発性半導体メモリ装置では、信頼性が低くなるという問題点が発生する。

また、４−レベルメモリセルにおいては、隣接するレベル間のスレショルド電圧のマージンは非常に小さいため、メモリセルの制御ゲートに印加されるプログラム電圧は、非常に用心深く制御されるべきである。すなわち、メモリセルの制御ゲートに印加されるプログラム電圧は、非常に小さな間隔を有する増加を必要とする。したがって、４−レベル不揮発性半導体メモリ装置においては、プログラムに必要な時間が非常に長くなるという問題点が発生する。

このような４−レベルメモリセルの信頼性及びプログラム所要時間の改善のために提案されたものが３−レベルメモリセルを有する不揮発性半導体メモリ装置（以下、‘３−レベル不揮発性半導体メモリ装置’という）である。

３−レベルメモリセルＭＣは、図４に示すように、三つのレベルのスレショルド電圧グループＧ１、Ｇ２、Ｇ３を有する。この際、二つのメモリセルＭＣが一組を形成して三つのビットデータを記憶するように動作する。

したがって、３−レベルメモリセルは、２−レベルメモリセルに比べて、多くの数のデータ記憶状態を有するので、相対的に高い集積度を有する。また、３−レベルメモリセルは、４−レベルメモリセルに比べて、スレショルド電圧グループ間の間隔が大きくなるので、相対的に高い信頼性を有し、プログラム所要時間が短縮される。

ところで、既存の３−レベル不揮発性半導体メモリ装置は、図５に示すように、二つのメモリセルＭＣ１、ＭＣ２でそれぞれ３−レベルＧ１、Ｇ２、Ｇ３の状態を読み出して、３ビットＢＩＴ１、ＢＩＴ２、ＢＩＴ３の情報に変換させる方法を基本動作とする。したがって、既存の３−レベル不揮発性半導体メモリ装置は、図６に示すように、ページバッファー２０とデータ入出力線３０間に３−レベルコード変換回路４０が必要になるので、レイアウト負担が増加するという欠点がある。

そして、既存の３−レベル不揮発性半導体メモリ装置においては、読出動作の際、二つのメモリセルの３−レベルをすべて確認して３−ビットのデータ値を判断する。よって、一つのビットのデータ値を確認する場合にも、全体的に４回のデータ引出が要求される。したがって、既存の３−レベル不揮発性半導体メモリ装置は、全体的な読出速度が遅いという欠点もある。

また、既存の３−レベル不揮発性半導体メモリ装置においては、プログラム時に二つのメモリセルが一つずつ連続してプログラムされるので、全体的なプログラム速度が遅いという欠点がある。

したがって、本発明は従来技術の問題点を解決するためになされたもので、その目的は、ページバッファーとデータ入出力線間に３−レベルコード変換回路が要求されなくて、レイアウト負担を軽減させる３−レベル不揮発性半導体メモリ装置を提供することにある。

本発明の他の目的は、前記不揮発性半導体メモリ装置の駆動方法であって、読出及びプログラムの時に動作速度を改善する前記不揮発性半導体メモリ装置の駆動方法を提供することにある。

前記のような技術的課題を達成するための本発明の一観点は、不揮発性半導体メモリ装置に関するものである。本発明の不揮発性半導体メモリ装置は、第１メモリセルを有する第１ストリング及び第２メモリセルを有する第２ストリングを含むと共に、前記第１ストリングが所定の第１ビットラインに連結され、前記第２ストリングが所定の第２ビットラインに連結されるメモリアレイ；前記第１及び第２ビットラインを介して、前記メモリアレイに連結され、一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのスレショルド電圧レベルにマッピングするように駆動されるページバッファー；及び前記メモリアレイの選択されたメモリセルのワードラインを制御するローレコーダーを具備する。前記一組の第１及び第２メモリセルは、前記第１ストリング及び前記第２ストリングに分散して配置され、同じワードラインによって制御される。

前記のような他の技術的課題を達成するための本発明の他の観点は、順次に増加する各自の第１〜第３スレショルド電圧グループのスレショルド電圧を有する第１及び第２メモリセルからなる一組のメモリセルに、一組の第１〜第３ビットのデータをプログラムする不揮発性半導体メモリ装置のプログラム方法に関するものである。

本発明のさらに他の観点による不揮発性半導体メモリ装置のプログラム方法は、前記第１ビットのデータによって前記第１メモリセルを第２スレショルド電圧グループにプログラムする第１ページプログラム段階；前記第２ビットのデータによって前記第１及び第２メモリセルの中でいずれか一つのスレショルド電圧を第３スレショルド電圧グループにプログラムする第２ページプログラム段階；及び前記第３ビットのデータによって前記第１及び第２メモリの中でいずれか一つのスレショルド電圧を第２スレショルド電圧グループにプログラムする第３ページプログラム段階を具備し、前記第３スレショルド電圧グループにプログラムされる３−レベルメモリセルの選択は前記第１ページプログラム段階の実行結果に基づくと共に、前記第２スレショルド電圧グループにプログラムされる３−レベルメモリセルの選択は前記第２ページプログラム段階の実行結果に基づいている。

前記のようなさらに他の技術的課題を達成するための本発明のさらに他の観点は、順次に増加する各自の第１〜第３スレショルド電圧グループのスレショルド電圧を有する第１及び第２メモリセルからなる一組のメモリセルにプログラムされた一組の第１〜第３ビットのデータを読み出す不揮発性半導体メモリ装置の読出方法に関するものである。本発明のさらに他の観点による不揮発性半導体メモリ装置の読出方法は、前記第１スレショルド電圧グループの前記第１メモリセル及び前記第３スレショルド電圧グループの前記第２メモリセルを確認して前記第１ビットデータを読み出す第１ページ読出段階；前記第３スレショルド電圧グループの前記第１メモリセル及び前記第２メモリセルを確認して前記第２ビットデータを読み出す第２ページ読出段階；及び前記第１スレショルド電圧グループ及び第３スレショルド電圧グループの前記第２メモリセルを確認し、前記第２スレショルド電圧グループの前記第１メモリセルを排除して、前記第３ビットデータを読み出す第３ページ読出段階を具備する。

前記のように、本発明の３−レベル不揮発性半導体メモリ装置においては、ページバッファーとデータ入出力線間に３−レベルコード変換回路が要求されない。よって、本発明の３−レベル不揮発性半導体メモリ装置によれば、レイアウト負担が著しく軽減される。

また、本発明の３−レベル不揮発性半導体メモリ装置のプログラム方法においては、順次に提供される三つのビットのデータによって、第１及び第２メモリセルのスレショルド電圧が同時に制御される。よって、本発明の３−レベル不揮発性半導体メモリ装置のプログラム方法によれば、プログラム時の全体的な動作速度が著しく改善される。

また、本発明の３−レベル不揮発性半導体メモリ装置の読出方法においては、各ビットのデータは独立的に確認でき、１回の読出で確認可能である。よって、本発明の３−レベル不揮発性半導体メモリ装置の読出方法によれば、読出時の全体的な動作速度が著しく改善される。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好適な実施例を例示する添付図面及び添付図面に記載した内容を参照しなければならない。各図面を理解するにあたって、同一部材はできるだけ同一参照符号で表そうとすることに留意しなければならない。そして、本発明の要旨を不要にあいまいにする可能性があると判断される公知機能及び構成に対する詳細な説明は省略する。

本発明の不揮発性半導体メモリ装置は３−レベルメモリセルを含む。３−レベルメモリセルＭＣは、前述したように、三つのレベルのスレショルド電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）グループにプログラムされることができる。そして、メモリセルＭＣのスレショルド電圧のグループは、第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２を基準として区分できる。本明細書では、第１基準電圧ＶＲ１より低いスレショルド電圧グループを“第１スレショルド電圧グループＧ１”と称し、第１基準電圧ＶＲ１と第２基準電圧ＶＲ２間のスレショルド電圧グループを“第２スレショルド電圧グループＧ２”と称する。そして、第２基準電圧ＶＲ２より高いスレショルド電圧グループを“第３スレショルド電圧グループＧ３”と称する。

一方、本発明の不揮発性半導体メモリ装置での第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２は、プログラムのパス（ｐａｓｓ、成功）可否を確認のための確認読出時と、記憶されたデータを読み出すためのノーマル読出時とで、相違するレベルに設定されることができる。本明細書では、確認読出時とノ−マル読出時の第１基準電圧ＶＲ１及び第２基準電圧ＶＲ２は同じなものと仮定する。しかし、これはただ説明の便宜のためのもので、これによって本発明の技術的保護範囲は制限されない。

以下、添付図面を参照して本発明の好適な実施例を説明することにより、本発明を詳細に説明する。

図７は本発明の一実施例による不揮発性半導体メモリ装置の一部を示す図である。図７には、メモリアレイ１００、ページバッファー２００、及びローデコーダー３００が示されている。

前記メモリアレイ１００は、行と列のマトリックス構造上に配列される複数のメモリセルを含む。図８は図７のメモリアレイ１００の一部を示す図で、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。

前記メモリアレイ１００は、図８に示すように、第１ストリングＳＴ１及び第２ストリングＳＴ２を含む。前記第１ストリングＳＴ１は第１ビットラインＢＬ１に連結され、前記第２ストリングＳＴ２は第２ビットラインＢＬ２に連結される。前記第１ストリングＳＴ１は複数の第１メモリセルＭＣ１を含み、前記第２ストリングＳＴ２は複数の第２メモリセルＭＣ２を含む。前記第１及び第２メモリセルＭＣ１、ＭＣ２は電気的にプログラム及び消去が可能であり、電源が供給されない状態でもデータの記憶が可能である。一方、本実施例においては、一つの第１メモリセルＭＣ１と一つの第２メモリセルＭＣ２が一組を成す。

前記一組の第１及び第２メモリセルＭＣ１、ＭＣ２には、一組を成す第１〜第３ビットのデータ値がプログラムされることができる。また、前記一組の二つメモリセルのスレショルド電圧による記憶状態は前記第１〜第３ビットのデータ値として読み出される。

本明細書及び図面で、第１〜第３ビットは参照番号‘ＢＩＴ１〜ＢＩＴ３’で表すことができる。そして、一組の二つメモリセルを利用したデータのプログラム及び読出方法は、本明細書で追って後に詳細に説明する。

本発明の好適な実施例によれば、一組を成す前記第１メモリセルＭＣ１及び前記第２メモリセルＭＣ２は第１ストリングＳＴ１と第２ストリングＳＴ２に分散して配置され、同じワードライン（図８ではＷＬ＜ｎ−１＞）によって制御される。

また図７を参照すれば、前記ページバッファー２００は、前記第１及び第２ビットラインＢＬ１、ＢＬ２を介して、前記メモリアレイ１００に連結される。そして、前記ページバッファー２００は一組の第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータを一組の第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧グループにマッピングするように駆動される。

図９は図７のページバッファー２００を詳細に示す図である。前記ページバッファー２００は、スイッチＳＷ、第１ラッチブロックＬＴＢＫ１、及び第２ラッチブロックＬＴＢＫ２を含む。

前記スイッチＳＷは、所定のスイッチ制御信号ＳＷＣに応答して、前記第１ビットラインＢＬ１と前記第２ビットラインＢＬ２を連結する。

前記第１ラッチブロックＬＴＢＫ１は第１ラッチデータＤＬＴ１を記憶することができ、前記第１ビットラインＢＬ１を通じて、前記メモリアレイ１００とデータを送受信することができる。前記第１バッファーブロックＬＴＢＫ１は、具体的に、センシング端子ＮＳＥＮ、第１ラッチ部２１０、第１フロップ部２２０、及び反転フロップ部２３０を含む。

前記センシング端子ＮＳＥＮは、所定の第１ビットライン連結信号ＢＬＳＨＦ１に応答して、前記第１ビットラインＢＬ１と連結される。この際、前記センシング端子ＮＳＥＮのデータは、ビットライン遮断素子２４０を通じて、前記第１ビットラインＢＬ１に提供されることができる。

前記第１ラッチ部２１０は第１ラッチデータＤＬＴ１をラッチして記憶する。そして、前記第１ラッチ部２１０は、第１ビットライン選択信号ＢＬＳＬＴ１に応答して、前記第１ラッチデータＤＬＴ１を前記第１ビットラインＢＬ１と送受信することができる。

前記第１フロップ部２２０は、前記センシング端子ＮＳＥＮの電圧レベル又は前記第２バッファーブロックＬＴＢＫ２の第２ラッチデータＤＬＴ２によって、前記第１ラッチデータＤＬＴ１を論理“Ｌ”から論理“Ｈ”にフロップさせるように制御される。本明細書の特許請求範囲では、論理“Ｌ”は‘第１論理状態’と、論理“Ｈ”は‘第２論理状態’と呼ぶことができる。

前記第１フロップ部２２０は、より具体的に、伝達手段２２１及びフロップ手段２２３を含む。前記伝達手段２２１は、伝達制御信号ＴＲに応答してイネーブルされる。この際、前記伝達手段２２１は、前記第２バッファーブロックＬＴＢＫ２の第２ラッチデータＤＬＴ２によって、前記第１ラッチデータＤＬＴ１を論理“Ｌ”から論理“Ｈ”にフロップさせる。

前記フロップ手段２２３は、第１ラッチ制御信号ＬＣＨ１に応答してイネーブルされる。この際、前記フロップ手段２２３は、前記センシング端子ＮＳＥＮの電圧レベルによって前記第１ラッチ部２１０にラッチされた第１ラッチデータＤＬＴ１を論理“Ｌ”から論理“Ｈ”にフロップするように制御する。

前記反転フロップ部２３０は、前記センシング端子ＮＳＥＮ及び前記第２バッファーブロックＬＴＢＫ２の第２ラッチデータＤＬＴ２によって、前記第１ラッチ部２１０の前記第１ラッチデータＤＬＴ１を論理“Ｈ”から論理“Ｌ”に反転フロップさせるように制御される。前記反転フロップ部２３０は、センシング端子ＮＳＥＮの電圧レベルによって、前記第１ラッチデータＤＬＴ１を反転フロップするように制御する。この際、前記第２ラッチブロックＬＴＢＫ２にラッチされた第２ラッチデータＤＬＴ２に論理状態が“Ｌ”の場合には、前記反転フロップ部２３０による前記第１ラッチデータＤＬＴ１の論理“Ｈ”から論理“Ｌ”への反転フロップは遮断される。

望ましくは、第１バッファーブロックＬＴＢＫ１は第１入出力部２５０をさらに含む。前記第１入出力部２５０は前記第１ラッチ部２１０の第１ラッチデータＤＬＴ１をローディングしたり、前記第１ラッチデータＤＬＴ１を内部データ線ＩＤＬに提供したりする。

図９において、センシング端子プリチャージ部２０１は、センシングプリチャージ信号／ＰＲＥに応答して、前記センシング端子ＮＳＥＮを電源電圧ＶＤＤにプリチャージさせる。

続いて図９を参照すれば、前記第２ラッチブロックＬＴＢＫ２は第２ラッチデータＤＬＴ２を記憶することができ、前記第２ビットラインＢＬ２を通じて、前記メモリアレイ１００とデータを送受信することができる。

前記第２バッファーブロックＬＴＢＫ２は、具体的に、第２ラッチ部２６０及び第２フロップ部２７０を含む。前記第２ラッチ部２６０は、第２ラッチデータＤＬＴ２をラッチして記憶する。そして、前記第２ラッチ部２６０は、第２ビットライン選択信号ＢＬＳＬＴ２に応答して、前記第２ラッチデータＤＬＴ２を前記第２ビットラインＢＬ２と送受信することができる。

前記第２フロップ部２７０は、前記センシング端子ＮＳＥＮの電圧レベルによって、前記第２ラッチデータＤＬＴ２を論理“Ｌ”から論理“Ｈ”にフロップさせるように制御される。前記第２フロップ部２７０は、第２ラッチ制御信号ＬＣＨ２に応答してイネーブルされる。この際、前記第２フロップ部２７０は前記センシング端子ＮＳＥＮの電圧レベルによって前記第２ラッチ部２６０にラッチされた第２ラッチデータＤＬＴ２を論理“Ｌ”から論理“Ｈ”にフロップするように制御する。

また図７を参照すれば、ローデコーダー３００は前記メモリアレイ１００に連結され、選択されたワードラインＷＬの電圧レベルを制御し、ストリング選択信号ＳＳＬ及びグラウンド選択信号ＧＳＬを発生する。すなわち、前記ローデコーダー３００は、ローアドレスＸＡＤＤによるワードラインＷＬを選択する。

データ入出力回路４００は、前記ページバッファー２００にラッチされたデータを外部システムに出力し、また外部システムから入力されるデータを前記ページバッファー２００にローディングする。

続いて図７を参照すれば、本発明の不揮発性半導体メモリ装置は、ページ確認回路５００及び制御信号発生回路６００をさらに具備する。

前記ページ確認回路５００は、前記ローアドレスＸＡＤＤを受信し、ページ情報ＰＧＩＦを前記制御信号発生回路６００に提供する。この際、前記ページ情報ＰＧＩＦは、受信される前記ローアドレスＸＡＤＤが第１〜第３ページの中でどのページに相当するかについての情報を含む。

前記制御信号発生回路６００は、動作命令ＣＭＤ及び前記ページ情報ＰＧＩＦによってプログラム、読出動作などを決定し、これによる制御信号を前記ページバッファー２００、ローデコーダー３００、及びデータ入出力回路４００に提供する。

一方、本実施例において、内部データ線ＩＤＬのデータ値は、プログラム又は読出動作の時、外部に提供される第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータと一致すると仮定する。すなわち、各ビットのデータが“１”の場合、前記内部データ線ＩＤＬは“Ｈ”であり、各ビットのデータが“０”の場合、前記内部データ線ＩＤＬは“Ｌ”であると仮定する。

図７に示すように、本発明の３−レベル不揮発性半導体メモリ装置においては、ページバッファー２００とデータ入出力線４００間に、図６の従来技術のような、３−レベルコード変換回路が要求されない。よって、本発明の３−レベル不揮発性半導体メモリ装置によれば、レイアウト負担が著しく軽減される。

つぎに、本発明の不揮発性半導体メモリ装置のプログラム方法を説明する。ここで、一組のメモリセルに対するプログラムは、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ用いる第１〜第３ページプログラム段階順に進む。

図１０及び図１１はそれぞれ本発明の不揮発性半導体メモリ装置のプログラム方法による第１ページプログラム段階を示すフローチャート及びデータ流れ図である。第１ページプログラム段階では、第１ビットＢＩＴ１のデータによって第１メモリセルＭＣ１のスレショルド電圧が第２スレショルド電圧グループＧ２にプログラムされる。

図１０を参照すれば、Ｓ１１１０段階で、第１ラッチデータＤＬＴ１が論理“Ｈ”にリセットされる。そして、Ｓ１１２０段階で、第１ビットＢＩＴ１のデータが内部データ線ＩＤＬを通じて、前記第１ラッチデータＤＬＴ１にローディングされる（図１１の（Ａ１）参照）。すなわち、第１ビットＢＩＴ１が“０”の場合には、前記第１ラッチデータＤＬＴ１は“Ｌ”にラッチされる。一方、前記第１ビットＢＩＴ１が“１”の場合には、前記第１ラッチデータＤＬＴ１は“Ｈ”を維持する。

ついで、Ｓ１１３０段階で、前記第１ラッチデータＤＬＴ１を用いて、前記第１メモリセルＭＣ１に対するプログラムが実行される（図１１の（Ａ２）参照）。すなわち、第１ビットＢＩＴ１が“０”の場合には、前記第１メモリセルＭＣ１のスレショルド電圧は高くなり、第１ビットＢＩＴ１が“１”の場合には、前記第１メモリセルＭＣ１のスレショルド電圧は以前の状態をそのまま維持する。

そして、Ｓ１１４０段階で、前記第１基準電圧ＶＲ１を基準として前記第１メモリセルＭＣ１のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図１１の（Ａ３）参照）。すなわち、前記第１メモリセルＭＣ１のスレショルド電圧が第１基準電圧ＶＲ１以上であるか否かがセンシング端子ＮＳＥＮに反映される。言い換えれば、前記第１メモリセルＭＣ１のスレショルド電圧が第１基準電圧ＶＲ１より高い場合には、前記センシング端子ＮＳＥＮの電圧レベルは電源電圧ＶＤＤ側に制御される。一方、前記第１メモリセルＭＣ１のスレショルド電圧が第１基準電圧ＶＲ１より低い場合には、前記センシング端子ＮＳＥＮの電圧レベルは接地電圧ＶＳＳ側に制御される。

Ｓ１１５０段階で、第１ラッチ制御信号ＬＣＨ１が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が“Ｌ”から“Ｈ”にフロップされる（図１１の（Ａ４）参照）。言い換えれば、前記センシング端子ＮＳＥＮの電圧レベルが電源電圧ＶＤＤの方にある場合には、第１ラッチデータＤＬＴ１が“Ｌ”から“Ｈ”にフロップされる。一方、前記センシング端子ＮＳＥＮの電圧レベルが接地電圧ＶＳＳの方にある場合には、第１ラッチデータＤＬＴ１は以前のデータ状態をそのまま維持する。

結果的に、Ｓ１１５０段階の実行後、第１ラッチデータＤＬＴ１が論理“Ｌ”であることは、第１メモリセルＭＣ１に対するプログラムが実行されたが、前記第１メモリセルＭＣ１のスレショルド電圧が目標とする第２スレショルド電圧グループＧ２に制御されなかったことを意味する。

Ｓ１１６０段階で、第１データ線制御信号ＤＩＯ１が“Ｈ”パルスで発生され、第１ラッチデータＤＬＴ１の論理状態が外部へ読み出され（図１１の（Ａ５）参照）、Ｓ１１７０段階で、プログラムの成否が確認される。本実施例においては、Ｓ１１６０段階で読み出されるデータの論理状態“Ｈ”はプログラム成功を示す。一方、Ｓ１１６０段階で読み出されるデータの論理状態“Ｌ”はプログラム失敗を示す。

プログラムが失敗（ｆａｉｌ）であれば、Ｓ１１３０段階から繰り返し実行される。この際、Ｓ１１３０段階で、選択されたワードラインの電圧レベルは次第に増加する。

図１２は、本発明の不揮発性半導体メモリ装置のプログラム方法によって第１ページプログラム段階が実行された後の第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧の変化を示す図である。

第１ビットＢＩＴ１のデータが“１”の場合（ＣＡＳＥ１１）には、第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧は共に消去状態、すなわち第１スレショルド電圧グループＧ１に維持される。

第１ビットＢＩＴ１のデータが“０”の場合（ＣＡＳＥ１２）には、第１メモリセルＭＣ１のスレショルド電圧は第２スレショルド電圧グループＧ２に制御され、第２メモリセルＭＣ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。

図１３ａ及び図１３ｂは、本発明の不揮発性半導体メモリ装置のプログラム方法による第２ページプログラム段階を示すフローチャートである。そして、図１４ａ及び図１４ｂは、図１３ａ及び図１３ｂのフローチャートによるデータ流れ図である。第２ページプログラム段階では、第２ビットＢＩＴ２のデータによって第１メモリセルＭＣ１又は第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３にプログラムされる。

図１３ａ及び図１３ｂを参照すれば、Ｓ１２０５段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理“Ｈ”にリセットされる。そして、Ｓ１２１０段階で、第２ビットＢＩＴ２のデータが内部データ線ＩＤＬを通じて、前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を制御するデータローディング段階が実行される（図１４ａの（Ｂ１）参照）。すなわち、第２ビットＢＩＴ２が“０”の場合には、前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は“Ｌ”にラッチされる。一方、前記第２ビットＢＩＴ２が“１”の場合には、前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は“Ｈ”を維持する。

以後、Ｓ１２１５段階及びＳ１２２０段階で、前記第１ページプログラム段階による前記第１メモリセルＭＣ１のデータを用いて、前記データローディング段階による前記第２ラッチデータを制御する以前データ反映段階が実行される。

具体的に、前記Ｓ１２１５段階で、第１ページプログラム段階が実行された前記第１メモリセルＭＣ１のデータが第１基準電圧ＶＲ１を基準としてセンシング端子ＮＳＥＮに反映される（図１４ａの（Ｂ２）参照）。そして、Ｓ１２２０段階では、Ｓ１２１５段階による前記センシング端子ＮＳＥＮの電圧レベルを用いて、前記Ｓ１２１０段階による前記第２ラッチデータＤＬＴ２が制御される（図１４ａの（Ｂ３）参照）。結果的に、第１ビットＢＩＴ１が“０”の場合には、前記第２ラッチデータＤＬＴ２は“Ｈ”にフロップされる。一方、前記第１ビットＢＩＴ１が“１”の場合には、前記第２ラッチデータＤＬＴ２は以前の状態をそのまま維持する。

そして、Ｓ１２２５段階で、伝達制御信号ＴＲが“Ｈ”に活性化する。したがって、Ｓ１２２５段階では、前記Ｓ１２２０段階による前記第２ラッチデータＤＬＴ２を用いて、前記Ｓ１２１０段階による前記第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図１４ａの（Ｂ４）及び（Ｂ４’）参照）。すなわち、第１ビットＢＩＴ１が“０”の場合には、前記第１ラッチデータＤＬＴ１は以前の状態をそのまま維持する。一方、前記第１ビットＢＩＴ１が“１”の場合には、前記第１ラッチデータＤＬＴ１は“Ｌ”にフロップされる。

前記Ｓ１２２５段階の実行後、前記第１ラッチデータＤＬＴ１と前記第２ラッチデータＤＬＴ２の論理状態は次のようである。

すなわち、第２ビットＢＩＴ２のデータが“１”の場合には、前記第１ビットＢＩＴ１のデータ値にかかわらず、前記第１ラッチデータＤＬＴ１と前記第２ラッチデータＤＬＴ２は論理“Ｈ”である。

そして、第１ビットＢＩＴ１のデータが“０”で、前記第２ビットＢＩＴ２のデータが“０”の場合には、前記第１ラッチデータＤＬＴ１は論理“Ｌ”であり、前記第２ラッチデータＤＬＴ２は論理“Ｈ”である。

そして、第１ビットＢＩＴ１のデータが“１”で、前記第２ビットＢＩＴ２のデータが“０”の場合には、前記第１ラッチデータＤＬＴ１は論理“Ｈ”であり、前記第２ラッチデータＤＬＴ２は論理“Ｌ”である。

以後、Ｓ１２３０段階で、前記Ｓ１２２０段階及び前記Ｓ１２２５段階による前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を用いて、前記第１及び第２メモリセルＭＣ１、ＭＣ２に対するプログラムを行うプログラム実行段階が進む（図１４ｂの（Ｂ５）参照）。すなわち、第２ビットＢＩＴ２が“１”の場合には、前記第１メモリセルＭＣ１のスレショルド電圧は以前の状態をそのまま維持する。

一方、第２ビットＢＩＴ２が“０”の場合には、前記第１メモリセルＭＣ１又は第２メモリセルＭＣ２のスレショルド電圧は第３スレショルド電圧グループＧ３に制御される。言い換えれば、前記第１ビットＢＩＴ１が“０”であれば、前記第１メモリセルＭＣ１のスレショルド電圧は第３スレショルド電圧グループＧ３に制御される。前記第１ビットＢＩＴ１が“１”であれば、前記第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に制御される。

結果的に、前記第１ページプログラム段階の実行によって前記第１メモリセルＭＣ１が第２スレショルド電圧グループＧ２に制御された場合には、前記第２ページプログラム段階で、前記第１メモリセルＭＣ１が第３スレショルド電圧グループＧ３に制御される。一方、前記第１ページプログラム段階の実行によって前記第１メモリセルＭＣ１が第１スレショルド電圧グループＧ１に維持される場合には、前記第２ページプログラム段階で、前記第２メモリセルＭＣ２が第３スレショルド電圧グループＧ３に制御される。

ついで、Ｓ１２３５段階で、前記第２基準電圧ＶＲ２を基準として前記第１メモリセルＭＣ１のスレショルド電圧を前記センシング端子ＮＳＥＮに反映する（図１４ｂの（Ｂ６）参照）。すなわち、前記第１メモリセルＭＣ１のスレショルド電圧が第２基準電圧ＶＲ２以上であるか否かがセンシング端子ＮＳＥＮに反映される。

Ｓ１２４０段階で、第１ラッチ制御信号ＬＣＨ１を“Ｈ”パルスで発生し、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が“Ｌ”から“Ｈ”にフロップされる（図１４ｂの（Ｂ７）参照）。

そして、Ｓ１２４５段階で、前記第２基準電圧ＶＲ２を基準として前記第２メモリセルＭＣ２のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図１４ｂの（Ｂ８）参照）。すなわち、前記第２メモリセルＭＣ２のスレショルド電圧が第２基準電圧ＶＲ２以上であるか否かがセンシング端子ＮＳＥＮに反映される。

Ｓ１２５０段階で、第２ラッチ制御信号ＬＣＨ２が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が“Ｌ”から“Ｈ”にフロップされる（図１４ｂの（Ｂ９）参照）。

Ｓ１２５５段階で、第１データ線制御信号ＤＩＯ１及び第２データ線制御信号ＤＩＯ２が同時に又は順次に“Ｈ”パルスで発生され、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態が外部へ読み出され（図１４ｂの（Ｂ１０）参照）、Ｓ１２６０段階でプログラムの成否が確認される。

この際、本発明の不揮発性半導体メモリ装置においては、前記Ｓ１２６０段階でのプログラム成否を確認するためのプログラム確認回路として、前記第１メモリセルＭＣ１と前記第２メモリセルＭＣ２の中でいずれか一つのスレショルド電圧が第３スレショルド電圧グループＧ３に制御されれば、プログラム成功を確認することができる回路が要求されることは当業者には明らかである。そして、このようなプログラム確認回路は多様な形態に具現できることも当業者には明らかである。

プログラムが失敗（ｆａｉｌ）であれば、Ｓ１２３０段階から繰り返し実行される。この際、Ｓ１２３０段階で、選択されたワードラインの電圧レベルは次第に増加する。

一方、図１３ｂのＳ１２３５段階、Ｓ１２４０段階、Ｓ１２４５段階、及びＳ１２５０段階でのセンシング端子ＮＳＥＮの電圧レベル及び第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態の変化は、図１０のＳ１１４０及びＳ１１５０段階を参照すると、当業者には自明なので、本明細書でそれについての具体的な説明は省略する。

図１５は、本発明の不揮発性半導体メモリ装置のプログラム方法によって第２ページプログラム段階が実行された後の第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧の変化を示す図である。

第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが共に“１”の場合（ＣＡＳＥ２）１には、第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧は共に消去状態、すなわち第１スレショルド電圧グループＧ１に維持される。

第１ビットＢＩＴ１のデータが“１”で、第２ビットＢＩＴ２のデータが“０”の場合（ＣＡＳＥ２２）には、第１メモリセルＭＣ１のスレショルド電圧は第１スレショルド電圧グループＧ１に維持され、第２メモリセルＭＣ２のスレショルド電圧は第３スレショルド電圧グループＧ３に制御される。

第１ビットＢＩＴ１のデータが“０”で、第２ビットＢＩＴ２のデータが“１”の場合（ＣＡＳＥ２３）には、第１メモリセルＭＣ１のスレショルド電圧は第２スレショルド電圧グループＧ１に維持され、第２メモリセルＭＣ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。

第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが共に“０”の場合（ＣＡＳＥ２４）には、第１メモリセルＭＣ１のスレショルド電圧は第３スレショルド電圧グループＧ３に制御され、第２メモリセルＭＣ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。

図１６ａ及び図１６ｂは、本発明の不揮発性半導体メモリ装置のプログラム方法による第３ページプログラム段階を示すフローチャートである。そして、図１７ａ及び図１７ｂは、図１６ａ及び図１６ｂのフローチャートによるデータ流れ図である。第３ページプログラム段階では、第３ビットＢＩＴ３のデータによって第１メモリセルＭＣ１又は第２メモリセルＭＣ２のスレショルド電圧が第２スレショルド電圧グループＧ２にプログラムされる。

図１６ａ及び図１６ｂを参照すれば、Ｓ１３０５段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理“Ｈ”にリセットする。そして、Ｓ１３１０段階で、第３ビットＢＩＴ３のデータが内部データ線ＩＤＬを通じて、前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を制御するデータローディング段階が実行される（図１７ａの（Ｃ１）参照）。すなわち、第３ビットＢＩＴ３が“０”の場合には、前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は“Ｌ”にラッチされる。一方、前記第３ビットＢＩＴ３が“１”の場合には、前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２は“Ｈ”を維持する。

以後、Ｓ１３１５段階及びＳ１３２０段階で、前記第２ページプログラム段階による前記第２メモリセルＭＣ２のデータを用いて、前記データローディング段階による前記第２ラッチデータＤＬＴ２を制御する以前データ反映段階が実行される。

具体的に、前記Ｓ１３１５段階で、第２ページプログラム段階が実行された前記第２メモリセルＭＣ２のデータが第２基準電圧ＶＲ２を基準としてセンシング端子ＮＳＥＮに反映される（図１７ａの（Ｃ２）参照）。そして、Ｓ１３２０段階では、Ｓ１３１５段階による前記センシング端子ＮＳＥＮの電圧レベルを用いて、前記Ｓ１３１０段階による前記第２ラッチデータＤＬＴ２が制御される（図１７ａの（Ｃ３）参照）。結果的に、第１ビットＢＩＴ１が“１”で、第２ビットＢＩＴ２が“０”の場合には、前記第２ラッチデータＤＬＴ２は“Ｈ”にフロップされる。一方、第１ビットＢＩＴ１が“１”で、第２ビットＢＩＴ２が“０”の場合を除いた残りの場合には、前記第２ラッチデータＤＬＴ２は以前の状態をそのまま維持する。

そして、Ｓ１３２５段階で、伝達制御信号ＴＲが“Ｈ”に活性化する。よって、Ｓ１３２５段階では、前記Ｓ１３２０段階による前記第２ラッチデータＤＬＴ２を用いて、前記Ｓ１３１０段階による前記第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図１７ａの（Ｃ４）及び（Ｃ４’）参照）。すなわち、第１ビットＢＩＴ１が“１”で、第２ビットＢＩＴ２が“０”の場合には、前記第１ラッチデータＤＬＴ１は以前の状態をそのまま維持する。

一方、第１ビットＢＩＴ１が“１”で、第２ビットＢＩＴ２が“０”の場合を除いた残りの場合には、前記第１ラッチデータＤＬＴ１は“Ｈ”にフロップされる。

前記Ｓ１３２５段階の実行後、前記第１ラッチデータＤＬＴ１と前記第２ラッチデータＤＬＴ２の論理状態は次のようである。

すなわち、第３ビットＢＩＴ３のデータが“１”の場合には、前記第１及び第２ビットＢＩＴＴ１、ＢＩＴ２のデータ値にかかわらず、前記第１ラッチデータＤＬＴ１と前記第２ラッチデータＤＬＴ２は論理“Ｈ”である。

そして、第１及び第２ビットＢＩＴ１、ＢＩＴ２のデータが“０”で、前記第３ビットＢＩＴ３のデータが“０”の場合には、前記第１ラッチデータＤＬＴ１は論理“Ｈ”であり、前記第２ラッチデータＤＬＴ２は論理“Ｌ”である。

そして、第１ビットＢＩＴ１のデータが“１”で、前記第２及び第３ビットＢＩＴ２、ＢＩＴ３のデータが“０”の場合には、前記第１ラッチデータＤＬＴ１は論理“Ｌ”であり、前記第２ラッチデータＤＬＴ２は論理“Ｈ”である。

そして、第１ビットＢＩＴ１のデータが“０”で、前記第２ビットＢＩＴ２のデータが“１”で、第３ビットＢＩＴ３のデータが“０”の場合には、前記第１ラッチデータＤＬＴ１は論理“Ｈ”であり、前記第２ラッチデータＤＬＴ２は論理“Ｌ”である。

そして、第１〜第３ビットＢＩＴ１〜ＢＩＴ３のデータが皆“０”の場合には、前記第１ラッチデータＤＬＴ１は論理“Ｈ”であり、前記第２ラッチデータＤＬＴ２は論理“Ｌ”である。

以後、Ｓ１３３０段階で、前記Ｓ１３２０段階及び前記Ｓ１３２５段階による前記第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を用いて、前記第１及び第２メモリセルＭＣ１、ＭＣ２に対するプログラムを行うプログラム実行段階が進む（図１７ｂの（Ｃ５）参照）。すなわち、第３ビットＢＩＴ３が“１”の場合には、前記第１メモリセルＭＣ１のスレショルド電圧は以前の状態をそのまま維持する。

一方、第３ビットＢＩＴ３が“０”の場合には、前記第１メモリセルＭＣ１又は第２メモリセルＭＣ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。言い換えれば、前記第１ビットＢＩＴ１が“１”で、第２ビットＢＩＴ２が“０”であれば、前記第１メモリセルＭＣ１のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。もし、第１ビットＢＩＴ１が“１”で、第２ビットＢＩＴ２が“０”の場合を除いた残りの場合には、前記第２メモリセルＭＣ２のスレショルド電圧が第２スレショルド電圧グループＧ２に制御される。

結果的に、前記第２ページプログラム段階の実行によって前記第２メモリセルＭＣ２が第３スレショルド電圧グループＧ３に制御された場合には、前記第３ページプログラム段階で、前記第１メモリセルＭＣ１が第２スレショルド電圧グループＧ２に制御される。一方、前記第２ページプログラム段階の実行によって前記第２メモリセルＭＣ１が第１スレショルド電圧グループＧ１に維持される場合には、前記第３ページプログラム段階で、前記第２メモリセルＭＣ２が第２スレショルド電圧グループＧ２に制御される。

ついで、Ｓ１３３５段階で、前記第１基準電圧ＶＲ１を基準として前記第１メモリセルＭＣ１のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図１７ｂの（Ｃ６）参照）。

Ｓ１３４０段階で、第１ラッチ制御信号ＬＣＨ１が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が“Ｌ”から“Ｈ”にフロップされる（図１７ｂの（Ｃ７）参照）。

そして、Ｓ１３４５段階で、前記第１基準電圧ＶＲ１を基準として前記第２メモリセルＭＣ２のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図１７ｂの（Ｃ８）参照）。

Ｓ１３５０段階で、第２ラッチ制御信号ＬＣＨ２が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が“Ｌ”から“Ｈ”にフロップされる（図１７ｂの（Ｃ９）参照）。

Ｓ１３５５段階で、第１データ線制御信号ＤＩＯ１及び第２データ線制御信号ＤＩＯ２が同時に又は順次に“Ｈ”パルスで発生され、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態が外部へ読み出され（図１７ｂの（Ｂ１０）参照）、Ｓ１３６０段階でプログラムの成否が確認される。

プログラムが失敗であれば、Ｓ１３３０段階から繰り返し実行される。この際、Ｓ１２３０段階で、選択されるワードラインの電圧レベルは次第に増加する。

一方、図１７ｂのＳ１３３５段階、Ｓ１３４０段階、Ｓ１３４５段階、及びＳ１３５０段階でのセンシング端子ＮＳＥＮの電圧レベル及び第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２の論理状態の変化は、図１０のＳ１１４０及びＳ１１５０段階を参照すると、当業者には明らかであるので、本明細書でそれについての具体的な説明は省略する。

図１８は本発明の不揮発性半導体メモリ装置のプログラム方法によって第３ページプログラム段階が実行された後の第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧の変化を示す図である。

第１ビットＢＩＴ１、第２ビットＢＩＴ２、及び第３ビットＢＩＴ３のデータが皆“１”の場合（ＣＡＳＥ３１）には、第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧は共に消去状態、すなわち第１スレショルド電圧グループＧ１に維持される。

第１ビットＢＩＴ１及び第２ビットＢＩＴ２のデータが“１”で、第３ビットＢＩＴ３のデータが“０”の場合（ＣＡＳＥ３２）には、第１メモリセルＭＣ１のスレショルド電圧は第１スレショルド電圧グループＧ１に維持され、第２メモリセルＭＣ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。

第１ビットＢＩＴ１のデータが“１”で、第２ビットＢＩＴ２のデータが“０”で、第３ビットＢＩＴ３のデータが“１”の場合（ＣＡＳＥ３３）には、第１メモリセルＭＣ１のスレショルド電圧は第１スレショルド電圧グループＧ１に維持され、第２メモリセルＭＣ２のスレショルド電圧は第３スレショルド電圧グループＧ３に維持される。

第１ビットＢＩＴ１のデータが“１”で、第２ビットＢＩＴ２のデータが“０”で、第３ビットＢＩＴ３のデータが“０”の場合（ＣＡＳＥ３４）には、第１メモリセルＭＣ１のスレショルド電圧は第２スレショルド電圧グループＧ２に制御され、第２メモリセルＭＣ２のスレショルド電圧は第３スレショルド電圧グループＧ３に維持される。

第１ビットＢＩＴ１のデータが“０”で、第２ビットＢＩＴ２のデータが“１”で、第３ビットＢＩＴ３のデータが“１”の場合（ＣＡＳＥ３５）には、第１メモリセルＭＣ１のスレショルド電圧は第２スレショルド電圧グループＧ２に維持され、第２メモリセルＭＣ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。

第１ビットＢＩＴ１のデータが“０”で、第２ビットＢＩＴ２のデータが“１”で、第３ビットＢＩＴ３のデータが“０”の場合（ＣＡＳＥ３６）には、第１メモリセルＭＣ１のスレショルド電圧は第２スレショルド電圧グループＧ２に維持され、第２メモリセルＭＣ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。

第１ビットＢＩＴ１のデータが“０”で、第２ビットＢＩＴ２のデータが“０”で、第３ビットＢＩＴ３のデータが“１”の場合（ＣＡＳＥ３７）には、第１メモリセルＭＣ１のスレショルド電圧は第３スレショルド電圧グループＧ３に維持され、第２メモリセルＭＣ２のスレショルド電圧は第１スレショルド電圧グループＧ１に維持される。

第１ビットＢＩＴ１、第２ビットＢＩＴ２、及び第３ビットＢＩＴ３のデータが皆“０”の場合（ＣＡＳＥ３８）には、第１メモリセルＭＣ１のスレショルド電圧は第３スレショルド電圧グループＧ３に維持され、第２メモリセルＭＣ２のスレショルド電圧は第２スレショルド電圧グループＧ２に制御される。

また、本発明の３−レベル不揮発性半導体メモリ装置の駆動方法においては、順次提供される三つのビットＢＩＴ１、ＢＩＴ２、ＢＩＴ３のデータによって、第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧が同時に制御される。そして、各ビットに対して１回ないし２回の確認読出動作だけでプログラムの成否が確認できる。よって、本発明の３−レベル不揮発性半導体メモリ装置の駆動方法によれば、プログラム時の全体的な動作速度が著しく改善される。

つぎに、本発明の不揮発性半導体メモリ装置の読出方法を説明する。この際、第１〜第３ビットＢＩＴ１〜ＢＩＴ３をそれぞれ読み出す第１〜第３ページ読出段階が非順序的に進んでも、一組のメモリセルに対する読出には関係ない。

図１９は本発明の不揮発性半導体メモリ装置の読出方法による第１ページ読出段階を示すフローチャートである。そして、図２０ａ及び図２０ｂは図１９のフローチャートによるデータ流れ図である。第１ページ読出段階では、第１スレショルド電圧グループＧ１の第１メモリセルＭＣ１と第３スレショルド電圧グループＧ３の第２メモリセルＭＣ２が確認されて、第１ビットＢＩＴ１のデータが読み出される。

図１９を参照すれば、Ｓ１４１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２が論理“Ｌ”にセットされるセッティング段階が実行される（図２０ａの（Ｄ１）参照）。

そして、Ｓ１４２０段階及びＳ１４３０段階では、第１基準電圧ＶＲ１を基準として確認される前記第１メモリセルＭＣ１のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータＤＬＴ２を制御するデータ引出段階が実行される。

具体的にＳ１４２０段階で、前記第１基準電圧ＶＲ１を基準として前記第１メモリセルＭＣ１のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２０ａの（Ｄ２）参照）。Ｓ１４３０段階で、第２ラッチ制御信号ＬＣＨ２が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が“Ｌ”から“Ｈ”にフロップされる（図２０ａの（Ｄ３）参照）。

そして、Ｓ１４４０段階では、伝達制御信号ＴＲが“Ｈ”に活性化する。よって、Ｓ１４４０段階では、前記Ｓ１４３０段階による前記第２ラッチデータＤＬＴ２を用いて、前記Ｓ１４１０段階でセットされた前記第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図２０ａの（Ｄ４）及び（Ｄ４’）参照）。

Ｓ１４４０段階の実行後、第１ラッチデータＤＬＴ１の論理状態を説明すると次のようである。すなわち、第１メモリセルＭＣ１のスレショルド電圧が第１スレショルド電圧グループＧ１に位置する場合（図１８のＣＡＳＥ３１、ＣＡＳＥ３２、ＣＡＳＥ３３）、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、第１メモリセルＭＣ１のスレショルド電圧が第２及び第３スレショルド電圧グループＧ２、Ｇ３に位置する場合（図１８のＣＡＳＥ３４〜ＣＡＳＥ３８）、第１ラッチデータＤＬＴ１は論理“Ｌ”を維持する。

そして、Ｓ１４５０段階及びＳ１４６０段階では、第２基準電圧ＶＲ２を基準として確認される前記第２メモリセルＭＣ２のスレショルド電圧によるデータを用いて、前記セットされた第１ラッチデータＤＬＴ２をフリップさせるためのフロップ段階が実行される。

具体的に、Ｓ１４５０段階で、前記第２基準電圧ＶＲ２を基準として前記第２メモリセルＭＣ２のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２０ｂの（Ｄ５）参照）。Ｓ１４６０段階で、第１ラッチ制御信号ＬＣＨ１が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が“Ｌ”から“Ｈ”にフロップされる（図２０ｂの（Ｄ６）参照）。

Ｓ１４６０段階で、第１ラッチデータＤＬＴ１の論理状態の変化を説明すると次のようである。すなわち、第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３３及びＣＡＳＥ３４）、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合には、第１ラッチデータＤＬＴ１は以前の論理状態をそのまま維持する。

結局、Ｓ１４４０段階及びＳ１４６０段階の実行による第１ラッチデータＤＬＴ１の論理状態の変化を説明すると次のようである。第１メモリセルＭＣ１のスレショルド電圧が第１スレショルド電圧グループＧ１に位置するか、あるいは第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３１〜ＣＡＳＥ３４）、すなわち第１ビットＢＩＴ１のデータが“１”の場合、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合（図１８のＣＡＳＥ３５〜ＣＡＳＥ３８）、すなわち第１ビットＢＩＴ１のデータが“０”の場合には、第１ラッチデータＤＬＴ１は論理“Ｌ”を維持する。

Ｓ１４７０段階で、第１データ線制御信号ＤＩＯ１が“Ｈ”パルスで発生され、第１ラッチデータＤＬＴ１の論理状態が外部へ読み出され、第１ビットＢＩＴ１のデータが確認されるデータ確認段階が実行される（図２０ｂの（Ｄ７）参照）。

本実施例において、論理“Ｈ”の出力データは第１ビットＢＩＴ１のデータが“１”であることを示し、論理“Ｌ”の出力データは第１ビットＢＩＴ１のデータが“０”であることを示す。

このように、本発明の不揮発性半導体メモリ装置の駆動方法によれば、第１ビットＢＩＴ１のデータ値が１回の読出で確認できる。

図２１は本発明の不揮発性半導体メモリ装置の読出方法による第２ページ読出段階を示すフローチャートである。そして、図２２ａ及び図２２ｂは図２１のフローチャートによるデータ流れ図である。第２ページ読出段階では、第３スレショルド電圧グループＧ３の第１又は第２メモリセルＭＣ１、ＭＣ２が確認され、第２ビットＢＩＴ２のデータが読み出される。

図２１を参照すれば、Ｓ１５１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理“Ｌ”にセットするセッティング段階が実行される（図２２ａの（Ｅ１）参照）。

そして、Ｓ１５２０段階及びＳ１５３０段階では、第２基準電圧ＶＲ２を基準として確認される前記第２メモリセルＭＣ２のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータＤＬＴ２が制御される第１データ引出段階が実行される。

具体的に、Ｓ１５２０段階で、前記第２基準電圧ＶＲ２を基準として前記第２メモリセルＭＣ２のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２２ａの（Ｅ２）参照）。Ｓ１５３０段階で、第２ラッチ制御信号ＬＣＨ２が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が“Ｌ”から“Ｈ”にフロップされる（図２２ａの（Ｅ３）参照）。

Ｓ１５３０段階の実行後、第２ラッチデータＤＬＴ２の論理状態を説明すると次のようである。すなわち、第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３３、ＣＡＳＥ３４）、第２ラッチデータＤＬＴ２は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合（図１８のＣＡＳＥ３１〜ＣＡＳＥ３２、ＣＡＳＥ３５〜ＣＡＳＥ３８）には、第２ラッチデータＤＬＴ１は論理“Ｌ”を維持する。

そして、Ｓ１５４０段階及びＳ１５５０段階では、第２基準電圧ＶＲ２を基準として確認される前記第１メモリセルＭＣ１のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータＤＬＴ２が制御される第２データ引出段階が実行される。

具体的に、Ｓ１５４０段階で、前記第２基準電圧ＶＲ２を基準として前記第１メモリセルＭＣ１のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２２ｂの（Ｅ４）参照）。Ｓ１５５０段階で、第２ラッチ制御信号ＬＣＨ２が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が“Ｌ”から“Ｈ”にフロップされる（図２２ｂの（Ｅ５）参照）。

Ｓ１５５０段階の実行後、第２ラッチデータＤＬＴ２の論理状態を説明すると次のようである。すなわち、第１メモリセルＭＣ１のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３７、ＣＡＳＥ３８）、第２ラッチデータＤＬＴ２は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合（図１８のＣＡＳＥ３１〜ＣＡＳＥ３６）には、第２ラッチデータＤＬＴ１は以前の論理状態をそのまま維持する。

そして、Ｓ１５６０段階では、伝達制御信号ＴＲが“Ｈ”に活性化する。よって、Ｓ１５６０段階では、前記Ｓ１５３０段階及びＳ１５５０段階による前記第２ラッチデータＤＬＴ２を用いて、前記Ｓ１５１０段階でセットされた前記第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図２２ｂの（Ｅ６）及び（Ｅ６’）参照）。

Ｓ１５６０段階の実行後、第１ラッチデータＤＬＴ１の論理状態を説明すると次のようである。すなわち、第１メモリセルＭＣ１又は第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３３、ＣＡＳＥ３４、ＣＡＳＥ３７、ＣＡＳＥ３８）、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合（図１８のＣＡＳＥ３１、ＣＡＳＥ３２、ＣＡＳＥ３５、ＣＡＳＥ３６）には、第１ラッチデータＤＬＴ１は論理“Ｌ”を維持する。

Ｓ１５７０段階で、第１データ線制御信号ＤＩＯ１が“Ｈ”パルスで発生され、第１ラッチデータＤＬＴ１の論理状態が外部へ読み出されて第１ビットＢＩＴ１のデータが確認されるデータ確認段階が実行される（図２２ｂの（Ｅ７）参照）。本実施例において、論理“Ｈ”の出力データは第２ビットＢＩＴ２のデータが“１”であることを示し、論理“Ｌ”の出力データは第２ビットＢＩＴ２のデータが“０”であることを示す。

このように、本発明の不揮発性半導体メモリ装置の駆動方法によれば、第２ビットＢＩＴ２のデータ値も１回の読出で確認できる。

図２３ａ及び図２３ｂは本発明の不揮発性半導体メモリ装置の読出方法による第３ページ読出段階を示すフローチャートである。そして、図２４ａ及び図２４ｂは図２３ａ及び図２３ｂのフローチャートによるデータ流れ図である。第３ページ読出段階では、第１スレショルド電圧グループＧ１又は第３スレショルド電圧グループＧ３の第２メモリセルＭＣ２が確認され、第２スレショルド電圧グループＧ２の第１メモリセルＭＣ１が排除されて、第３ビットＢＩＴ３のデータが読み出される。

図２３ａ及び図２３ｂを参照すれば、Ｓ１６１０段階で、第１及び第２ラッチデータＤＬＴ１、ＤＬＴ２を論理“Ｌ”にセットするセッティング段階が実行される（図２４ａの（Ｆ１）参照）。

そして、Ｓ１６２０段階及びＳ１６３０段階では、第１基準電圧ＶＲ１を基準として確認される前記第２メモリセルＭＣ２のスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータＤＬＴ２を制御するデータ引出段階が実行される。

具体的に、Ｓ１６２０段階で、前記第１基準電圧ＶＲ１を基準として前記第２メモリセルＭＣ２のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２４ａの（Ｆ２）参照）。Ｓ１６３０段階で、第２ラッチ制御信号ＬＣＨ２が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第２ラッチデータＤＬＴ２が“Ｌ”から“Ｈ”にフロップされる（図２４ａの（Ｆ３）参照）。

そして、Ｓ１６４０段階では、伝達制御信号ＴＲが“Ｈ”に活性化する。よって、Ｓ１６４０段階では、前記Ｓ１４３０段階による前記第２ラッチデータＤＬＴ２を用いて、前記Ｓ１６１０段階でセットされた前記第１ラッチデータＤＬＴ１を制御する伝達段階が実行される（図２４ａの（Ｆ４）及び（Ｆ４’）参照）。

Ｓ１６４０段階の実行後、第１ラッチデータＤＬＴ１の論理状態を説明すると次のようである。すなわち、第２メモリセルＭＣ２のスレショルド電圧が第１スレショルド電圧グループＧ１に位置する場合（図１８のＣＡＳＥ３１、ＣＡＳＥ３５、ＣＡＳＥ３７）、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、第１メモリセルＭＣ１のスレショルド電圧が第２及び第３スレショルド電圧グループＧ２、Ｇ３に位置する場合（図１８のＣＡＳＥ３２、ＣＡＳＥ３３、ＣＡＳＥ３４、ＣＡＳＥ３６及びＣＡＳＥ３８）、第１ラッチデータＤＬＴ１は論理“Ｌ”を維持する。

そして、Ｓ１６５０段階及びＳ１６６０段階では、第２基準電圧ＶＲ２を基準として確認される前記第２メモリセルＭＣ２のスレショルド電圧によるデータを用いて、前記セットされた第１ラッチデータＤＬＴ１をフリップさせるフロップ段階が実行される。

具体的に、Ｓ１６５０段階で、前記第２基準電圧ＶＲ２を基準として前記第２メモリセルＭＣ２のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２４ｂの（Ｆ５）参照）。Ｓ１６６０段階で、第１ラッチ制御信号ＬＣＨ１が“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が“Ｌ”から“Ｈ”にフロップされる（図２４ｂの（Ｆ６）参照）。

Ｓ１６６０段階で、第１ラッチデータＤＬＴ１の論理状態の変化を説明すると次のようである。すなわち、第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３３及びＣＡＳＥ３４）、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合には、第１ラッチデータＤＬＴ１は以前の論理状態をそのまま維持する。

ここで、Ｓ１６４０段階及びＳ１６６０段階の実行による、第１ラッチデータＤＬＴ１の論理状態の変化を説明すると次のようである。第２メモリセルＭＣ１のスレショルド電圧が第１スレショルド電圧グループＧ１又は第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３１、ＣＡＳＥ３５、ＣＡＳＥ３７、そしてＣＡＳＥ３３、ＣＡＳＥ３４）、第１ラッチデータＤＬＴ１は論理“Ｌ”から論理“Ｈ”に制御される。一方、残りの場合（図１８のＣＡＳＥ３２、ＣＡＳＥ３６及びＣＡＳＥ３８）には、第１ラッチデータＤＬＴ１は論理“Ｌ”を維持する。

そして、Ｓ１６７０段階及びＳ１６８０段階では、第１基準電圧ＶＲ１を基準として確認される前記第１メモリセルＭＣ１のスレショルド電圧によるデータを用いて、前記フロップされた第１ラッチデータＤＬＴ１を反転フリップさせる反転フロップ段階が実行される。この際、前記第１ラッチデータＤＬＴ１の反転フロップはＳ１６３０段階でフロップされた前記第２ラッチデータＤＬＴ２によってイネーブルされる。

具体的に、Ｓ１６７０段階で、前記第１基準電圧ＶＲ１を基準として前記第１メモリセルＭＣ１のスレショルド電圧が前記センシング端子ＮＳＥＮに反映される（図２４ｂの（Ｆ７）参照）。Ｓ１６８０段階で、反転ラッチ信号ＩＶＬＣＨが“Ｈ”パルスで発生され、この際、前記センシング端子ＮＳＥＮの電圧レベル及び第２ラッチデータＤＬＴ２によって選択的に第１ラッチデータＤＬＴ１が“Ｈ”から“Ｌ”に反転フロップされる（図２４ｂの（Ｆ８）及び（Ｆ８’）参照）。

言い換えれば、前記センシング端子ＮＳＥＮの電圧レベルによって選択的に第１ラッチデータＤＬＴ１が“Ｈ”から“Ｌ”に反転フロップされ、前記第１ラッチデータＤＬＴ１の反転フロップは前記第２ラッチデータＤＬＴ２が“Ｈ”にフロップされた場合にだけ実行できる。

したがって、前記第１ラッチデータＤＬＴ１の論理“Ｈ”から論理“Ｌ”への反転フロップは、第１メモリセルＭＣ１のスレショルド電圧が第２スレショルド電圧グループＧ２に位置し、第２メモリセルＭＣ２のスレショルド電圧が第３スレショルド電圧グループＧ３に位置する場合（図１８のＣＡＳＥ３４）にだけ発生する。

前記Ｓ１６８０段階が実行された後、第１ラッチデータＤＬＴ１の論理状態を説明すると次のようである。図１８のＣＡＳＥ３１、ＣＡＳＥ３３、ＣＡＳＥ３５、及びＣＡＳＥ３７の場合、第１ラッチデータＤＬＴ１は論理“Ｈ”になる。そして、図１８のＣＡＳＥ３２、ＣＡＳＥ３４、ＣＡＳＥ３６、及びＣＡＳＥ３８の場合、第１ラッチデータＤＬＴ１は論理“Ｌ”になる。

Ｓ１６９０段階で、第１データ線制御信号ＤＩＯ１が“Ｈ”パルスで発生され、第１ラッチデータＤＬＴ１の論理状態が外部へ読み出されて第３ビットＢＩＴ３のデータが確認されるデータ確認段階が実行される（図２４ｂの（Ｆ９）参照）。

このように、本発明の不揮発性半導体メモリ装置の駆動方法によれば、第３ビットＢＩＴ３のデータ値も１回の読出で確認できる。

まとめると、本発明の不揮発性半導体メモリ装置の読出方法によれば、第１〜第３ビットＢＩＴ１〜ＢＩＴ３はそれぞれ一回ずつのデータ出力だけでデータ値が確認できる。よって、本発明の３−レベル不揮発性半導体メモリ装置の駆動方法によれば、読出時の全体的な動作速度が著しく改善される。

つぎに、本発明の不揮発性半導体メモリ装置でのページのデコーディング方法を説明する。

図２５は本発明の不揮発性半導体メモリ装置でのページのデコーディング方法の一例を示す図である。図２５の例においては、第１ストリングＳＴ１及び第２ストリングＳＴ２は、それぞれ２二つのメモリセルで構成される。

図２５の例において、第１ストリングＳＴ１及び第２ストリングＳＴ２のそれぞれに含まれる２２個のメモリセルのうち、２０個のメモリセルは３−レベルにプログラムされるメモリセルＭＣ１ｂ、ＭＣ２ｂであり、残り２個のメモリセルは２−レベルにプログラムされるメモリセルＭＣ１ａ、ＭＣ２ａである。

本明細書においては、説明の便宜のために、３−レベルにプログラムされるメモリセルＭＣ１ｂ、ＭＣ２ｂは‘３−レベルメモリセル’と、そして２−レベルにプログラムされるメモリセルＭＣ１ａ、ＭＣ２ａは‘２−レベルメモリセル’と呼ぶことができる。

まず、一組を成す二つの３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂの選択方法を説明する。好適な実施例によれば、一組の二つの３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂは、図８に示すように、前記第１ストリングＳＴ１及び前記第２ストリングＳＴ２にそれぞれ一つずつ分散して配置される。このような場合、一組の二つの３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂが一つのストリングに皆配置される場合に比べて、データ読出時に利点があるものと知られている。

一方、前記第１ストリングＳＴ１及び第２ストリングＳＴ２のメモリセルには、‘ページアドレス’が割り当てられる。本明細書において、前記‘ページアドレス’は‘ページ’を特定する一連の番号である。そして、‘一つのページ’の間には、特定されるカラムのメモリセルに対して、１ビットのデータが入出力できる。

続いて図２５を参照して、前記第１ストリングＳＴ１及び第２ストリングＳＴ２のメモリセルに対するページの割当て方法を説明すると次のようである。２−レベルメモリセルＭＣ１ａ、ＭＣ２ａには、一つずつのページが割り当てられる。したがって、一つの２−レベルメモリセルＭＣ１ａ、ＭＣ２ａには一つのビットのデータがマッピングされる。図８の例において、ページアドレスＰＡＧＥ１、ＰＡＧＥ２、ＰＡＧＥ６３及びＰＡＧＥ６４は２−レベルメモリセルＭＣ１ａ、ＭＣ２ａに割り当てられる。

一方、３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂの場合には、一組の３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂ当たり三つのページが割り当てられる。よって、一つの３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂには、実質的に１．５個のページが割り当てられるわけである。

図２５の例において、第１ストリングＳＴ１及び第２ストリングＳＴ２で、それぞれ２０個ずつの３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂを用いて、６０個のページが割り当てられる。そして、第１ストリングＳＴ１及び第２ストリングＳＴ２で、それぞれ二つずつの２−レベルメモリセルＭＣ１ａ、ＭＣ２ａを用いて、４個のページが割り当てられる。全体的に、４４個のメモリセルＭＣに６４個のページが割り当てられる。

望ましくは、一組の二つの３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂに割り当てられるページアドレスは、図２５に示すように、一連の順序的関係を有する。この場合、本発明の不揮発性半導体メモリ装置が、ページアドレス順に連続してプログラムする動作を実行する時、信頼性を向上させることができる。

図２５を参照して、２−レベル及び３−レベルメモリセルの配置方法を説明する。図２５のストリングＳＴ１、ＳＴ３は各自のグラウンド選択トランジスタＴＲ１ｇ、ＴＲ２ｇを介して共通ソースラインＣＳＬに連結され、各自のストリング選択トランジスタＴＲ１ｓ、ＴＲ２ｓを介して第１及び第２ビットラインＢＬ１、ＢＬ２に連結される。そして、２−レベルメモリセルＭＣ１ａ、ＭＣ２ａ及び３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂは各自のストリング選択トランジスタＴＲ１ｓ、ＴＲ２ｓとグラウンド選択トランジスタＴＲ１ｇ、ＴＲ２ｇ間に配置される。

本発明の好適な実施例によれば、前記ストリングＳＴ１、ＳＴ２で、２−レベルメモリセルＭＣ１ａ、ＭＣ２ａは前記各自のグラウンド選択トランジスタＴＲ１ｇ、ＴＲ２ｇ及び前記各自のストリング選択トランジスタＴＲ１ｓ、ＴＲ２ｓに隣接して配置される。すなわち、動作の時、３−レベルメモリセルＭＣ１ｂ、ＭＣ２ｂに比べて相対的に低い電圧が印加される２−レベルメモリセルＭＣ１ａ、ＭＣ２ａが前記グラウンド選択トランジスタＴＲ１ｇ、ＴＲ２ｇ及び前記ストリング選択トランジスタＴＲ１ｓ、ＴＲ２ｓに隣接して配置されることにより、前記グラウンド選択トランジスタＴＲ１ｇ、ＴＲ２ｇ及び前記ストリング選択トランジスタＴＲ１ｓ、ＴＲ２ｓの漏洩電流による信頼性低下が減少する。

本発明の不揮発性半導体メモリ装置は、前記ローアドレスＸＡＤＤによって、動作するページの形態を決定し、これによってプログラム及び読出動作が実行される。

図２６は不揮発性半導体メモリ装置での全体的なプログラム動作を簡略に説明するためのフローチャートである。

図２６を参照すれば、Ｓ２１１０段階で、プログラム動作を指示する動作命令ＣＭＤが入力される。そして、Ｓ２１２０段階で、ローアドレスＲＡＤＤ及びプログラムデータが入力される。

Ｓ２１３０段階で、入力されたローアドレスＲＡＤＤが３レベルにプログラムされるメモリセルに相当する３−レベルアドレスであるか否かが判断される。

入力されたローアドレスＲＡＤＤが３−レベルアドレスでないと判断されれば、Ｓ２１４０段階で、通常の２−レベルのプログラム動作が実行される。

そして、入力されたローアドレスＲＡＤＤが３−レベルアドレスであると判断されれば、Ｓ２１６０、Ｓ２１７０、Ｓ２１８０段階で、当該ページによるプログラム動作が実行される。

図２７は不揮発性半導体メモリ装置での全体的な読出動作を簡略に説明するためのフローチャートである。

図２７を参照すれば、Ｓ２２１０段階で、読出動作を指示する動作命令ＣＭＤが入力される。そして、Ｓ２２２０段階で、ローアドレスＲＡＤＤが入力される。

Ｓ２２３０段階で、入力されたローアドレスＲＡＤＤが３レベルにプログラムされたメモリセルに相当する３−レベルアドレスであるか否かが判断される。

入力されたローアドレスＲＡＤＤが３−レベルアドレスでないと判断されれば、Ｓ２２４０段階で、通常の２−レベルの読出動作が実行される。

そして、入力されたローアドレスＲＡＤＤが３−レベルアドレスであると判断されれば、Ｓ２１６０、Ｓ２１７０、Ｓ２１８０段階で、当該ページによる読出動作が実行される。

本発明は図面に示す一実施例に基づいて説明したが、これは例示的なものに過ぎなく、本技術分野の通常の知識を持った者であればこれから多様な変形及び均等な他の実施例が可能であるという点を理解することができるであろう。

例えば、本明細書においては、一組を成す二つのメモリセルが一つのワードラインに共通的に接続され、相違するビットラインに連結される例を示して説明した。しかし、図２８のように、一組を成す二つメモリセルが同一ビットラインに接続され、相違するワードラインに接続される場合にも、ページバッファーの構造を適切に変形することで、本発明の技術的思想を具現することができることは当業者には明らかな事実である。

そして、図２９のような本発明の３−レベル不揮発性半導体メモリ装置のメモリアレイがＮＯＲ型に具現される場合にも、ページバッファーの構造を適切に変形することで、本発明の技術的思想を具現することができることは当業者には明らかな事実である。

また、図３０のような本発明の３−レベル不揮発性半導体メモリ装置のメモリアレイがＯＲ型に具現される場合にも、ページバッファーの構造を適切に変形することで、本発明の技術的思想を具現することができることは当業者には明らかな事実である。

したがって、本発明の真正な技術的保護範囲は特許請求範囲の技術的思想によって決まらなければならないであろう。

本発明は、プログラム及び読出速度を向上させることで、不揮発性半導体メモリ装置に適用することができる。

一般的なトランジスタ型のメモリセルの断面図である。 ２−レベルメモリセルのスレショルド電圧分布を示す一般的な図である。 ４−レベルメモリセルのスレショルド電圧分布を示す一般的な図である。 ３−レベルメモリセルのスレショルド電圧分布を示す一般的な図である。 従来の不揮発性半導体メモリ装置での一組を成すメモリセルのスレショルド電圧グループと三つのビットのデータ値の変換例を説明するための図である。 従来の不揮発性半導体メモリ装置の一部を示す図である。 本発明の一実施例による不揮発性半導体メモリ装置の一部を示す図である。 図７のメモリアレイの一部を示すもので、ＮＡＮＤ型の不揮発性半導体メモリ装置の場合を示す図である。 図７のページバッファーを詳細に示す図である。 本発明の不揮発性半導体メモリ装置のプログラム方法による第１ページプログラム段階を示すフローチャートである。 本発明の不揮発性半導体メモリ装置のプログラム方法による第１ページプログラム段階を示すデータ流れ図である。 本発明の不揮発性半導体メモリ装置のプログラム方法によって第１ページプログラム段階が実行された後のメモリセルのスレショルド電圧の変化を示す図である。 本発明の不揮発性半導体メモリ装置のプログラム方法による第２ページプログラム段階を示すフローチャートである。 本発明の不揮発性半導体メモリ装置のプログラム方法による第２ページプログラム段階を示すフローチャートである。 図１３ａ及び図１３ｂのフローチャートによるデータ流れ図である。 図１３ａ及び図１３ｂのフローチャートによるデータ流れ図である。 本発明の不揮発性半導体メモリ装置のプログラム方法によって第２ページプログラム段階が実行された後のメモリセルのスレショルド電圧の変化を示す図である。 本発明の不揮発性半導体メモリ装置のプログラム方法による第３ページプログラム段階を示すフローチャートである。 本発明の不揮発性半導体メモリ装置のプログラム方法による第３ページプログラム段階を示すフローチャートである。 図１６ａ及び図１６ｂのフローチャートによるデータ流れ図である。 図１６ａ及び図１６ｂのフローチャートによるデータ流れ図である。 本発明の不揮発性半導体メモリ装置のプログラム方法によって第３ページプログラム段階が実行された後の第１及び第２メモリセルＭＣ１、ＭＣ２のスレショルド電圧の変化を示す図である。 本発明の不揮発性半導体メモリ装置の読出方法の第１ページ読出段階を示すフローチャートである。 図１９のフローチャートによるデータ流れ図である。 図１９のフローチャートによるデータ流れ図である。 本発明の不揮発性半導体メモリ装置の読出方法による第２ページ読出段階を示すフローチャートである。 図２１のフローチャートによるデータ流れ図である。 図２１のフローチャートによるデータ流れ図である。 本発明の不揮発性半導体メモリ装置の読出方法による第３ページ読出段階を示すフローチャートである。 本発明の不揮発性半導体メモリ装置の読出方法による第３ページ読出段階を示すフローチャートである。 図２３ａ及び図２３ｂのフローチャートによるデータ流れ図である。 図２３ａ及び図２３ｂのフローチャートによるデータ流れ図である。 本発明の不揮発性半導体メモリ装置でのページのデコーディング方法の一例を示す図である。 不揮発性半導体メモリ装置での全体的なプログラム動作を簡略に説明するためのフローチャートである。 不揮発性半導体メモリ装置での全体的な読出動作を簡略に説明するためのフローチャートである。 図７のメモリアレイの一部を示す他の図である。 図７のメモリアレイの一部を示すさらに他の図で、ＮＯＲ型の不揮発性半導体メモリ装置の場合を示す図である。 図７のメモリアレイの一部を示すさらに他の図、ＯＲ型の不揮発性半導体メモリ装置の場合を示す図である。

符号の説明

１００ メモリアレイ
２００ ページバッファー
２１０ 第１ラッチ部
２２０ 第１フロップ部
２２１ 伝達手段
２２３ フロップ手段
２３０ 反転フロップ部
２４０ ビットライン遮断素子
２５０ 第１出力部
２６０ 第２ラッチ部
２７０ 第２フロップ部
３００ ローデコーダー
４００ データ入出力回路
５００ ページ確認回路
６００ 制御信号発生回路

Claims (25)

1. 不揮発性半導体メモリ装置において、
   第１メモリセルを有する第１ストリング及び第２メモリセルを有する第２ストリングを含むと共に、前記第１ストリングが所定の第１ビットラインに連結され、前記第２ストリングが所定の第２ビットラインに連結されるメモリアレイ；
   前記第１及び第２ビットラインを介して、前記メモリアレイに連結され、一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのスレショルド電圧レベルにマッピングするように駆動されるページバッファー；及び
   前記メモリアレイの選択されたメモリセルのワードラインを制御するローデコーダーを具備し、
   前記一組の第１及び第２メモリセルは、前記第１ストリング及び前記第２ストリングに分散して配置され、同じワードラインによって制御され、
   前記ページバッファーは、前記第１ビットラインと前記第２ビットラインとの連結を制御するスイッチを具備する
   ことを特徴とする、不揮発性半導体メモリ装置。
2. 前記ページバッファーは、
   前記第１ビットラインを通じて、前記メモリアレイにデータを伝送することができると共に、所定の第１ラッチデータを記憶することができる第１ラッチブロック；及び
   前記第２ビットラインを通じて、前記メモリアレイにデータを伝送することができると共に、所定の第２ラッチデータを記憶することができる第２ラッチブロックを更に具備することを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
3. 前記第１ラッチブロックは、
   所定の第１ビットライン連結信号に応答して、前記第１ビットラインにデータを提供することができるセンシング端子；
   前記第１ラッチデータを記憶すると共に、所定の第１ビットライン選択信号に応答して、前記センシング端子とデータの送受信を行うことができる第１ラッチ部；
   前記第１ラッチデータを第１論理状態から第２論理状態に遷移させるように駆動する第１フロップ部；及び
   前記第１ラッチデータを前記第２論理状態から前記第１論理状態に遷移させるように駆動する反転フロップ部を具備することを特徴とする、請求項２に記載の不揮発性半導体メモリ装置。
4. 前記第１フロップ部は、
   前記第２ラッチデータの論理状態によって、前記第１ラッチデータを前記第１論理状態から前記第２論理状態に遷移させるように駆動する伝達手段；及び
   前記センシング端子の電圧レベルによって、前記第１ラッチデータを前記第１論理状態から前記第２論理状態に遷移させるように駆動するフロップ手段を具備することを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
5. 前記反転フロップ部は、
   前記センシング端子の電圧レベルによって、前記第１ラッチデータを前記第２論理状態から前記第１論理状態にフロップさせ、前記第１ラッチデータのフロップは前記第２ラッチデータの論理状態によって遮断されることを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
6. 前記第２ラッチブロックは、
   前記第２ラッチデータを記憶すると共に、所定の第２ビットライン選択信号に応答して、前記第２ビットラインとデータの送受信を行うことができる第２ラッチ部；及び
   前記センシング端子の電圧レベルによって、前記第２ラッチデータを第１論理状態から第２論理状態に遷移させる第２フロップ部を具備することを特徴とする、請求項３に記載の不揮発性半導体メモリ装置。
7. 前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
8. 前記不揮発性半導体メモリ装置はＮＯＲ型であることを特徴とする、請求項１に記載の不揮発性半導体メモリ装置。
9. 順次に増加する各自の第１〜第３スレショルド電圧グループのスレショルド電圧を有する第１及び第２メモリセルからなる一組のメモリセルに、一組の第１〜第３ビットのデータをプログラムする不揮発性半導体メモリ装置のプログラム方法であって、
   前記第１ビットのデータによって、前記第１メモリセルを第２スレショルド電圧グループにプログラムする第１ページプログラム段階；
   前記第２ビットのデータによって、前記第１及び第２メモリセルの中でいずれか一つのスレショルド電圧を第３スレショルド電圧グループにプログラムする第２ページプログラム段階；及び
   前記第３ビットのデータによって、前記第１及び第２メモリセルの中でいずれか一つのスレショルド電圧を第２スレショルド電圧グループにプログラムする第３ページプログラム段階を具備し、
   前記第３スレショルド電圧グループにプログラムされる３−レベルメモリセルの選択は前記第１ページプログラム段階の実行結果に基づくと共に、
   前記第２スレショルド電圧グループにプログラムされる３−レベルメモリセルの選択は前記第２ページプログラム段階の実行結果に基づき、
   前記不揮発性半導体メモリ装置は、前記第１メモリセルが連結される第１ビットラインと前記第２メモリセルが連結される第２ビットラインとの連結を制御するスイッチを具備する
   ことを特徴とする、不揮発性半導体メモリ装置のプログラム方法。
10. 前記不揮発性半導体メモリ装置は、前記第１メモリセルをプログラムするための第１ラッチデータを記憶する第１ラッチ部と、前記第２メモリセルをプログラムするための第２ラッチデータを記憶する第２ラッチ部とを具備することを特徴とする、請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
11. 前記第２ページプログラム段階は、
    前記第２ビットのデータで前記第１ラッチデータ及び前記第２ラッチデータを制御するデータローディング段階；
    前記第１ページプログラム段階による前記第１メモリセルのデータを用いて、前記データローディング段階による第２ラッチデータを制御する以前データ反映段階；
    前記以前データ反映段階による前記第２ラッチデータを用いて、前記データローディング段階による第１ラッチデータを制御する伝達段階；及び
    前記以前データ反映段階及び前記伝達段階の実行による前記第１ラッチデータ及び前記第２ラッチデータで、前記第１及び第２メモリセルのスレショルド電圧を制御するプログラム実行段階を具備することを特徴とする、請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
12. 前記第３ページプログラム段階は、
    前記第３ビットのデータで前記第１ラッチデータ及び前記第２ラッチデータを制御するデータローディング段階；
    前記第２ページプログラム段階による前記第２メモリセルのデータを用いて、前記データローディング段階による第２ラッチデータを制御する以前データ反映段階；
    前記以前データ反映段階による前記第２ラッチデータを用いて、前記データローディング段階による第１ラッチデータを制御する伝達段階；及び
    前記データ反映段階及び前記伝達段階の実行による前記第１ラッチデータ及び前記第２ラッチデータで、前記第１及び第２メモリセルのスレショルド電圧を制御するプログラム実行段階を具備することを特徴とする、請求項１０に記載の不揮発性半導体メモリ装置のプログラム方法。
13. 前記第１及び第２メモリセルは相違するビットラインに連結され、同じワードラインによって制御されることを特徴とする、請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
14. 前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
15. 前記不揮発性半導体メモリ装置はＮＯＲ型であることを特徴とする、請求項９に記載の不揮発性半導体メモリ装置のプログラム方法。
16. 順次に増加する各自の第１〜第３スレショルド電圧グループのスレショルド電圧を有する第１及び第２メモリセルからなる一組のメモリセルにプログラムされた一組の第１〜第３ビットのデータを読み出す不揮発性半導体メモリ装置の読出方法であって、
    前記第１スレショルド電圧グループの前記第１メモリセル及び前記第３スレショルド電圧グループの前記第２メモリセルを確認して前記第１ビットデータを読み出す第１ページ読出段階；
    前記第３スレショルド電圧グループの前記第１メモリセル及び前記第２メモリセルを確認して前記第２ビットデータを読み出す第２ページ読出段階；及び
    前記第１スレショルド電圧グループ及び第３スレショルド電圧グループの前記第２メモリセルを確認し、前記第２スレショルド電圧グループの前記第１メモリセルを排除して、前記第３ビットデータを読み出す第３ページ読出段階を具備し、
    前記不揮発性半導体メモリ装置は、前記第１メモリセルが連結される第１ビットラインと前記第２メモリセルが連結される第２ビットラインとの連結を制御するスイッチを具備する
    ことを特徴とする、不揮発性半導体メモリ装置の読出方法。
17. 前記不揮発性半導体メモリ装置は、前記第１メモリセルをプログラムするための第１ラッチデータを記憶する第１ラッチ部、及び前記第２メモリセルをプログラムするための第２ラッチデータを記憶する第２ラッチ部を具備することを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出方法。
18. 前記第１ページ読出段階は、
    前記第１及び第２ラッチデータをセットするセッティング段階；
    前記第１スレショルド電圧グループと前記第２スレショルド電圧グループ間の第１基準電圧を基準として確認される前記第１メモリセルのスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータをフロップさせるためのデータ引出段階；
    前記データ引出段階による前記第２ラッチデータを用いて、前記セットされた第１ラッチデータを制御する伝達段階；
    前記第２スレショルド電圧グループと前記第３スレショルド電圧グループ間の第２基準電圧を基準として確認される前記第２メモリセルのスレショルド電圧によるデータを用いて、前記セットされた第１ラッチデータをフロップさせるためのフロップ段階；及び
    前記伝達段階及び前記フロップ段階の実行による前記第１ラッチデータを確認するデータ確認段階を具備することを特徴とする、請求項１７に記載の不揮発性半導体メモリ装置の読出方法。
19. 前記第２ページ読出段階は、
    前記第１及び第２ラッチデータをセットするセッティング段階；
    前記第２スレショルド電圧グループと前記第３スレショルド電圧グループ間の第２基準電圧を基準として確認される前記第２メモリセルのスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータを制御する第１データ引出段階；
    前記第２基準電圧を基準として確認される前記第１メモリセルのスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータを制御する第２データ引出段階；
    前記第１及び前記第２データ引出段階による前記第２ラッチデータを用いて、前記セットされた第１ラッチデータを制御する伝達段階；及び
    前記伝達段階の実行による前記第１ラッチデータを確認するデータ確認段階を具備することを特徴とする、請求項１７に記載の不揮発性半導体メモリ装置の読出方法。
20. 前記第３ページ読出段階は、
    前記第１及び第２ラッチデータをセットするセッティング段階；
    前記第１スレショルド電圧グループと前記第２スレショルド電圧グループ間の第１基準電圧を基準として確認される前記第２メモリセルのスレショルド電圧によるデータを用いて、前記セットされた第２ラッチデータを制御するデータ引出段階；
    前記データ引出段階による前記第２ラッチデータを用いて、前記セットされた第１ラッチデータを制御する伝達段階；
    前記第２スレショルド電圧グループと前記第３スレショルド電圧グループ間の第２基準電圧を基準として確認される前記第２メモリセルのスレショルド電圧によるデータを用いて、前記セットされた第１ラッチデータをフロップさせるためのフロップ段階；
    前記第１基準電圧を基準として確認される前記第１メモリセルのスレショルド電圧によるデータを用いて、前記フロップ段階による前記第１ラッチデータを反転フロップさせ、前記フロップされた第２ラッチデータによってイネーブルされる反転フロップ段階；及び
    前記伝達段階及び前記反転フロップ段階の実行による前記第１ラッチデータを確認するデータ確認段階を具備することを特徴とする、請求項１７に記載の不揮発性半導体メモリ装置の読出方法。
21. 前記第１及び第２メモリセルは相違するビットラインに連結され、同じワードラインによって制御されることを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出方法。
22. 前記不揮発性半導体メモリ装置はＮＡＮＤ型であることを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出方法。
23. 前記不揮発性半導体メモリ装置はＮＯＲ型であることを特徴とする、請求項１６に記載の不揮発性半導体メモリ装置の読出方法。
24. 不揮発性半導体メモリ装置において、
    第１メモリセルを有する第１ストリング及び第２メモリセルを有する第２ストリングを含むと共に、前記第１ストリングが所定の第１ビットラインに連結され、前記第２ストリングが所定の第２ビットラインに連結されるメモリアレイ；
    前記第１及び第２ビットラインを介して、前記メモリアレイに連結され、一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのスレショルド電圧レベルにマッピングするように駆動されるページバッファー；
    前記メモリアレイの選択されたメモリセルのワードラインを制御するローデコーダー；
    受信されるローアドレスによるページ情報を発生するページ確認回路；及び
    受信される動作命令及び前記ページ情報によって前記ページバッファー及び前記ローデコーダーを駆動する制御信号を発生する制御信号発生回路を具備し、
    前記ページ情報は前記ローアドレスによって前記第１〜第３ビットの中でどのビットが指定されるかについての情報を含むと共に、
    前記一組の第１及び第２メモリセルは前記第１ストリング及び前記第２ストリングに分散して配置され、同じワードラインによって制御され、
    前記ページバッファーは、前記第１ビットラインと前記第２ビットラインとの連結を制御するスイッチを具備する
    ことを特徴とする、不揮発性半導体メモリ装置。
25. 各自のグラウンド選択トランジスタとストリング選択トランジスタ間に配置される複数の３−レベルメモリセル及び２−レベルメモリセルをそれぞれ有する第１及び第２ストリングを含むと共に、前記第１ストリングが自分のグラウンド選択トランジスタを介して共通ソースラインに連結され、更に自分のストリング選択トランジスタを介して所定の第１ビットラインに連結され、前記第２ストリングが自分のグラウンド選択トランジスタを介して前記共通ソースラインに連結され、更に自分のストリング選択トランジスタを介して所定の第２ビットラインに連結されるメモリアレイ；
    前記第１及び第２ビットラインを介して、前記メモリアレイに連結され、一組の第１〜第３ビットのデータを一組の第１及び第２メモリセルのスレショルド電圧レベルにマッピングするように駆動されるページバッファー；及び
    前記メモリアレイの選択されたメモリセルのワードラインを制御するローデコーダーを具備し、
    前記一組の第１及び第２メモリセルは前記第１ストリング及び前記第２ストリングに分散して配置され、同じワードラインによって制御されると共に、
    前記第１及び第２ストリングのそれぞれでの前記２−レベルメモリセルは、前記グラウンド選択トランジスタ及び前記ストリング選択トランジスタの中で少なくとも一つに隣接して配置され、
    前記ページバッファーは、前記第１ビットラインと前記第２ビットラインとの連結を制御するスイッチを具備する
    ことを特徴とする、不揮発性半導体メモリ装置。

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