JP5196340B2 - 不揮発性半導体メモリ装置及びそのプログラム方法と読出し方法 - Google Patents
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Description
200 ページバッファー
210 第1ラッチ部
220 第1フロップ部
221 伝達手段
223 フロップ手段
230 反転フロップ部
250 第1入出力部
260 第2ラッチ部
270 第2フロップ部
300 ドレイン電圧供給器
310 反転昇圧部
330 電圧伝送部
400 ビットラインデコーダ
500 センスアンプ
510、520 センシング部
530 増幅部
540 センシング電圧出力部
600 ローデコーダ
BL ビットライン
CT1、CT2 電荷トラップ領域
G1、G2、G3 スレショルド電圧グループ
MC メモリ素子
VDD 電源電圧
VSS 接地電圧
Claims (22)
- 不揮発性半導体メモリ装置において、
それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶することができる複数のメモリ素子を持つメモリアレイと、
一組の第1乃至第3ビットまでのデータを、一組を成す二つの前記電荷トラップ領域の順次増加する第1乃至第3スレショルド電圧グループにマッピングするように駆動されるページバッファーと、
前記メモリアレイの選択されたメモリ素子のワードラインを制御するローデコーダと、を具備して、
前記ページバッファーは、
第1ビットから第3ビットまでのデータ値を順次的に利用して、前記電荷トラップ領域に一組のデータに対するスレショルド電圧グループに段階的にマッピングして、第nビットのデータに対する段階的スレショルド電圧グループのマッピングには、第(n−1)ビットのデータに対して前記電荷トラップ領域にマッピングされた段階的スレショルド電圧グループを反映して、
前記nは、2又は3である、ことを特徴とする、不揮発性半導体メモリ装置。 - 前記一組を成す二つの前記電荷トラップ領域は一つのメモリ素子に形成されることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
- 前記ページバッファーは、
前記メモリアレイ側にデータを提供する伝送端子と、
前記メモリアレイ側のデータをセンスするセンシング端子と、
所定の第1ラッチデータを記憶する第1ラッチブロックであって、前記第1ラッチデータを前記伝送端子にマッピングすることができ、前記センシング端子の電圧レベルによって選択的に前記第1ラッチデータをフロップする第1ラッチブロックと、
所定の第2ラッチデータを記憶する第2ラッチブロックであって、前記第2ラッチデータを前記伝送端子にマッピングすることができ、前記センシング端子の電圧レベルによって選択的に前記第2ラッチデータをフロップする前記第2ラッチブロックと、
を具備し、
前記第1ラッチデータは、前記センシング端子の電圧レベル及び前記第2ラッチデータの論理状態によって反転フロップされることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。 - 前記第1ラッチブロックは、
前記第1ラッチデータを記憶する第1ラッチ部であって、所定の第1ブロック選択信号に応答して、前記伝送端子に前記第1ラッチデータをマッピングする前記第1ラッチ部と、
前記第1ラッチデータを第1論理状態から第2論理状態に遷移させるように駆動する第1フロップ部と、
前記第1ラッチデータを前記第2論理状態から前記第1論理状態に遷移させるように駆動する反転フロップ部と、
を具備することを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。 - 前記第1フロップ部は、
前記第2ラッチデータの論理状態によって、前記第1ラッチデータを前記第1論理状態から前記第2論理状態に遷移させるように駆動する伝達手段と、
前記センシング端子の電圧レベルによって、前記第1ラッチデータを前記第1論理状態から前記第2論理状態に遷移させるように駆動するフロップ手段と、
を具備することを特徴とする、請求項4に記載の不揮発性半導体メモリ装置。 - 前記反転フロップ部は、前記センシング端子の電圧レベルによって前記第1ラッチデータを前記第2論理状態から前記第1論理状態にフロップさせ、前記第1ラッチデータのフロップは前記第2ラッチデータの論理状態によって遮断されることを特徴とする、請求項4に記載の不揮発性半導体メモリ装置。
- 前記第2ラッチブロックは、
前記第2ラッチデータを記憶する第2ラッチ部であって、所定の第2ブロック選択信号に応答して、前記伝送端子に前記第2ラッチデータをマッピングする前記第2ラッチ部と、
前記第2ラッチデータを第1論理状態から第2論理状態に遷移させるように駆動する第2フロップ部と、
を具備することを特徴とする、請求項3に記載の不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置はNOR型であることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
- 前記不揮発性半導体メモリ装置はNAND型であることを特徴とする、請求項1に記載の不揮発性半導体メモリ装置。
- それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶する複数のメモリ素子を持ち、一組を成す第1電荷トラップ領域及び第2電荷トラップ領域に一組の第1乃至第3ビットのデータをプログラムする不揮発性半導体メモリ装置のプログラム方法であって、前記第1及び第2電荷トラップ領域が順次増加するそれぞれの第1乃至第3スレショルド電圧グループのスレショルド電圧を持つ不揮発性半導体メモリ装置のプログラム方法において、
前記第1ビットのデータによって前記第1電荷トラップ領域を第2スレショルド電圧グループにプログラムする第1ページプログラム段階と、
前記第2ビットのデータによって前記第1及び第2電荷トラップ領域のいずれか一つのスレショルド電圧を第3スレショルド電圧グループにプログラムする第2ページプログラム段階であって、前記第3スレショルド電圧グループにプログラムされる電荷トラップ領域の選択が前記第1ページプログラム段階の実行結果に基づく第2ページプログラム段階と、
前記第3ビットのデータによって前記第1及び第2電荷トラップ領域のいずれか一つのスレショルド電圧を第2スレショルド電圧グループにプログラムする第3ページプログラム段階であって、前記第2スレショルド電圧グループにプログラムされる電荷トラップ領域の選択が前記第2ページプログラム段階の実行結果に基づく第3ページプログラム段階と、を具備することを特徴とする不揮発性半導体メモリ装置のプログラム方法。 - 前記不揮発性半導体メモリ装置は、前記第1電荷トラップ領域をプログラムするための第1ラッチデータを記憶する第1ラッチ部と、前記第2メモリ素子をプログラムするための第2ラッチデータを記憶する第2ラッチ部とを具備することを特徴とする、請求項10に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記第2ページプログラム段階は、
前記第2ビットのデータで前記第1ラッチデータ及び前記第2ラッチデータを制御するデータローディング段階と、
前記第1ページプログラム段階による前記第1電荷トラップ領域のデータを用いて、前記データローディング段階による第2ラッチデータを制御する以前データ反映段階と、
前記以前データ反映段階による前記第2ラッチデータを用いて、前記データローディング段階による第1ラッチデータを制御する伝達段階と、
前記以前データ反映段階及び前記伝達段階の実行による前記第1ラッチデータ及び前記第2ラッチデータで前記第1及び第2電荷トラップ領域のスレショルド電圧を制御するプログラム実行段階と、
を具備することを特徴とする、請求項11に記載の不揮発性半導体メモリ装置のプログラム方法。 - 前記第3ページプログラム段階は、
前記第3ビットのデータで前記第1ラッチデータ及び前記第2ラッチデータを制御するデータローディング段階と、
前記第2ページプログラム段階による前記第2電荷トラップ領域のデータを用いて、前記データローディング段階による第2ラッチデータを制御する以前データ反映段階と、
前記以前データ反映段階による前記第2ラッチデータを用いて、前記データローディング段階による第1ラッチデータを制御する伝達段階と、
前記データ反映段階及び前記伝達段階の実行による前記第1ラッチデータ及び前記第2ラッチデータで前記第1及び第2電荷トラップ領域のスレショルド電圧を制御するプログラム実行段階と、
を具備することを特徴とする、請求項11に記載の不揮発性半導体メモリ装置のプログラム方法。 - 前記不揮発性半導体メモリ装置はNOR型であることを特徴とする、請求項10に記載の不揮発性半導体メモリ装置のプログラム方法。
- 前記不揮発性半導体メモリ装置はNAND型であることを特徴とする、請求項10に記載の不揮発性半導体メモリ装置のプログラム方法。
- それぞれが電流の移動方向に沿って少なくとも二つの電荷トラップ領域にデータを記憶する複数のメモリ素子を持ち、一組を成す第1電荷トラップ領域及び第2電荷トラップ領域に記憶された一組の第1乃至第3ビットのデータを読み出す不揮発性半導体メモリ装置の読出し方法であって、前記第1及び第2電荷トラップ領域が順次増加するそれぞれの第1乃至第3スレショルド電圧グループのスレショルド電圧を持つ不揮発性半導体メモリ装置の読出し方法において、
前記第1スレショルド電圧グループの前記第1電荷トラップ領域及び前記第3スレショルド電圧グループの前記第2電荷トラップ領域を確認して前記第1ビットデータを読み出す第1ページ読出し段階と、
前記第3スレショルド電圧グループの前記第1電荷トラップ領域及び前記第2電荷トラップ領域を確認して前記第2ビットデータを読み出す第2ページ読出し段階と、
前記第1スレショルド電圧グループ及び第3スレショルド電圧グループの前記第2電荷トラップ領域を確認し、前記第2スレショルド電圧グループの前記第1電荷トラップ領域を排除して、前記第3ビットデータを読み出す第3ページ読出し段階と、
を具備することを特徴とする、不揮発性半導体メモリ装置の読出し方法。 - 前記不揮発性半導体メモリ装置は、前記第1電荷トラップ領域をプログラムするための第1ラッチデータを記憶する第1ラッチ部と、前記第2電荷トラップ領域をプログラムするための第2ラッチデータを記憶する第2ラッチ部とを具備することを特徴とする、請求項16に記載の不揮発性半導体メモリ装置の読出し方法。
- 前記第1ページ読出し段階は、
前記第1及び第2ラッチデータをセットするセッティング段階と、
前記第1スレショルド電圧グループと前記第2スレショルド電圧グループとの間の第1基準電圧を基準として確認される前記第1電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第2ラッチデータをフロップさせるためのデータ引き出し段階と、
前記データ引き出し段階による前記第2ラッチデータを用いて、前記セットされた第1ラッチデータを制御する伝達段階と、
前記第2スレショルド電圧グループと前記第3スレショルド電圧グループとの間の第2基準電圧を基準として確認される前記第2電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第1ラッチデータをフロップさせるためのフロップ段階と、
前記伝達段階及び前記フロップ段階の実行による前記第1ラッチデータを確認するデータ確認段階と、
を具備することを特徴とする、請求項17に記載の不揮発性半導体メモリ装置の読出し方法。 - 前記第2ページ読出し段階は、
前記第1及び第2ラッチデータをセットするセッティング段階と、
前記第2スレショルド電圧グループと前記第3スレショルド電圧グループとの間の第2基準電圧を基準として確認される前記第2電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第2ラッチデータを制御する第1データ引き出し段階と、
前記第2基準電圧を基準として確認される前記第1電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第2ラッチデータを制御する第2データ引き出し段階と、
前記第1及び前記第2データ引き出し段階による前記第2ラッチデータを用いて、前記セットされた第1ラッチデータを制御する伝達段階と、
前記伝達段階の実行による前記第1ラッチデータを確認するデータ確認段階と、
を具備することを特徴とする、請求項17に記載の不揮発性半導体メモリ装置の読出し方法。 - 前記第3ページ読出し段階は、
前記第1及び第2ラッチデータをセットするセッティング段階と、
前記第1スレショルド電圧グループと前記第2スレショルド電圧グループとの間の第1基準電圧を基準として確認される前記第2電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第2ラッチデータを制御するデータ引き出し段階と、
前記データ引き出し段階による前記第2ラッチデータを用いて、前記セットされた第1ラッチデータを制御する伝達段階と、
前記第2スレショルド電圧グループと前記第3スレショルド電圧グループとの間の第2基準電圧を基準として確認される前記第2電荷トラップ領域のスレショルド電圧によるデータを用いて、前記セットされた第1ラッチデータをフロップさせるためのフロップ段階と、
前記第1基準電圧を基準として確認される前記第1電荷トラップ領域のスレショルド電圧によるデータを用いて、前記フロップ段階による前記第1ラッチデータを反転フロップさせ、前記フロップされた第2ラッチデータによってイネーブルされる反転フロップ段階と、
前記伝達段階及び前記反転フロップ段階の実行による前記第1ラッチデータを確認するデータ確認段階と、
を具備することを特徴とする、請求項17に記載の不揮発性半導体メモリ装置の読出し方法。 - 前記不揮発性半導体メモリ装置はNOR型であることを特徴とする、請求項16に記載の不揮発性半導体メモリ装置の読出し方法。
- 前記不揮発性半導体メモリ装置はNAND型であることを特徴とする、請求項16に記載の不揮発性半導体メモリ装置の読出し方法。
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