TWI397914B

TWI397914B - 用於在多位元快閃記憶體裝置中之高寫入性能之方法及系統

Info

Publication number: TWI397914B
Application number: TW094110806A
Authority: TW
Inventors: Mark Randolph; Darlene Hamilton; Roni Kornitz
Original assignee: Spansion Llc
Priority date: 2004-04-16
Filing date: 2005-04-06
Publication date: 2013-06-01
Also published as: DE112005000866T5; JP2007535779A; US7283402B2; GB2427947A; KR20070010160A; TW200608406A; GB0620164D0; GB2427947B; JP4674234B2; KR101092011B1; US20070115730A1; WO2005106891A1; US7206224B1

Description

用於在多位元快閃記憶體裝置中之高寫入性能之方法及系統

本發明大體上係有關記憶體裝置的領域，更特別的是，係有關用於在多位元快閃記憶體裝置中高速編程的方法及系統。

快閃記憶體與其他類型的電子記憶體裝置係由個別儲存且提供資料存取的記憶體胞元(memory cell)構成。第一代類型的記憶體胞元儲存稱作位元的單一二進制部分(binary piece)資訊，該二進制部分具有兩種可能狀態的其中一種狀態。通常是將該等胞元組織成多胞元單元，例如包含8個胞元的位元組，以及可能包含16個或更多個此種胞元的字元，通常組態成8的倍數。藉由寫入一組特定的記憶體胞元而進行儲存資料於該等記憶體裝置架構，有時稱作編程該等胞元，隨後在讀取操作中可擷取該資料。除了編程（有時稱作寫入）與讀取操作，也可拭除記憶體裝置中數個群組的胞元，其中係將群組中之各胞元設定為已知的初始狀態（例如，“1”）。

該等個別的記憶體胞元通常包含半導體結構，係經設計用來儲存一位元的資料。例如，許多習知記憶體胞元包含可保存二進制位元資訊的金屬氧化半導體(MOS)裝置。拭除、編程、與讀取的操作通常藉由施加適當的電壓至該胞元MOS裝置的特定端子。拭除或編程操作時，施加電壓以致可將電荷儲存於該記憶體胞元或從該記憶體胞元中移除。讀取操作時，施加適當的電壓以致電流可流入該胞元，其中該電流量係表示儲存於該胞元的資料值。該記憶體裝置包含適當的電路以便感測所得之胞元電流藉此判定儲存於其中的資料，然後提供給裝置的資料匯流排端子，供使用該記憶體裝置的系統中之其他的裝置存取。

快閃記憶體為一種非揮發性類型記憶體，在無電力供應下可予以修改及保留其內容。習知單一位元快閃記憶體係經製造成在一個胞元結構內，其中各快閃記憶體胞元中只儲存一位元的資訊。每一個此種快閃記憶體胞元包含電晶體結構，該電晶體結構具有源極、汲極、與在基板或摻雜井(doped well)內的通道，以及覆置於該通道上的閘極儲存結構。閘極儲存結構可包含數個形成於摻雜井表面上的介電層。該介電層經常為多層絕緣體（例如，氧化物－氮化物－氧化物(ONO)層），係為具有兩層氧化物層夾著一層氮化物層。

近來已發展出多位元快閃記憶體，其中各胞元可儲存兩個或更多個實體資料位元。雙位元記憶體胞元通常有對稱性，其中汲極與源極端子可互換。當施加適當的電壓至閘極、汲極、與源極的端子時，可存取兩位元中之一個（例如，讀取、編程、拭除、驗證、或其他的操作）。當對該雙位元胞元施加另一組端子電壓時，可存取兩位元中之另一個。

藉由施加相對高的電壓至閘極與適當的高電壓至汲極，以便在靠近汲極的通道中製造“熱”（高能量）電子，而可編程典型的雙位元快閃記憶體胞元。熱電子加速通過底部介電層進入電荷捕捉區（例如，氮化物），且在電荷捕捉層中被捕捉。因有被捕捉的電子，故記憶體胞元的臨界電壓增加。被捕捉電子所造成的記憶體胞元的臨界電壓（從而，通道的電導性）的變化即導致記憶體胞元被編程。為讀取該記憶體胞元，施加大於未經編程或拭除的記憶體胞元之臨界電壓但小於已編程的記憶體胞元臨界電壓之預定閘極電壓至閘極。如果該記憶體胞元導通（例如，胞元中之感應電流超過最小值），則該記憶體胞元未被編程（因此該記憶體胞元處於第一邏輯狀態，例如，“1”）。不過，如果該記憶體胞元不導通（例如，通過胞元的電流沒有超過臨界值），則該記憶體胞元已被編程（因而，該記憶體胞元處於第二邏輯狀態，例如，“0”）。因此，可讀取各個記憶體胞元以便判定它是否已被編程，從而確定該記憶體胞元中資料的邏輯狀態。

將數個快閃記憶體胞元組織成可個別定址的單元或群組，例如位元組、字元、頁、或區塊(block)（有時稱作區段(sector)），供讀取、編程、或拭除操作通過解碼電路存取，藉此在特定記憶體位置內的胞元可執行該等操作。記憶體裝置包含適當的解碼與群組選定電路以便定址或解碼該等位元組、字元、頁、或區塊，也包含提供電壓至操作中胞元的電路，以便完成想要的操作。

可用各種不同的組態將該等快閃記憶體胞元（不論是單一位元或多位元）互連。例如，可將胞元組態成為一個NOR組態，係將一橫列胞元之控制閘極個別連接至字元線，而於一特定直行中之各胞元的汲極藉由導電位元線連接在一起，同時陣列中之所有快閃胞元的源極端子連接至毗鄰的位元線或至公共源極端子。操作時，於此種NOR組態之個別快閃胞元經由個別字元線與位元線使用周邊解碼器及控制電路而定址，用來編程（寫入）、讀取、拭除、或其他功能。

另一種習知的胞元組態為虛接地(virtual ground)架構，其中橫列中之核心胞元的控制閘極均連繫至公共字元線。典型的虛接地架構包含數橫列的快閃記憶體核心胞元對，該等胞元對具有連接至相關位元線的一個胞元電晶體之汲極或源極。經由該字元線與一對包圍該關聯胞元的位元線選定個別的快閃胞元。藉由施加電壓至控制閘極（例如，經由公共字元線）及至連接至汲極的位元線，同時源極經由另一位元線連接至接地(Vss)，而可讀取一胞元。因此，藉由選擇性使與待讀取胞元之源極有關聯的位元線接地而形成虛接地。核心胞元均為雙位元類型時，上述的連接方式可用來讀取胞元的第一位元，反之藉由使連接至汲極的位元線接地，並且經由另一位元線施加電壓至源極端子，同樣可讀取另一位元，從而有效互換源極與汲極區。

又另一種習知的胞元組態為NAND架構，其中將核心胞元耦接成沿著公共位元線橫列串聯。典型的NAND架構包含數橫列形成數條位元線的串聯快閃記憶體核心胞元，其中各橫列中之各胞元均連接至其各自的字元線。各位元線通過位於橫列頂部與底部的選定閘極電晶體(select gate transistor)而分別選擇性耦接至位元線電壓（例如，各種操作用之汲極與源極電壓）。經由該字元線選定一個別的快閃胞元並且經由選定閘極電晶體將選定位元線耦接至汲極與源極電壓。藉由施加讀取電壓（例如，經由選定字元線）至控制閘極同時用高電壓啟動沿著該位元線的所有其他字元線而讀取胞元，同時因為沿著該位元線的其餘胞元均被開啟，因此經由選定閘極電晶體，將汲極與源極端子均有效耦合至汲極偏壓(drain bias)且接地(Vss)。當核心胞元為雙位元類型時，上述的連接方式可用來讀取胞元的第一位元，反之經由使連接至汲極的位元線接地，並且經由另一位元線（例如，有效互換源極與汲極端子）施加電壓至源極端子，同樣可讀取另一位元。

快閃記憶體裝置有各種可根據快閃記憶體架構而改變的性能特性。例如，NOR快閃有相對較長的拭除與寫入時間，但有可隨機存取任一位置的完全定址/資料介面。此特性使得該NOR架構適於儲存不會頻繁更新的程式碼，例如，用於行動電話、數位相機、或個人數位助理(PDA)的程式碼。替換地，NAND快閃有相對較快的拭除與寫入時間且有較NOR高的核心胞元裝填密度(packing density)，不過，他的I/O介面通常是供順序性的資料存取用。結果，經常將NAND快閃用於大量儲存類型的裝置，例如可移除式快閃記憶卡，USB隨身碟(USB flash drive)以及固態硬碟(solid state disk)。

無論如何，經常想要改善讀取或編程快閃記憶體裝置的速度。例如，目前編程快閃記憶體的速度是有點受限的，從而限制快閃記憶體裝置用於需要高速編程的應用系統。就此情形而言，應用系統通常使用其他的記憶體媒介，例如在複製資料至非揮發儲存所（例如，快閃記憶體）內之前，以DRAM作為暫時快速儲存所。因此，亟須改善快閃記憶體裝置的寫入性能，尤其是，使想要有高度編程性能及非揮發儲存所的應用系統可排除使用其他的儲存媒介。

為供初步瞭解本發明的某些方面，以下將簡要說明本發明內容。此摘要非本發明的廣泛綜述。不是要確認本發明的關鍵或必要元件，也不是要描述本發明的範疇。反而是，此摘要之主要目的是要以簡化的形式提出一些本發明的概念，作為以下實施方式中詳細內容的前奏。

根據本發明之一方面，提供一種編程一個或更多雙位元快閃記憶體胞元的方法。本方法包含拭除一部份陣列內各胞元的第一與第二位元成為第一或初始狀態，且隨後編程該陣列部份中之各雙位元胞元的第一位元成為第二狀態。本方法進一步包含：根據使用者輸入的資料，隨後編程該陣列部份中之一個或更多胞元的第二位元成為第一與第二狀態中之一種。在上述的方法中，各雙位元胞元的第一位元不是用來保存使用者資料，反而是用來在後續編程操作期間對與其相關的對應第二位元之寫入速度有正面作用（使較快速）。在上述例子中，可將第一或第二位元位置之任何一個互換為“不理會(don't care)”的位元位置，而用胞元內另一位元位置完成快速編程。儘管這會減少使用者資料的保存密度，但已發現，相較於雙位元快閃中之2個位元或NAND快閃的單一位元的習知編程，上述方法可供改進編程速度約4倍或更多。

根據本發明的另一方面，一種拭除雙位元快閃記憶體胞元的方法係包含從快閃記憶體陣列之一預定部份內各胞元的第一與第二位元位置移除電荷。在一個實施例中，從第一與第二位元位置移除的電荷量足以迫使各位元成為第一狀態。本方法進一步包含施加電荷至陣列之預定部份內的雙位元胞元中之每一個的第一位元位置。隨後，執行一編程操作，其中根據使用者輸入的資料將陣列之預定部份內一個或多個雙位元胞元的第二位元位置編程為兩種可能狀態中之一個。此外，本發明考慮到對於陣列部份中之每一胞元的第一與第二位元位置互換作為“不理會”位元位置。在本實施例中，施加電荷至第一位元位置大幅增加隨後將使用者資料寫入至與該等胞元有關聯的第二位元位置的速度。在一個實施例中，將任一數量的電荷供給至第一位元位置，同時在另一個實施例中，所供給的電荷足以將第一未編程的位元位置改變為第二（已編程的）狀態。在一個實施例中，在嵌入式拭除處理（或預先狀況處理）期間完成施加電荷至胞元中諸位元中之一個，以致能快速寫入使用者資料至隨後開啟的該等胞元之另一位元。

在本發明的另一方面中，提供一種劃分雙位元快閃記憶體陣列的方法。本方法包含識別整個陣列中之一陣列部份供快速寫入操作於其中。識別後，導引快速寫入操作至該已被識別的陣列部份，其中該等快速寫入操作係不同於執行於非如此指定的陣列部份（係以標準速度編程）之操作。在一個實施例中，該等快速寫入操作不同於區塊拭除（或預先狀況處理）程序中之標準寫入操作，其中該已被識別的陣列部份中各胞元的第一與第二位元位置係藉由從其中移除足夠的電荷而被拭除。此外，隨後供給電荷至該已被識別的陣列部份內各胞元的第一位元位置，從而提供後續快速編程操作給一個或多個胞元中之第二位元位置。快速寫入區塊不一定要為連續：可動態設定該快閃記憶體中之任一區塊為正常速度或高速區塊。

根據本發明的另一方面，識別用於快速寫入操作的一特定陣列部份可由使用者控制從而可供彈性劃分用。在一個實施例中，係將表示特定陣列部份是否被指定為快速陣列或正常陣列部份的使用者控制數值載入一命令暫存器。本方法進一步包含存取該命令暫存器或送出一查詢命令至與對應陣列部份有關聯的位置以判定其中的資料，該陣列部份是否為快速寫入陣列部份，並且如果完成判定，則執行一快速寫入區段拭除、頁寫入、或頁讀取操作。

本發明進一步包含設定“快速寫入模式”，接著與該快速寫入模式相關的任何操作；以及重新設定為“正常模式”，接著與正常模式有關的任何操作。本方法可進一步藉由送出模式查詢命令查詢當下的裝置模式（快速寫入或正常的）並且由狀態暫存器讀取該狀態。

本發明也針對一種雙位元記憶體，其係包含雙位元快閃記憶體胞元之核心胞元陣列，該等雙位元快閃記憶體胞元係經組態成為複數個陣列部份（例如，區段）。該記憶體進一步包含控制電路，該控制電路組態成可劃分該等複數個陣列部份成為快速寫入陣列部份與正常寫入陣列部份中之一個（其中兩部份不一定為連續）。此外，在一個實施例中，該控制電路進一步包含快速寫入控制邏輯，係組態成在陣列中劃分出指定為快速寫入陣列部份上執行快速寫入區塊拭除操作。該快速寫入控制邏輯，例如，經組態成可藉由移除其中的電荷而區塊拭除快速陣列部份中之各雙位元胞元的第一與第二位元位置。進一步組態該控制邏輯以供給電荷至快速陣列部份中各胞元的第一位元位置，從而利於隨後對快速寫入陣列部份內任一胞元第二位元位置的快速寫入操作。

在本發明的另一方面中，雙位元快閃記憶體包含數個雙位元快閃記憶體胞元之核心胞元陣列，該等雙位元快閃記憶體胞元係經組態成複數個陣列部份，例如記憶體區段。該記憶體進一步包含控制電路，係經設計成可兩階段選擇性區塊拭除被指定用於快速寫入操作的陣列部份中之其中一個，其中第一階段包含區塊拭除在其中的各胞元之第一與第二位元位置成為第一狀態。進一步設計該控制電路可在第二階段供給電荷至每一個已區塊拭除的胞元之第一位元位置。在一個實施例中，所供給之電荷足以使第一位元位置被讀取為第二狀態。隨後，該快速寫入陣列部份可具有使用者資料，該資料係以大體快於習知記憶體架構的速度編程至在其中的一個或更多胞元之第二位元位置。

以下提出實施方式及附圖詳細圖解說明本發明某些方面與具體實施。但這些只是可運用本發明原理的各種方式中的少數。

以下參考附圖描述本發明之一個或更多具體實施，其中各圖相同的元件均用相同的元件符號表示。以下在一示範性雙位元快閃記憶體裝置的背景下，圖解及描述本發明之一個或更多態樣，其中在電荷捕捉層上方形成數條導電摻雜複晶矽字元線，藉此在底下的矽半導體主體中，結合擴散位元線部份（例如，源極/汲極）而產生數個快閃記憶體胞元，將該等胞元組織成是在虛接地陣列中沿著橫列（例如，字元線）與直行（例如，位元線）。不過，本發明不受限於圖示的具體實施且可替換地結合於任一特定類型的基板材料（例如，矽晶圓、SOI晶圓、磊晶層、等等）、任一類型的雙位元快閃記憶體胞元結構、以及任一陣列組態（例如，NOR、虛接地、等等）。

可結合本發明一起使用的示範性雙位元快閃記憶體胞元係圖示於第1圖，且以元件符號10表示。該雙位元胞元10係位於半導體主體12內，例如摻雜基板或基板內之摻雜井區。源極/汲極區14與16用上方形成閘極結構20的通道區18隔開。本實施例之閘極結構20包含摻雜複晶矽閘極22，係位在例如ONO（氧化物－氮化物－氧化物）層之電荷捕捉介電質24上方。一旦源極/汲極區14、16與閘極22有適當的偏壓（以下將予以詳述），可供給電荷至兩個不同的位元位置（在第1圖中標示為A與B）或移除其中的電荷。

第2圖為示意圖，顯示根據本發明之一態樣，示範性雙位元快閃記憶體裝置100之上視圖。該記憶體100通常包含半導體主體102，該半導體主體102包含一個或更多有雙位元快閃記憶體胞元在其中的高密度核心區104。該等高密度核心區通常包含可個別定址、大體相同的雙位元快閃記憶體胞元的一個或更多M x N陣列104。在此等陣列104中，可將記憶體進一步劃分為更小的記憶體胞元陣列部份，例如複數個區段(sector)，不過，本發明可用任一此種記憶體胞元的組態。在裝置的別處，有較低密度的周邊部份，且通常包含輸入/輸出(I/O)電路106以及用於選擇性定址個別記憶體胞元的編程電路。該編程電路係予以部份圖示且包含一個或更多x解碼器108與一個或更多y解碼器110，該等x解碼器108與y解碼器110與該I/O電路106及控制邏輯電路112合作用於選擇性連接於選定位址的記憶體胞元之源極、閘極、及/或汲極至預定電壓或阻抗以影響各記憶體胞元上的指定操作（例如，編程、讀取、與拭除，並且導出影響此等操作所需之電壓）。

第3圖的實施例係顯示裝置100內核心陣列104中之一個的一部份，其中分別沿著字元線WL₀ 至WL_N 並且沿著位元線BL₀ 至BL_M 圖示數橫列、數直行的部份胞元，在此實施例中圖示的陣列104為虛接地組態。該陣列104包含數橫列的雙位元快閃胞元120，帶有數個耦合至相關字元線WL的控制閘極端子；以及數直行的胞元120，帶有一個胞元之汲極，該胞元係與毗鄰胞元之源極一起耦接至相關的位元線BL。在此組態中，給定直行內胞元120的汲極端子均連接至同一位元線BL。

經由對應字元線WL與包圍該標的胞元的一對位元線BL而可選定個別的快閃胞元120，其中字元線與位元線的訊號均由控制邏輯112與解碼器電路108、110（第2圖）產生。因此，當施加正電壓到耦接至胞元120汲極的位元線BL時，在胞元120的汲極與源極之間建立導電路徑，接地則由控制邏輯112與解碼器108、110提供適當的位元線訊號。以此方式，藉由選擇性連接接地至僅與選定待編程或讀取的快閃胞元源極端子有關聯的位元線而形成虛接地。

請參考第4圖，為雙位元快閃記憶體陣列之一部份的透視圖，顯示如第3圖所示虛接地架構之示範、簡化佈局中之數個雙位元胞元140。該等胞元140包含擴散式或埋入式位元線144與146，係作為半導體主體102內之源極/汲極區。在主體102上的是電荷捕捉介電層，例如，三層式ONO 148，包含有第一氧化物150、第二氧化物152、以及夾在兩者中間的氮化物層154。在電荷捕捉介電質148上的均為已圖樣化、已摻雜的複晶矽字元線160、162，大體垂直於埋入式位元線144、146。

第5圖為第4圖之雙位元快閃記憶體裝置沿著虛線5－5繪出的部份橫斷面圖。在第5圖的實施例中，已圖樣化的複晶矽字元線（（數個）電晶體閘極）橫向延伸通過伸入圖面的複數個埋入式位元線（數個源極/汲極）144、146。基於源極/汲極區與控制閘極的偏壓作用，可分別拭除、編程或讀取沿著字元線上的每一個胞元。如第5圖所示，3個部份圖示的雙位元胞元，各有藉由所施加的電荷而至少部份被編程的第一與第二位元位置A與B。例如，藉由使位元線144偏壓為正汲極電位、使位元線146偏壓為接地源極電位、控制閘極偏壓為能編程的電位，電子由源極146流向汲極144。有些電子是有足夠的能量可克服與氧化物絕緣體層150有關的能障(energy barrier)而注入到電荷捕捉層內（例如，大部份是到氮化物層154），此為習知的熱電子注入現象(hot carrier injection)。根據汲極與控制閘極偏壓作用的大小及/或持續期間，可改變注入一位元位置（例如，第5圖的位元位置B）的電荷量。如果將足夠的電荷注入位元位置B，則會提高用於該位元位置的快閃胞元之臨界電壓，藉此一旦讀取該胞元後，該位元位置已由第一狀態之已拭除或未編程的狀態（例如，“1”）變成為第二狀態之已編程的狀態（例如，“0”）。

同樣，藉由切換源極/汲極區（例如，偏壓區144為源極而區146為汲極），可經由熱電子注入將電荷注入位元位置A，其中電荷供給量最後會決定與該位元位置有關聯的狀態。

通常是用進行編程該位元要花費的時間以及進行任一後續的編程驗證操作所需的時間估量編程快閃記憶體胞元要花費的時間。例如，在編程一位元至想要狀態後，執行編程驗證操作以驗證該資料位元是否處於想要的狀態。如果沒有，則再施以編程脈衝，接著再進行另一編程驗證步驟。在習知的記憶體裝置中，以執行初始編程操作接著後續重覆編程操作驗證平均次數所需之總時間界定的寫入或編程速度，無法快到足以可在需要快速寫入速度的應用系統中使用快閃記憶體。

本發明人注意到：將第一位元第一位元位置編程的速度與同一電晶體上（例如，第二位元位置）對應第二位元的速度係基於第一位元的已編程狀態改變第二位元位置的電子特性而有所不同。在某些情況中，藉由對應第二位元改變一位元之裝置性能係稱為：互補位元干擾(complementary bit disturb，CBD)，且通常視為應避免或排除的問題。本發明人注意到：可利用CBD現象的至少一態樣，以提供呈現寫入或編程速度大體快於習知裝置的雙位元快閃陣列部份，例如，約4倍或更快（例如，為雙位元快閃或單一位元NAND之習知寫入時間的百分之20至25）。本發明係藉由區塊拭除一群組的胞元而達成上述性能，即，由胞元的兩位元位置移除電荷以實現該等位置的第一狀態。隨後，在群組中各胞元的第一位元位置處供給電荷，藉此改變群組中各胞元的電子特性。例如，可提供足夠的電荷以便編程第一位元位置成為第二狀態。隨後，可對群組內胞元的第二位元位置執行編程操作，其中因為其互補位元上有電荷，則該等編程操作大體比習知胞元快。一個性能上的取捨是在於：該組胞元只在第二位元位置中可保有有意義的資料，從而使陣列部份內的密度減少一半，不過，發現相較於習知裝置，對該等胞元的編程速度增加約4倍或更多（例如，實現30百萬位元組/秒以上的寫入速度）。

儘管本發明分別以位元位置A與B實例說明第一與第二位元位置，但應瞭解，可互換第一與第二位元位置使得第一位元位置可為A位元或B位元，而此等變化應仍落入本發明範疇內。

請參考第6圖所提供的流程圖，其係根據本發明，層示一種設定雙位元快閃記憶體胞元利於高速寫入性能且隨後執行該快速編程的方法200。以下參考第7至10圖，圖解及說明本示範方法200，其中本方法處於各種階段的圖示裝置與結構並非按尺寸繪出。儘管以下用一序列的動作或事件說明示範方法200，然應瞭解，本發明不受限於該等動作或事件的順序。例如，根據本發明，某些動作可以不同的順序或與其他除了本文所圖示和/或說明的動作或事件同時進行。此外，具體實施本發明方法不一定需要所有圖示的步驟。再者，具體實施本發明方法可結合本文所圖示及說明的快閃記憶體裝置的製程及/或加工以及結合其他未圖示的結構與裝置。

本方法由202開始，初始化快速編程設定操作，其中在204，在雙位元核心胞元記憶體的選定部份上執行區塊拭除操作。在一個實施例中，根據本發明，將核心記憶體劃分為複數個記憶體區段，且該等區段可有不同的大小。在一個實施例中，該區塊拭除操作用來從該選定記憶體區段內各雙位元快閃記憶體胞元的第一與第二位元位置移除電荷。例如，藉由適當經由相關位元線的偏壓作用於源極/汲極區，並且施加負電位至閘極電極，可儲存於位元位置其中之一的電荷由該電荷捕捉層取出，且降低與彼相關的臨界電壓。同樣，藉由互換源極/汲極區且再度施加偏壓，移除儲存於區段內胞元第二位元位置之任何電荷，從而降低與彼相關之臨界電壓。該區塊拭除操作能從選定區段內各胞元的第一與第二位元位置取出足夠的電荷以便建立第一狀態（例如，未編程狀態，“1”）較佳。

開始時，如第7圖所示之陣列部份，其中基於例如先前的編程，在雙位元胞元內的資料通常有隨機性。也就是說，有些胞元的兩個位元位置為已編程，而有些胞元的兩個位元位置為已拭除，同時其他胞元的第一或第二位元位置為已編程。在204的區塊拭除操作後，如第8圖所示之胞元，其中在選定區段內各胞元的第一與第二位元位置A與B看不到電荷。儘管第8圖顯示該等位置為完全沒有電荷，但應瞭解，第一與第二位元位置之一或兩者仍會有一些殘餘電荷，這仍落在本發明範疇內。從各胞元的兩位元位置取出足夠的電荷以便被讀取為未編程狀態較佳。

然後，方法200進行至206，其中，在202的快速編程設定的第二部份中，在選定區段內各雙位元胞元的第一位元位置處執行區塊編程操作。在本發明的一態樣中，將各胞元的第一位元位置（例如，位元位置A）編程為第二狀態之已編程狀態（例如，“0”）。在本發明的一替代態樣中，於206第一位元位置的區塊編程可只包含供給電荷至該等第一位元位置中之每一個，其中電荷不足以改變第一位元位置的狀態。已發現，即使第一位元位置內有相當少量的電荷仍足以導致對應第二位元位置後續編程速度的大幅改善。

在206區塊編程該等胞元第一位元位置的結果分別圖示於第9圖與第10圖。例如，在第9圖中，經編程而帶有足量電荷的第一位元位置220（例如，於選定區段內各胞元的位元位置A）係圖示為相對較大深色影線的面積。替換地，在第10圖中，將第一位元位置220切換為對應至位元位置B以顯示本發明由於雙位元胞元可對稱操作而可應用於任一情形。此外，第10圖係圖示將較少電荷量供給至第一位元位置的情形，因此電荷分布較小，從而以較淺色影線表示。因此，應瞭解，此類變化視為仍落在本發明之範疇內。應瞭解，此電荷量是大於已拭除位元位置。在這方面，電荷充分不對應於第一（或已拭除）狀態，即使電荷可能不足以使該位元位置被編程為第二狀態，它會對應至資料會被讀取為在習知意思上為不同的狀態之位準。

接著在202進行快速編程設定，可在207開始執行實際的快速編程操作，其中是在208執行該區段內胞元中之一個或更多的第二位元位置之編程。該快速編程操作可包含會立即接著進行動作202的設定，或若必要時可稍後進行之編程操作。此外，在208該區段內胞元中之一個或更多個內可能發生快速編程，這取決於待儲存於其中資料的本質與數量。隨後，第6圖的方法200在210結束。

應進一步瞭解，第6圖的方法200可限定為整個核心記憶體中之一個或更多區段或其他陣列部份。亦即，儘管方法200提供實質改善寫入速度，但會減少該等區段的記憶體密度，因為快速寫入區段內胞元的各個第一位元位置無法用來保存資料；結果，合意的方式為，整個核心記憶體內只有一個或更多區段是專屬於快速寫入操作同時可結合習知編程技術操作其餘區段。再者，作如此劃分的區段個數可彈性控制以提供記憶體對於經過時間的不同需要，或者是為單一晶片提供彈性：不同應用系統可考慮到需要不同數量的快速寫入記憶體與高密度（正常寫入速度）記憶體。

根據本發明的另一態樣，提供一種劃分雙位元快閃記憶體成為快速寫入部份與正常寫入部份的方法300，如第11圖所示。該方法300開始於302，並且在304進行查詢核心陣列內所有的區段是否被處理成為快速寫入陣列部份或區段。如果對查詢的回應為肯定（在304為是），則在306將核心陣列內所有區段用之命令碼改變為快速寫入。在上述實施例中，係假設存在預設條件，其中每一個區段均初始設定成為正常寫入操作模式。不過，此預設條件的替代仍涵蓋於本發明內。一旦在306將命令碼設定為對每一個區段為快速寫入模式，則方法300可在308結束完成劃分，且在後續的操作中控制電路會存取包含在306設定用於完成快速寫入操作的命令碼之位置。

如果在304的查詢結果是否定的（在304為否），則方法前進至310，其中係進行另一查詢：核心陣列內所有區段是否可處理成為正常寫入區段。如果回應為肯定（在310為是），則在312在例如記憶體位置內仍維持當下情形的預設命令碼。此外，動作312係假設預設命令碼是設定為正常操作。不過，如果存在不同的預設條件，則可改變命令碼，例如，如以上在306處所說明的。一旦動作312完成，則方法300前進至308，其中劃分已完成且隨後控制邏輯可用該等命令碼設定供隨後寫入（編程）於其中的核心記憶體。

如果在310對查詢的回應是否定的（在310為否），則在314將區段計數器變數“N”設定為代表核心陣列（例如，N＝0）內第一區段的初始值。隨後在316完成查詢該特定區段（例如，初始區段0）是否劃分為快速寫入區段。如果對查詢的回應是肯定的（在316為是），則在318將與當下區段N有關聯的命令碼改變成可反映該區段已劃分為快速寫入區段。然後，在320區段計數器變數N加1，接著在322藉由計數器變數與最大臨限值的比較而查詢是否已評估所有的區段。如果對322查詢的回應是否定的（在322為否），則額外的區段仍需評估並且劃分該核心陣列，而方法300前進至查詢316，其中係評估下一個區段以判定該區段是否將設定為快速寫入區段或正常區段。如果對316查詢的回應是否定的（在316為否），則在324將當下被查詢的區段維持為正常寫入型的區段，並且方法分別在動作320與322前進至核心陣列中下一個區段。

應瞭解，在另一實施例中，該區段計數器可向下計數在304初始設定為最後一個區段，且在320減1，直到在322為第一筆記錄，或任何其他可涵蓋雙位元記憶體所有區段的計數法。另一選項為界定一群組（一個或更多）設定為高寫入速度區段的區段（例如，快閃核心陣列的最前端或最末端），且只計數此群組中之區段。

也應瞭解，視需要維持此一區段表，且可具體實施其他的方法以判定是否一區段為快速寫入或正常區段。例如，使用者在此應用系統中可追蹤區段的狀態，且也可使用區段狀態查詢命令以驗證儲存於任一區段的資料之模式。

第12圖顯示在一個實施例中，如何可實施第11圖的方法300的示意圖。第12圖中，將一核心胞元陣列350劃分為N個區段352，編號為區段0至區段(N－1)。如先前所述，儘管可在區段內實施本發明的劃分，但應瞭解，可用其他的陣列部份大小，且該等陣列部份本身的大小也可改變，且任何此類的變化仍是落在本發明的範疇內。在雙位元快閃記憶體上或與雙位元快閃記憶體相關的記憶體位置，例如區段命令暫存器354有複數個大體對應至核心陣列350內區段的資料位置。由於劃分是根據第11圖的方法300或根據另一劃分方案，與該區段是否用作快速寫入區段或正常寫入區段有關聯的資料係儲存於對應的資料位置內。在第12圖的實施例中，係使用單一資料位元，其中對於對應至該資料位置的給定區段，“0”係對應至想要的正常寫入模式，而“1”對應至想要的快速寫入模式。然後，例如在各種編程和拭除操作的後續設定及執行中，藉由控制電路可存取及使用該資料。

本發明也針對一種雙位元快閃記憶體裝置，該裝置具有核心胞元陣列與控制電路，係組態成可根據本文所述的操作原理進行操作。例如，在本發明的一個態樣中，設有控制電路可將核心陣列內複數個陣列部份（例如，區段）分別劃分為快速寫入陣列部份與正常寫入陣列部份中之一種。在本發明的另一態樣，提供一種控制電路利於藉由以兩階段區塊拭除該等陣列部份而快速寫入操作於選定的記憶體部份，其中於第一階段是將兩位元位置拭除（例如，從中移除電荷），而在第二階段編程第一位元位置（例如，供給電荷）。隨後，執行寫入操作於選定陣列部份內一個或更多胞元的第二位元位置，其中因為互補位元（第一位元）位置內刻意留有電荷，故完成該等寫入操作所需時間約為習知寫入操作所需時間的百分之20至25。等於快速寫入速度的短寫入時間，比雙位元快閃或單一位元NAND快閃的正常寫入速度快4倍或更多。

請參考第13圖，提供一種雙位元記憶體裝置400，且包含雙位元快閃記憶體陣列402，該雙位元快閃記憶體陣列402組態成為複數個陣列部份，例如區段。控制電路404耦接於該記憶體陣列402，且經由支援電路例如X與Y解碼器（未圖示）提供各種操作（例如，拭除、編程、與讀取操作）用之控制及資料訊號給該陣列內之雙位元快閃胞元。該裝置400進一步包含區段命令暫存器或其他類型的資料位置406，該資料位置406包含大體對應至該核心陣列402內各種陣列部份的資料。該資料係表示該等陣列部份是否會以快速寫入模式或以正常寫入模式操作，且藉由該控制電路404存取以便完成與彼等有關聯的獨特操作。最後，該記憶體裝置400包含使用者介面408，係利於彈性劃分該核心陣列分別成為快速寫入模式與正常寫入模式部份。

該控制邏輯404分別包含快速寫入控制電路410與正常寫入控制電路412，該等電路係用於根據當下陣列部份或區段是否已指定為快速寫入陣列部份或正常寫入陣列部份而提供用於控制快閃陣列402的各種操作。根據從區段命令暫存器406提供給控制電路404的資料，該控制電路使用寫入控制電路410、412中之一個完成想要的操作。應瞭解，寫入控制電路410與412可能包含分開為數件的硬體或可整合成單一狀態機(state machine)，或者是若必要，甚至經由韌體來提供，而任何提供此類控制功能均涵蓋於本發明的範疇內。

在指定為快速寫入型區段的區段的實例中，在一個實施例中，該控制電路404係以供快速寫入於其中的區段為條件。在一個實施例中，該電路404使用快速寫入控制電路410以執行類似於上述第6圖動作204至206的操作。亦即，初始區塊拭除該選定區段，其中區段內各雙位元胞元的兩位元位置有足夠的電荷從其中移除以便實現第一狀態之未編程狀態（例如，“1”）。然後，該快速寫入控制電路410編程選定區段內各胞元的“不理會”或互補位元。如先前所述，在一個實施例中，編程該快速寫入區段內各胞元的第一位元位置（例如，位元位置A）。在一個實施例中，彼之編程足以改變互補位元（位元位置A）的狀態成為第二狀態（例如，“0”）。替換地，可供給較少量電荷給互補位元（例如，第一位元位置）使得該位元實際上不會改變狀態。已發現，即使互補位元內有少量的電荷，增加對選定區段內各胞元的第二位元位置的編程速度是有利的。

用上述之快速寫入控制電路操作，將該等快速寫入區段或各區段組態成可供後續之快速編程。在這些情況中，將該快速寫入控制電路410進一步組態成可提供控制訊號以便提供以相當高的資料率轉換資料至選定區段或各區段內胞元的第二位元位置。在一個實施例中，送至胞元的控制訊號、汲極偏壓脈衝、以及閘極偏壓脈衝，可為時間較短的脈衝，從而可增加資料轉換速率。此外，已發現，編程驗證電路，儘管用於正常寫入陣列時是一樣的，但仍可用較少時間完成資料轉換。亦即，取代編程驗證與再編程步驟重複平均4至5次，反之，因有本發明之互補位元的編程，編程驗證與再編程步驟重複平均約一次。結果，顯著減少完成編程所需的總時間（即使未減少編程汲極與閘極的脈衝時間）。

應注意，由於快速寫入區段中之編程只針對第二位元位置，故編程狀態機將不同於用於正常寫入區段陣列控制電路412內者。此外，由於有意義資料只在第二位元位置，在快速寫入控制電路410內的讀取狀態機電路將不同於在正常寫入區段控制電路412內者。再者，如先前所述，儘管在此提供於大部份的實施例，但第一位元位置參考為雙位元胞元的A位元位置，應瞭解，若必要，第一位元位置可替換地參考為B位元位置，因為雙位元快閃記憶體胞元為對稱的。最後，由於快速寫入模式只用位元位置中之其中一個供資料保存，故可進一步使用結合該控制電路404的計數器414以計數執行於快速寫入區段的操作次數，並且提供轉換(changeover)，其中為了使胞元內之兩位元位置有大體平均的作業循環效果(operational cycling effect)，在預定次數的操作週期後，第一位元位置由A位元改變為B位元或反之亦然。此外，若必要，在無計數器的記憶體裝置的使用期間，可以其他的預定次數重複轉換使得第一位元位置在A與B位元位置之間來回互換。

無論如何，經由快速寫入控制電路410與正常寫入控制電路412在其中所進行區塊拭除操作、編程操作、與讀取操作的操作控制，兩者是不同的。

此外，該控制電路404係經組態成：若需要時，用單一轉換命令或任一命令的組合（例如，讀取一頁或更多快速寫入部份以及將它寫入於相同快閃裝置或另一個的正常部份之一頁或更多），選擇性地轉換在快速寫入陣列部份（相對低密度記憶體區）與正常寫入陣列部份（相對高密度記憶體區）之間的資料。可改變轉換資料的數量。

儘管上述實施例是以雙位元快閃的相關事項說明本發明，但對於每胞元有至少兩個實體位元的任意多位元快閃記憶體，本發明仍為有效，在此第一位元（或數個位元）的編程會導致相同記憶體胞元內的其他位元（或數個位元）有較快的寫入速度，且所有此類變化均涵蓋於本發明。

儘管在上述的實施例中，係以包含區塊拭除胞元的快速編程設定模式進行胞元群組的預先編程或預先狀況處理，但是本發明仍涵蓋其他的變化。例如，可區塊拭除一群組的胞元使得多位元胞元的各位元被編程成為給定的狀態（例如，移除其中的電荷）。然後，稍後結合編程操作，執行快速編程設定。就此情形而言，當要編程給定胞元時，預先編程或預先狀況處理步驟開始供給電荷給第一位元，接著編程該多位元胞元中之第二位元。以上述方式，第二位元的編程仍比未按照上述方式處理的習知胞元快（例如，約可快2至3倍）。

此外，儘管是在雙位元記憶體胞元的背景下提供許多上述實施例，但本發明仍涵蓋具有大於兩個位元的多位元胞元。例如，本發明可使用四位元或八位元胞元。就此情形而言，在胞元拭除後，可供給胞元之一位元電荷至某個程度以利快速寫入於該胞元中之一個或更多其餘位元。替換地，在胞元拭除後，可供給一個以上的位元電荷達某一程度以利快速寫入於該胞元中之一個或其餘位元。所有這類的排列均涵蓋於本發明的範疇內。

儘管已顯示及說明本發明，但對圖示實施例可做出一個或更多具體實施、變更及/或修改而不脫離本發明申請專利範圍的精神與範疇。特別是關於用上述元件或結構（組合件、裝置、電路、系統、等等）所執行的各種功能，希望用來描述該等元件的術語（包含參考之"機構(means)"）都能對應到（除非另有說明）任何可執行所述元件（例如，功能性等價）之特定功能的元件或結構，即使不是結構性等價於執行本文所圖示的本發明示範性具體實施中之功能的揭示結構。此外，儘管關於數種具體實施中之一個本發明已揭示特定特性，若必要且利於任一給定或特定的應用系統，該特性可與其他具體實施的一個或更多其他特性結合。此外，在用在實施方式及申請專利範圍的術語“包括”、“包括於”、“具有”、“有”、“帶有”、或彼之變化的範圍內，希望此等術語在某種兼容程度上類似於術語“包含”。

（產業適用性）

本發明的系統及方法可用於非揮發記憶體的領域，能改善快閃記憶體裝置的寫入速度。

10．．．雙位元胞元

12．．．半導體主體

14．．．源極區

16．．．汲極區

18．．．通道區

20．．．閘極結構

22．．．閘極

24．．．電荷捕捉介電質

100‧‧‧雙位元快閃記憶體裝置

102‧‧‧半導體主體

104‧‧‧陣列

106‧‧‧I/O電路

108‧‧‧x解碼器

110‧‧‧y解碼器

112‧‧‧控制邏輯電路

140‧‧‧雙位元胞元

144‧‧‧位元線

146‧‧‧位元線

148‧‧‧三層式ONO、電荷捕捉介電質

150‧‧‧第一氧化物

152‧‧‧第二氧化物

154‧‧‧氮化物層

160‧‧‧複晶矽字元線

162‧‧‧複晶矽字元線

200‧‧‧方法

202、204、206、207、208、210‧‧‧方法200之步驟

300‧‧‧方法

302、304、306、308、310、312、314、316、318、320、322、324‧‧‧方法300之步驟

350‧‧‧核心陣列

352‧‧‧區段

354‧‧‧區段命令暫存器

400‧‧‧雙位元記憶體裝置

402．．．快閃陣列

404．．．控制電路

406．．．區段命令暫存器或其他類型的資料位置

408．．．使用者介面

410．．．快速寫入控制電路

412．．．正常寫入控制電路

414．．．計數器

第1圖為部份橫斷面圖，顯示經組態成儲存兩個實體資料位元的雙位元快閃記憶體胞元的實施例；第2圖為方塊圖，顯示能使用本發明之快速寫入方法及裝置的示範性快閃記憶體裝置；第3圖為示意圖，顯示可使用本發明之快速寫入方法及裝置的虛接地型雙位元快閃記憶體架構；第4圖為部份透視圖，顯示可使用與本發明結合的虛接地型架構中之幾個雙位元快閃記憶體胞元的示範性佈局；第5圖為沿著第4圖之虛線5－5的部份橫斷面圖，係顯示有兩位元位置被編程為一狀態（例如表示邏輯狀態“0”）的雙位元快閃記憶體胞元；第6圖為流程圖，係根據本發明的一態樣，顯示一種執行快速寫入區塊拭除、接著高速寫入的方法，其中動作204與206係描述實施例的快速寫入區塊拭除處理；第7圖為部份橫斷面圖，顯示依照本發明基於先前操作，有資料隨機分布於其中，快速編程操作之前，快速寫入陣列部份內的複數個雙位元快閃記憶體胞元；第8圖為部份橫斷面圖，顯示根據本發明，於區塊拭除步驟後第7圖的複數個雙位元快閃記憶體胞元；第9圖為部份橫斷面圖，顯示根據本發明，於快速寫入陣列部份中之第一位元位置區塊編程後第7圖的複數個雙位元快閃記憶體胞元，從而顯示該快速寫入區塊拭除處理後快速寫入胞元的狀態；第10圖為部份橫斷面圖，顯示根據本發明，在編程該快速寫入陣列部份內胞元中之一個或更多的第二位元位置後第7圖的複數個雙位元快閃記憶體胞元，其中基於使用者資料，各位元可為兩種狀態中之一種；第11圖為流程圖，顯示根據本發明，劃分雙位元快閃記憶體為快速寫入陣列部份與正常陣列部份的方法；第12圖為示意圖，顯示雙位元快閃記憶體陣列以及用於分別劃分該快閃記憶體陣列成為快速寫入陣列部份及正常陣列部份的命令暫存器；以及第13圖為示意方塊圖，顯示具有控制邏輯的雙位元快閃記憶體裝置，該控制邏輯係經組態成可根據本發明之快速寫入操作程序劃分並且操作該裝置。

400‧‧‧雙位元記憶體裝置

402‧‧‧快閃陣列

404‧‧‧控制電路

406‧‧‧區段命令暫存器或其他類型的資料位置

410‧‧‧快速寫入控制電路

412‧‧‧正常寫入控制電路

414‧‧‧計數器

Claims

一種將多位元快閃記憶體陣列劃分為快速寫入部份與正常寫入部份的方法(300)，該方法包含：識別雙位元快閃記憶體胞元(316、318、320、322)之陣列部份以供快速寫入操作於其中；以及在寫入操作於其中之前，執行快速寫入致能拭除操作(200)於該已識別的快速寫入陣列部份，其中，該快速寫入致能拭除操作不同於待執行於另一陣列部份的拭除操作，該另一陣列部份包含記憶體胞元之正常寫入陣列部份，該正常寫入陣列部份係不被識別為供快速寫入操作於其中，其中，執行該快速寫入致能拭除操作的步驟包含：拭除該已識別的快速寫入陣列部份中各胞元(204)的第一與第二位元位置兩者；以及供給電荷至該已識別的快速寫入陣列部份中各胞元(206)的該第一位元位置，其中，該供給電荷至該第一位元位置係與使用者資料無關，從而提供後續快速寫入操作於其中各胞元的該第二位元位置。
如申請專利範圍第1項之方法，其中，該陣列部份(402)包含複數個實體上非相互連續的記憶體區塊。
一種將多位元快閃記憶體陣列劃分為快速寫入部份與正常寫入部份的方法之方法，該方法包含：識別雙位元快閃記憶體胞元(316、318、320、322)之陣列部份以供快速寫入操作於其中；以及在寫入操作於其中之前，執行快速寫入致能拭除操作(200)於該已識別的快速寫入陣列部份，其中，該快速寫入致能拭除操作不同於待執行於另一陣列部份的拭除操作，該另一陣列部份包含記憶體胞元之正常寫入陣列部份，該正常寫入陣列部份係不被識別為供快速寫入操作於其中，其中，識別該快速寫入陣列部份的步驟包含：使命令暫存器(354、406)載入表示快速寫入模式的數值於與該已識別的快速寫入陣列部份有關聯的該命令暫存器內之位置；或設定該快閃記憶體陣列(402)為“快速寫入模式”，在此將所有後續之命令視為與快速寫入部份有關。
如申請專利範圍第3項之方法，復包含：執行該多位元快閃記憶體陣列的拭除步驟，其中，執行該拭除步驟係包含：識別(316)該記憶體陣列之待拭除的部份；於該命令存器(354、406)中與待拭除之該已識別待拭除之陣列部份有關聯的位置評估該命令暫存器(354、406)之模式；以及基於該評估，對該已識別的陣列部份，執行該快速寫入拭除操作(410)或者是與該快速寫入拭除操作不同的正常拭除操作(412)。
如申請專利範圍第3項之方法，其中，該陣列部份(402) 包含複數個實體上非相互連續的記憶體區塊。
一種多位元快閃記憶體(400)，包含：核心胞元陣列(402)，包含組態成為複數個陣列部份的多位元快閃記憶體胞元；以及控制電路(404)，組態成可劃分該等複數個陣列部份成為快速寫入陣列部份與正常寫入陣列部份中之一種，其中，該控制電路(404)復包含快速寫入控制邏輯電路(410)，該快速寫入控制邏輯電路(410)係組態成可對該核心胞元陣列的該快速寫入陣列部份執行快速寫入區塊拭除操作，且其中，該快速寫入控制邏輯電路(410)係組態成在該快速寫入區塊拭除操作中，可藉由移除電荷而區塊拭除(204)該快速寫入陣列部份中各快閃記憶體胞元的第一與第二位元位置兩者，且進一步組態成隨後可供給電荷(206)至該快速寫入陣列部份中各胞元的該第一位元位置，從而利於後續之快速寫入操作(208)至該快速寫入陣列部份內一個或更多之該等胞元之該第二位元位置。
如申請專利範圍第6項之多位元快閃記憶體，復包含命令暫存器(354、406)，該命令暫存器包含與該等複數個陣列部份有關聯的複數個儲存位置且包含表示該等陣列部份是否為快速寫入陣列部份或正常寫入陣列部份的資料於其中，且其中，該控制電路(404)係組態成可存取用於劃分該等複數個陣列部份之該命令暫存器(359、406)。
如申請專利範圍第7項之多位元快閃記憶體，復包含耦接至該命令暫存器(406)的使用者I/O介面(408)，該使用者I/O介面(408)經組態成利於使用者組態該等複數個陣列部份之劃分。
一種多位元快閃記憶體，包括：核心胞元陣列(402)，包含組態成為複數個陣列部份的多位元快閃記憶體胞元；控制電路(404)，組態成可劃分該等複數個陣列部份成為快速寫入陣列部份與正常寫入陣列部份中之一種，以及命令暫存器(354、406)，該命令暫存器包含與該等複數個陣列部份有關聯的複數個儲存位置且包含表示該等陣列部份是否為快速寫入陣列部份或正常寫入陣列部份的資料於其中，且其中，該控制電路(404)係組態成可存取用於劃分該等複數個陣列部份之該命令暫存器(359、406)。
如申請專利範圍第9項之多位元快閃記憶體，復包含耦接至該命令暫存器(406)的使用者I/O介面(408)，該使用者I/O介面(408)經組態成利於使用者組態該等複數個陣列部份之劃分。