JP4674234B2 - マルチビットフラッシュメモリデバイスの高性能な書込方法及びシステム - Google Patents
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- 高速書込動作用のデュアルビットフラッシュメモリセル(316、318、320、322)のアレイ部を特定するステップを備え、前記メモリセルは 2ビットの物理的データビットを格納することができ、かつ電荷捕獲層に離れて配置され、各々が電荷を捕獲し、該捕獲電荷量に応じて個々にデータを格納する第1ビット位置及び第2ビット位置を備え、
書込動作前に上記特定された高速書込アレイ部に対し高速書込を可能にする消去動作(200)を実行するステップをさらに備え、
前記高速書込を可能にする消去動作は、高速書込用に特定されていないメモリセルの通常書込アレイ部からなる別のアレイ部に実行される消去動作とは異なり、
前記高速書込を可能にする消去動作は、
上記特定された高速書込アレイ部の各セル(204)の第1ビット位置及び第2ビット位置の両方を消去するステップと、
上記特定された高速書込アレイ部の各セル(206)の上記第1ビット位置に電荷を前記第2ビット位置への書込時の電荷印加量よりも少ない量印加するステップとを備え、
上記第1ビット位置に上記印加された電荷は、ユーザデータと無関係の固定データであり、さらに
引き続き各セルの上記第2ビット位置へユーザデータに従って高速書込を実行するステップを備える、マルチビットフラッシュメモリアレイを高速書込部と通常書き込部とに分割する方法。 - 前記高速書込アレイ部の特定は、
コマンドレジスタ(354、406)に、前記特定された高速書込アレイ部に関連するコマンドレジスタ内の1つの位置での高速書込モードを示す値をロードするステップか、または
フラッシュメモリアレイ(402)を「高速書込モード」に設定して、それ以降の前記フラッシュメモリアレイに対する全コマンドは高速書込アレイ部に関連するものとするステップを備える、請求項1に記載の方法。 - さらに、前記デュアルビットフラッシュメモリアレイの消去を実行することを含み、
前記消去の実行には、
消去すべき一部のメモリアレイを特定し(316)、
上記特定された消去すべきアレイ部に関連する1つの場所のコマンドレジスタ(354、406)のモードを判断し、
前記判断に基づいて前記特定されたアレイ部に、高速書込消去動作(410)または、前記高速書込消去動作とは異なる通常消去動作(412)のいずれかを実行する、請求項2に記載の方法。 - 前記アレイ部(402)は、互いに物理的に不連続の複数のメモリブロックから構成される、請求項1に記載の方法。
- 複数のアレイ部で構成されるマルチビットフラッシュメモリセルから構成されるコアセルアレイ(402)を備え、前記メモリセルは 複数ビットの物理的データビットを格納することができ、かつ電荷捕獲層に離れて配置され、少なくとも各々が電荷を捕獲し、該捕獲電荷量に応じて個々にデータを格納する第1ビット位置及び第2ビット位置を備え、
前記複数のアレイ部を高速書込部及び通常書込部の一方に分割するよう構成される制御回路(404)を備え、
前記制御回路(404)は、前記コアセルアレイの前記高速書込アレイ部に対して、高速書込ブロック消去動作を実行するように構成される高速書込制御論理回路(410)を備え、
前記高速書込制御論理回路は(410)は、前記高速書込ブロック消去動作において、電荷を除去することで前記高速書込アレイ部の各フラッシュメモリセルの前記第1ビット位置及び第2ビット位置の両方をブロック消去(204)するように構成され、さらに、その後前記高速書込アレイ部の各セルの前記第1ビット位置に電荷を前記第2ビット位置に対する電荷印加量よりも少量印加する(206)ことにより、引き続き実行される、前記高速書込アレイ部の1つ以上のセルの第2ビット位置に対する高速書込動作(208)を容易にする、マルチビットフラッシュメモリ(400)。 - さらに、
前記複数のアレイ部に関連する複数の記憶位置を含み、かつ前記記憶位置に前記アレイ部が高速書込アレイ部か通常書込アレイ部かを示すデータを含むコマンドレジスタ(354、406)を備え、
前記制御回路(404)は、前記複数のアレイ部を分割するためにコマンドレジスタ(359、406)にアクセスするように構成される、請求項5に記載のマルチビットメモリ。 - 前記コマンドレジスタ(406)に接続するユーザI/Oインターフェイス(408)をさらに備え、ユーザによる前記複数のアレイ部の前記分割を容易にするように構成される、請求項6に記載のマルチビットメモリ。
- それぞれ通常及び高速書込区分に分割される複数のメモリ区分(402)と、
前記通常書込区分及び高速書込区分に、書込、消去、及び読取の動作コマンドを入力するように構成される制御回路(404)とを備え、
前記制御回路に対する書込コマンドは2値ビットを含み、前記通常書込区分と前記高速書込区分とに対する前記制御回路の前記書込コマンドは前記2値ビットの論理値が異なり、
前記高速書込区分に関連する前記書込コマンドがセットアップモードを含み、
各メモリ区分は、各々が電荷の印加の有無によりデータを格納することのできかつ互いに離れて配置される複数のビット位置を有する複数のメモリセルを有し、前記セットアップモードにおいては、前記複数のビット位置のうちのユーザデータの保持には用いられない第1ビット位置はユーザデータ格納位置に指定されるビット位置の電荷印加量よりも少量の電荷印加状態に設定される、マルチビットフラッシュメモリ。
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