JP4648006B2 - サイクルカウント値を記憶する広い消去ブロックを備える不揮発性半導体メモリ - Google Patents
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Description
典型的なNORアレイでは、メモリセルは列方向に延在して隣接するビットラインソース拡散部とドレイン拡散部との間で接続され、コントロールゲートはセル行に沿って延在するワードラインと接続される。1つの典型的メモリセルには、ソース拡散部とドレイン拡散部との間に“分割チャネル”が設けられる。セルの電荷蓄積素子が一方のチャネル部分にわたって配置され、ワードライン(コントロールゲートとも呼ばれている)も他方のチャネル部分にわたるとともに電荷蓄積素子にわたって配置される。これによって2つの直列トランジスタを備える1つのセルが形成され、一方のトランジスタ(メモリトランジスタ)は、電荷蓄積素子の電荷量と、当該チャネルのセル部分の中を通って流れることができる電流量とを制御するワードラインの電圧と組み合わされ、他方のトランジスタ(選択トランジスタ)は、単独でセルのゲートとして働くワードラインを有する。このワードラインは、電荷蓄積素子の行にわたって延在する。このようなセルの例並びにメモリシステムにおけるこのようなセルの利用および製造方法については、米国特許第5,070,032号(特許文献1)、第5,095,344号(特許文献2)、第5,315,541号(特許文献3)、第5,343,063号(特許文献4)、第5,661,053号(特許文献5)並びに1999年6月27日出願の同時継続出願中の米国特許出願第09/239,073号(特許文献6)に記載されている。
別のフラッシュEEPROMのアーキテクチャとして、NANDアレイを利用し、個々のビットライン間で16や32などの3つ以上のメモリセルの連続ストリングが、1またはそれ以上の選択トランジスタと1つの基準電位とに接続されて、複数のセル列が形成されるものがある。ワードラインは、これらの多数の列内の複数のセルの両端にわたって延在する。ストリング内の残りのセルを強くオンに転換させることによって、プログラミング中に1つの列内の個々のセルの読み出しと検証とを行い、それによってストリングの中を流れる電流は、アドレス指定されたセルに記憶されている電荷レベルに依存するようになる。1つのメモリシステムの一部としてのNAND構成のアレイおよびこのアレイの動作の一例が、米国特許第5,570,315号(特許文献16)、第5,774,397号(特許文献17)、第6,046,935号(特許文献18)で見い出される。
最新のフラッシュEEPROMアレイの電荷蓄積素子であり、前に参照されている特許および論文で解説されている電荷蓄積素子は、最も一般的な電気的導電性を有するフローティングゲートであり、このゲートは典型的にはドープされたポリシリコン材から形成される。フラッシュEEPROMシステムにおいて有用な別のタイプのメモリセルとして、不揮発性の態様で電荷を記憶する導電性フローティングゲートの代わりに、非導電性誘電体材料を利用するものがある。このようなセルについては、チャンらによる論文“真の単一トランジスタ酸化膜−窒化膜−酸化膜EEPROMデバイス”(IEEE電子デバイスレターズ,Vol.EDL−8,No.3,1987年3月,93〜95ページ)(Chan et al., “A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device," IEEE Electron Device Letters, Vol. EDL-8, No.3 March 1987, pp. 93-95) (非特許文献3)に記載されている。シリコン酸化物、シリコン窒化物およびシリコン酸化物(“ONO”)から形成される3層誘電体が、導電性コントロールゲートとメモリセルチャネルの上方にある半導電基板の表面との間に挟まれる。セルはセルチャネルから窒化物の中へ電子を注入することによりプログラムされ、その場合これらの電子はトラップされ、限定領域に記憶されたものである。次いで、この記憶された電荷は、セルチャネルの一部のしきい値電圧を変更して検出可能となる。熱いホールを窒化物の中へ注入することによりセルは消去される。ノザキらの“半導体ディスクの応用のためのMONOSメモリセルを備える1−MbEEPROM”(“固体素子回路のIEEEジャーナル”,Vol.26,No.4,1991年4月,497〜501ページ)(Nozaki et al., “A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application," IEEE Journal of Solid-State Cirucuits, Vol. 26, No. 4, April 1991, pp.497-501) (非特許文献4)も参照されたい。この論文には、分割ゲート構成における同様のセルについての記載があり、この構成では、ドープされたポリシリコンゲートがメモリセルチャネルの一部にわたって延在して、別個の選択トランジスタを形成するようになっている。
典型的な不揮発性フラッシュアレイのメモリセルは、一括消去される個別のセルブロックに分割される。すなわち、この1ブロックが消去単位である。個々のブロックは通常、1またはそれ以上のデータページを記憶し、1ページがプログラミングと読み出しとを行う単位であるが、単一の操作で2以上のページのプログラミングや読み出しを行うことも可能である。個々のページは通常1またはそれ以上のデータセクタを記憶し、このセクタサイズはホストシステムによって規定される。一例として、磁気ディスク駆動装置に関して規定されている規格に従う512バイトのユーザデータからなる1つのセクタとユーザデータおよび/またはユーザデータが記憶されているブロックに関する数バイトのオーバーヘッド情報を示すいくつかの数値がある。
個々のメモリセルブロックが経験する消去サイクル回数と再プログラミングサイクル回数とは、メモリシステムの動作制御を最適化するステップの一部として保持される場合が多い。このようにする1つの理由として、フラッシュEEPROMセルが耐えることができる消去/書き込みサイクルの限定された回数に起因するということが挙げられる。このようなサイクル回数が増加するにつれて、パフォーマンスと信頼性とは通常低下し、このような低下を許容することができる量はシステムの種々の動作パラメータに左右されることになる。一般に、いくつかのメモリセルブロックは、通常の動作時にメモリセルブロックよりもさらに頻繁にサイクルされる。1ブロックのサイクルカウント値が、予期される耐久性の予めセットされた限界値に達すると、冗長ブロックの利益となるようにシステムからそのブロックのマップアウトを行うことができる。これについての一例は、米国特許第5,268,870号(特許文献20)に記載され、個々のブロックの経験カウント値はオーバーヘッドデータの一部としてブロック内に記憶される。米国特許第6,426,893号(特許文献21)には、ブロックの経験カウント値とともにオーバーヘッドデータが関係するブロックから分離されたブロック内に他のオーバーヘッドデータを記憶するシステムについて記載されている。さらに、経験カウント値を用いてシステムのメモリセルブロックの使用状況(摩耗)を均すようにすることもできる。ブロックの相対的経験カウント値は、システムコントローラによりモニタされ、さらに低い経験サイクルカウント値で複数のブロックに対する以降の大きな容量の再書き込みを行うことを目的として、検出された所定の使用状況のむらに応じて、ブロック変換の論理アドレスから物理アドレスが変更される。このような摩耗レベルの測定技法を示す例が、米国特許第6,081,447号(特許文献22)に示されている。経験カウント値が関係するブロックに経験カウント値を保持する代替例として、ブロックオーバーヘッド情報用として設けられた別のブロックにこの経験カウント値を記憶することができる例がある。この例としては、2000年2月17日出願の米国特許出願第09/505,555号(特許文献23)に記載されている。経験カウント値の利用に加えて、ブロック置換を目的として、コントローラによるカウント値を用いて、プログラミング、読み出し動作および/または消去動作中に使用される電圧のセットを行うことも可能である。というのは、最適電圧はその利用が増えるにつれて上昇する頻度が高くなるからである。
Claims (13)
- 複数のページのユーザデータを個々に記憶する1つの単位として一括消去が可能なセルブロックに編成されたメモリセルアレイを有する不揮発性メモリの動作方法であって、
(a)オーバーヘッドデータが記憶されている前記ブロックの動作と関連して前記オーバーヘッドデータを個々の情報ブロック内に記憶するステップと、
(b)消去動作であって、
消去対象の前記1またはそれ以上のブロックのアドレス指定を行うステップと、
前記1またはそれ以上のブロックから前記オーバーヘッドデータを読み出し、前記読み出したオーバーヘッドデータを一時的に記憶するステップと、
前記1またはそれ以上のブロック内のメモリセルを消去するステップと、
前記読み出したオーバーヘッドデータを更新するステップと、
前記更新済みのオーバーヘッドデータを前記1またはそれ以上のブロックの個別のブロックの中へ戻してプログラムし、それによってユーザデータを前記ブロックにプログラムするのに利用可能な前記1またはそれ以上のブロック内に前記複数のページを残すようにするステップと、を含む消去動作と、
(c)その後、前記1またはそれ以上のブロックのページの中へユーザデータをプログラムするステップと、を含み、
ページがユーザデータと、ユーザデータに係るページオーバーヘッドデータと、ユーザデータとページオーバーヘッドデータとは異なる予備のセルで構成され、
前記1またはそれ以上のブロックの個別のブロックの単一ページの予備のセルの中へ前記更新済みのオーバーヘッドデータをプログラムする方法。 - 請求項1記載の方法において、
前記個々のブロックに記憶された前記オーバーヘッドデータが、消去動作回数を示す量、すなわち前記量を含むブロックが前記消去動作回数を受けた量を含み、さらに前記オーバーヘッドデータを更新するステップが、現在の消去動作を含む前記消去動作回数を更新するステップを含む方法。 - 請求項1記載の方法において、
前記個々のブロック内に記憶される前記オーバーヘッドデータから冗長符号を計算するステップと、前記冗長符号を計算する基となる前記オーバーヘッドデータを含む前記個々のブロック内に前記冗長符号をさらに記憶するステップとをさらに含む方法。 - 請求項3記載の方法において、
前記オーバーヘッドデータを読み出すステップが、前記オーバーヘッドデータから計算され、前記オーバーヘッドデータとともに記憶された冗長符号を読み出すステップと、前記読み出したオーバーヘッドデータを前記読み出した冗長符号に対してチェックするステップとを含み、さらに前記更新済みのオーバーヘッドデータをプログラムするステップが、前記更新済みのオーバーヘッドデータから冗長符号を計算するステップと、前記計算された冗長符号を前記オーバーヘッドデータと同じブロックに記憶するステップとを含む方法。 - 請求項4記載の方法において、
前記読み出したオーバーヘッドデータを前記読み出した冗長符号に対してチェックするステップによって、前記オーバーヘッドデータが無効であることが明らかにされた場合、前記ブロックを消去したり、前記オーバーヘッドデータを更新したり、更新済みのオーバーヘッドデータ或いはユーザデータのいずれかのデータを用いて前記ブロックをプログラムしたりする代わりに、前記読み出したオーバーヘッドデータと冗長符号とが存在するブロックに使用不可のマークをつける方法。 - 請求項5記載の方法において、
前記使用不可のブロック内の前記オーバーヘッドデータの一部としてフラグをセットすることにより、前記使用不可のブロックに無効のマークをつけるステップをさらに有する方法。 - 請求項1記載の方法において、
前記オーバーヘッドデータを更新するか或いは前記更新済みのオーバーヘッドデータを前記1またはそれ以上のブロックの中へ戻してプログラムするかのいずれかを行う前に前記オーバーヘッドデータを紛失した場合、前記1またはそれ以上のブロックのページの中へユーザデータをプログラムする代わりに、前記1またはそれ以上のブロックに使用不可のマークをつける方法。 - 請求項1記載の方法において、
前記ユーザデータをプログラムするステップが、個々のメモリセル記憶素子を2またはそれ以上の状態のうちの1つの状態にプログラムし、それによって記憶素子あたりに2ビット以上のユーザデータを記憶するようにするステップを含む方法。 - 請求項8記載の方法において、
前記更新済みのオーバーヘッドデータをプログラムするステップが、個々のメモリセル記憶素子を正確に2つの記憶状態のうちの一方の状態にプログラムし、それによって記憶素子あたりに1ビットのオーバーヘッドデータを記憶するようにするステップを含む方法。 - 請求項9記載の方法において、
前記メモリセルを消去するステップが、メモリセル記憶素子上の電荷を第1の範囲まで駆動するステップを含み、さらに前記オーバーヘッドデータをプログラムするステップが、前記オーバーヘッドデータに従って前記メモリセル記憶素子の一部を第2の範囲まで駆動するステップを含み、さらに前記ユーザデータをプログラムするステップが、前記第2の範囲以外の前記第1の範囲からさらに除去される少なくとも第3および第4の荷電範囲の中へ個々のメモリセル記憶素子をプログラムするステップを含む方法。 - 請求項9記載の方法において、
前記ユーザデータをプログラムするステップが、所望のプログラム状態に達するまで、前記セルの状態の検証を行うことによって分離された連続するプログラミングパルスを印加するステップを含み、前記個々のパルスの振幅が第1の量だけ増加し、さらに前記オーバーヘッドデータをプログラムするステップが、所望のプログラム状態に達するまで、前記セルの状態の検証を行うことによって分離された連続するプログラミングパルスを印加するステップを含み、前記個々のパルスの振幅が前記第1の量よりも多い第2の量だけ増加し、それによって前記ユーザデータよりも高速に前記オーバーヘッドデータをプログラムするようにする方法。 - 請求項10記載の方法において、
前記メモリセルアレイが、NANDアレイである方法。 - 請求項1記載の方法において、
前記メモリセルアレイが、NANDアレイである方法。
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