JP4660316B2 - 不揮発性メモリ装置 - Google Patents

Description

本発明は、初期化に要する時間を短縮可能な不揮発性メモリ装置に関する。

例えば、特許文献１に記載のフラッシュメモリ、特にＮＡＮＤ型のフラッシュメモリでは、ページ単位(５１２バイト〜２０４８バイト)での書き込み・読み出しが行えるように構成されている。図１６及び図１７は、前記特許文献１に記載されたＮＡＮＤ型フラッシュメモリ装置１００の構成を示すものである。ＮＡＮＤ型フラッシュメモリ装置１００は、不揮発性メモリアレイ１１５、センスアンプ１９０、データバッファ２００、カラムアドレスバッファ／デコーダ２１０、ロウアドレスバッファ／デコーダ２２０、コントローラ３００を含む。

不揮発性メモリアレイ１１５内の複数の不揮発性メモリセル１７０は、図１７に示すように互いに交差するワード線１２９及びビット線１３９の交点に配置されている。また、不揮発性メモリアレイ１１５は、データの消去単位であるブロック１１０を複数個含み、ブロック１１０はデータの読み出しまたは書き込みの単位であるページ１２０を複数個含む。さらに、各ページ１２０は、第１領域１５０及び第２領域１６０を含む。第１領域１５０には、フラッシュメモリ装置１００外部に読み出されるデータや外部から書き込まれたデータが記憶されている。一方、第２領域１６０には、第１領域１５０のデータに付随する情報が記憶されている。

コントローラ３００は、フラッシュメモリ装置１００外部からの各種コマンドや不揮発性メモリアレイ１１５へのアクセスのためのアドレスを受け付ける。ロウアドレスバッファ／デコーダ２２０は、入力されるロウアドレスに基づいて該当するワード線１２９を選択し、カラムアドレスバッファ／デコーダ２１０は、入力されるカラムアドレスに基づいて該当するビット線１３９を選択する。ここで、不揮発性メモリアレイ１１５のデータの読み出しや書き込みはページ単位で行われる。書き込みの場合は、データバッファ２００は、フラッシュメモリ装置１００外部から入力されるデータをページ単位で一旦格納し、ページ単位で不揮発性メモリセルに書き込ませる。一方、読み出しの場合は、データバッファ２００は、センスアンプ１９０を介してページ単位で読み出されたデータを一旦格納し、フラッシュメモリ装置１００外部へ出力する。

図１８は、フラッシュメモリ装置１００からデータを読み出す場合のタイミングチャートである。データを読み出すためのＲＥＡＤコマンドは、外部信号ＣＬＥとともにコントローラ３００に入力される。続いて、外部信号ＡＬＥとともに、読み出すデータのアドレスＡＤＤＲ００〜ＡＤＤＲ０ｎがコントローラ３００に入力されると、該当するページ１２０の不揮発性メモリセルからデータがセンスアンプ１９０を介してデータバッファ２００に格納される。ここで、Ｒ／Ｂ信号がローからハイに変化した後、外部コマンドＮＲＥが変化すると、データバッファ２００に格納されたデータが読み出される。
特許３３９２８３９号公報

不揮発性メモリアレイ１１５に書き込みを行う場合、不良ブロックや既にデータの書込みがされているブロックを避け、消去済みブロックにデータの書き込みを行う必要がある。そこで、ブロックに書き込まれたデータとそのデータの論理アドレスとの対応をとるための情報や不良ブロックの情報は、第２領域１６０に書き込まれる。また、第２領域１６０から読み出された情報は、ＲＡＭ（Random Access Memory）等の揮発性メモリセルに記憶されるため、電源がOFFされると情報が揮発する。そのため、電源投入時の初期化毎に第２領域１６０から情報を読み出す必要がある。従って、フラッシュメモリ装置１００では、電源投入時に第２領域１６０の情報を読み出して、前述のデータとアドレスとの対応や不良ブロックの位置を知る初期化処理を行う必要がある。

初期化処理時に、フラッシュメモリ装置１００では、まず不揮発性メモリアレイ１１５にアクセスし、第２領域１６０の情報をページ単位で読み出す。図１９は、ページ単位でデータバッファ２００に読み出されたデータのデータ構造である。図１９に示すように、データバッファ２００に読み出されたデータは、第１領域１５０及び第２領域１６０のデータから構成される。フラッシュメモリ装置１００外部のメモリ制御部は、この読み出されたデータのうち第２領域の情報に基づいて、例えばデータとアドレスとの対応付けを行うアドレス変換テーブルを生成し、記憶する。

ここで、例えば、初期化処理で全てのブロック１１０における先頭ページ１２０の第２領域１６０を読み出すとする。また、フラッシュメモリ装置１００の不揮発性メモリの容量が６４Ｍビット、ページが５１２バイトの第１領域と１６バイトの第２領域とからなり、１ブロックが３２ページ、１ページの読み出し時間が２５μｓであるとする（ブロックサイズが１６Ｋバイト、ブロック数５１２個）。このとき、第２領域１６０の情報を読み出すには、約１３ｍｓを要する。さらに容量が大きな８Ｇビットの不揮発性メモリ容量の場合、ページが２０４８バイトの第１領域と６４バイトの第２領域とからなり、１ブロックが６４ページ、１ページの読み出し時間が２５μｓであると（ブロックサイズが１２８Ｋバイト、ブロック数８１９２個）、第２領域１６０の情報を読み出すには約２３０ｍｓを要する。

このように、フラッシュメモリ装置１００の不揮発性メモリ容量が大容量化するに伴い、初期化処理に要する時間が増大し、不揮発性メモリアレイ１１５のデータを正しく読み書き可能になるまでの時間が増大する。

そこで、本発明は、初期化処理に要する時間を短縮できる不揮発性メモリ装置を提供することを目的とする。

本願第１発明は、上記の課題を解決するために、データの読み出し単位であり、複数の不揮発性メモリセルから構成されるページを複数個含む不揮発性メモリアレイを有する不揮発性メモリ装置であって、前記ページそれぞれは、データを記憶する第１領域と、前記第１領域のデータに付随する制御情報を記憶する第２領域とを有し、
前記ページからデータを読み出す読出手段と、前記読出手段によりページから読み出されたデータを一時記憶するデータバッファとを含み、前記制御情報の読み出し時において、前記読出手段は、前記第２領域を複数ページに亘って一度に読み出すことを特徴とする不揮発性メモリ装置を提供する。

第２領域の制御情報が、一度に複数ページに渡って読み出され、データバッファに記憶される。よって、制御情報の読み出し時間を短縮することができる。そのため、初期化に要する時間が短縮され、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。ここで、制御情報は、第１領域のデータに付随する論理アドレスやエラー情報を含む。例えば制御情報としては、第１領域で発生した不良の不揮発性メモリセルを冗長セルに置換するための置換情報、どのブロックに不良が発生したかを示す不良ブロック情報及び第１領域のデータに対する誤り訂正符号などが挙げられる。そして、制御情報は初期化時に第２領域から読み出され、読み出された制御情報に基づいてアドレス変換のためのアドレス変換テーブルが作成される。

本願第２発明は、第１発明において、前記読出手段と前記第１及び第２領域の不揮発性メモリセルとの間を接続するビット線をさらに含み、複数ページに亘る第２領域の読み出し単位内の不揮発性メモリセルは、互いに異なるビット線に接続されていることを特徴とする不揮発性メモリ装置を提供する。

第２領域の不揮発性メモリセル内の制御情報の読みだしは、互いに異なるビット線を介して行われる。よって、制御情報の衝突を防ぎつつ一度に複数ページに渡って制御情報を読み出すことができる。

本願第３発明は、第１発明において、前記読出手段により複数ページに亘って一度に読み出された第２領域の制御情報に基づいて、前記不揮発性メモリ装置を制御するシステムから入力される論理アドレスと不揮発性メモリアレイの物理アドレスとの対応付けを行うアドレス変換テーブルを作成するメモリ制御部をさらに含むことを特徴とする不揮発性メモリ装置を提供する。

制御情報が一度に複数ページに亘って読み出されると、アドレス変換テーブルの作成するためのデータが一度に読み出される。そのため、短時間でアドレス変換テーブルを作成でき、初期化に要する時間、つまり、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。

本願第４発明は、第３発明において、前記メモリ制御部は、前記不揮発性メモリ装置へのアクセスのために入力される論理アドレスを、前記アドレス変換テーブルに基づき物理アドレスに変換することを特徴とする不揮発性メモリ装置を提供する。

本願第５発明は、第１発明において、複数ページに亘る第２領域の読み出し単位内の不揮発性メモリセルそれぞれに接続される複数の第２ビット線をさらに含み、前記読出手段は、前記制御情報の読み出し時は、複数ページに亘る第２領域の不揮発性メモリセルから対応する複数の第２ビット線を介して制御情報を読み出すことを特徴とする不揮発性メモリ装置を提供する。

第２領域の不揮発性メモリセル内の制御情報の読みだしは、各不揮発性メモリセルのそれぞれの第２ビット線を介して制御情報が読みだされる。よって、衝突を防止しつつ複数ページに亘って一度に制御情報を読み出すことができる。

本願第６発明は、第５発明において、前記第１及び第２領域の不揮発性メモリセルは行列状に配置されており、行方向に配置されており、前記ページ毎に前記第１領域の不揮発性メモリセルに共通に接続される複数の第１ワード線と、行方向に配置されており、前記ページ毎に前記第２領域の不揮発性メモリセルに共通に接続される複数の第２ワード線と、前記第１及び第２領域の列方向に配置された不揮発性メモリセルに共通に接続される複数の第１ビット線と、前記制御情報の読み出し時以外（以下、通常時という）は、ページ毎に第１及び第２ワード線を活性化し、前記制御情報の読み出し時は、複数ページに亘って複数の第２ワード線を活性化するワード線選択手段とをさらに含む。ここで前記読出手段は、前記通常時は、複数の第１ビット線を選択し、１ページの第１領域及び第２領域の不揮発性メモリセルから前記複数の第１ビット線を介してデータを読み出し、前記制御情報の読み出し時は、複数の第２ビット線を選択し、複数ページに亘る第２領域の不揮発性メモリセルから前記複数の第２ビット線を介して制御情報を読み出すビット線選択手段を含むことを特徴とする、不揮発性メモリ装置を提供する。

第１及び第２領域の不揮発性メモリセルそれぞれは第１ビット線と接続されており、第２領域の不揮発性メモリセルは、さらに第２ビット線と接続されている。なお、第２領域の不揮発性メモリセルは、共通の第１ビット線に接続されている。つまり、第２領域の不揮発性メモリセルは、不揮発性メモリアレイ上において、カラムアドレスを共通とするように縦方向に一列または複数列に配置されている。ここで、通常時は、第１ビット線を介して該当ページの第１及び第２領域から１ページ分のデータが読み出される。一方、制御情報の読み出し時は、複数ページに亘って第２領域の第２ワード線が活性となり、第２ビット線を介して複数ページに亘る第２領域へのアクセスが行われる。よって、第２領域に記憶されている制御情報を効率よく読み出すことができる。

本願第７発明は、第１発明において、前記第１及び第２領域の不揮発性メモリセルは行列状に配置されており、前記第１及び第２領域の列方向に配置された不揮発性メモリセルに共通に接続される複数の第１ビット線をさらに含み、複数ページに亘る第２領域の読み出し単位内の不揮発性メモリセルは、それぞれ異なる第１ビット線に接続されることを特徴とする不揮発性メモリ装置を提供する。

第２領域の不揮発性メモリセル内の制御情報の読みだしは、各不揮発性メモリセルのそれぞれの第１ビット線を介して制御情報が読みだされる。ここで、第２領域の不揮発性メモリセルは、その列方向がそれぞれ異なるように配置されているため、衝突を防止しつつ複数ページに亘って一度に制御情報を読み出すことができる。

本願第８発明は、第７発明において、行方向に配置されており、前記ページ毎に前記第１領域の不揮発性メモリセルに共通に接続される複数の第１ワード線と、行方向に配置されており、前記ページ毎に前記第２領域の不揮発性メモリセルに共通に接続される複数の第２ワード線と、前記制御情報の読み出し時以外（以下、通常時という）は、ページ毎に第１及び第２ワード線を活性化し、前記制御情報の読み出し時は、複数ページに亘って複数の第２ワード線を活性化するワード線選択手段とをさらに含む。ここで、前記読出手段は、前記通常時は、複数の第１ビット線を選択し、１ページの第１領域及び第２領域の不揮発性メモリセルから対応する前記複数の第１ビット線を介してデータを読み出し、前記制御情報の読み出し時は、複数の第１ビット線を選択し、複数ページに亘る第２領域の不揮発性メモリセルから前記複数の第１ビット線を介して制御情報を読み出すビット線選択手段を含むことを特徴とする、不揮発性メモリ装置を提供する。

第１及び第２領域の不揮発性メモリセルそれぞれは、第１ビット線に接続されている。また、第２領域の不揮発性メモリセルは、それぞれ異なる第１ビット線に接続される。つまり、第２領域の不揮発性メモリセルは、不揮発性メモリアレイ上において、カラムアドレスが異なるように配置されている。ここで、制御情報の読み出し時は、複数ページに亘って第２領域の第２ワード線が活性となり、それぞれ異なる第１ビット線を介して複数ページに亘る第２領域のみへのアクセスが行われる。よって、第２領域に記憶されている制御情報を効率よく読み出すことができる。

本願第９発明は、第５または第７発明において、前記ワード線選択手段は、前記制御情報の読み出しを行うコマンドから生成されるワード線選択用の制御信号及び前記第１ワード線からの信号の入力を受け、前記第２ワード線の活性／非活性を決定する信号を出力するワード線切替手段を有することを特徴とする不揮発性メモリ装置を提供する。

例えばワード線選択手段をＯＲ回路で形成すると、制御情報の読み出し時において複数ページの第2領域を一度に読み出すためのコマンドに基づいて“Ｈ”が入力されると、第１ワード線の入力の如何によらず複数ページの第２ワード線が活性化され“Ｈ”となる。一方、通常のコマンドが入力され、ＯＲ回路の入力が“Ｌ”である場合は、第１ワード線の入力に応じて第２ワード線の活性／非活性が決定される。よって、制御情報の読み出し時は、複数ページの第２ワード線が活性となり、複数ページに亘る第２領域の不揮発性メモリセルから第２ビット線を介して制御情報が効率的に読み出される。

また、第１ワード線は、入力アドレスをデコードすることにより選択される。ワード線切替手段には、その第１ワード線の信号が入力されるため、アドレスにより指定されたページのデータを読み出すことができる。

本願第１０発明は、第５または第７発明において、前記ワード線選択手段は、前記制御情報の読み出しを行うコマンドから生成されるワード線選択用の制御信号及び前記第２ワード線からの信号の入力を受け、前記第１ワード線の活性／非活性を決定する信号を出力するワード線切替手段を有することを特徴とする不揮発性メモリ装置を提供する。本願第９発明と同様の作用効果を有する。

本願第１１発明は、第６発明において、前記第１及び第２ビット線と前記第２領域の不揮発性メモリセルとの間に設けられるビット線切替手段をさらに有し、前記ビット線切替手段は、前記制御情報の読み出しを行うコマンドが入力される場合は、前記第２領域の不揮発性メモリセルと対応する前記第２ビット線とを接続し、前記コマンドが入力されない場合は、前記第２領域の不揮発性メモリセルと対応する第１ビット線とを接続することを特徴とする不揮発性メモリ装置を提供する。

ビット線切替手段は、コマンドが入力される場合は、第１ビット線からのデータの読み出しを無効として第２ビット線からのデータの読み出しを有効にする。このとき、コマンドの入力により、ワード線選択手段は複数ページに亘って第２ワード線を活性化する。よって、ビット線選択手段は、第２領域の不揮発性メモリセルから第２ビット線を介して複数ページに亘って制御情報を読み出す。一方、通常時はビット線切替手段は、複数ページの不揮発性メモリセルにおいて共通に接続される第１ビット線を有効とし、ワード線選択手段はアクセス先のページの第１及び第２ワード線のみを活性化する。よって、アクセス先のページの不揮発性メモリセルから第１ビット線を介してデータが読み出される。このように、制御情報読み出し時は、ビット線切替手段により第２ビット線に切り替えて制御情報読み出すことで、データの衝突を防ぎつつ複数ページに亘って一度に効率よく制御情報を読み出すことができる。

本願第１２発明は、第１１発明において、前記ビット線切替手段は、互いに異なる極性の第１スイッチング素子及び第２スイッチング素子を含むことを特徴とする不揮発性メモリ装置を提供する。

本願第１３発明は、第６発明において、前記不揮発性メモリアレイは、データの消去単位であり複数ページを含むブロックを複数含んで構成され、前記ワード線選択手段は、前記制御情報の読み出し時において、１ブロック内における第２領域の不揮発性メモリセルに接続される複数の第２ワード線を活性化し、前記ビット線選択手段は、前記ブロック内の第２領域から複数の第２ビット線を介して前記制御情報を読み出すことを特徴とする不揮発性メモリ装置を提供する。ブロック内の第２領域の制御情報を複数ページに亘って読み出すことができる。

本願第１４発明は、第６発明において、前記不揮発性メモリアレイは、データの消去単位であり複数ページを含むブロックを複数含んで構成され、前記ワード線選択手段は、前記制御情報の読み出し時において、第２領域の不揮発性メモリセルに接続される第２ワード線のいずれかを各ブロック毎に活性化し、前記ビット線選択手段は、前記各ブロック毎のいずれか１つの第２領域それぞれから対応する各第２ビット線を介して前記制御情報を読み出すことを特徴とする不揮発性メモリ装置を提供する。複数ブロックの第２領域の制御情報を複数ページに亘って読み出すことができる。

本願第１５発明は、第１発明において、前記第２領域を複数ページに亘って一度に読み出すためのコマンドを備えることを特徴とする不揮発性メモリ装置を提供する。

メモリ装置外部のメモリ制御部は、不揮発性メモリ装置の複数ページに亘る第２領域の制御情報を読み出すためのコマンドを発行することで、複数ページに亘る第２領域を一度に読み出すことができる。

本願第１６発明は、第１５発明において、前記不揮発性メモリアレイは、データの消去単位であり複数ページを含むブロックを複数含んで構成され、前記コマンドは、ブロック内の第２領域を複数ページに亘って一度に読み出す命令、あるいは異なるブロック内の第２領域を複数ページに亘って一度に読み出す命令であることを特徴とする不揮発性メモリ装置を提供する。

コマンドがブロック内の第２領域を複数ページに亘って一度に読み出す命令である場合は、同一ブロック内の第２領域を一度に読み出すことができる。また、コマンドが異なるブロック内の第２領域を複数ページに亘って一度に読み出す命令である場合は、異なるブロックの第２領域を複数ページに亘って一度に読み出すことができる。

本発明の不揮発性メモリ装置を用いれば、初期化に要する時間を短縮し、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。

＜発明の概要＞
不揮発性メモリ装置は、不揮発性メモリアレイ、読出手段及びデータバッファを含む。不揮発性メモリアレイは、データの消去単位であるブロックを複数個含む。このブロックには、データの読み出し及び書き込みの単位であるページが複数個含まれる。また、ページは、不揮発性メモリ装置外部に読み出すデータや外部から書き込まれるデータが記憶される第１領域と、第１領域のデータに付随する制御情報を記憶する第２領域とから構成されている。ここで、電源投入時などの初期化処理時において、読出手段は、複数ページに亘る第２領域に同時にアクセスし、第２領域の制御情報を読み出す。読み出された制御情報は、データバッファに一旦格納される。その後、不揮発性メモリ装置外部のメモリ制御部がその制御情報に基づいてアドレス変換テーブルを作成する。

このように、第２領域の制御情報が、一度に複数ページに渡って読み出されるため、制御情報の読み出しを高速に行うことができる。そのため、アドレス変換テーブルの作成など初期化処理を高速に行うことができ、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。

＜第１実施形態例＞
［構成］
図１は、第１実施形態例に係る不揮発性メモリ装置の構成図、図２は、図１の不揮発性メモリ装置に搭載される不揮発性メモリアレイ及びビット線選択手段の構成図である。

不揮発性メモリ装置１００は、不揮発性メモリアレイ１１５、ビット線選択手段１８０、センスアンプ１９０、データバッファ２００、カラムアドレスバッファ／デコーダ２１０、ロウアドレスバッファ／デコーダ２２０、制御信号生成部３１０を有するコントローラ３００を含む。また、不揮発性メモリ装置１００は、アドレス変換部２３３、ＲＡＭ２３５及びアドレス変換テーブル２３７を含むメモリ制御部２３１と接続されている。各部の構成を以下に説明する。

（１）不揮発性メモリ装置
（１−１）不揮発性メモリアレイ
不揮発性メモリアレイ１１５は、データの消去単位であるブロック１１０を複数個含む。ブロック１１０は、データの読み出しまたは書き込みの単位であるページ１２０を複数個含む。各ページ１２０は、第１領域１５０及び第２領域１６０から構成されている。

不揮発性メモリアレイ１１５の不揮発性メモリセル１７０は、図２に示すように複数のワード線と複数のビット線の交点に位置するようにマトリックス状に配置されている。ワード線は、複数ページの第１領域１５０から１ページの第１領域１５０を選択するための第１ワード線１３０及び複数ページの第２領域１６０から１ページの第２領域１６０を選択するための第２ワード線１３１を含む。ビット線は、第１ビット線１４０及び第２ビット線１４２を含む。第１ビット線１４０は、通常時に第１領域１５０及び第２領域１６０からビット線選択手段１８０を介してセンスアンプ１９０にデータを読み出す、またはビット線選択手段１８０を介して第１領域１５０及び第２領域１６０の不揮発性メモリセルにデータを書き込む場合に使用される。また、第２ビット線１４２は、初期化処理時、つまり制御情報の読み出し時に第２領域１６０の不揮発性メモリセル１７０から制御情報を読み出すために使用される。なお、通常時とは、制御情報読み出し時を除く動作モードをいうものとする。

第１領域１５０の不揮発性メモリセル１７０は、第１ワード線１３０及び第１ビット線１４０に接続されている。ここで、同一ページ内の第１領域１５０において、不揮発性メモリセル１７０は、第１ワード線１３０を共有するとともに、それぞれ異なる第１ビット線１４０に接続されている。なお、第１領域の第１ビット線１４０それぞれは、カラムアドレスが共通である、複数ページに亘る不揮発性メモリセルにより共有されている。

一方、第２領域１６０の不揮発性メモリセル１７０は、第２ワード線１３１、第１ビット線１４０及び第２ビット線１４２に接続されている。ここで、同一ページ内の第２領域１６０において、不揮発性メモリセル１７０は、第２ワード線１３１を共有するとともに、それぞれ異なる第１ビット線１４０及び第２ビット線１４２に接続されている。なお、第２領域１６０の第１ビット線１４０それぞれは、カラムアドレスが共通である、複数ページに亘る第２領域の不揮発性メモリセル１７０により共有されている。つまり、第２領域１６０は、縦方向に同じ位置に配置されている。一方、第２領域１６０の第２ビット線１４２は、第２領域１６０の不揮発性メモリセルそれぞれに接続されている。また、第１ビット線１４０及び第２ビット線１４２は、それぞれビット線選択手段１８０と接続される。

（１−２）制御情報
第１領域１５０では、不揮発性メモリ装置１００外部に読み出されるデータや外部から書き込まれたデータが記憶される。一方、第２領域１６０では、第１領域のデータに付随する論理アドレスやエラー情報等を含む制御情報が記憶される。例えば制御情報としては、第１領域で発生した不良の不揮発性メモリセルを冗長セルに置換するための置換情報、どのブロックに不良が発生したかを示す不良ブロック情報、第１領域のデータに対する誤り訂正符号、及び読み出し・書き込み・消去時における電圧値などの各種制御データなどが挙げられる。そして、第２領域のデータを読み出すためのコマンドが入力されると、第２領域１６０から制御情報が読み出される。後述のメモリ制御部２３１は、この制御情報に基づいてアドレス変換のためのアドレス変換テーブルを作成する。

具体的に例示すると、不揮発性メモリアレイ１１５に書き込みを行う場合、不良ブロックや既にデータの書込みがされているブロックを避け、消去済みブロックにデータの書き込みを行う必要がある。このような場合に、書き込まれたデータとデータの論理アドレスとの対応をとるために、後述のメモリ制御部２３１は、制御情報に基づいてアドレス変換テーブルを作成する。そして、データの読み出し及び書き込み時には、アドレス変換テーブルに基づいてアドレス変換を行う。

また、この制御情報は、出荷前に行ったテストや、不揮発性メモリ装置１００の使用時に発生した不良セルのアドレスや置換情報に基づいて不揮発性メモリ装置１００外部のメモリ制御部２３１により、第１領域１５０にデータを書き込む際に第２領域１６０に書き込まれる。

（１−３）コントローラ及び制御信号生成部
コントローラ３００は、制御信号生成部３１０を有しており、不揮発性メモリ装置１００外部のメモリ制御部２３１からデータ、アドレス、各種コマンド、及び外部信号などを受信する。各種コマンドとしては、例えば、読み出しを行うためのＲＥＡＤコマンド、書き込みを行うためのＷＲＩＴＥコマンド、制御情報の読み出しを行うコマンドＳ−ＣＭＤなどが挙げられる。また、外部信号としては、外部信号ＣＬＥ、ＡＬＥ、ＮＷＥ、ＮＲＥ等が挙げられる。ここで、外部信号ＣＬＥはＩ／Ｏ端子に入力される情報がコマンドであることを示し、外部信号ＡＬＥはＩ／Ｏ端子に入力される情報がアドレスであることを示し、外部信号ＮＷＥはＩ／Ｏ端子に入力されるデータの書込みストローブであり、外部信号ＮＲＥはＩ／Ｏ端子から出力されるデータの読出しストローブである。また、コントローラ３００は、不揮発性メモリ装置１００へのアクセスが可能か否かを示す信号をＲ／Ｂピンから出力する。

さらに、コントローラ３００は、ＲＥＡＤコマンド、ＷＲＩＴＥコマンドや外部信号を解釈し、通常の読み出し及び書き込み動作を行うための内部信号を生成する。一方、制御信号生成部３１０は、制御情報の読み出しを行うコマンドＳ−ＣＭＤ及び外部信号を解釈し、第２領域１６０の制御情報の読み出しを制御する制御信号を生成する。また、制御信号生成部３１０は、ＲＥＡＤコマンド及び外部信号を解釈することにより、第２領域１６０の制御情報の読み出しを制御する制御信号を生成することもできるし、制御情報の読み出しを行うコマンドＳ−ＣＭＤ、ＲＥＡＤコマンド及び外部信号を解釈することにより、制御信号を生成することもできる。制御信号は、例えばワード線及びビット線の選択を制御する信号などであり、後述のＭＯＤＥ信号は、この制御信号に基づいて生成される。

さらに、コントローラ３００は、メモリ制御部２３１においてホストシステム４００側から入力される論理アドレスから不揮発性メモリアレイ１１５の物理アドレスにアドレス変換されたロウアドレス及びカラムアドレスを受信する。後述のメモリ制御部２３１は、第２領域の制御情報に基づいて生成されたアドレス変換テーブルを有しており、このアドレス変換テーブルに基づいてアドレス変換を行う。

コントローラ３００は、生成した内部信号、物理アドレスであるロウアドレス及びカラムアドレスをロウアドレスバッファ／デコーダ２２０及びカラムアドレスバッファ／デコーダ２１０に出力する。また、制御信号生成部３１０は、生成した制御信号をロウアドレスバッファ／デコーダ２２０及びカラムアドレスバッファ／デコーダ２１０に出力する。

（１−４）ワード線切替手段
ワード線切替手段１３３は、第２ワード線１３１を活性にするかを制御する手段であり、ページ毎に対応するようにそれぞれ設けられている。また、ワード線切替手段１３３は、図２に示すようにＭＯＤＥ信号の入力及び第１ワード線１３０からの信号の入力を受ける。このワード線切替手段１３３に入力されるＭＯＤＥ信号は、制御情報の読み出しを行うコマンドＳ−ＣＭＤに基づいて生成され、ワード線切替手段１３３に入力される信号である。ここで、制御情報の読み出しは、例えば第２領域１６０を読み出すためのコマンドＳ−ＣＭＤ、ＲＥＡＤコマンド及びアドレスの組み合わせによるコマンド、Ｓ−ＣＭＤ及びアドレスの組み合わせによるコマンドなどが入力されることにより行われる。これらのコマンドは、不揮発性メモリ装置１００外部のメモリ制御部２３１からコントローラ３００に入力される。

以下、第１実施形態例では、第２領域１６０を読み出すためのＳ−ＣＭＤが不揮発性メモリ装置１００外部からコントローラ３００内の制御信号生成部３１０に入力されるものとする。このとき、制御信号生成部３１０は、Ｓ−ＣＭＤに基づいて、第２領域１６０の読み出しを制御する制御信号を生成する。そして、ロウアドレスバッファ／デコーダ２２０は、この制御信号に基づくＭＯＤＥ信号を生成してワード線切替手段１３３に入力する。そして、ワード線切替手段１３３は、ＭＯＤＥ信号の入力及び第１ワード線１３０からの信号の入力に応じて、第２ワード線１３１の活性／非活性を決定する信号を出力する。

例えば、図２に示すようにワード線選択手段１３３がＯＲ回路で形成されているとする。Ｓ−ＣＭＤが制御信号生成部３１０に入力されると、ＯＲ回路には“Ｈ”のＭＯＤＥ信号が入力されるものとする。“Ｈ”のＭＯＤＥ信号が入力されると、第１ワード線１３０の入力の如何によらずＯＲ回路の出力が“Ｈ”となり、第２ワード線１３１が活性化される。なお、図２においては、ＭＯＤＥ信号は、ページそれぞれに設けられる複数のワード線切替手段１３３に一度に入力される。よって、複数ページに亘る第２領域１６０の第２ワード線１３１が一度に活性化される。

一方、通常のコマンドが入力され、ＯＲ回路にはＭＯＤＥ信号として“Ｌ”が入力される場合は、第１ワード線１３０の入力に応じて第２ワード線１３１の活性／非活性が決定される。つまり、第１ワード線１３０が活性であれば第２ワード線１３１も活性となり、第１ワード線１３０が非活性であれば第２ワード線１３１も非活性となる。なお、ワード線選択手段１３３は、ＭＯＤＥ信号に応じて第１ワード線１３０及び第２ワード線１３１の活性／非活性を制御できれば良く、ＯＲ回路に限定されない。

（１−５）ビット線切替手段
ビット線切替手段１８５は、第１ビット線１４０及び第２ビット線１４２と第２領域１６０の不揮発性メモリセル１７０との間に設けられ、不揮発性メモリセル１７０に第１ビット線１４０又は第２ビット線１４２のいずれかを切り替えて接続する。第２領域１６０の第１ビット線１４０それぞれは、カラムアドレスを共通にする第２領域１６０の複数の不揮発性メモリセル１７０に共有されている。ここで、複数ページに亘って第２領域１６０の制御情報を読み出す場合、第２ビット線１４２に切り替えて制御情報を読み出すことで、データの衝突を防止することができる。

具体的には、ビット線切替手段１８５は、図２に示すように例えばＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成される。ＰＭＯＳトランジスタは、第２領域１６０の不揮発性メモリセル１７０と第１ビット線１４０との間に設けられ、ＮＭＯＳトランジスタは、第２領域１６０の不揮発性メモリセル１７０と第２ビット線１４２との間に設けられる。そして、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートは、ＭＯＤＥ信号の入力を受ける。ここで、ＭＯＤＥ信号は、前述の通り第２領域１６０を読み出すためのＳ−ＣＭＤに基づいて制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０により生成される信号である。

制御情報の読み出し時でありＳ−ＣＭＤが制御信号生成部３１０に入力され、各トランジスタのゲートに“Ｈ”のＭＯＤＥ信号が入力される場合は、ＮＭＯＳトランジスタがＯＮしてＰＭＯＳトランジスタがＯＦＦし、第２領域１６０の不揮発性メモリセル１７０と第２ビット線１４２とが接続される。一方、通常のコマンドが入力され、ＭＯＤＥ信号として“Ｌ”が入力される場合は、ＮＭＯＳトランジスタがＯＦＦしてＰＭＯＳトランジスタがＯＮし、第２領域１６０の不揮発性メモリセル１７０と第１ビット線１４０とが接続される。つまり、ビット線切替手段１８５は、“Ｈ”のＭＯＤＥ信号が入力される場合は、第１ビット線１４０からのデータの読み出しを無効として第２ビット線１４２からのデータの読み出しを有効にする。このとき、“Ｈ”のＭＯＤＥ信号がワード線切替手段１３３に入力されることにより、複数ページに亘って第２ワード線１３１が活性化されている。よって、後述のビット線選択手段１８０は、第２領域１６０の不揮発性メモリセル１７０から第２ビット線１４２を介して複数ページに亘って制御情報を読み出すことができる。

一方、通常時は、ＭＯＤＥ信号は“Ｌ”であり、ビット線切替手段１８５は、複数ページの不揮発性メモリセル１７０において共通に接続される第１ビット線１４０を有効にする。このとき、後述のロウアドレスバッファ／デコーダ２２０によりアクセス先のページの第１ワード線１３０及び第２ワード線１３１のみが活性化されている。よって、アクセス先のページの不揮発性メモリセル１７０から第１ビット線１４０を介して１ページ分のデータが読み出される。

なお、ビット線切替手段１８５は、第１ビット線１４０と第２領域を複数ページに亘って読み出すための第２ビット線１４２とを切替できる構成であれば良く、上記のＰＭＯＳ及びＮＭＯＳトランジスタの構成に限定されない。

（１−６）ロウアドレスバッファ／デコーダ
ロウアドレスバッファ／デコーダ２２０は、コントローラ３００を介して入力されるロウアドレスをデコードして、入力アドレスに対応する第１ワード線１３０及び第２ワード線１３１を選択する。また、ロウアドレスバッファ／デコーダ２２０は、コントローラ３００が生成した、通常の読み出しまたは書き込みを制御する内部信号を受信し、読み出しまたは書き込みの制御を行う。さらに、ロウアドレスバッファ／デコーダ２２０は、制御信号生成部３１０がコマンドＳ−ＣＭＤに基づいて生成した制御信号を受信し、ＭＯＤＥ信号を生成する。そして、ロウアドレスバッファ／デコーダ２２０は、生成したＭＯＤＥ信号をワード線切替手段１３３、ビット線切替手段１８５、後述のセレクタ１８２に入力する。

ここで、ＭＯＤＥ信号は、前述のように、第２領域１６０の読み出すためのコマンドＳ−ＣＭＤに応じてワード線の選択を制御するワード線選択用制御信号及びビット線の選択を制御するビット線選択用制御信号であるとともに、コマンドに応じて後述のセレクタ１８２を制御し、センスアンプ１９０にデータを読み出すビット線を選択する制御信号である。また、上述の通り、通常時と第２領域読み出し時とでＭＯＤＥ信号のレベルを変更することで、第２領域１６０の読み出し制御が行われる。

なお、ロウアドレスバッファ／デコーダ２２０は、前述のワード線切替手段１３３を含んで構成されていても良い。つまり、図２では、ワード線切替手段１３３は、不揮発性メモリアレイ１１５内に設けられ、ロウアドレスバッファ／デコーダ２２０とは別の構成となっているが、ワード線切替手段１３３が不揮発性メモリアレイ１１５外のロウアドレスバッファ／デコーダ２２０と一体に構成されていても良い。この場合には、ワード線切替手段１３３の分だけ不揮発性メモリアレイ１１５の面積を小さくできるので好ましい。

（１−７）カラムアドレスバッファ／デコーダ
カラムアドレスバッファ／デコーダ２１０は、制御信号生成部３１０を介して入力されるカラムアドレスをデコードする。つまり、カラムアドレスバッファ／デコーダ２１０は、センスアンプ１９０を介して不揮発性メモリセル１７０からデータバッファ２００に読み出された１ページ分のデータのカラムアドレスを指定する。

（１−８）ビット線選択手段
ビット線選択手段１８０は、第１ビット線１４０及び第２ビット線１４２が接続され、カラムアドレスバッファ／デコーダ２１０によりデコードされたアドレスに基づいて不揮発性メモリセル１７０からデータをビット線を介して読み出す、あるいは不揮発性メモリセル１７０にデータをビット線を介して書き込む。

また、ビット線選択手段１８０は、複数のセレクタ１８２を有しており、セレクタ１８２それぞれには、第１ビット線１４０及び第２ビット線１４２が接続される。また、セレクタ１８２には、ＭＯＤＥ信号が入力される。

ビット線選択手段１８０と第１ビット線１４０及び第２ビット線１４２との接続は、例えば次のように行われる。図２中の１番目のセレクタ１８２（図２中、ＮＯ１のセレクタ１８２）は、１番目の第１ビット線１４０と接続され、さらに１番目のブロックの１番目のページに位置する第２領域１６０の不揮発性メモリセル１７０（図２中、Ａの不揮発性メモリセル）に連結する第２ビット線１４２に接続される。同様に、２番目のセレクタ１８２（図２中、ＮＯ２のセレクタ）は、２番目の第１ビット線１４０と接続され、さらに、１番目のブロックの１番目のページに位置する第２領域１６０の不揮発性メモリセル１７０（図２中、Ｂの不揮発性メモリセル）に連結する第２ビット線１４２に接続される。また、３番目のセレクタ１８２（図示せず）は、３番目の第１ビット線１４０と接続され、さらに１番目のブロックの２番目のページに位置する第２領域１６０の不揮発性メモリセル１７０に連結する第２ビット線１４２に接続される。このように、その他のセレクタ１８２にも同様に、第１ビット線１４０及び第２ビット線１４２が対になって接続される。

セレクタ１８２は、ＭＯＤＥ信号に応じて、第１ビット線１４０または第２ビット線１４２のいずれかを選択する。具体的には、セレクタ１８２は、制御情報の読み出し時は、 Ｓ−ＣＭＤに基づく“Ｈ”のＭＯＤＥ信号の入力を受け、第２ビット線１４２を選択する。読み出された制御情報は、後述のセンスアンプ１９０を介してデータバッファ２００に出力される。一方、通常時は、セレクタ１８２は第１ビット線１４０を選択する。

図３は、第２領域１６０に蓄積されている制御情報が、データバッファ２００に格納される様子を示す模式図である。第２領域１６０において、１番目、２番目、３番目、４番目…のページの第２領域をそれぞれ第２領域１６１、１６２、１６３、１６４…１６ｎとする。すると、制御情報読み出し時における第２領域へのアクセスにより、第２領域１６１、１６２、１６３、１６４…１６ｎの制御情報が一度にデータバッファ２００に読み出されている。また、図３の１番目の第２領域１６１には、図２の１番目のページの第２領域に位置する不揮発性メモリＡ及びＢが含まれている。このように、上述の構成により、制御情報読み出し時には、複数ページに亘る第２領域１６１、１６２、１６３、１６４…１６ｎに記憶されている制御情報が、データバッファ２００に一度に読み出される。ここで、データバッファ２００のバッファ容量が１ページ分の容量である場合、１ページ分の制御情報が読み出される。

一方、通常のコマンドが入力された場合、セレクタ１８２は、第１ビット線１４０を選択する。ここで、データバッファ２００に読み出されたデータの構成は、前述の図１６に示す構成と同様であり、データバッファ２００には第１領域１５０及び第２領域１６０を含む１ページ分のデータが読み出される。

（１−９）センスアンプ
センスアンプ１９０は、ビット線選択手段１８０を介して不揮発性メモリセル１７０からページ単位で読みだされたデータを増幅する。そして、センスアンプ１９０は、増幅したデータをデータバッファ２００に出力する。

（１−１０）データバッファ
データバッファ２００は、ページ単位で読み出されたデータを、センスアンプを介して受信し、一旦格納して不揮発性メモリ装置１００外部のメモリ制御部２３１に出力する。

（２）メモリ制御部
メモリ制御部２３１は、ホストシステム４００側と不揮発性メモリ装置１００との間に接続されており、不揮発性メモリ装置１００に対してコマンドを発行したり、ホストシステム４００側と不揮発性メモリ装置１００との間のデータ、アドレス及びコマンドなどの送受信を行う。

さらに、メモリ制御部２３１は、アドレス変換部２３３、ＲＡＭ２３５を含む。そして、メモリ制御部２３１は、電源投入時などの初期化処理時において、第２領域の制御情報を読み出し、読み出した制御情報に基づいてホストシステム４００側からのアクセスに対応するためのアドレス変換テーブルを作成する。具体的には、メモリ制御部２３１のＲＡＭ２３５は、制御情報読み出し時に第２領域１６０から読み出された制御情報に基づくアドレス変換情報を格納する。メモリ制御部２３１は、制御情報に基づいて、ホストシステム４００側から入力される論理アドレスと不揮発性メモリアレイ１１５の物理アドレスとの対応付けを行うアドレス変換テーブルを作成する。アドレス変換テーブルは、ＲＡＭ２３５に記憶される。

アドレス変換部２３３は、ＲＡＭ２３５に格納されているアドレス変換テーブル２３７に基づいて、メモリ制御部２３１が受信したロウアドレス及びカラムアドレスの論理アドレスを物理アドレスに変換し、コントローラ３００に出力する。

［制御情報の読み出しフロー］
次に、第１実施形態例に係る不揮発性メモリアレイ１１５の制御情報の読み出しの流れについて説明する。図４は、開始コマンドＳ−ＣＭＤの入力により、第１実施形態例に係る不揮発性メモリ装置１００から制御情報を読み出す場合のタイミングチャートの一例である。

制御情報の読み出し時は、メモリ制御部２３１は、ホストシステム４００側からのコマンド入力に基づいて、外部信号ＣＬＥとともに、制御情報の読み出しを開始する開始コマンドＳ−ＣＭＤを制御信号生成部３１０に入力する。ここで、Ｒ／Ｂ信号がローからハイに変化した後、外部信号ＮＲＥを変化させると、不揮発性メモリアレイ１１５の第２領域１６０から制御情報が読み出される。図２では、１ページの第２領域１６０は、２つの不揮発性メモリセル１７０を有しており、図４に示すように１番目の第２領域１６１からは２つのデータが読み出されている。

具体的には、メモリ制御部２３１は、Ｓ−ＣＭＤを制御信号生成部３１０に入力する。制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０は、Ｓ−ＣＭＤに基づいてＭＯＤＥ信号を生成し、ワード線切替手段１３３、ビット線切替手段１８５及びビット線選択手段１８０のセレクタ１８２に入力する。ここで、Ｓ−ＣＭＤが入力されると、“Ｈ”のＭＯＤＥ信号が生成される。ワード線切替手段１３３は、ページ毎にそれぞれ設けられており、“Ｈ”のＭＯＤＥ信号の入力を受けて第２領域１６０に対応する、複数ページの第２ワード線１３１を活性化する。ビット線切替手段１８５は、“Ｈ”のＭＯＤＥ信号が入力されると、第１ビット線１４０と第２領域１６０の不揮発性メモリセル１７０との接続を遮断し、第２ビット線１４２と第２領域１６０の不揮発性メモリセル１７０とを接続する。また、ビット線選択手段１８０のセレクタ１８２は、“Ｈ”のＭＯＤＥ信号の入力を受けて第２ビット線１４２からのデータの読み出しを有効にする。そして、制御情報は、第２ビット線１４２からセンスアンプ１９０を介して読み出され、データバッファ２００に一旦格納され後、不揮発性メモリ装置１００外部へ出力される。

よって、複数ページに亘って第２ワード線１３１が活性化され、複数ページに亘る第２領域１６０それぞれから対応する第２ビット線１４２を介して、制御情報がデータバッファ２００に一旦格納される。このように、制御情報が一度に複数ページに渡って読み出されるため、制御情報の読み出し時間を短縮することができる。ここで、メモリ制御部２３１は、読み出された制御情報に基づいてアドレス変換テーブル作成する。よって、制御情報が一度に複数ページに亘って読み出されると、アドレス変換テーブルの作成するためのデータが一度に読み出される。そのため、短時間でアドレス変換テーブルを作成できるなど、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。

なお、データバッファ２００のバッファ容量は、通常は1または数ページ分の容量であるため、一度に全てのページの制御情報を読み出すことはできない。従って、例えばブロックアドレスなどを用いて所定の領域のみを選択して、データバッファ容量を超えないように制御情報を読み出すこともできる。

＜第２実施形態例＞
［構成］
図５は、図１の第１実施形態例に係る不揮発性メモリ装置に搭載される不揮発性メモリアレイの別の構成図である。第２実施形態例では、第１実施形態例と比較して、以下に説明する不揮発性メモリアレイ、ワード線切替手段１３４及びビット線切替手段１８７の構成が異なり、その他の全体構成は第１実施形態例の図１と同様であるので説明は省略する。

（１）不揮発性メモリアレイ
ワード線は、複数ページの第１領域１５０から１ページの第１領域１５０を選択するための第１ワード線１３２及び複数ページの第２領域１６０から１ページの第２領域１６０を選択するための第２ワード線１３６を含む。ここで、第１領域１５０の不揮発性メモリセル１７０は、第１ワード線１３２及び第１ビット線１４０に接続されている。一方、第２領域１６０の不揮発性メモリセル１７０は、第２ワード線１３６、第１ビット線１４０及び第２ビット線１４２に接続されている。

（２）ワード線切替手段
ワード線切替手段１３４は、第１ワード線１３２または第２ワード線１３６のいずれを活性にするかを切り替える手段であり、ページ毎に対応するようにそれぞれ設けられている。また、ワード線切替手段１３４は、第１実施形態例のワード線切替手段１３４と異なり、図５に示すように例えばＡＮＤ回路で構成されている。

第２実施形態例では、制御情報読み出し時は、第１実施形態例と同様に第２領域１６０を読み出すためのＳ−ＣＭＤが制御信号生成部３１０に入力されるものとする。また、ロウアドレスバッファ／デコーダ２２０は、制御信号生成部３１０がコマンドＳ−ＣＭＤに基づいて生成した制御信号を受信し、ＡＮＤ回路のワード線切替手段１３４に“Ｌ”のＭＯＤＥ信号を入力するものとする。さらに、ロウアドレスバッファ／デコーダ２２０は、制御信号に基づいて複数ページの第２ワード線１３６を選択するための信号を生成する。この生成された信号により複数ページに亘る第２ワード線１３６が活性化される。あるいは、Ｓ−ＣＭＤに所定の第２ワード線１３６を選択するためのアドレスを含ませておき、このアドレスに基づいて複数ページに亘る第２ワード線１３６を活性化するようにしても良い。この第２ワード線１３６の信号が、ＡＮＤ回路のワード線切替手段１３４に入力されるものとする。

ここで、ＡＮＤ回路に“Ｌ”のＭＯＤＥ信号が入力されるとその出力が“Ｌ”となり、該当する第１ワード線１３２が非活性化される。さらに、上述の通り複数ページに亘る第２領域１６０の第２ワード線１３６を一度に活性化することができる。

一方、通常のコマンドが入力される場合は、入力アドレスに対応して第１ワード線１３２及び第２ワード線１３６の活性／非活性が決定される。具体的には、入力アドレスに応じて第２ワード線１３６が活性であれば第１ワード線１３２も活性となり、第２ワード線１３６が非活性であれば第１ワード線１３２も非活性となる。つまり、通常時は、ロウアドレスバッファ／デコーダ２２０が入力アドレスをデコードした結果、該当する第１ワード線１３２及び第２ワード線１３６のみが活性化される。

なお、ワード線選択手段１３４は、Ｓ−ＣＭＤに応じて第１ワード線１３２及び第２ワード線１３６の活性／非活性を制御できれば良く、ＡＮＤ回路に限定されない。

（３）ビット線切替手段
ビット線切替手段１８７は、図５に示すように例えばＰＭＯＳトランジスタ及びＮＭＯＳトランジスタから構成される。ＮＭＯＳトランジスタは、第２領域１６０の不揮発性メモリセル１７０と第１ビット線１４０との間にそれぞれ設けられ、ＰＭＯＳトランジスタは、第２領域１６０の不揮発性メモリセル１７０と第２ビット線１４２との間にそれぞれ設けられる。

ここで、制御情報の読み出し時は、第２領域１６０を読み出すためのＳ−ＣＭＤに基づいて“Ｌ”のＭＯＤＥ信号が生成される。そして、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲートが、“Ｌ”のＭＯＤＥ信号の入力を受けると、ＰＭＯＳトランジスタがＯＮしてＮＭＯＳトランジスタがＯＦＦし、第２領域１６０の不揮発性メモリセル１７０と第２ビット線１４２とが接続される。このとき、Ｓ−ＣＭＤに基づいて複数ページに亘って複数の第２ワード線１３６が活性化されている。よって、ビット線選択手段１８０は、第２領域１６０の不揮発性メモリセル１７０から第２ビット線１４２を介して、複数ページに亘って制御情報を読み出すことができる。

一方、通常のコマンドが入力され、“Ｈ”のＭＯＤＥ信号が各ゲート入力されると、ＰＭＯＳトランジスタがＯＦＦしてＮＭＯＳトランジスタがＯＮし、第２領域１６０の不揮発性メモリセル１７０と第１ビット線１４０とが接続される。このとき、ロウアドレスバッファ／デコーダ２２０によりアクセス先のページの第１ワード線１３２及び第２ワード線１３６のみが活性化されている。よって、アクセス先のページの不揮発性メモリセル１７０から第１ビット線１４０を介してデータが読み出される。

［制御情報の読み出しフロー］
次に、第２実施形態例に係る不揮発性メモリアレイ１１５の制御情報の読み出しの流れについて、再び図４を用いて説明する。

制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０は、メモリ制御部２３１からＳ−ＣＭＤの入力を受けて、“Ｌ”のＭＯＤＥ信を生成するとともに複数の第２ワード線１３６を活性する。このとき、Ｓ−ＣＭＤに所定の第２ワード線１３６を複数ページに亘って活性化するためのアドレスを含ませておいても良い。

ワード線切替手段１３４は、“Ｌ”のＭＯＤＥ信号の入力を受けて第１領域１５０の第１ワード線１３２を非活性にする。このとき、複数ページに亘る第２ワード線１３１が活性化されている。ビット線切替手段１８７は、“Ｌ”のＭＯＤＥ信号が入力されると、第１ビット線１４０と第２領域１６０の不揮発性メモリセル１７０との接続を遮断し、第２ビット線１４２と第２領域１６０の不揮発性メモリセル１７０とを接続する。また、ビット線選択手段１８０のセレクタ１８２は、“Ｌ”のＭＯＤＥ信号の入力を受けて第２ビット線１４２からのデータの読み出しを有効にする。このようにして、第２ビット線１４２から読み出された制御情報は、データバッファ２００に一旦格納された後、不揮発性メモリ装置１００外部へ出力される。

よって、制御情報が一度に複数ページに渡って読み出されるため、制御情報の読み出し時間を短縮することができる。そのため、制御情報に基づくアドレス変換テーブルの作成など、初期化に要する時間が短縮され、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。

＜第３実施形態例＞
［構成］
図６は、第３実施形態例に係る不揮発性メモリ装置の構成図、図７は、図６の不揮発性メモリ装置に搭載される不揮発性メモリアレイ及びビット線選択手段の構成図である。

第３実施形態例では、図６及び図７に示すように、ワード線切替手段１３４及びビット線切替手段１８７が各ブロックの先頭ページに位置する第２領域１６０に対応して設けられている点が第２実施形態例と異なる。そして、各ブロックの先頭ページの第１領域１５０は、ワード線切替手段１３４の出力である第１ワード線１３２に接続され、先頭ページの第２領域１６０は、第２ワード線１３６に接続されている。また、各ブロックの先頭ページ以外のページでは、第１領域１５０及び第２領域１６０がともに共通の共通ワード線１３７に接続されている。その他の構成は、第２実施形態例と同様であるので説明を省略する。

［制御情報の読み出しフロー］
次に、第３実施形態例に係る不揮発性メモリアレイ１１５の制御情報の読み出しの流れについて、再び図４を用いて説明する。

制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０は、メモリ制御部２３１からＳ−ＣＭＤの入力を受けて、“Ｌ”のＭＯＤＥ信を生成するとともに、各ブロックの複数の先頭ページに対応する第２ワード線１３６を活性化する。ビット線切替手段１８７及びセレクタ１８２の動作は、第１実施形態例と同様である。よって、複数の先頭ページの第２領域１３６から一度に制御情報を読み出すことができる。第３実施形態例の場合、ワード線切替手段１３４及びビット線切替手段１８７が各ブロックの先頭ページにのみ設けられているため、先頭ページの複数の第２領域１６０の第２情報のみを一度に読み出すことができる。

一方、各ブロックの先頭ページ以外の第２領域１３６にアクセスする場合には、１ページごとに共通ワード線１３７を活性化する。そして、１ページ毎に第２領域１６０から制御情報を読み出す。

以上のように、第２領域１６０の制御情報を読み出す際に、複数ページに亘って第２領域１６０にアクセス可能な構成と、ページ毎に第２領域１６０にアクセス可能な構成とを混載しても良い。複数ページに亘って第２領域１６０にアクセスする場合には、制御情報の読み出し時間を短縮することができる。

＜第４実施形態例＞
［構成］
図８は、第４実施形態例に係る不揮発性メモリ装置の構成図、図９は、図８の不揮発性メモリ装置に搭載される不揮発性メモリアレイ構成図である。前述の第１乃至第３実施形態例においては、第２領域１６０は不揮発性メモリアレイ１１５においてカラムアドレスを共通にする、つまり縦方向に同じ位置するように形成されている。一方、第４実施形態例では、第２領域がブロックごとに異なる位置に配置されている。さらに、第４実施形態例では、データシフト手段２０５が設けられているが、ビット線切替手段及びビット線選択手段は設けられていない。以下に、第４実施形態例について説明する。なお、第１乃至第３実施形態例と同様の構成については説明を省略する。

（１）不揮発性メモリアレイ
第２領域１６０は、不揮発性メモリアレイ１１５上においてブロックごとに配置がシフトされ、ブロック間において第２領域１６０のカラムアドレスが異なるように位置している。つまり、第２領域１６０は、ブロック毎に異なる第１ビット線１４０に接続されている。例えば、図８に示すように、最初のブロックでは第２領域１６０が不揮発性メモリアレイ１１５上で右端に位置しているが、２番目のブロックでは第２領域１６０が最初のブロックの第２領域よりも１つ左にシフトされて配置されている。

（２）データシフト手段
不揮発性メモリ装置１００は、データシフト手段２０５を有している。データシフト手段２０５は、不揮発性メモリ装置１００に入力されたデータの不揮発性メモリアレイ１１５上での配置をシフトさせる。

不揮発性メモリ装置１００は、不揮発性メモリセル内に書き込むデータとともにページアドレスやブロックアドレスを外部から受信する。このとき、不揮発性メモリ装置１００に入力される１ページ分のデータは、図８のＩ／Ｏに吹き出しにより示したように、ページアドレスやブロックアドレスに関係なく常に同じ並びである。データシフト手段２０５は、データとともに入力されるページアドレスやブロックアドレスに基づいて、どれだけシフトするかを解釈し、データをシフトさせる。なお、データシフト手段２０５は、ブロックごとにどれだけシフトさせるかを記憶しているものとする。データの読み出しの際は逆に、読み出されたデータのページアドレスやブロックアドレスに基づいて、シフトされたデータを元の配置に戻す。つまり、Ｉ／Ｏにおいてやりとりされるデータの配置は、常に一定である。

図８を用いてより具体的に説明すると、ホストシステム４００側から不揮発性メモリセルへのアクセスの為の論理アドレスが入力されると、まずメモリ制御部２３１のアドレス変換部２３３が、アドレス変換テーブル２３７に基づいて論理アドレスを物理アドレスに変換する。Ｉ／Ｏから不揮発性メモリ装置１００に、データとともにアドレスが入力されると、データシフト手段２０５は、次のようにデータのシフトを行う。最初のブロックに対するデータ書き込みの場合は、最初のブロックの第１領域１６０の最初（図中、０番目）が不揮発性メモリアレイ１１５上で左端に位置し、右に向かって順にその物理アドレスが増加するようにデータをシフトする。また、２番目のブロックに対するデータ書き込みの場合は、２番目のブロックの第１領域１６０の最初（図中、０番目）が、最初のブロックの第２領域１６０に対応するように位置し、右端に向かってその物理アドレスが増加し、右端に到達した後はさらに左端から順に右に向かって物理アドレスが増加するようにデータをシフトする。

［制御情報の読み出しフロー］
次に、第４実施形態例に係る不揮発性メモリアレイ１１５の制御情報の読み出しの流れについて、再び図４を用いて説明する。

制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０は、メモリ制御部２３１から第２領域１６０を読み出すためのＳ−ＣＭＤの入力を受けて、“Ｌ”のＭＯＤＥ信を生成するとともに複数の第２ワード線１３６を活性にするための信号を生成する。

ワード線切替手段１３４は、“Ｌ”のＭＯＤＥ信号の入力を受けて第１領域１５０の第１ワード線１３２を非活性にする。例えば、図９に示すようにワード線切替手段１３４はＡＮＤ回路で構成されており、“Ｌ”のＭＯＤＥ信号の入力により第１ワード線１３２を非活性化する。ここで、同一ブロック内の第２領域１６０では、第１ビット線１４０を共有しており、異なるブロック間では、それぞれの第２領域１６０に接続される第１ビット線１４０が異なる。よって、ロウアドレスバッファ／デコーダ２２０は、Ｓ−ＣＭＤに基づいて、ブロックごとに１本の第２ワード線１３６を活性化し、複数ブロックに亘って、複数ページの第２ワード線１３６を一度に活性化する。このとき、Ｓ−ＣＭＤに、どのブロックのどの第２ワード線１３６を複数本、活性化するのかを指定するアドレスを含ませておいても良い。このようにして、第１ビット線１４０から読み出された制御情報は、データバッファ２００に一旦格納された後、不揮発性メモリ装置１００外部へ出力される。

なお、ワード線切替手段１３４は、第１ワード線１３２及び第２ワード線１３６の活性／非活性を制御できれば良く、ＡＮＤ回路に限定されない。

このように、ブロック毎に第２領域１６０の配置をシフトさせて複数ブロックに亘って第２領域１６０から制御情報を読み出すことで、第１実施形態例で示すビット線切替手段及びビット線選択手段や第２ビット線を設ける必要がなく、不揮発性メモリ装置の小型化を図ることができる。また、制御情報に基づくアドレス変換テーブルの作成など、初期化に要する時間が短縮され、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。なお、上述の通り、複数ページに亘る第２領域から制御情報が読み出される場合であっても、異なる第１ビット線から制御情報が読み出されるため、制御情報の衝突は生じない。

＜第５実施形態例＞
［構成］
図１０は、第５実施形態例に係る不揮発性メモリ装置の構成図、図１１は、図１０の不揮発性メモリ装置に搭載される不揮発性メモリアレイの構成図である。前述の第４実施形態例においては、第２領域１６０がブロックごとに異なる位置に配置されている。一方、第５実施形態例では、第２領域がページごとに異なる位置に配置されている。また、第５実施形態例においても同様に、ビット線切替手段及びビット線選択手段は設けられていない。以下に、第５実施形態例について説明する。なお、第４実施形態例と同様の構成については説明を省略する。

（１）不揮発性メモリアレイ
第２領域１６０は、不揮発性メモリアレイ１１５上においてページごとに配置がシフトされ、ページ間において第２領域１６０のカラムアドレスが異なるように位置している。つまり、第２領域１６０は、ページ毎に異なる第１ビット線１４０に接続されている。例えば、図１１に示すように、最初のブロックの最初のページでは第２領域１６０が不揮発性メモリアレイ１１５上で右端に位置しているが、２番目のページでは第２領域１６０が最初のページの第２領域１６０よりも１つ左にシフトされて配置されている。

ここで、全てのページの第２領域が異なるように形成されても良いし、ブロック内において第２領域の配置がページ毎に異なるようにしても良い。

（２）データシフト手段
第５実施形態例の不揮発性メモリ装置１００は、第４実施形態例と同様のデータシフト手段２０５を有している。

図１０を用いてより具体的に説明すると、不揮発性メモリ装置１００にＩ／Ｏから配置が一定のデータとともにアドレスが入力されると、データシフト手段２０５は、次のようにデータのシフトを行う。

最初のブロックの最初のページに対するデータ書き込みの場合は、第２領域１６０が不揮発性メモリアレイ１１５上で右端に位置するようにデータをシフトする。より具体的には、第１領域１６０の最初（図中、０番目）が不揮発性メモリアレイ１１５上で左端に位置し、右に向かって順にその物理アドレスが増加するようにシフトする。また、最初のブロックの２番目のページに対するデータ書き込みの場合は、第２領域１６０が最初のページの第２領域よりも１つ左に位置するようにデータをシフトする。より具体的には、２番目のページでは、第１領域１６０の最初（図中、０番目）が、最初のページの第２領域１６０に対応するように位置し、右端に向かってその物理アドレスが増加し、右端に到達した後はさらに左端から順に右に向かって物理アドレスが増加するようにシフトする。
［制御情報の読み出しフロー］
次に、第５実施形態例に係る不揮発性メモリアレイ１１５の制御情報の読み出しの流れについて、再び図４を用いて説明する。

ワード線切替手段１３４は、例えば図１１に示すようにＡＮＤ回路で構成されており、制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０から“Ｌ”のＭＯＤＥ信号の入力を受けて第１領域１５０の第１ワード線１３２を非活性にする。ここで、同一ブロック内の第２領域１６０の不揮発性メモリセルは、ページ毎に異なる第１ビット線１４０に接続されている。よって、ロウアドレスバッファ／デコーダ２２０は、第２領域１６０を読み出すためのＳ−ＣＭＤに基づいて、１ブロック内の複数ページに亘る第２ワード線１３６を一度に活性化する。そして、１ブロック単位で複数の第２ワード線１３６を順に活性化する。ここで、Ｓ−ＣＭＤに所定のブロック内の複数の第２ワード線１３６を活性化するためのアドレスを含ませておいても良い。活性化された第２ワード線１３６及び第１ビット線１４０により読み出された制御情報は、データバッファ２００に一旦格納された後、不揮発性メモリ装置１００外部へ出力される。

このように、ブロック内のページ毎に第２領域１６０の配置をシフトさせ、ブロック内の複数ページに亘って第２領域１６０から制御情報を読み出すことで、第１実施形態例で示すビット線切替手段及びビット線選択手段や第２ビット線を設ける必要がなく、不揮発性メモリ装置の小型化を図ることができる。また、制御情報に基づくアドレス変換テーブルの作成など、初期化に要する時間が短縮され、不揮発性メモリ装置にアクセス可能となるまでの時間を短縮することができる。なお、上述の通り、複数ページに亘る第２領域から制御情報が読み出される場合であっても、異なる第１ビット線から制御情報が読み出されるため、制御情報の衝突は生じない。

＜第６実施形態例＞
［構成］
図１２は、図１０の第５実施形態例に係る不揮発性メモリ装置に搭載される不揮発性メモリアレイの別の構成図である。

第６実施形態例では、第５実施形態例と同様に不揮発性メモリアレイ１１５上における第２領域１６０の位置をシフトさせ、第１実施形態例と同様にワード線切替手段１３３としてＯＲ回路を用いている。ワード線切替手段１３３の入力には、第１領域１５０に接続される第１ワード線１３０と、ＭＯＤＥ信号（図１２中、ＭＯＤＥ１、ＭＯＤＥ２…）とが接続され、出力には、第２領域１６０に接続される第２ワード線１３１が接続される。また、ワード線切替手段１３３には、ブロックごとに異なるＭＯＤＥ信号、つまり最初のブロックにはＭＯＤＥ１が、次のブロックにはＭＯＤＥ２が入力されている。このように異なるＭＯＤＥ信号を入力することで、第２領域１６０の不揮発性メモリセルから読み出されるデータの衝突を避けることができる。また、第２領域１６０の不揮発性メモリセルは、図１２に示すように異なるブロック間において第１ビット線１４０を共有する。その他の構成は、第１または第５実施形態例と同様であるので説明を省略する。

［制御情報の読み出しフロー］
次に、第６実施形態例に係る不揮発性メモリアレイ１１５の制御情報の読み出しの流れについて、再び図４を用いて説明する。

制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０は、メモリ制御部２３１から第２領域１６０を読み出すためのＳ−ＣＭＤの入力を受けて、“Ｈ”のＭＯＤＥ信を生成する。また、ロウアドレスバッファ／デコーダ２２０は、Ｓ−ＣＭＤの入力を受けて、ブロック単位で順に活性化されるように各ブロック単位で複数ページに亘る第２ワード線１３１を活性化する。このとき、Ｓ−ＣＭＤにどのブロックの複数ページを活性化するのかを指定するアドレスを含ませておいても良い。

ワード線切替手段１３３は、例えば図１２に示すようにＯＲ回路で構成されており、“Ｈ”のＭＯＤＥ信号の入力を受けて、第１ワード線１３０の入力の如何によらず、複数ページに亘る第２領域１６０の第２ワード線１３１を活性にする。よって、複数ページに亘る第２領域１６０それぞれから対応する第１ビット線１４０を介して、制御情報がセンスアンプ１９０に読み出され、データバッファ２００に一旦格納された後、メモリ装置外部へ出力される。

以上の構成により、第５実施形態例と同様の効果を得ることができる。

＜第７実施形態例＞
第７実施形態例では、制御情報の読み出しにおける別のフローを説明する。図１３は、ＲＥＡＤコマンド及び複数のアドレスの入力により、不揮発性メモリ装置１００から制御情報を読み出す場合のタイミングチャートの一例である。例えば、第２実施形態例に示す図５の不揮発性メモリ装置１００を用いて、別の制御情報の読み出しフローを説明する。

制御情報の読み出し時は、メモリ制御部２３１は、まず外部信号ＣＬＥとともに、通常のページ読み出しのＲＥＡＤコマンドを入力する。次に、外部信号ＡＬＥとともに複数の所望のアドレスＳ−ＡＤＤＲを入力する。ここで、Ｒ／Ｂ信号がローからハイに変化した後、外部信号ＮＲＥが変化すると、不揮発性メモリアレイ１１５の複数ページに亘る第２領域１６０から制御情報が読み出される。

具体的には、制御情報の読み出し時は、制御信号生成部３１０及びロウアドレスバッファ／デコーダ２２０は、受信したＲＥＡＤコマンドから“Ｌ”のＭＯＤＥ信号を生成し、ワード線切替手段１３４、ビット線切替手段１８７及びビット線選択手段１８０のセレクタ１８２に入力する。さらに、ロウアドレスバッファ／デコーダ２２０は、入力されたアドレス変換後のアドレスをデコードし、該当する第２ワード線１３６を活性にする。このとき、ロウアドレスバッファ／デコーダ２２０は、図１３に示すように、複数入力されたアドレスに対応する、複数ページの第２ワード線１３６を活性化する。ワード線切替手段１３４は、ページ毎にそれぞれ設けられており、生成された“Ｌ”のＭＯＤＥ信号を受けて第１領域の第１ワード線１３２を非活性にする。

ビット線切替手段１８７及びビット線選択手段１８０のセレクタ１８２は、“Ｌ”のＭＯＤＥ信号の入力を受けて第２ビット線１４２からのデータの読み出しを有効にする。そして、複数ページに亘る第２領域１６０それぞれから対応する第２ビット線１４２を介して、制御情報がセレクタ１８２に読み出され、データバッファ２００に一旦格納される。

このように、制御情報が一度に複数ページに渡って読み出されるため、制御情報の読み出し時間を短縮することができる。また、コマンドの入力とともにアドレスが入力されることで、ブロックごとに第２領域１６０を読み出したり、アドレスにより指定された第２領域１６０を読み出すことができる。前述の第１、第３至第６実施形態例においても同様に、第７実施形態例の図１３に示す読み出しフローにより制御情報を読み出しすることが可能である。例えば、図６及び図７に示す第３実施形態例では、アドレス指定により各ブロックの複数の先頭ページのみを活性化する。図８及び図９に示す第４実施形態例では、アドレス指定により各ブロックから１ページずつ、複数ブロックに亘って活性化する。図１０〜図１２に示す第５、第６実施形態例では、アドレス指定によりブロック毎に、ブロック内の複数ページを活性化する。

また、このようにアドレスを指定することにより第２領域から読み出す制御情報の大きさを調整することができる。

＜第８実施形態例＞
第８実施形態例では、制御情報の読み出しにおけるさらに別のフローを説明する。図１４は、第２領域１６０を読み出すためのＳ−ＣＭＤ及び複数のアドレスの入力により、不揮発性メモリ装置１００から制御情報を読み出す場合のタイミングチャートの別の一例である。例えば、第２実施形態例に示す図５の不揮発性メモリ装置１００を用いて、別の制御情報の読み出しフローを説明する。

不揮発性メモリ装置１００のメモリ容量が増加すると、ページ数が増加し、一回のコマンド入力では必要な第２領域１６０の制御情報を全て読み出せない場合がある。

そこで、制御情報の読み出し時は、メモリ制御部２３１は、まず外部信号ＣＬＥとともに、Ｓ−ＣＭＤを入力する。次に、外部信号ＡＬＥとともに、所望の第２領域１６０を含む複数のページを指定するためのアドレスＳ−ＡＤＤＲ００〜ＳＡＤＤＲ０ｎを入力する。ここで、Ｒ／Ｂ信号がローからハイに変化した後、外部信号ＮＲＥが変化すると、不揮発性メモリアレイ１１５の第２領域１６０から制御情報が読み出される。ここでは、１回目の読み出しにより第２領域１６１〜１６１ｎの制御情報が読み出される。続いて、同様に所望の第２領域を含むアドレスＳ−ＡＤＤＲｍ０〜ＳＡＤＤＲｍｎを入力する。すると、図１４に示すように第２領域１ｍ０〜１ｍｎの制御情報を読み出すことができる。このように、１回の制御情報の読み出しでは、全ての読み出しデータが読み出されない場合、つまり、読み出しの必要な制御情報の容量がデータバッファ２００の容量をこえている場合は、図１４に示すように数回に分けて読み出す。このように、コマンドの入力とともにアドレスが入力することを繰り返すことで、複数回にわたって第２領域１６０の制御情報を読み出すことができる。

前述の第１、第３乃至第６実施形態例においても同様に、第８実施形態例の図１４に示す読み出しフローにより制御情報を読み出しすることが可能である。

＜その他の実施形態例＞
（Ａ）
前述の実施形態例では、アドレス変換部２３３、ＲＡＭ２３５及びアドレス変換テーブル２３７は、不揮発性メモリ装置１００外部のメモリ制御部２３１内に設けられている。これらのアドレス変換部２３３、ＲＡＭ２３５及びアドレス変換テーブル２３７は、図１５に示すように不揮発性メモリ装置１００内部に設けられていても良い。

その場合、不揮発性メモリ装置１００の電源投入時に、第２領域１６０から制御情報が読み出される。不揮発性メモリ装置１００内部のコントローラ３００は、この制御情報に基づいてアドレス変換のためのアドレス変換テーブルを作成し、ＲＡＭ２３５にアドレス変換テーブルを記憶する。データの読み出し書き込み時には、アドレス変換部２３３がアドレス変換テーブルに基づいてアドレス変換を行う。

（Ｂ）
上記実施形態例では、第１領域１５０及び第２領域１６０の不揮発性メモリセルは、それぞれ異なるワード線に接続されている。例えば、図１の不揮発性メモリ装置１００の第１領域１５０は第１ワード線１３０に接続されており、第２領域１６０は第２ワード線１３１に接続されている。そして、第２領域１６０の制御情報を読みだす場合には、対応する第２ワード線１３１を活性化する。このとき、第１ワード線１３０は非活性の状態にある。しかし、例えば第１領域１５０及び第２領域１６０が共通のワード線に接続される構成にしても良い。この場合、第２領域１６０の制御情報を読みだす場合には、対応するワード線を活性化し、対応する第２ビット線を介して第２領域１６０から制御情報を読みだす。このとき、第１領域１５０及び第２領域１６０が共通のワード線に接続されているため、その共通のワード線に接続されている第１領域１５０のワード線も活性化されている。しかし、第２領域１６０の制御情報を読みだす場合には、第１領域１５０の第１ビット線１４０は選択されず、第１領域１５０からはデータは読みだされない。以上のようにワード線を共通化することで、構成を簡単化することができる。また、第１ワード線１３０または第２ワード線１３１のいずれかを活性化するためのワード線切替手段１３３も不要であり構成が簡単になる。

本発明にかかる不揮発性メモリ装置は、電源投入時の初期化処理時間を短縮できる構成を有し、メモリカード等の外部記憶装置に用いるメモリとして有用である。また携帯電話、デジタルカメラ等ＡＶ機器に内蔵する記憶装置の用途にも応用できる。

第１実施形態例に係る不揮発性メモリ装置の構成図。 図１の不揮発性メモリ装置に搭載される不揮発性メモリアレイ及びビット線選択手段の構成図。 データバッファ２００に格納される様子を示す模式図。 第１実施形態例に係る不揮発性メモリ装置１００から制御情報を読み出す場合のタイミングチャートの一例。 図１の第１実施形態例に係る不揮発性メモリ装置に搭載される不揮発性メモリアレイの別の構成図。 第３実施形態例に係る不揮発性メモリ装置の構成図。 図６の不揮発性メモリ装置に搭載される不揮発性メモリアレイ及びビット線選択手段の構成図。 第４実施形態例に係る不揮発性メモリ装置の構成図。 図８の不揮発性メモリ装置に搭載される不揮発性メモリアレイの構成図。 第５実施形態例に係る不揮発性メモリ装置の構成図。 図１０の不揮発性メモリ装置に搭載される不揮発性メモリアレイの構成図 図１０の第５実施形態例に係る不揮発性メモリ装置に搭載される不揮発性メモリアレイの別の構成図。 不揮発性メモリ装置１００から制御情報を読み出す場合のタイミングチャートの一例。 不揮発性メモリ装置１００から制御情報を読み出す場合のタイミングチャートの別の一例。 不揮発性メモリ装置のその他の構成図。 従来の不揮発性メモリ装置の構成図。 従来の不揮発性メモリ装置のメモリセルアレイの接続を示す説明図。 従来の不揮発性メモリ装置における第２領域の読み出し動作を示すタイミングチャート。 従来の不揮発性メモリ装置における読み出し時のデータバッファのデータ構成図。

符号の説明

１００：不揮発性メモリ装置
１１０：不揮発性メモリ装置のブロック
１２０：不揮発性メモリ装置のページ
１３０、１３２：第１ワード線
１３１、１３６：第２ワード線
１４０：第１ビット線
１４２：第２ビット線
１５０：第１領域
１６０：第２領域
１８０：ビット線選択手段
１９０：センスアンプ
２００：データバッファ
２３０：コントローラ

Claims (12)

1. データの読み出し単位であり、複数の不揮発性メモリセルから構成されるページを複数個含む不揮発性メモリアレイを有する不揮発性メモリ装置であって、
   前記ページそれぞれは、データを記憶する第１領域と、前記第１領域のデータに付随する制御情報を記憶する第２領域とを有し、
   前記ページからデータを読み出す読出手段と、
   前記読出手段によりページから読み出されたデータを一時記憶するデータバッファと、
   前記不揮発性メモリアレイの行方向に配置され、前記ページ毎に前記第１領域の不揮発性メモリセルに共通に接続される複数の第１ワード線と、
   前記行方向に配置され、前記ページ毎に前記第２領域の不揮発性メモリセルに共通に接続される複数の第２ワード線と、
   前記制御情報の読み出し時以外（以下、通常時という）は、前記ページ毎に前記第１及び第２ワード線を活性化し、前記制御情報の読み出し時は、複数ページに亘って前記複数の第２ワード線のみを活性化するワード線選択手段と、
   前記不揮発性メモリアレイの列方向に配置され、複数ページの前記第１及び第２領域の不揮発性メモリセルに共通に接続され、前記読出手段と前記不揮発性メモリセルとの間を接続する複数のビット線と、
   を含み、
   前記制御情報の読み出し時において、前記読出手段は、前記ビット線を介して前記第２領域を複数ページに亘って一度に読み出すことを特徴とする、
   不揮発性メモリ装置。
2. 前記読出手段により複数ページに亘って一度に読み出された前記第２領域の制御情報に基づいて、前記不揮発性メモリ装置を制御するシステムから入力される論理アドレスと前記不揮発性メモリアレイの物理アドレスとの対応付けを行うアドレス変換テーブルを作成するメモリ制御部をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
3. 前記メモリ制御部は、前記不揮発性メモリ装置へのアクセスのために入力される論理アドレスを、前記アドレス変換テーブルに基づき物理アドレスに変換することを特徴とする請求項２に記載の不揮発性メモリ装置。
4. 前記複数のビット線は、前記列方向に配置され前記第１及び第２領域の前記不揮発性メモリセルに共通に接続される第１ビット線と、前記列方向に配置され前記第２領域の前記不揮発性メモリセルに接続される第２ビット線と、を含み、
   前記読出手段は、
   前記通常時は、複数の前記第１ビット線を選択し、前記複数の第１ビット線を介して前記ページ毎に前記第１領域及び第２領域の不揮発性メモリセルからデータを読み出し、
   前記制御情報の読み出し時は、複数の前記第２ビット線を選択し、前記複数の第２ビット線を介して複数ページに亘る前記第２領域の不揮発性メモリセルから制御情報を読み出すビット線選択手段を含む、
   ことを特徴とする、請求項１に記載の不揮発性メモリ装置。
5. 前記ワード線選択手段は、前記制御情報の読み出しを行うコマンドから生成されるワード線選択用の制御信号及び前記第１ワード線からの信号の入力を受け、前記第２ワード線の活性／非活性を決定する信号を出力するワード線切替手段を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
6. 前記ワード線選択手段は、前記制御情報の読み出しを行うコマンドから生成されるワード線選択用の制御信号及び前記第２ワード線からの信号の入力を受け、前記第１ワード線の活性／非活性を決定する信号を出力するワード線切替手段を有することを特徴とする請求項１に記載の不揮発性メモリ装置。
7. 前記第１及び第２ビット線と前記第２領域の不揮発性メモリセルとの間に設けられるビット線切替手段をさらに有し、
   前記ビット線切替手段は、前記制御情報の読み出しを行うコマンドが入力される場合は、前記第２領域の不揮発性メモリセルと対応する前記第２ビット線とを接続し、前記コマンドが入力されない場合は、前記第１及び前記第２領域の不揮発性メモリセルと対応する前記第１ビット線とを接続することを特徴とする請求項４に記載の不揮発性メモリ装置。
8. 前記ビット線切替手段は、互いに異なる極性の第１スイッチング素子及び第２スイッチング素子を含むことを特徴とする請求項７に記載の不揮発性メモリ装置。
9. 前記不揮発性メモリアレイは、データの消去単位であり複数ページを含むブロックを複数含んで構成され、
   前記ワード線選択手段は、前記制御情報の読み出し時において、１ブロック内における第２領域の不揮発性メモリセルに接続される前記複数の第２ワード線を活性化し、
   前記ビット線選択手段は、前記ブロック内の第２領域から前記複数の第２ビット線を介して前記制御情報を読み出すことを特徴とする請求項４に記載の不揮発性メモリ装置。
10. 前記不揮発性メモリアレイは、データの消去単位であり複数ページを含むブロックを複数含んで構成され、
    前記ワード線選択手段は、前記制御情報の読み出し時において、前記第２領域の不揮発性メモリセルに接続される前記第２ワード線のいずれかをブロック毎に活性化し、
    前記ビット線選択手段は、前記各ブロックのいずれか１つの第２領域それぞれから対応する各前記第２ビット線を介して前記制御情報を読み出すことを特徴とする請求項４に記載の不揮発性メモリ装置。
11. 前記第２領域を複数ページに亘って一度に読み出すためのコマンドを備えることを特徴とする請求項１に記載の不揮発性メモリ装置。
12. 前記不揮発性メモリアレイは、データの消去単位であり複数ページを含むブロックを複数含んで構成され、
    前記コマンドは、ブロック内の第２領域を複数ページに亘って一度に読み出す命令、あるいは異なるブロック内の第２領域を複数ページに亘って一度に読み出す命令であることを特徴とする請求項１１に記載の不揮発性メモリ装置。
    

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