JP4635173B2 - メモリシステムおよびその制御方法 - Google Patents

Description

本発明は、不揮発性メモリと外部Ｉ／Ｏとの間にバッファメモリを備えるメモリシステムおよびその制御方法に関するものであり、特に、不揮発性メモリから読み出されたデータをバッファメモリに格納するにあたってのメモリシステムおよびその制御方法に関するものである。

バッファメモリは、不揮発性メモリから読み出された読み出しデータ、および外部Ｉ／Ｏから不揮発性メモリにプログラムするために取り込まれたプログラムデータを、一時的に格納するメモリである。ここで、読み出しデータを不揮発性メモリからバッファメモリへ格納する動作をロード動作という。読み出しデータをバッファメモリから外部Ｉ／Ｏへ出力する動作をリード動作という。書き込みデータを外部Ｉ／Ｏからバッファメモリへ格納する動作をライト動作という。書き込みデータをバッファメモリから不揮発性メモリへ格納する動作をプログラム動作という。

ロード動作により不揮発性メモリから読み出されバッファメモリに格納された読み出しデータは、その後、バッファメモリから外部Ｉ／Ｏを介して出力される。

一般的に、不揮発性メモリを制御するメモリコントローラは、メモリ領域の管理を不揮発性メモリの消去単位であるブロックを１単位として行う。メモリ領域の管理は、使用不可能になったブロックや特定ブロックへの過重アクセス防止のためであり、ブロック付加ビット情報（ブロック管理ビット）を備える。ブロック付加ビット情報は、そのブロックがバッドブロックであるか否か、使用されているか否か(即ち、既に顧客データがプログラムされたブロックであるか否か)である。ここで例えば、１ブロックは６４ページで構成されている。一方、メモリコントローラが管理する読み出しアクセスの単位はページ単位である。このことから、バッファメモリは読み出しのデータ単位に合わせて１ページで構成されていることが一般的である。

ここで、以上の構成を有する不揮発性メモリからデータを読み出す場合を考える。１ページ（２０４８バイト）のデータを読み出し、バッファメモリに転送するためには多大な時間を必要とする。例えば、１／４ページで１セクタ（５１２バイト）を構成するとして、セクタごとに物理的なワード線が備えられ、該ワード線に接続される顧客データを記憶するための複数の不揮発性メモリセルが接続され、メモリセル情報の読み出しのためのセンスアンプ数が２５６セットで構成されている場合には、１ページ分のデータの読み出しには、４回の異なるセクタに対応するワード線アクセスと一回のワード線アクセスに対応する６４回のコラムアクセスが必要となる。不揮発性メモリからバッファメモリへのロード動作に要する時間は、略１６μｓである。

このロード時間を短縮するために、１ページ内の全てのデータが消去状態にある場合、バッファメモリ内にバッファメモリ内の全てのデータを”1”にリセットするＲＡＭリセット機能が提供されている（特許文献１など）。ページ内のデータが消去状態にあることは、ページデータ領域に付随し対応するスペアデータ領域に格納されているページ付加ビット情報（ブランクビット）に記憶されている。従って、ページ分のデータの読み出しに先立ってページ付加ビット情報を読み出すことにより、バッファメモリをＲＡＭリセット機能により“１”へリセットするか否かの判断をすることができる。

近年、１ページより小さな単位で読み出しアクセスを行う技術が提案されている。例えば、１／４ページであるセクタ単位で不揮発性メモリからバッファメモリに読み出しデータをロードすることが考えられる。

この場合、不揮発性メモリからセクタ単位で読み出されたデータをバッファメモリの指定されたアドレスから順次格納していく機能、あるいは不揮発性メモリの指定されたセクタから読み出されたデータを読み出しバッファメモリの指定されたアドレスに格納する機能などを有する場合もある。不揮発性メモリからバッファメモリへ読み出しデータをロードするにあたり、セクタ等の１ページより小さな単位で読み出しを実行し、該読み出されたデータをバッファメモリへ格納する場所や格納順序等も変更可能な機能など、様々な機能を実現することが考えられる。

下記に示す特許文献１乃至４が、関連技術として開示されている。
特開２００２−２８８９８７号公報 特開２００４−２４０６６０号公報 特開２００６−１２７６１１号公報 特許第３３２１５８７号公報

上記背景技術では、バッファメモリ内のＲＡＭリセット機能を使用すれば、読み出しの単位である１ページ分の記憶容量を有するバッファメモリの全てのデータを一括してリセットすることはできる。

しかしながら、不揮発性メモリからのデータの読み出し単位を１ページより小さな単位とする場合、ＲＡＭリセット機能をそのまま使用してバッファメモリの全てのデータを一括してリセットすることはできない。不揮発性メモリにおいて、セクタ等の１ページより小さな単位ごとに消去状態が異なる場合があるからである。この場合、小さな単位を制御単位とし該制御単位ごとに消去状態にあるか否かを判断しなければならない。そして、制御単位ごとにバッファメモリの前記小さな単位に対応する小さなデータ領域をリセットしなければならない。更に、前述の格納場所や格納順序等も変更可能な機能に対応させなければならない。バッファメモリを部分的にリセットするための制御とそのバッファメモリ内の構造が複雑になってしまうおそれがあり問題である。

本発明は、上記の課題に鑑み提案されたものであって、メモリシステムにおける通常の読み出し単位より小さな単位で不揮発性メモリからのデータのロード動作行う制御を有するメモリシステムにおいても、バッファメモリへのロード動作を簡易且つ迅速に実行することができるメモリシステムおよびその制御方法を提供することを目的とする。

本発明に係るメモリシステムは、不揮発性メモリと、不揮発性メモリと外部端子との間に介在して、外部との１回の読出しまたは／および書込み動作で転送される第１データ量の記憶容量を備えるバッファメモリと、第１データ量より小さな第２データ量の記憶容量を備え、バッファメモリから不揮発性メモリへのプログラム動作の際、期待値を格納する検証メモリとを備え、不揮発性メモリからバッファメモリへのデータのロード動作の際、不揮発性メモリにおける第２データ量またはその整数倍であって第１データ量より小さな所定記憶容量が消去状態の場合、検証メモリをリセットし、該検証メモリの内容をバッファメモリのロード対象に該当する記憶容量場所に転送することを特徴とする。

上記メモリシステムでは、不揮発性メモリにおける所定記憶容量が消去状態である場合を検出して検証メモリをリセットする。バッファメモリへは、不揮発性メモリからではなく検証メモリからデータが転送される。

これにより、レギュラー不揮発性メモリの消去データをバッファメモリの記憶容量より小さな記憶容量である所定記憶容量ごとに高速に転送することができる。また、検証メモリからバッファメモリへの消去状態のデータの転送は、第２データ量の単位で行うことができる。バッファメモリの記憶容量である第１データ量に比して小さなデータ量で消去状態のデータの転送を行うことができ、不揮発性メモリからバッファメモリへのロード動作におけるデータ単位を小さくする場合にも、消去状態のデータ転送を柔軟且つ高速に行うことができる。

また、バッファメモリを部分的にリセットするための複雑な制御とそのバッファメモリ内のリセット素子等の複雑な構造が不要になるので、簡素で小さな面積のバッファメモリが実現できる。

また、消去状態の不揮発性メモリセルデータは、電流源によるビット線の充電、微小電流の増幅、電流電圧変換、および電圧比較といった電流センシングの複雑な段階を経なければならない不揮発性メモリからのデータの読み出しアクセスに拠らず、リセットされた検証メモリの内容の転送により行うことができる。この場合、検証メモリおよびバッファメモリはＳＲＡＭ等の揮発性メモリであることが一般的であるので、リセット動作およびデータ転送動作は高速に行うことができる。

不揮発性メモリへのプログラム動作時に期待値を格納するために備えられている検証メモリを有効に活用して、高速且つ簡易にバッファメモリへのロード動作を実現することができる。

また、本発明に係るメモリシステムの制御方法は、不揮発性メモリと、不揮発性メモリと外部端子との間に介在するバッファメモリと、バッファメモリから不揮発性メモリへのプログラム動作の際、第１データ量より小さな第２データ量の期待値を格納する検証メモリとを備え、外部との１回の読出しまたは／および書込み動作としてバッファメモリを介して第１データ量のアクセスを行うメモリシステムの制御方法であって、読出し動作の際、不揮発性メモリからバッファメモリへのデータのロード動作に先立ち、不揮発性メモリにおける第２データ量またはその整数倍であって第１データ量より小さな所定記憶容量が消去状態であるか否かを記憶する情報記憶部を読み出すステップと、所定記憶容量が消去状態であると判断された場合に、検証メモリをリセットするステップと、リセットされた検証メモリの内容をバッファメモリに転送するステップとを有することを特徴とする。

上記メモリシステムの制御方法では、読出し動作の際、不揮発性メモリからバッファメモリへのデータのロード動作に先立って、情報記憶部から不揮発性メモリの所定記憶容量が消去状態であるか否かの情報を読み出し、消去状態であると判断された場合に、検証メモリをリセットし、リセットされた検証メモリの内容をバッファメモリに転送する。

これにより、不揮発性メモリは所定記憶容量ごとに情報記憶部を備えているので、該所定記憶容量が消去状態にあるか否かを判別することができる。この判別をデータのロードに先立って行うので、微小電流の増幅、電流電圧変換、および電圧比較といった段階を経なければならない不揮発性メモリからのデータの読み出しアクセスを行う前に、所定記憶容量が消去状態であるか否かが判別できる。所定記憶容量ごとに消去状態であるか否かを判別することができる。

また、バッファメモリの記憶容量より小さな記憶容量である所定記憶容量ごとに不揮発性メモリの消去状態を検出することができる。また、検証メモリからバッファメモリへの消去状態のデータの転送は、第２データ量の単位で行うことができる。バッファメモリの記憶容量である第１データ量に比して小さなデータ量で消去状態のデータの転送を行うことができ、不揮発性メモリからバッファメモリへのロード動作におけるデータ単位を小さくする場合にも、消去状態のデータ転送を柔軟且つ高速に行うことができる。

また、検証メモリからバッファメモリへの消去状態のデータ転送において、第２データ量の転送時、バッファメモリ内のワード線選択または／およびコラム線選択をそれぞれ同時に活性する（多重選択する）ことにより、リセットされた少ない検証メモリビットから、バッファメモリ内の多くのビットセルへ同時にリセットデータを転送することができる。このため、データ転送動作は高速に行うことができる。

また、消去状態のデータは、リセットされた検証メモリの内容の転送により行うことができるところ、検証メモリおよびバッファメモリはＳＲＡＭ等の揮発性メモリであることが一般的である。このため、リセット動作およびデータ転送動作は高速に行うことができる。

不揮発性メモリへのプログラム動作時に期待値を格納するために備えられている検証メモリを有効に活用して、高速且つ簡易にバッファメモリへのロード動作を実現することができる。

本発明のメモリシステムおよびその制御方法によれば、メモリシステムにおける通常の読み出し単位より小さな所定記憶容量の単位で不揮発性メモリからデータをロードする制御を有するメモリシステムにおいても、不揮発性メモリのプログラム動作時の期待値が格納される検証メモリを利用して、所定記憶容量ごとに、消去状態のデータを検証メモリからバッファメモリへ転送することにより、不揮発性メモリからバッファメモリへのロード動作を簡易且つ迅速に実行することができる。

図１に実施形態のメモリシステムの回路ブロック図を示す。不揮発性メモリセルアレイ部１と外部端子２およびＩ／Ｏインターフェース部３との間に接続されるバッファメモリ部４を備えるメモリシステムである。

不揮発性メモリセルアレイ部１は、コアバスＣＢを介して書込みアンプ７および読出しアンプ８に接続されている。コアバスＣＢは、顧客データを記憶するためのレギュラーセル（ページデータ領域）に関連する３２バイトと、レギュラーセルに付随するレギュラーセルを管理するためのスペアセル（スペアデータ領域）に関連する２ビットで構成される。不揮発性メモリセルアレイ部１は、不揮発性メモリセルアレイＮＶＡＲＹ、ブランク判定ビット用のメモリセル（以後、ブランクデータ用のメモリセル）をコアバスＣＢに接続する第２バスコネクタ１Ａ、および通常データ用のメモリセルをコアバスＣＢに接続する第３バスコネクタ１Ｂを備えている。不揮発性メモリセルアレイＮＶＡＲＹは、ワード線ごとに２ビットのブランクデータ用メモリセルと５１２バイトの通常データ用メモリセルとが接続され１セクタを構成している。各々、２ビットのビット幅および５１２バイトのビット幅で、第２および第３バスコネクタ１Ａ、１Ｂに接続されている。第２および第３バスコネクタ１Ａ、１Ｂは、第３デコーダＤ３により活性化される。第３デコーダＤ３は、Ｓ１信号、Ｓ２信号のそれぞれにより活性化される。図１の不揮発性メモリセルアレイＮＶＡＲＹは４セクタ、すなわち１ページ（２０４８バイト）の記憶容量を例示している。

ここで、ブランクデータ用のメモリセルとは、１本のワード線で選択される１セクタがプログラムされているか否かを記憶するメモリセルである。通常データ用のメモリセルの消去に応じて消去され、プログラムに応じてプログラムされる。

不揮発性メモリセルアレイ部１、コアバスＣＢ、書込みアンプ７、および読出しアンプ８を備えて不揮発性メモリを構成する。

バッファメモリ部４は、キャッシュメモリとしての役割を有する。高速アクセスの要請から２つのＳＲＡＭ４１でインターリーブ動作を行う。また、第１バスコネクタ４１Ａを介してインターナルバスＩＢに接続され、不揮発性メモリセルアレイ部１または検証メモリ部５との間でデータの入出力を行う。また、Ｉ／Ｏターミナルコネクタ４１Ｂを介してＩ／Ｏインターフェース部３に接続され、更に外部端子２に接続される。いわゆるデュアルポート構成を有している。第１バスコネクタ４１Ａは、スクランブルテーブルＳＴの内容に応じて第１デコーダＤ１により活性化される。第１デコーダＤ１は、Ｓ２信号、Ｓ５信号のそれぞれにより活性化される。Ｉ／Ｏターミナルコネクタ４１Ｂは、第２デコーダＤ２により活性化される。第２デコーダＤ２は、Ｓ６信号により活性化される。

また、第１デコーダＤ１と第２デコーダＤ２は、デュアルポート構成による２つのバッファメモリ４１がそれぞれ第１バスコネクタ４１Ａ、Ｉ／Ｏターミナルコネクタ４１Ｂを介してインターナルバスＩＢ、Ｉ／Ｏインターフェース部３との間でインターリーブ通信するために、個別に制御される。具体的には、一方のバッファメモリ４１が第１バスコネクタ４１Ａを介してインターナルバスＩＢと通信する場合、第１デコーダＤ１は、不図示のセレクターを介して一方のバッファメモリ４１内の第１バスコネクタ４１Ａへのみデコーディング信号を出力する。他方のバッファメモリ４１がＩ／Ｏターミナルコネクタ４１Ｂを介してＩ／Ｏインターフェース部３と通信する場合、第２デコーダＤ２は、不図示のセレクターを介して他方のバッファメモリ４１内のＩ／Ｏターミナルコネクタ４１Ｂへのみデコーディング信号を出力する。詳細は後述する。

ここで、ＳＲＡＭアレイＳＡＲＹは、５１２バイトの記憶容量が４つ備えられている。すなわち、不揮発性メモリセルアレイＮＶＡＲＹの１セクタの記憶容量を１つの単位として、４セクタ分（１ページ分）の記憶容量が備えられている。スクランブルテーブルＳＴは、不揮発性メモリからロードされた、不揮発性メモリセルアレイＶＮＡＲＹにおける１ページの記憶容量内の何れかのセクタのデータを、２つのバッファメモリ４１のうち何れのメモリであって、更にＳＲＡＭアレイＳＡＲＹのうち何れの記憶容量に格納するかの対応関係を示すテーブルである。

インターナルバスＩＢには、更に、検証メモリ部５およびブランク判定部６が接続されている。検証メモリ部５は第４バスコネクタ５１を介して、またブランク判定部６は第５バスコネクタ６１を介してインターナルバスＩＢに接続される。第４バスコネクタ５１はオアゲートＧ１により活性化され、プログラム時にバッファメモリ４１のプログラムデータ（１ページ分）をインターナルバスＩＢを経由して検証メモリセルアレイ５２に取り込み、プログラム動作の検証時または消去動作の検証時に検証メモリセルアレイ５２の検証データ（期待値）をインターナルバスＩＢを経由して不図示のプログラム／消去データ検証部へ出力する。更に、ロード時、第４バスコネクタ５１は、ブランク判定部６の対応セクタの消去状態判定によりリセットされたデータ（“１”）をインターナルバスＩＢを経由してバッファメモリ４１へ出力する。オアゲートＧ１には、プログラム／消去モード信号ＰＧＭ／ＥＲ、およびＳ５信号が入力される。また、第５バスコネクタ６１は、Ｓ１信号により活性化され、インターナルバスＩＢのデータをブランク判定回路６２に取り込む。検証メモリセルアレイ５２は、５１２バイト（１セクタ）の記憶容量を有するレジスタまたはＳＲＡＭメモリで構成されている。ブランク判定回路６２は、不揮発性メモリセルアレイＶＮＡＲＹから読み出されたブランクデータを検証し、対応セクタが消去状態にあるか否かを判定して判定信号Ｊを出力する。

制御部９は、Ｉ／Ｏインターフェース部３に接続されるコマンドデコーダ９Ａと、バックエンドコントローラ９Ｂと、フロントエンドコントローラ９Ｃとを備えている。コマンドデコーダ９Ａは、外部端子２からＩ／Ｏインターフェース部３を介して入力される各種コマンドをデコードする。コマンドデコーダ９Ａでデコードされたコマンドに応じて、バックエンドコントローラ９Ｂまたは／およびフロントエンドコントローラ９Ｃが制御される。バックエンドコントローラ９Ｂは、Ｓ１、Ｓ２、Ｓ４、Ｓ５信号を出力する。フロントエンドコントローラ９Ｃは、Ｓ６信号を出力する。ロードコマンドに対応して、バックエンドコントローラ９Ｂは、Ｓ１信号を出力する。アクセスセクタが消去状態にある場合、バックエンドコントローラ９Ｂは、Ｓ４、Ｓ５信号を出力する。アクセスセクタが消去状態にない場合、バックエンドコントローラ９Ｂは、Ｓ２信号を出力する。

ここで、バッファメモリ部４から外部端子２に至る部分がフロントエンドであり、インターナルバスＩＢから不揮発性メモリセルアレイ部１までがバックエンドである。顧客は不揮発性メモリセルアレイＮＶＡＲＹに直接アクセスすることはできず、フロントエンドを介してバックエンドである不揮発性メモリセルアレイＮＶＡＲＹの情報をアクセスする。フロントエンドコントローラ９Ｃは、主にバッファメモリ部４を制御し、バックエンドコントローラ９Ｂは、主に不揮発性メモリセルアレイＮＶＡＲＹとフロントエンドとのインターフェースを制御する。

次に、各部の詳細回路図について説明する。

図２は、複数のメモリセル（レギュラーセルとスペアセル）が含まれる不揮発性メモリセルアレイＮＶＡＲＹの要部を示す回路図である。１ページ分の記憶容量について示す。メモリセルは、ワード線ＷＬ１〜ＷＬ４がゲートに接続されたデュアルビットセルである。各メモリセルは、ゲート直下に図示される○印で表示するように、ソースドレイン端子のそれぞれの端子近傍に局在してデータを記憶することができる。丸印のうち、右上がりの斜線がデータ“１”（消去データ）を示し、左上がりの斜線がデータ“０”（プログラムデータ）を示す。１メモリセルに２値のデータが記憶される。メモリセルのソースドレイン端子の一方を読み出し用のバイアス電圧に接続し他方を接地電圧に接続するバーチャルグラウンド方式によってメモリセルがアクセスされる。これにより、接地電圧に接続した端子近傍に記憶されているビットデータを読み出すことができる。ここで、一方の端子は、第２または第３バスコネクタ１Ａ，１Ｂを介してコアバスＣＢに接続される。バイアス電圧は、不図示のバイアス回路よりコアバスＣＢから供給される。

1本のワード線は、２０４８セットの通常データ用メモリセルと２セットのブランクデータ用メモリセルに接続される。通常データ用メモリセルは２値メモリセルなので、データとしては５１２バイト（４０９６ビット）となる。ブランクデータ用メモリセルは、消去動作時に通常データ用メモリセルとともに消去される。また、通常データ用メモリセルのプログラムによって、ブランクデータ用メモリセルの各々について、２値データのどちらか一方側がプログラムされる。２個のブランクデータ用メモリセルは、各々から読み出される電流に基づいて、通常データ用メモリセルを読み出す際の基準判定電流を生成するダイナミックリファレンス機能を兼用する。

以下の説明では、ワード線ＷＬ１（セクタ１）が活性化される場合を例示する。Ｓ１信号により、通常データ用メモリセルに関しては、紙面左側に配置されるメモリセルＣ１１については、ソースドレイン端子のうち右側がコアバスＣＢ（ｘ３２Ｂｙｔｅ）に接続され、紙面右側に配置されるメモリセルＣ１２については、ソースドレイン端子のうち右側がコアバスＣＢ（ｘ３２Ｂｙｔｅ）に接続される。各々、各メモリセルのソースドレイン端子の左側に記憶されているデータ（Ｃ１１＝“１”、Ｃ１２＝“０”）が読み出される。また、ブランクデータ用メモリセルについては、メモリセルのソースドレイン端子のうち右側がコアバスＣＢ（２Ｂｉｔ）に接続され、左側に記憶されているデータが読み出される。セクタ１のブランク用メモリセルＢ１１、Ｂ１２から読み出されるブランクデータは、各々、“０”、“１”である。尚、選択されたメモリセルのコアバスＣＢに接続されないソースドレイン端子は、不図示のグラウンドへ接続される。

図３は、ブランク判定部６の回路図である。Ｓ１信号により、インターナルバスＩＢ（２Ｂｉｔ）に読み出されている２ビットのブランクデータが、第５バスコネクタ６１を介してブランク判定回路６２内のアンドゲートＧ２に入力される。両信号が共に“１”であれば判定信号Ｊ（“１”）がアンドゲートＧ２から出力される。また、Ｓ１信号は、ブランク判定回路６２内のインバータゲートＧ３に入力される。インバータゲートＧ３の出力は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のゲート端子に入力される。ここで、ＰＭＯＳトランジスタＰ１は電源電圧とアンドゲートＧ２の電源端子との間に、ＮＭＯＳトランジスタＮ１は出力端子と接地電圧との間に、各々接続されている。従って、Ｓ１信号が“０”であり判定動作の非活性の場合には、アンドゲートＧ２も非活性となり、出力端子は“０”に固定される。Ｓ１信号が“１”となることにより判定動作を活性化して、アンドゲートＧ２に入力される２ビットのブランクデータの情報による判定が行われる。

図４は、検証メモリ部５の具体例（１）を示す回路図である。インターナルバスＩＢのバス幅(例えば、３２バイト)に対応した３２バイトのレジスタを１６セット備えて検証メモリセルアレイ５２Ａが構成される。総データ量は５１２バイト（１セクタ）である。この内、１つのレジスタについてリセット機能が備えられている。不揮発性メモリセルアレイ部１に対してプログラム動作が行われる場合、１６セットのレジスタに対してバッファメモリ部４からプログラムデータがそれぞれ入力され期待値情報として記憶される。

不揮発性メモリセルアレイ部１からバッファメモリ部４へデータがロードされる場合、検証メモリセルアレイ５２Ａに備えられるレジスタのうち１つのレジスタが、判定信号Ｊに対応して生成されたＳ４信号によりリセットされる。その後、Ｓ５信号が入力され第４バスコネクタ５１が活性化され、リセットされたデータ”1”が、３２バイト単位でインターナルバスＩＢを介して、バッファメモリ部４内の何れかのＳＲＡＭ４１へ出力される。このとき、第４バスコネクタ５１に入力されるアドレスは、図示されない制御により全選択へ制御される。この動作が、検証メモリセルアレイ５２Ａのレジスタを固定した上で、ＳＲＡＭ４１のアドレスを切り替えながら行われる。リセット機能は１セットの３２バイトのレジスタに対してのみ備えればよく回路構成を簡略化することができる。尚、１６セットの３２バイトのレジスタにすべてリセット機能を付加すれば、前記全選択制御素子を省略できる。

図５は、検証メモリ部５の具体例（２）を示す回路図である。検証メモリセルアレイ５２Ｂは、１６セットのレジスタのうち１ビットのみにリセット機能が備えられている。Ｓ４信号により、リセットされたデータ”1”がマルチプレクサ５３を介して３２バイトのバス幅に並列接続される。リセット機能は１ビットに対してのみ備えればよく回路構成を簡略化することができる。

また、検証メモリ部５の具体例（１）と具体例（２）は、生成されたリセットデータ（“１”）を特定のインターナルバスＩＢへ出力する構成とすることも有効である。後述するように、例えばインターナルバスＩＢ（＋２ビット）へ出力し、第１バスコネクタ４１Ａの第２スイッチ系統Ｓｗ.２を経由してリセットデータをバッファメモリ部４のＳＲＡＭアレイへ転送できる。これにより、インターナルバスＩＢ（ｘ３２バイト）を介してリセットデータを転送するよりも、少ない消費電力が実現できる。

図８は、バッファメモリ部４の要部（ＳＲＡＭ４１）とその周辺制御回路を示す回路図である。

ＳＲＡＭ４１は、ＷＬ（１６本）とＢＬ（２５６対）でＸ／Ｙ方向に展開された５１２ＢｙｔｅのＳＲＡＭアレイＳＡＲＹを４つ備える。４つのＳＲＡＭアレイＳＡＲＹは、ＷＬとＢＬを共有する。

ＳＲＡＭアレイＳＡＲＹ（４０９６ビット）は、ワード線ＷＬとビット線ＢＬに接続されたＳＲＡＭセル（ＣＭＯＳ形式）を備える。ワード線は、Ｓ２信号、Ｓ５信号、スクランブルテーブルＳＴ、フロントエンドアドレスとバックエンドアドレスにより制御される第１デコーダＤ１（Ｘ−Ｄｅｃｏｄｅｒ１０１）に接続され、任意のＷＬに接続される複数のＳＲＡＭセルを選択する。フロントエンドアドレスは、バッファメモリ部４をアクセスするアドレスである。バックエンドアドレスは、不揮発性メモリセルアレイＮＶＡＲＹをアクセスするアドレスと同等である。ビット線は、２つのポート(第１バスコネクタ４１Ａ、Ｉ／Ｏターミナルコネクタ４１Ｂ）に接続される。更に、ビット線には、リセット信号が入力されたリセット部を備える。Ｉ／Ｏターミナルコネクタ４１Ｂは、フロントエンドアドレスとＳ６信号により制御される第２デコーダＤ２（Ｙ−Ｄｅｃｏｄｅｒ１０２）に接続され、任意のＢＬを選択的にＩ／Ｏインターフェース部３へ接続する。第１バスコネクタ４１Ａは、Ｓ２信号、Ｓ５信号、スクランブルテーブルＳＴとバックエンドアドレスとにより制御される第１デコーダＤ１（Ｙ−Ｄｅｃｏｄｅｒ１０１）に接続され、任意のＢＬを選択的にインターナルバスＩＢへ接続する。ここで、第１バスコネクタ４１Ａ内のスイッチは２系統あり、第１スイッチ系統Ｓｗ.１は、Ｓ２信号、スクランブルテーブルＳＴとバックエンドアドレスとにより制御され、それぞれのビット線をインターナルバスＩＢ（ｘ３２バイト）へ接続する。第２スイッチ系統Ｓｗ.２は、Ｓ５信号、スクランブルテーブルＳＴとバックエンドアドレスとにより制御され、それぞれのビット線をインターナルバスＩＢ（＋２ビット）へ接続する。リセット部は、電源起動時にすべてのＳＲＡＭセルをリセット（“1”)にする。

尚、デュアルポート構成による２つのバッファメモリ４１がそれぞれ第１バスコネクタ４１Ａ、Ｉ／Ｏターミナルコネクタ４１Ｂを介してインターナルバスＩＢ、Ｉ／Ｏインターフェース部３との間でインターリーブ通信するために、Ｘ−Ｄｅｃｏｄｅｒ１０１は、２つ備えられる。

図８の動作について説明する。
２つのＳＲＡＭ４１は、排他的に動作する。例えば、一方のＳＲＡＭ４１がインターナルバスＩＢを介してバックエンドである不揮発性メモリセルアレイＮＶＡＲＹまたは検証メモリ部５と通信中に、他方のＳＲＡＭ４１がフロントエンドであるＩ／Ｏインターフェース部３（外部端子２）と通信する。具体的には、一方のＳＲＡＭ４１がインターナルバスＩＢと通信する場合、Ｘ−Ｄｅｃｏｄｅｒ１０１とＹ−Ｄｅｃｏｄｅｒ１０１は、Ｓ２信号またはＳ５信号に対応してバックエンドアドレスをスクランブルテーブルＳＴのスクランブル情報をスクランブルしたデコーディング信号によって複数のＳＲＡＭセルを選択する。他方のＳＲＡＭ４１がＩ／Ｏインターフェース部３と通信する場合、Ｘ−Ｄｅｃｏｄｅｒ１０１とＹ−Ｄｅｃｏｄｅｒ１０２は、Ｓ６信号に対応してフロントエンドアドレスのデコーディング信号によって複数のＳＲＡＭセルを選択する。ここで、Ｙ−Ｄｅｃｏｄｅｒ１０１と第１バスコネクタ４１Ａ間には、不図示のセレクターが配置され、一方のバッファメモリ４１が第１バスコネクタ４１Ａを介してインターナルバスＩＢと通信する場合、Ｙ−Ｄｅｃｏｄｅｒ１０１の出力が一方のバッファメモリ４１内の第１バスコネクタ４１Ａへのみ入力される。また、Ｙ−Ｄｅｃｏｄｅｒ１０２とＩ／Ｏターミナルコネクタ４１Ｂ間には、不図示のセレクターが配置され、他方のバッファメモリ４１がＩ／Ｏターミナルコネクタ４１Ｂを介してＩ／Ｏインターフェース部３と通信する場合、Ｙ−Ｄｅｃｏｄｅｒ１０２の出力が他方のバッファメモリ４１内のＩ／Ｏターミナルコネクタ４１Ｂへのみ入力される。前記インターリーブ通信の場合、一方の第１デコーダＤ１（Ｘ−Ｄｅｃｏｄｅｒ１０１）は、Ｓ２信号またはＳ５信号に対応してバックエンドアドレスをスクランブルテーブルＳＴのスクランブル情報をスクランブルしたデコーディング信号によって一方のＳＲＡＭ４１内のワード線ＷＬを制御する。他方の第１デコーダＤ１（Ｘ−Ｄｅｃｏｄｅｒ１０１）は、Ｓ６信号に対応してフロントエンドアドレスのデコーディング信号によって一方のＳＲＡＭ４１内のワード線ＷＬを制御する。

ＳＲＡＭアレイＳＡＲＹ１がインターナルバスＩＢを介して不揮発性メモリセルアレイ部１または検証メモリ部５との間でデータを入出力する場合、ＷＬ１が活性化され、ＢＬ１〜ＢＬ２５６に対応する第１バスコネクタ４１Ａの第１スイッチ系統Ｓｗ.１または第２スイッチ系統Ｓｗ.２が活性化されて、２５６ビット（３２バイト）のデータが２５６個のＳＲＡＭセルへ転送される。 インターナルバスＩＢのデータ変化（読み出しアンプ８による次のデータセンシング）に対応して次にＷＬ２が活性化され、次の２５６ビット（３２バイト）のデータが次の２５６個のＳＲＡＭセルへ転送される。こうしてＷＬ１６まで活性化されると５１２バイトのデータが転送完了する。第１スイッチ系統Ｓｗ.１を活性化してＢＬ１〜ＢＬ２５６をインターナルバスＩＢ（ｘ３２バイト）へ接続するか、第２スイッチ系統Ｓｗ.２を活性化してＢＬ１〜ＢＬ２５６をインターナルバスＩＢ（＋２ビット）へ接続するかは、対応セクタが消去状態にあるか否かを判定した判定信号Ｊによって活性化されるＳ２信号（＝非ブランク判定時に出力される）、Ｓ５信号（ブランク判定時に出力される）によって、制御される。尚、検証メモリ部５からバッファメモリ部４へのリセットデータ（“１”）の転送は、インターナルバスＩＢ（ｘ３２バイト）を経由することもできる。この場合、判定信号Ｊによって活性化されるＳ５信号（ブランク判定時に出力される）によって、第１スイッチ系統Ｓｗ.１が制御される。

尚、本願のベストモードとしては、ブランク判定の時には、ＷＬ１〜ＷＬ１６を同時に活性するのが高速転送の面でベストである。第１デコーダＤ１（Ｘ−Ｄｅｃｏｄｅｒ１０１）は、Ｓ５信号に対応してＷＬ１〜ＷＬ１６を同時に活性する制御が付加される。
ＳＲＡＭアレイＳＡＲＹ２では、ＷＬ１７〜ＷＬ３２／ＢＬ１〜ＢＬ２５６が活性化される。ＳＲＡＭアレイＳＡＲＹ３では、ＷＬ１〜ＷＬ１６／ＢＬ２５７〜ＢＬ５１２が活性化される。ＳＲＡＭアレイＳＡＲＹ４では、ＷＬ１７〜ＷＬ３２／ＢＬ２５７〜ＢＬ５１２が活性化される。

ＳＲＡＭ４１がＩ／Ｏインターフェース部３との間でデータを入出力する場合、ＷＬ１とＢＬ１に接続されるＩ／Ｏターミナルコネクタ４１Ｂのスイッチが活性化して、１ビットのデータがＩ／Ｏインターフェース部３へ転送される。 メモリシステムの外部Ｉ／Ｏ数＝１６（２Ｂｙｔｅ）の場合、 ＢＬ１〜ＢＬ１６に対応するＩ／Ｏターミナルコネクタ４１Ｂのスイッチが活性化して、２ＢｙｔｅのデータがＩ／Ｏインターフェース部３へ転送される。その後、ＢＬ１７〜ＢＬ３２に対応するＩ／Ｏターミナルコネクタ４１Ｂのスイッチが活性化して、次の２ＢｙｔｅのデータがＩ／Ｏインターフェース部３へ転送される。これをＢＬ２５６まで１６回繰り返し、更にＷＬ２〜ＷＬ１６まで繰り返す（すなわち、総回数＝２５６回）ことによりされ、５１２Ｂｙｔｅ（１セクタに相当する第２データ量）がＩ／Ｏインターフェース部３へ転送される。

ＳＲＡＭ４１内でブランク処理する場合、リセット部とそのリセット制御信号等はＳＲＡＭアレイ数だけ必要となる。これに対して、この実施例では、ＳＲＡＭ４１内でブランク処理せず、また不揮発性メモリセルアレイ部１をアクセスしてブランクデータをＳＲＡＭ４１へ転送することなく、検証メモリ部５からインターナルバスＩＢ（＋２ビット）またはインターナルバスＩＢ（ｘ３２バイト）を介してブランクデータを転送するので、ＳＲＡＭ４１の面積増大抑止と高速転送が実現できる。不揮発性メモリからのデータの読み出し単位を、より小さな単位とすることができる。

次に、図１の回路図、および図６、７のフローチャートに基づき、動作について説明する。

入力されたコマンドがコマンドデコーダ９ＡによりロードコマンドＬＯＡＤであると認識されると（Ｆ１：Ｙ）、バックエンドコントローラ９ＢがＳ１信号を発行する（Ｆ２）。Ｓ１信号に基づいて第３デコーダＤ３および第５バスコネクタ６１が活性化される（Ｆ３）。

第３デコーダＤ３は、不揮発性メモリセルアレイ部１の第２バスコネクタ１Ａを活性化し、コアバスＣＢにブランクデータを読み出す（Ｆ４）。ブランクデータは、読出しアンプ８で増幅されインターナルバスＩＢに出力される。インターナルバスＩＢに読み出されたブランクデータは、第５バスコネクタ６１を介してブランク判定回路６２で判定される（Ｆ４）。

対象となるワード線で活性化されるセクタの全てのデータが消去状態である場合、ブランクデータは“1”である。この場合、判定信号Ｊは“１”となる。判定信号Ｊは、バックエンドコントローラ９Ｂに取り込まれ判定結果が認識される（Ｆ５）。

バックエンドコントローラ９Ｂにおいて、判定信号Ｊが“０”と判定されプログラムが行われたことを示す状態（非ブランク状態）であると判定される場合、（Ａ）に分岐する。分岐（Ａ）によるフローは図７に後述する。

バックエンドコントローラ９Ｂは、判定信号Ｊが“１”（即ち、ロード対象のワード線に接続されるレギュラーメモリセルにプログラムが行われていない消去状態であることを示す状態（不揮発性メモリセルがブランク状態）であると判定された）の場合、Ｓ４、Ｓ５信号を発行する（Ｆ６）。検証メモリセルアレイ５２は、Ｓ４信号に基づき、レジスタを構成するラッチのうちリセット機能を有するラッチを“１”にリセットする（Ｆ７）。また、Ｓ５信号に基づいて第１デコーダＤ１および第４バスコネクタ５１が活性化される（Ｆ８）。スクランブルテーブルＳＴに応じたアドレスに変換されて、何れかのＳＲＡＭ４１が選択され、更にその中の何れかの５１２バイトの記憶容量（４つのＳＲＡＭアレイＳＡＲＹの一つ）が選択され、“１”にリセットされた検証メモリ部５のデータが転送される（Ｆ９）。その後、後述する（Ｆ１６）に移行する。

図７は、分岐（Ａ）以降のフロー図である。判定信号Ｊが“０”と判定されロード対象のワード線に接続されるレギュラーメモリセルにプログラムが行われたことを示す状態（不揮発性メモリセルが非ブランク状態）であると判定される場合のフロー図である。

バックエンドコントローラ９ＢがＳ２信号を発行する（Ｆ１０）。発行されたＳ２信号に基づいて第１および第３デコーダＤ１、Ｄ３が活性化される（Ｆ１１）。第３デコーダＤ３が活性化されることにより、第３バスコネクタ１Ｂが活性化され、不揮発性メモリセルアレイＮＶＡＲＹの通常データ用メモリセルからコアバスＣＢにデータが読み出される（Ｆ１２）。コアバスＣＢに読み出されたデータは、読出しアンプ８で増幅（“１”／“０”判定を含む）されインターナルバスＩＢに読み出される。インターナルバスＩＢに読み出されたデータは、Ｓ２信号により活性化された第１バスコネクタ４１Ａを介してＳＲＡＭアレイＳＡＲＹに書き込まれ、ロード動作が行われる（Ｆ１３）。

尚、Ｆ１２工程での読出しアンプ８の動作には、Ｆ４工程で読み出された２個のブランクデータ用メモリセルの基準判定電流情報を利用する。２個のブランクデータ用メモリセルは、各々から読み出される電流に基づいて、通常データ用メモリセルを読み出す際の基準判定電流を生成するダイナミックリファレンス機能を兼用するので、再度、Ｆ１２工程に於いて基準判定電流を読み出す必要はない。具体的には、通常データ用メモリセルのプログラムによって、ブランクデータ用メモリセルの各々について、２値データのどちらか一方側がプログラムされる。故に、その２個のブランクデータ用メモリセルの各々から読み出される“０”、“１”に対応するブランクデータ用メモリセルの電流を合成し、通常データ用メモリセルを読み出す際の基準判定電流を生成する。読出しアンプ８の消費電力（カレントミラー動作の消費電流と電流源によるビット線の充電電流を含む）の低減が実現できる。

この場合、スクランブルテーブルＳＴに従い、不揮発性メモリセルアレイＮＶＡＲＹ内の記憶容量に対して、２つのＳＲＡＭ４１のうちの一方が選択され、更に、４つのＳＲＡＭアレイＳＡＲＹの１つが選択されて、データが格納される。不揮発性メモリセルアレイＮＶＡＲＹ内の記憶容量と、バッファメモリ部４内の記憶容量とが、スクランブルテーブルＳＴにより対応付けられる。

その後、ロード動作が対象となるセクタについて完了したか否かの判断をし（Ｆ１４）、完了していなければ（Ｆ１４：Ｎ）、不揮発性メモリセルアレイＮＶＡＲＹのコラムアドレスをインクリメントし（Ｆ１５）、（Ｆ１２）のフローに戻って読み出し動作を継続する。

完了したと判断されれば（Ｆ１４：Ｙ）、全ての対象セクタのデータがロードされたか否かの確認をする（Ｆ１６）。未だロードされていないセクタが存在すれば（Ｆ１６：Ｎ）、(Ｆ２)のフローに戻って処理が繰り返される。

全てのセクタについてロードが完了すれば（Ｆ１６：Ｙ）、コマンドデコーダ９ＡのリードコマンドＲＥＡＤの認識を待って（Ｆ１７：Ｎ）、リードコマンドＲＥＡＤが認識されることに応じて（Ｆ１７：Ｙ）、フロントエンドコントローラ９ＣがＳ６信号を発行する（Ｆ１８）。Ｓ６信号に基づいて第２デコーダＤ２が活性化され（Ｆ１９）、バッファメモリ部４にロードされたデータがＩ／Ｏインターフェース部３を介して外部端子２に出力される（Ｆ２０）。

ここで、１ページ（２０４８バイト、４セクタ）は、第１データ量の一例である。１セクタ（５１２バイト）は、第２データ量の一例であり、所定記憶容量の一例である。また、不揮発性メモリセルアレイ部１、コアバスＣＢ、書込みアンプ７、および読出しアンプ８を備えて不揮発性メモリの一例を構成する。検証メモリ部５は、検証メモリの一例である。ブランク用メモリセルは、情報記憶部の一例である。ブランク判定部６は、消去状態判定部の一例である。第１スイッチ系統Ｓｗ.１は、第１スイッチ素子の一例である。第２スイッチ系統Ｓｗ.２は、第２スイッチ素子の一例である。

また、図５の（Ｆ１）〜（Ｆ４）は、情報記憶部を読み出すステップの一例である。図５の（Ｆ４）〜（Ｆ７）は、検証メモリをリセットするステップの一例である。また、図５の（Ｆ８）〜（Ｆ９）は、リセットされた検証メモリの内容をバッファメモリに転送するステップの一例である。

以上、詳細に説明したように、本発明の実施形態によれば、不揮発性メモリセルアレイＮＶＡＲＹ内の２ビット構成のブランク用メモリセルにより、１ページ（４セクタ）分の記憶容量を有するバッファメモリ部４の記憶容量より小さな記憶容量であるセクタ単位ごとに、不揮発性メモリセルアレイＮＶＡＲＹの消去状態を検出することができる。また、検証メモリ部５からバッファメモリ部４への消去状態のデータの転送は、セクタ単位で行うことができる。バッファメモリ部４内のＳＲＡＭ４１の記憶容量である１ページ（４セクタ）分のデータ量に比して小さなデータ量で消去状態のデータの転送を行うことができ、不揮発性メモリ部１からバッファメモリ部４へのロード動作におけるデータ単位を小さくする場合にも、消去状態のデータ転送を柔軟且つ高速に行うことができる。

また、検証メモリからバッファメモリへの消去状態のデータ転送において、第２データ量の転送時、バッファメモリ内のワード線選択または／およびコラム線選択をそれぞれ同時に活性する（多重選択する）ことにより、ブランクデータのデータ転送動作を高速に行うことができる。

また、検証メモリセルアレイ５２およびＳＲＡＭアレイＳＡＲＹは、レジスタまたはＳＲＡＭ構成のメモリセルまたは／およびその組み合わせである。このため、リセット動作およびデータ転送動作は高速に行うことができる。微小電流の増幅、電流電圧変換等の処理を伴う不揮発性メモリセルアレイＮＶＡＲＹからのデータ読み出しに比して高速なロード動作を行うことができる。

また、不揮発性メモリセルアレイ部１へのプログラム動作時に期待値を格納するために備えられている検証メモリ部５を有効に活用して、高速且つ簡易にバッファメモリ部４へのロード動作を実現することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、不揮発性メモリセルアレイＮＶＡＲＹの１ページのデータを１／４分割し、セクタごとにロードする場合を例示したが、本発明はこれに限定されるものではない。さらに大きな記憶容量に対するロード動作、逆に更に分割された小さな記憶容量をごとのロード動作に対しても同様に適用することができる。この場合、検証メモリ部５の記憶容量をロードされる単位に合わせればよい。
また、検証メモリ部５においてリセットされる記憶容量は、例示された場合に限定されることはない。適宜にマルチプレクスしてやれば、ロードされる記憶容量に合わせることができる。
また、検証メモリ部５は、書込みアンプ７または読出しアンプ８と兼用することができる。
また、検証メモリセルアレイ５２は、ＳＲＡＭ構成のメモリセルであってもよい。
また、検証メモリ部５からバッファメモリ部４へのリセットデータ（“１”）の転送は、インターナルバスＩＢ（ｘ３２バイト）を経由することもできる。この場合、バッファメモリ部４内のビット線とインターナルバスＩＢを選択的に接続する第１バスコネクタ４１Ａは、Ｓ２信号、Ｓ５信号、スクランブルテーブルＳＴとバックエンドアドレスとにより制御される第１スイッチ系統Ｓｗ.１のみで構成される。

本発明の実施形態のメモリシステムを示す回路ブロック図である。 不揮発性メモリセルアレイの一例を示す回路図である。 ブランク判定部の一例を示す回路図である。 検証メモリ部の第１の例を示す回路図である。 検証メモリ部の第２の例を示す回路図である。 実施形態におけるデータの読み出し動作を示すフローチャート（前半部）である。 実施形態におけるデータの読み出し動作を示すフローチャート（後半部）である。 バッファメモリ部とその周辺制御回路の一例を示す回路図である。

符号の説明

１ 不揮発性メモリセルアレイ部
１Ａ 第２バスコネクタ
１Ｂ 第３バスコネクタ
２ 外部端子
３ Ｉ／Ｏインターフェース部
４ バッファメモリ部
５ 検証メモリ部
６ ブランク判定部
７ 書込みアンプ
８ 読出しアンプ
９ 制御部
９Ａ コマンドデコーダ
９Ｂ バックエンドコントローラ
９Ｃ フロントエンドコントローラ
４１ ＳＲＡＭ
４１Ａ 第１バスコネクタ
４１Ｂ Ｉ／Ｏターミナルコネクタ
５１ 第４バスコネクタ
５２、５２Ａ、５２Ｂ 検証メモリセルアレイ
５３ マルチプレクサ
６１ 第５バスコネクタ
６２ ブランク判定回路
ＣＢ コアバス
Ｄ１ 第１デコーダ
Ｄ２ 第２デコーダ
Ｄ３ 第３デコーダ
ＩＢ インターナルバス
ＮＶＡＲＹ 不揮発性メモリセルアレイ
ＳＡＲＹ ＳＲＡＭアレイ
ＳＴ スクランブルテーブル

Claims (11)

1. 不揮発性メモリと、
   前記不揮発性メモリと外部端子との間に介在して、外部との１回の読出しまたは／および書込み動作で転送される第１データ量の記憶容量を備えるバッファメモリと、
   前記第１データ量より小さな第２データ量の記憶容量を備え、前記バッファメモリから前記不揮発性メモリへのプログラム動作の際、期待値を格納する検証メモリとを備え、
   前記不揮発性メモリから前記バッファメモリへのデータのロード動作の際、前記不揮発性メモリにおける前記第２データ量またはその整数倍であって前記第１データ量より小さな所定記憶容量が消去状態の場合、前記検証メモリをリセットし、該検証メモリの内容を前記バッファメモリの前記ロード対象に該当する記憶容量場所に転送することを特徴とするメモリシステム。
2. 前記不揮発性メモリは、前記所定記憶容量ごとに消去状態であるか否かを記憶する情報記憶部を備え、
   前記ロード動作に応じて、前記不揮発性メモリからのデータの読み出しに先立ち前記情報記憶部を読み出し、前記所定記憶容量が消去状態であるか否かを判定する消去状態判定部とを備えることを特徴とする請求項１に記載のメモリシステム。
3. 前記検証メモリは、前記バッファメモリへの転送ビット幅と同数またはその整数倍の検証メモリセルをリセットすることを特徴とする請求項１または２に記載のメモリシステム。
4. 前記検証メモリは、マルチプレクサを備え、
   前記バッファメモリへの転送ビット幅より少数の検証メモリセルをリセットし、リセットされた前記検証メモリセルの内容は前記マルチプレクサを経て前記転送ビット幅に拡張されることを特徴とする請求項１または２に記載のメモリシステム。
5. 前記検証メモリと前記バッファメモリ間にはそれらを接続する複数のインターナルバスと、前記所定記憶容量が消去状態でない場合に活性化される第１スイッチ素子と、前記所定記憶容量が消去状態の場合に活性化される第２スイッチ素子とを備え、
   前記バッファメモリは、前記第１スイッチ素子を経由して前記不揮発性メモリからデータが転送され、前記第２スイッチ素子を経由して前記検証メモリからデータが転送されることを特徴とする請求項１または２に記載のメモリシステム。
6. 前記不揮発性メモリは、前記所定記憶容量を構成するメモリセルと、前記情報記憶部を構成するメモリセルとが、同一のワード線に接続されることを特徴とする請求項１乃至５の少なくとも何れか１項に記載のメモリシステム。
7. 前記第１データ量はページを構成するデータ量であり、前記第２データ量はセクタを構成するデータ量であることを特徴とする請求項１乃至６の少なくとも何れか１項に記載のメモリシステム。
8. 不揮発性メモリと、前記不揮発性メモリと外部端子との間に介在するバッファメモリと、前記バッファメモリから前記不揮発性メモリへのプログラム動作の際、前記第１データ量より小さな第２データ量の期待値を格納する検証メモリとを備え、外部との１回の読出しまたは／および書込み動作として前記バッファメモリを介して第１データ量のアクセスを行うメモリシステムの制御方法であって、
   読出し動作の際、
   前記不揮発性メモリから前記バッファメモリへのデータのロード動作に先立ち、前記不揮発性メモリにおける前記第２データ量またはその整数倍であって前記第１データ量より小さな所定記憶容量が消去状態であるか否かを記憶する情報記憶部を読み出すステップと、
   前記所定記憶容量が消去状態であると判断された場合に、前記検証メモリをリセットするステップと、
   リセットされた前記検証メモリの内容を前記バッファメモリに転送するステップとを有することを特徴とするメモリシステムの制御方法。
9. 前記転送ステップは、前記所定記憶容量に対応して前記バッファメモリ内のワード線選択または／およびコラム線選択をそれぞれ同時に活性する、ことを特徴とする請求項８に記載のメモリシステムの制御方法。
10. 前記転送ステップは、前記検証メモリと前記バッファメモリ間を接続する複数のインターナルバスの一部のみを使用する、ことを特徴とする請求項８または９に記載のメモリシステムの制御方法。
11. 前記情報記憶部を読み出すステップの後、前記所定記憶容量が消去状態でないと判断された場合に前記第１データ量を読み出すステップと、
    前記第１データ量を読み出すステップは、前記情報記憶部を読み出すステップで読み出された情報記憶部のメモリセルデータが流す電流を元に、前記第１データ量のメモリセルデータを判定する、ことを特徴とする請求項８に記載のメモリシステムの制御方法。
    
    

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