JP2001357684A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】ＣＰＵ等の外部接続装置において、データを書
き込む際の待機時間が不要になるとともに、外付けＳＲ
ＡＭが不要になって、チップ面積を小さくすることがで
きる 【解決手段】一対のＳＲＡＭアレイであるＳＲＡＭ０お
よびＳＲＡＭ１が設けられており、ＳＲＡＭ０およびＳ
ＲＡＭ１が、外部ＣＰＵに対して、Ｉ／Ｏピンによっ
て、データの読み出しおよび書き込みが可能になってい
る。各ＳＲＡＭ０およびＳＲＡＭ１と同一チップ上に、
フラッシュメモリアレイ１１が、各ＳＲＡＭ０およびＳ
ＲＡＭ１とは独立して動作可能に設けられている。各Ｓ
ＲＡＭ０およびＳＲＡＭ１とフラッシュメモリアレイ１
１とは、ライトステートマシンＷＳＭによって、相互に
データ転送可能になっている。
き込む際の待機時間が不要になるとともに、外付けＳＲ
ＡＭが不要になって、チップ面積を小さくすることがで
きる 【解決手段】一対のＳＲＡＭアレイであるＳＲＡＭ０お
よびＳＲＡＭ１が設けられており、ＳＲＡＭ０およびＳ
ＲＡＭ１が、外部ＣＰＵに対して、Ｉ／Ｏピンによっ
て、データの読み出しおよび書き込みが可能になってい
る。各ＳＲＡＭ０およびＳＲＡＭ１と同一チップ上に、
フラッシュメモリアレイ１１が、各ＳＲＡＭ０およびＳ
ＲＡＭ１とは独立して動作可能に設けられている。各Ｓ
ＲＡＭ０およびＳＲＡＭ１とフラッシュメモリアレイ１
１とは、ライトステートマシンＷＳＭによって、相互に
データ転送可能になっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関する。
関する。
【０００２】
【従来の技術】不揮発性メモリは、電源を切っても、メ
モリセルに記憶されたデータが消えないという特徴を有
しており、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉ
ｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の
揮発性メモリのように、電源を切ると記憶されているデ
ータが保持されないメモリとは異なっている。不揮発性
メモリとしては、現在、携帯電話等において多用されて
いるフラッシュメモリ（ＥＥＰＲＯＭ）、ＩＣカード等
において使用されているＦＲＡＭ（強誘電体メモリ）、
さらに開発が活発化してきているＭＲＡＭ（磁気メモ
リ）等がある。
モリセルに記憶されたデータが消えないという特徴を有
しており、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉ
ｃ Ｒａｍｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の
揮発性メモリのように、電源を切ると記憶されているデ
ータが保持されないメモリとは異なっている。不揮発性
メモリとしては、現在、携帯電話等において多用されて
いるフラッシュメモリ（ＥＥＰＲＯＭ）、ＩＣカード等
において使用されているＦＲＡＭ（強誘電体メモリ）、
さらに開発が活発化してきているＭＲＡＭ（磁気メモ
リ）等がある。
【０００３】図１は、不揮発性半導体記憶装置に使用さ
れるフラッシュメモリセルの構成を示す模式図である。
このフラッシュメモリセル１は、コントロールゲート２
と、フローティングゲート３と、ソース４およびドレイ
ン５とを有しており、フローティングゲート３に注入さ
れる電子量により、「１」および「０」のいずれかのデ
ータが記憶される。このようなフラッシュメモリセル１
が、ｍ×ｎ個のマトリックス状に配置されて構成された
複数のブロックが、相互に接続されることによって、不
揮発性半導体記憶装置としてのフラッシュメモリアレイ
が構成されている。
れるフラッシュメモリセルの構成を示す模式図である。
このフラッシュメモリセル１は、コントロールゲート２
と、フローティングゲート３と、ソース４およびドレイ
ン５とを有しており、フローティングゲート３に注入さ
れる電子量により、「１」および「０」のいずれかのデ
ータが記憶される。このようなフラッシュメモリセル１
が、ｍ×ｎ個のマトリックス状に配置されて構成された
複数のブロックが、相互に接続されることによって、不
揮発性半導体記憶装置としてのフラッシュメモリアレイ
が構成されている。
【０００４】図２は、フラッシュメモリセルにおける一
対のブロックの構成を示す。各ブロックは、所定方向に
配列されたｎ個のフラッシュメモリセル１の各コントロ
ールゲート２が、ｍ本のワード線ＷＬ１〜ＷＬｍにそれ
ぞれ接続されており、ｍ個のフラッシュメモリセル１の
各ドレイン５が、ｎ本のビット線ＢＬ１〜ＢＬ２に、そ
れぞれ接続されている。ＢＬＫ１およびＢＬＫ２の各ブ
ロックにおいて、全てのフラッシュメモリセル１は、共
通の１本のソースＳに接続されている。
対のブロックの構成を示す。各ブロックは、所定方向に
配列されたｎ個のフラッシュメモリセル１の各コントロ
ールゲート２が、ｍ本のワード線ＷＬ１〜ＷＬｍにそれ
ぞれ接続されており、ｍ個のフラッシュメモリセル１の
各ドレイン５が、ｎ本のビット線ＢＬ１〜ＢＬ２に、そ
れぞれ接続されている。ＢＬＫ１およびＢＬＫ２の各ブ
ロックにおいて、全てのフラッシュメモリセル１は、共
通の１本のソースＳに接続されている。
【０００５】このように、フラッシュメモリアレイを構
成するブロックは、各フラッシュメモリセルのソースＳ
が共通になっているという構造上の特徴を有しているた
めに、フラッシュメモリセル１に記憶されたデータは、
ブロック単位毎に一括して消去され、１つのフラッシュ
メモリセル１ごと、すなわち、１ビットごとにデータを
消去することはできない。
成するブロックは、各フラッシュメモリセルのソースＳ
が共通になっているという構造上の特徴を有しているた
めに、フラッシュメモリセル１に記憶されたデータは、
ブロック単位毎に一括して消去され、１つのフラッシュ
メモリセル１ごと、すなわち、１ビットごとにデータを
消去することはできない。
【０００６】次に、フラッシュメモリセル１によって構
成されたフラッシュメモリアレイによるデータの読み出
し、書き込み、消去、それぞれの機能動作について簡単
に説明する。フラッシュメモリセル１に記憶されたデー
タを読み出す場合には、制御信号、アドレス信号等から
なる読み出し信号が、フラッシュメモリアレイに接続さ
れた外部接続装置である中央演算処理装置（ＣＰＵ）等
から与えられると、コントロールゲート２に、例えば５
Ｖの高電圧が印加され、ドレイン５に、例えば１Ｖの低
電圧、ソース４に、例えば０Ｖの低電圧が印加される。
この時に、ソース４−ドレイン５間に流れる電流の大小
をセンスアンプによって比較し、データの「１」及び
「０」の判定を行う。そして、フラッシュメモリセル１
から読み出されたデータを外部へ出力することにより、
データの読み出し動作が完了する。
成されたフラッシュメモリアレイによるデータの読み出
し、書き込み、消去、それぞれの機能動作について簡単
に説明する。フラッシュメモリセル１に記憶されたデー
タを読み出す場合には、制御信号、アドレス信号等から
なる読み出し信号が、フラッシュメモリアレイに接続さ
れた外部接続装置である中央演算処理装置（ＣＰＵ）等
から与えられると、コントロールゲート２に、例えば５
Ｖの高電圧が印加され、ドレイン５に、例えば１Ｖの低
電圧、ソース４に、例えば０Ｖの低電圧が印加される。
この時に、ソース４−ドレイン５間に流れる電流の大小
をセンスアンプによって比較し、データの「１」及び
「０」の判定を行う。そして、フラッシュメモリセル１
から読み出されたデータを外部へ出力することにより、
データの読み出し動作が完了する。
【０００７】フラッシュメモリアレイによるデータの書
き込み動作は次のように行われる。フラッシュメモリア
レイに対して、外部接続装置であるＣＰＵ等から制御信
号及びアドレス信号と、データとが与えられると、コン
トロールゲート２に例えば１２Ｖの高電圧、ドレイン５
に例えば７Ｖの高電圧、ソース４に例えば０Ｖの低電圧
が印加される。これにより、ドレイン５の接合部近傍に
て発生したホットエレクトロンが、コントロールゲート
２に印加された高電圧によって、フローティングゲート
３に注入される。その後、書き込み状態をオフにして、
ベリファイ動作を行う。データが書き込まれたフラッシ
ュメモリセル１が、ベリファイ動作成功の場合には、書
き込み完了となる。ベリファイ動作失敗の場合には、再
び書き込みを行ってベリファイ動作を行う。このベリフ
ァイ動作が失敗の場合には、所定の回数にわたってデー
タの書き込みおよびベリファイ動作を実施し、ベリファ
イ動作成功でない場合には、ＣＰＵ等へ書き込みエラー
のステータスを出力する。
き込み動作は次のように行われる。フラッシュメモリア
レイに対して、外部接続装置であるＣＰＵ等から制御信
号及びアドレス信号と、データとが与えられると、コン
トロールゲート２に例えば１２Ｖの高電圧、ドレイン５
に例えば７Ｖの高電圧、ソース４に例えば０Ｖの低電圧
が印加される。これにより、ドレイン５の接合部近傍に
て発生したホットエレクトロンが、コントロールゲート
２に印加された高電圧によって、フローティングゲート
３に注入される。その後、書き込み状態をオフにして、
ベリファイ動作を行う。データが書き込まれたフラッシ
ュメモリセル１が、ベリファイ動作成功の場合には、書
き込み完了となる。ベリファイ動作失敗の場合には、再
び書き込みを行ってベリファイ動作を行う。このベリフ
ァイ動作が失敗の場合には、所定の回数にわたってデー
タの書き込みおよびベリファイ動作を実施し、ベリファ
イ動作成功でない場合には、ＣＰＵ等へ書き込みエラー
のステータスを出力する。
【０００８】最後に、フラッシュメモリアレイにおける
データの消去動作について説明する。データの消去は、
ブロック単位で行われる。制御信号、ブロックアドレ
ス、および消去コマンドがフラッシュメモリに対してＣ
ＰＵ等から与えられると、コントロールゲート２に例え
ば−１０Ｖの低電圧が印加され、ドレイン５がフローテ
ィングされ、さらに、ソース４には例えば６Ｖの高電圧
が印加される。このような電圧印加状態とすることによ
り、フローティングゲート３−ソース４間に高電界が発
生し、トンネル現象を利用してフローティングゲート２
内の電子をソースに引き抜くことができ、データが消去
される。
データの消去動作について説明する。データの消去は、
ブロック単位で行われる。制御信号、ブロックアドレ
ス、および消去コマンドがフラッシュメモリに対してＣ
ＰＵ等から与えられると、コントロールゲート２に例え
ば−１０Ｖの低電圧が印加され、ドレイン５がフローテ
ィングされ、さらに、ソース４には例えば６Ｖの高電圧
が印加される。このような電圧印加状態とすることによ
り、フローティングゲート３−ソース４間に高電界が発
生し、トンネル現象を利用してフローティングゲート２
内の電子をソースに引き抜くことができ、データが消去
される。
【０００９】その後、データ消去状態をオフにして、デ
ータの書き込み時と同様にベリファイ動作を行う。デー
タ消去信号が与えられたブロックのすべてのフラッシュ
メモリセル１がベリファイ動作成功の場合には、データ
の消去は完了する。ベリファイ失敗の場合には、再びデ
ータの消去動作を行って、ベリファイ動作を行う。この
データ消去動作およびベリファイ動作を所定の回数にわ
たって実施し、ベリファイ動作失敗の場合は、ＣＰＵ等
に対して、イレースエラーのステータスを出力する。
ータの書き込み時と同様にベリファイ動作を行う。デー
タ消去信号が与えられたブロックのすべてのフラッシュ
メモリセル１がベリファイ動作成功の場合には、データ
の消去は完了する。ベリファイ失敗の場合には、再びデ
ータの消去動作を行って、ベリファイ動作を行う。この
データ消去動作およびベリファイ動作を所定の回数にわ
たって実施し、ベリファイ動作失敗の場合は、ＣＰＵ等
に対して、イレースエラーのステータスを出力する。
【００１０】一般に、フラッシュメモリアレイは、デー
タの読み出し動作と、ベリファイ動作を含めたデータの
書き込み動作と、ベリファイ動作を含めたデータの消去
動作のそれぞれの動作速度は、データの読み出し動作、
ベリファイ動作を含めたデータの書き込み動作、ベリフ
ァイ動作を含めたデータの消去動作の順に遅くなってお
り、データの読み出し動作には約１００ｎｓ程度、ベリ
ファイ動作を含めたデータの書き込み動作には約３０μ
ｓ程度、ベリファイ動作を含めたデータの消去動作には
約５００ｍｓの時間をそれぞれ必要とする。このよう
に、フラッシュメモリアレイは、データの読み出しに対
して、データの書き込みおよび消去は、けた違いに長時
間を必要とする。
タの読み出し動作と、ベリファイ動作を含めたデータの
書き込み動作と、ベリファイ動作を含めたデータの消去
動作のそれぞれの動作速度は、データの読み出し動作、
ベリファイ動作を含めたデータの書き込み動作、ベリフ
ァイ動作を含めたデータの消去動作の順に遅くなってお
り、データの読み出し動作には約１００ｎｓ程度、ベリ
ファイ動作を含めたデータの書き込み動作には約３０μ
ｓ程度、ベリファイ動作を含めたデータの消去動作には
約５００ｍｓの時間をそれぞれ必要とする。このよう
に、フラッシュメモリアレイは、データの読み出しに対
して、データの書き込みおよび消去は、けた違いに長時
間を必要とする。
【００１１】これに対して、ＤＲＡＭ、ＳＲＡＭ等に代
表される揮発性半導体記憶装置は、電源を切ると、記憶
しているデータが失われるという欠点を有しているが、
データの書き込み動作に必要な時間は、データの読み出
し時間とほぼ等しいという特徴があり、例えばＳＲＡＭ
では、約１００ｎｓ程度の時間でデータの読み出し動作
および書き込み動作がそれぞれ終了する。このように、
ＳＲＡＭは、フラッシュメモリアレイのデータの書き込
み時間および消去時間に比べて、格段に短い時間でデー
タの書き換えが可能である。
表される揮発性半導体記憶装置は、電源を切ると、記憶
しているデータが失われるという欠点を有しているが、
データの書き込み動作に必要な時間は、データの読み出
し時間とほぼ等しいという特徴があり、例えばＳＲＡＭ
では、約１００ｎｓ程度の時間でデータの読み出し動作
および書き込み動作がそれぞれ終了する。このように、
ＳＲＡＭは、フラッシュメモリアレイのデータの書き込
み時間および消去時間に比べて、格段に短い時間でデー
タの書き換えが可能である。
【００１２】ＳＲＡＭの代表的なメモリセルを図３に示
す。ＳＲＡＭメモリセル６は、一対のスイッチ用トラン
ジスタ７と、一対のインバータ８とを組合せて構成され
ている。このようなＳＲＡＭメモリセル６の読み出し動
作について説明する。ＳＲＡＭメモリセル６の読み出し
動作は、アドレスによって選択されたワード線ＷＬにパ
ルスを印加して、いずれかのスイッチ用トランジスタ７
をオンさせる。この時に、ＢＩＴ端子およびＢＩＴ＃端
子の電圧の大小をセンスアンプによって比較し、データ
の「１」及び「０」の判定を行う。そして、メモリセル
からの読み出しデータを外部のＣＰＵ等へ出力すること
により、データの読み出し動作が完了する。
す。ＳＲＡＭメモリセル６は、一対のスイッチ用トラン
ジスタ７と、一対のインバータ８とを組合せて構成され
ている。このようなＳＲＡＭメモリセル６の読み出し動
作について説明する。ＳＲＡＭメモリセル６の読み出し
動作は、アドレスによって選択されたワード線ＷＬにパ
ルスを印加して、いずれかのスイッチ用トランジスタ７
をオンさせる。この時に、ＢＩＴ端子およびＢＩＴ＃端
子の電圧の大小をセンスアンプによって比較し、データ
の「１」及び「０」の判定を行う。そして、メモリセル
からの読み出しデータを外部のＣＰＵ等へ出力すること
により、データの読み出し動作が完了する。
【００１３】ＳＲＡＭメモリセル６へデータを書き込む
際には、データの読み出し動作と同様、アドレスによっ
て選択されたワード線ＷＬにパルスを印加して、いずれ
かのスイッチ用トランジスタ７をオンさせる。このと
き、ＢＩＴ端子およびＢＩＴ＃端子の一方に高電圧、他
方に低電圧を印加することにより、ノードＮ１およびＮ
２にそれぞれ電圧を与え、その組み合わせにより２進の
データ書き込みを行う。
際には、データの読み出し動作と同様、アドレスによっ
て選択されたワード線ＷＬにパルスを印加して、いずれ
かのスイッチ用トランジスタ７をオンさせる。このと
き、ＢＩＴ端子およびＢＩＴ＃端子の一方に高電圧、他
方に低電圧を印加することにより、ノードＮ１およびＮ
２にそれぞれ電圧を与え、その組み合わせにより２進の
データ書き込みを行う。
【００１４】外部接続装置である中央演算処理装置（Ｃ
ＰＵ）がデータを処理する場合、データの書き込み動作
に時間がかかるフラッシュメモリは、データ書き込み時
にＣＰＵの待機時間が長くなり、多数のデータを書き込
む場合には、データの書き込みに必要な時間の間、ＣＰ
Ｕは、他の処理をすることができなくなる。
ＰＵ）がデータを処理する場合、データの書き込み動作
に時間がかかるフラッシュメモリは、データ書き込み時
にＣＰＵの待機時間が長くなり、多数のデータを書き込
む場合には、データの書き込みに必要な時間の間、ＣＰ
Ｕは、他の処理をすることができなくなる。
【００１５】このために、一旦、データをページバッフ
ァと呼ばれる書き込み時間の短いＳＲＡＭ等の揮発性半
導体記憶装置内に書き込み、一括してフラッシュメモリ
へ転送するような機能を有する半導体記憶装置を実現す
ることにより、見け上、データの書き込み時間を短縮す
る方法が提案されている。このような半導体記憶装置で
は、ＣＰＵは、フラッシュメモリに対してデータの書き
込み動作を実施する必要がなく、その結果、ＣＰＵは、
他の処理を実施することができる時間的余裕が生じる。
ァと呼ばれる書き込み時間の短いＳＲＡＭ等の揮発性半
導体記憶装置内に書き込み、一括してフラッシュメモリ
へ転送するような機能を有する半導体記憶装置を実現す
ることにより、見け上、データの書き込み時間を短縮す
る方法が提案されている。このような半導体記憶装置で
は、ＣＰＵは、フラッシュメモリに対してデータの書き
込み動作を実施する必要がなく、その結果、ＣＰＵは、
他の処理を実施することができる時間的余裕が生じる。
【００１６】特開平１１−８５６０９号公報には、ペー
ジバッファ技術において、データをフラッシュメモリへ
転送する際のオーバーヘッドを減少させて、データ転送
速度の低下を抑制できる半導体記憶装置が開示されてお
り、また、特開平１０−２８３７６８号公報には、同様
に、ページバッファ技術において、データのライトアク
セスに対して高速化できる半導体記憶装置が開示されて
いる。
ジバッファ技術において、データをフラッシュメモリへ
転送する際のオーバーヘッドを減少させて、データ転送
速度の低下を抑制できる半導体記憶装置が開示されてお
り、また、特開平１０−２８３７６８号公報には、同様
に、ページバッファ技術において、データのライトアク
セスに対して高速化できる半導体記憶装置が開示されて
いる。
【００１７】
【発明が解決しようとする課題】このように、外部接続
装置であるＣＰＵがデータを処理する場合、データの書
き込み動作に時間を要するフラッシュメモリでは、デー
タの書き込みに際してＣＰＵの待機時間が長くなり、多
数のデータをフラッシュメモリに書き込む場合、書き込
みに必要な長時間にわたって、ＣＰＵは他の処理を実施
することができない。従来のページバッファを用いたデ
ータの書き込み動作では、ページバッファにデータを一
旦格納し、ページバッファからフラッシュメモリへ一括
してデータを転送している。このような方法により、フ
ラッシュメモリへのデータ書き込み時におけるＣＰＵの
待機時間を不要とし、見掛け上、フラッシュメモリへの
データ書き込み時間の短縮を図っている。
装置であるＣＰＵがデータを処理する場合、データの書
き込み動作に時間を要するフラッシュメモリでは、デー
タの書き込みに際してＣＰＵの待機時間が長くなり、多
数のデータをフラッシュメモリに書き込む場合、書き込
みに必要な長時間にわたって、ＣＰＵは他の処理を実施
することができない。従来のページバッファを用いたデ
ータの書き込み動作では、ページバッファにデータを一
旦格納し、ページバッファからフラッシュメモリへ一括
してデータを転送している。このような方法により、フ
ラッシュメモリへのデータ書き込み時におけるＣＰＵの
待機時間を不要とし、見掛け上、フラッシュメモリへの
データ書き込み時間の短縮を図っている。
【００１８】しかし、ページバッファからフラッシュメ
モリアレイに対してデータの転送中には、次のデータを
ページバッファへ書き込むこと、および、ページバッフ
ァからデータを読み出すことはできない。従って、ペー
ジバッファは、一時的にデータを保存するためのワーク
等として使用することができない。
モリアレイに対してデータの転送中には、次のデータを
ページバッファへ書き込むこと、および、ページバッフ
ァからデータを読み出すことはできない。従って、ペー
ジバッファは、一時的にデータを保存するためのワーク
等として使用することができない。
【００１９】このような問題を解決するために、外付け
のＳＲＡＭを設けて、外付けＳＲＡＭによって、データ
を一時的に保存することが行われている。しかしなが
ら、この場合には、高速での書き込みを行う必要がある
データ量が増大すると、データを一時的に保存するため
の外付けＳＲＡＭの必要容量が大きくなるという問題が
発生している。
のＳＲＡＭを設けて、外付けＳＲＡＭによって、データ
を一時的に保存することが行われている。しかしなが
ら、この場合には、高速での書き込みを行う必要がある
データ量が増大すると、データを一時的に保存するため
の外付けＳＲＡＭの必要容量が大きくなるという問題が
発生している。
【００２０】また、フラッシュメモリに対してデータ書
き換え動作を行う場合、データ消去動作と書き込み動作
とを同時に行うことができないために、データを書き込
むブロックを消去した後に、データが消去されたブロッ
クに対して、順次、データを書き込む必要があり、時間
がかかるおそれがある。
き換え動作を行う場合、データ消去動作と書き込み動作
とを同時に行うことができないために、データを書き込
むブロックを消去した後に、データが消去されたブロッ
クに対して、順次、データを書き込む必要があり、時間
がかかるおそれがある。
【００２１】さらに、前述したページバッファを有する
デバイスであっても、フラッシュメモリに格納されてい
るデータをページバッファに転送する機能を有していな
い。
デバイスであっても、フラッシュメモリに格納されてい
るデータをページバッファに転送する機能を有していな
い。
【００２２】本発明は、このような問題を解決するもの
であり、その目的は、ＣＰＵ等の外部接続装置におい
て、データを書き込む際の待機時間を不要とし、しか
も、外付けＳＲＡＭを必要とせず、チップ面積を小さく
することができる半導体記憶装置を提供することにあ
る。
であり、その目的は、ＣＰＵ等の外部接続装置におい
て、データを書き込む際の待機時間を不要とし、しか
も、外付けＳＲＡＭを必要とせず、チップ面積を小さく
することができる半導体記憶装置を提供することにあ
る。
【００２３】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の揮発性半導体記憶素子によってそれぞれ構成
されており、外部接続装置に対して入出力ピンによっ
て、データの読み出しおよび書き込みが可能になった複
数の第１メモリアレイと、各第１メモリアレイとは独立
して動作可能に設けられており、不揮発性半導体記憶素
子によって構成された少なくとも１つのブロックを有す
る第２のメモリアレイと、前記各第１メモリアレイと前
記第２メモリアレイとの間にて相互にデータを転送する
データ転送手段と、を具備することを特徴とする。
は、複数の揮発性半導体記憶素子によってそれぞれ構成
されており、外部接続装置に対して入出力ピンによっ
て、データの読み出しおよび書き込みが可能になった複
数の第１メモリアレイと、各第１メモリアレイとは独立
して動作可能に設けられており、不揮発性半導体記憶素
子によって構成された少なくとも１つのブロックを有す
る第２のメモリアレイと、前記各第１メモリアレイと前
記第２メモリアレイとの間にて相互にデータを転送する
データ転送手段と、を具備することを特徴とする。
【００２４】前記各第１メモリアレイ、前記第２メモリ
アレイ、および前記データ転送手段は同一チップ上に設
けられている。
アレイ、および前記データ転送手段は同一チップ上に設
けられている。
【００２５】また、本発明の半導体記憶装置は、前記第
１メモリアレイが、揮発性半導体記憶素子に代えて高速
動作可能な不揮発性半導体記憶素子によって構成されて
いることを特徴とする。
１メモリアレイが、揮発性半導体記憶素子に代えて高速
動作可能な不揮発性半導体記憶素子によって構成されて
いることを特徴とする。
【００２６】前記各第１メモリアレイは、それぞれ、前
記第２メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出しおよび書き換えができる。
記第２メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出しおよび書き換えができる。
【００２７】前記第２メモリアレイは、前記いずれかの
第１メモリアレイとデータ転送中に、外部接続装置によ
って、データの読み出し、書き込み、消去ができる。
第１メモリアレイとデータ転送中に、外部接続装置によ
って、データの読み出し、書き込み、消去ができる。
【００２８】前記第１メモリアレイに対するアクセス
が、前記第２メモリアレイに対するアクセスに用いるコ
マンドによって実施される。
が、前記第２メモリアレイに対するアクセスに用いるコ
マンドによって実施される。
【００２９】前記データ転送手段は、前記各第１メモリ
アレイにおける任意のアドレスのデータを前記第２メモ
リアレイの任意のアドレスに転送するとともに、前記第
２メモリアレイにおける任意のアドレスのデータを前記
第１メモリアレイの任意のアドレスに転送する。
アレイにおける任意のアドレスのデータを前記第２メモ
リアレイの任意のアドレスに転送するとともに、前記第
２メモリアレイにおける任意のアドレスのデータを前記
第１メモリアレイの任意のアドレスに転送する。
【００３０】前記データ転送手段は、前記各第１メモリ
アレイにおける任意の領域のデータを前記第２メモリア
レイの任意の領域に転送することができるとともに、前
記第２メモリアレイの任意の領域のデータをいずれかの
第１メモリアレイの任意の領域に転送することができ
る。
アレイにおける任意の領域のデータを前記第２メモリア
レイの任意の領域に転送することができるとともに、前
記第２メモリアレイの任意の領域のデータをいずれかの
第１メモリアレイの任意の領域に転送することができ
る。
【００３１】前記データ転送手段は、前記各第１メモリ
アレイにおける全てのデータを、前記第２メモリアレイ
の任意の領域にそれぞれ転送することができるととも
に、前記各第１メモリアレイの全ての領域に書き込まれ
るデータ量に相当するデータを、各第１メモリアレイに
それぞれ転送することができる。
アレイにおける全てのデータを、前記第２メモリアレイ
の任意の領域にそれぞれ転送することができるととも
に、前記各第１メモリアレイの全ての領域に書き込まれ
るデータ量に相当するデータを、各第１メモリアレイに
それぞれ転送することができる。
【００３２】前記データ転送手段は、第１メモリアレイ
および第２メモリアレイにおける転送先のアドレスのデ
ータと転送元のアドレスのデータとを比較して、転送先
のアドレスのデータと転送元のアドレスのデータとが一
致する場合にデータを転送せず、データが異なる場合に
データを転送する。
および第２メモリアレイにおける転送先のアドレスのデ
ータと転送元のアドレスのデータとを比較して、転送先
のアドレスのデータと転送元のアドレスのデータとが一
致する場合にデータを転送せず、データが異なる場合に
データを転送する。
【００３３】前記データ転送手段によって第２メモリア
レイとの間でデータ転送されている第１メモリアレイ以
外の第１のメモリアレイが、外部接続装置によってアク
セス可能である。
レイとの間でデータ転送されている第１メモリアレイ以
外の第１のメモリアレイが、外部接続装置によってアク
セス可能である。
【００３４】前記データ転送手段によって第２メモリア
レイとの間でデータ転送されている第１メモリアレイ
は、外部接続装置からのアクセスが禁止される。
レイとの間でデータ転送されている第１メモリアレイ
は、外部接続装置からのアクセスが禁止される。
【００３５】前記データ転送手段によって第２メモリア
レイとの間でデータ転送されている第１メモリアレイ
は、外部接続装置からのアクセスによって、第２メモリ
アレイとの間のデータ転送を一時中断して、外部接続装
置によってアクセスされ、外部接続装置によるアクセス
が終了した後に、第２メモリアレイとの間でのデータ転
送が再開される。
レイとの間でデータ転送されている第１メモリアレイ
は、外部接続装置からのアクセスによって、第２メモリ
アレイとの間のデータ転送を一時中断して、外部接続装
置によってアクセスされ、外部接続装置によるアクセス
が終了した後に、第２メモリアレイとの間でのデータ転
送が再開される。
【００３６】外部接続装置により、前記第２メモリアレ
イのいずれかのブロックのデータが消去されている間、
または、第２メモリアレイへの書き込みを実行している
間は、前記第１メモリアレイは、外部接続装置からのア
クセスが可能である。
イのいずれかのブロックのデータが消去されている間、
または、第２メモリアレイへの書き込みを実行している
間は、前記第１メモリアレイは、外部接続装置からのア
クセスが可能である。
【００３７】少なくとも１つの第１メモリアレイのサイ
ズが、第２メモリアレイにおいてデータが一括消去され
るブロック単位に等しいサイズ、または倍数あるいは整
数分の１のサイズに構成されている。
ズが、第２メモリアレイにおいてデータが一括消去され
るブロック単位に等しいサイズ、または倍数あるいは整
数分の１のサイズに構成されている。
【００３８】入力されたアドレスに対応するメモリ空間
が、第１メモリアレイおよび第２メモリアレイにおいて
それぞれ独立しており、第１メモリアレイおよび第２メ
モリアレイに対するメモリ空間に対するアクセスが、同
一の制御端子によって行われる。
が、第１メモリアレイおよび第２メモリアレイにおいて
それぞれ独立しており、第１メモリアレイおよび第２メ
モリアレイに対するメモリ空間に対するアクセスが、同
一の制御端子によって行われる。
【００３９】入力されたアドレスに対応するメモリ空間
が第１メモリアレイおよび第２メモリアレイにおいて同
一の空間に存在しており、第１メモリアレイのメモリ空
間に対するアクセスと第２メモリアレイのメモリ空間に
対するアクセスとが異なる制御端子によって行われる。
が第１メモリアレイおよび第２メモリアレイにおいて同
一の空間に存在しており、第１メモリアレイのメモリ空
間に対するアクセスと第２メモリアレイのメモリ空間に
対するアクセスとが異なる制御端子によって行われる。
【００４０】第１メモリアレイのメモリ空間に対するア
クセスと、第２メモリアレイのメモリ空間に対するアク
セスとが、１本の制御端子による場合と、２本以上の制
御端子による場合とに切り換えられる。
クセスと、第２メモリアレイのメモリ空間に対するアク
セスとが、１本の制御端子による場合と、２本以上の制
御端子による場合とに切り換えられる。
【００４１】前記第２メモリアレイは、データの書き換
え動作および読み出し動作をそれぞれ独立して実行可能
な複数のバンクを有しており、各バンクと各第１メモリ
アレイとが、前記データ転送手段によって、相互にデー
タ転送可能である。
え動作および読み出し動作をそれぞれ独立して実行可能
な複数のバンクを有しており、各バンクと各第１メモリ
アレイとが、前記データ転送手段によって、相互にデー
タ転送可能である。
【００４２】前記第２メモリアレイにおけるバンクと、
いずれかの第１メモリアレイとの間で相互にデータ転送
中に、外部接続装置によって、各第１メモリアレイから
のデータの読み出し、各第１メモリアレイのへのデータ
の書き込み、および第２メモリアレイにおけるデータ転
送に使用されていないバンクからのデータの読み出しが
できる。
いずれかの第１メモリアレイとの間で相互にデータ転送
中に、外部接続装置によって、各第１メモリアレイから
のデータの読み出し、各第１メモリアレイのへのデータ
の書き込み、および第２メモリアレイにおけるデータ転
送に使用されていないバンクからのデータの読み出しが
できる。
【００４３】前記第２メモリアレイにおけるいずれかの
バンク内のデータを消去している間、または、外部接続
装置により、第２メモリアレイのいずれかのバンクに対
して書き込みを実行している間に、外部接続装置によっ
て、各第１メモリアレイからのデータの読み出し、各第
１メモリアレイへのデータの書き込みが可能であり、ま
た第２メモリアレイにおけるデータの消去または書き込
みを実行していないバンクからのデータの読み出しが可
能である。
バンク内のデータを消去している間、または、外部接続
装置により、第２メモリアレイのいずれかのバンクに対
して書き込みを実行している間に、外部接続装置によっ
て、各第１メモリアレイからのデータの読み出し、各第
１メモリアレイへのデータの書き込みが可能であり、ま
た第２メモリアレイにおけるデータの消去または書き込
みを実行していないバンクからのデータの読み出しが可
能である。
【００４４】前記第１メモリアレイの少なくとも１つ
は、全てのデータを特定の値にリセットできる。
は、全てのデータを特定の値にリセットできる。
【００４５】前記第１メモリアレイは、第２メモリアレ
イにおいてデータ消去完了後のセルに等しい値にリセッ
トできる。
イにおいてデータ消去完了後のセルに等しい値にリセッ
トできる。
【００４６】前記第１メモリアレイのデータを第２メモ
リアレイに転送する際に、その第１メモリアレイが、デ
ータを転送された後にリセットできる。
リアレイに転送する際に、その第１メモリアレイが、デ
ータを転送された後にリセットできる。
【００４７】前記第１メモリアレイの少なくとも１つ
は、データの書き換えが不可能にできる。
は、データの書き換えが不可能にできる。
【００４８】前記データ転送手段は、電源投入時、また
は、消費電流を削減して初期状態とするパワーダウンか
ら通常の使用状態への復帰時に、前記第２メモリアレイ
内の任意の領域のデータを、いずれかの第１メモリアレ
イの任意の領域に転送する。
は、消費電流を削減して初期状態とするパワーダウンか
ら通常の使用状態への復帰時に、前記第２メモリアレイ
内の任意の領域のデータを、いずれかの第１メモリアレ
イの任意の領域に転送する。
【００４９】前記第１メモリアレイは、第２メモリアレ
イからデータが転送されると、データの書き換えが不可
能にできる。
イからデータが転送されると、データの書き換えが不可
能にできる。
【００５０】前記第１メモリアレイまたは第２メモリア
レイに対する外部接続装置のアクセスが、クロック信号
に同期して行われる。
レイに対する外部接続装置のアクセスが、クロック信号
に同期して行われる。
【００５１】前記いずれかの第１メモリアレイと第２メ
モリアレイとの間でのデータの転送状況が外部接続装置
に出力される。データの入出力に使用される、あらかじ
め決められたバス幅をもつ入出力データバスを、第１メ
モリアレイまたは第２メモリアレイが各々個別に使用す
る場合、あるいは、第１メモリアレイおよび第２メモリ
アレイが使用する場合に切り換えられる。
モリアレイとの間でのデータの転送状況が外部接続装置
に出力される。データの入出力に使用される、あらかじ
め決められたバス幅をもつ入出力データバスを、第１メ
モリアレイまたは第２メモリアレイが各々個別に使用す
る場合、あるいは、第１メモリアレイおよび第２メモリ
アレイが使用する場合に切り換えられる。
【００５２】前記第１メモリアレイまたは第２メモリア
レイが使用できる入出力データバスの前記切り換えが、
外部接続装置に接続された制御端子、または、あらかじ
め定められたコマンドによって切り換えられる。
レイが使用できる入出力データバスの前記切り換えが、
外部接続装置に接続された制御端子、または、あらかじ
め定められたコマンドによって切り換えられる。
【００５３】前記各第１メモリアレイと第２メモリアレ
イとの間でのデータ転送に使用されるデータバスのバス
幅が、入出力データバスのバス幅よりも大きくなってい
る。
イとの間でのデータ転送に使用されるデータバスのバス
幅が、入出力データバスのバス幅よりも大きくなってい
る。
【００５４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図４は、本発明の半導体記憶装置
の実施の形態の一例を示す概略構成図である。
に基づいて説明する。図４は、本発明の半導体記憶装置
の実施の形態の一例を示す概略構成図である。
【００５５】図４に示す本発明の半導体記憶装置は、そ
れぞれが独立して、データの読み出しおよび書き込み動
作が可能な揮発性半導体記憶素子のＳＲＡＭアレイによ
って構成されたＳＲＡＭ０およびＳＲＡＭ１と、不揮発
性半導体記憶素子からなるフラッシュメモリによって構
成されたフラッシュメモリアレイ１１と、このフラッシ
ュメモリアレイ１１と各ＳＲＡＭ０およびＳＲＡＭ１と
の間でデータを転送させるライトステートマシンＷＳＭ
と、外部接続装置である外部ＣＰＵ（中央演算処理装
置）からのコマンドを認識するコマンド認識部１２とを
有している。ＳＲＡＭ０およびＳＲＡＭ１とフラッシュ
メモリアレイ１１とは同一のチップ上に設けられてい
る。
れぞれが独立して、データの読み出しおよび書き込み動
作が可能な揮発性半導体記憶素子のＳＲＡＭアレイによ
って構成されたＳＲＡＭ０およびＳＲＡＭ１と、不揮発
性半導体記憶素子からなるフラッシュメモリによって構
成されたフラッシュメモリアレイ１１と、このフラッシ
ュメモリアレイ１１と各ＳＲＡＭ０およびＳＲＡＭ１と
の間でデータを転送させるライトステートマシンＷＳＭ
と、外部接続装置である外部ＣＰＵ（中央演算処理装
置）からのコマンドを認識するコマンド認識部１２とを
有している。ＳＲＡＭ０およびＳＲＡＭ１とフラッシュ
メモリアレイ１１とは同一のチップ上に設けられてい
る。
【００５６】ライトステートマシンＷＳＭは、フラッシ
ュメモリアレイ１１と各ＳＲＡＭ０およびＳＲＡＭ１と
の間でのデータ転送に際して、ＳＲＡＭ０およびＳＲＡ
Ｍ１からのデータの読み出し、ＳＲＡＭ１およびＳＲＡ
Ｍ０へのデータ書き込み、フラッシュメモリアレイ１１
からのデータの読み出し、フラッシュメモリアレイ１１
へのデータの書き込み、および、外部接続装置であるＣ
ＰＵの動作命令を受けたデータの書き込み動作、消去動
作等を制御する。コマンド認識部１２は、各ＳＲＡＭ０
およびＳＲＡＭ１がデータ転送状況を示すフラグＦ１お
よびＦ２を出力するためのコマンド等、外部ＣＰＵから
のコマンドを認識する。
ュメモリアレイ１１と各ＳＲＡＭ０およびＳＲＡＭ１と
の間でのデータ転送に際して、ＳＲＡＭ０およびＳＲＡ
Ｍ１からのデータの読み出し、ＳＲＡＭ１およびＳＲＡ
Ｍ０へのデータ書き込み、フラッシュメモリアレイ１１
からのデータの読み出し、フラッシュメモリアレイ１１
へのデータの書き込み、および、外部接続装置であるＣ
ＰＵの動作命令を受けたデータの書き込み動作、消去動
作等を制御する。コマンド認識部１２は、各ＳＲＡＭ０
およびＳＲＡＭ１がデータ転送状況を示すフラグＦ１お
よびＦ２を出力するためのコマンド等、外部ＣＰＵから
のコマンドを認識する。
【００５７】外部ＣＰＵと半導体記憶装置との間のデー
タ伝送等は、Ｉ／Ｏ（入出力）ピンに接続された入出力
用データバス１６によって行われ、また、各ＳＲＡＭ０
およびＳＲＡＭ１とライトステートマシンＷＳＭとの間
のデータ伝送、ライトステートマシンＷＳＭとフラッシ
ュメモリアレイ１１との間のデータ伝送、コマンド入力
の伝送等は、内部転送用データバス１７によって行われ
る。
タ伝送等は、Ｉ／Ｏ（入出力）ピンに接続された入出力
用データバス１６によって行われ、また、各ＳＲＡＭ０
およびＳＲＡＭ１とライトステートマシンＷＳＭとの間
のデータ伝送、ライトステートマシンＷＳＭとフラッシ
ュメモリアレイ１１との間のデータ伝送、コマンド入力
の伝送等は、内部転送用データバス１７によって行われ
る。
【００５８】ＳＲＡＭ０およびＳＲＡＭ１は、それぞれ
が独立して、データの読み出しおよび書き込み動作が可
能であり、外部ＣＰＵによってアクセスする場合には、
ＣＥ＃ピンから入力されるチップイネーブルＣＥ＃と、
そのときに入力されるアドレスとの組合せ論理によっ
て、また、データ転送の場合には内部制御回路によっ
て、データの書き込みおよび読み出しが実施される。
が独立して、データの読み出しおよび書き込み動作が可
能であり、外部ＣＰＵによってアクセスする場合には、
ＣＥ＃ピンから入力されるチップイネーブルＣＥ＃と、
そのときに入力されるアドレスとの組合せ論理によっ
て、また、データ転送の場合には内部制御回路によっ
て、データの書き込みおよび読み出しが実施される。
【００５９】本実施形態の半導体記憶装置では、独立し
て動作する一対のＳＲＡＭ０およびＳＲＡＭ１が設けら
れているが、３つ以上のＳＲＡＭアレイを設ける構成と
してもよく、この場合には、各ＳＲＡＭアレイに対し
て、よりフレキシブルにデータを格納することができ
る。また、本実施形態では、不揮発性半導体記憶素子の
メモリアレイ１１としてフラッシュメモリ（ＥＥＰＲＯ
Ｍ）を使用する構成について説明しているが、ＥＰＲＯ
Ｍなど他の不揮発性半導体記憶素子によって構成された
メモリアレイを使用してもよい。さらに、本実施形態で
は、揮発性半導体記憶素子からなるメモリアレイとして
ＳＲＡＭアレイを使用しているが、ＤＲＡＭなど他の揮
発性半導体記憶素子からなるメモリアレイを使用しても
よい。
て動作する一対のＳＲＡＭ０およびＳＲＡＭ１が設けら
れているが、３つ以上のＳＲＡＭアレイを設ける構成と
してもよく、この場合には、各ＳＲＡＭアレイに対し
て、よりフレキシブルにデータを格納することができ
る。また、本実施形態では、不揮発性半導体記憶素子の
メモリアレイ１１としてフラッシュメモリ（ＥＥＰＲＯ
Ｍ）を使用する構成について説明しているが、ＥＰＲＯ
Ｍなど他の不揮発性半導体記憶素子によって構成された
メモリアレイを使用してもよい。さらに、本実施形態で
は、揮発性半導体記憶素子からなるメモリアレイとして
ＳＲＡＭアレイを使用しているが、ＤＲＡＭなど他の揮
発性半導体記憶素子からなるメモリアレイを使用しても
よい。
【００６０】本実施の形態の半導体記憶装置では、図５
に示すように、メモリマップにおいて、ＳＲＡＭ０およ
びＳＲＡＭ１とフラッシュメモリアレイ１１とが別のメ
モリ空間に存在しており、外部ＣＰＵからのＳＲＡＭ０
およびＳＲＡＭ１とフラッシュメモリアレイ１１のアク
セスは、共通の制御端子である１本のＣＥ＃ピンに入力
されるチップイネーブルＣＥ＃と、アドレスピンから入
力されるアドレスとの組み合わせ論理によって行われ
る。
に示すように、メモリマップにおいて、ＳＲＡＭ０およ
びＳＲＡＭ１とフラッシュメモリアレイ１１とが別のメ
モリ空間に存在しており、外部ＣＰＵからのＳＲＡＭ０
およびＳＲＡＭ１とフラッシュメモリアレイ１１のアク
セスは、共通の制御端子である１本のＣＥ＃ピンに入力
されるチップイネーブルＣＥ＃と、アドレスピンから入
力されるアドレスとの組み合わせ論理によって行われ
る。
【００６１】例えば、外部ＣＰＵによってＳＲＡＭ０お
よびＳＲＡＭ１のデータを読み出す場合には、図５に示
すように、ＳＲＡＭ０およびＳＲＡＭ１のアドレス「２
０００００」〜「２０ＦＦＦＦ」をアドレスピンから入
力して、ＣＥ＃ピンおよびＯＥ＃ピンを操作することに
より、ＳＲＡＭ０およびＳＲＡＭ１のアドレスにアクセ
スする。
よびＳＲＡＭ１のデータを読み出す場合には、図５に示
すように、ＳＲＡＭ０およびＳＲＡＭ１のアドレス「２
０００００」〜「２０ＦＦＦＦ」をアドレスピンから入
力して、ＣＥ＃ピンおよびＯＥ＃ピンを操作することに
より、ＳＲＡＭ０およびＳＲＡＭ１のアドレスにアクセ
スする。
【００６２】このように、入力されるアドレスにより、
自動的にアクセス対象のメモリアレイを選択することが
できるために、１本のＣＥ＃ピンによって、外部ＣＰＵ
からＳＲＡＭ０およびＳＲＡＭ１と、フラッシュメモリ
アレイ１１とにそれぞれアクセスすることができる。
自動的にアクセス対象のメモリアレイを選択することが
できるために、１本のＣＥ＃ピンによって、外部ＣＰＵ
からＳＲＡＭ０およびＳＲＡＭ１と、フラッシュメモリ
アレイ１１とにそれぞれアクセスすることができる。
【００６３】このような構成の半導体記憶装置の動作に
ついて、以下に説明する。まず、外部ＣＰＵから入力さ
れるデータをＳＲＡＭアレイに保存する場合について、
つまり、図６に示すように、ＳＲＡＭ０にデータを書き
込む例を説明する。図７は、その場合のＳＲＡＭ０への
データを書き込むコマンドの一例を示すタイミングチャ
ートである。
ついて、以下に説明する。まず、外部ＣＰＵから入力さ
れるデータをＳＲＡＭアレイに保存する場合について、
つまり、図６に示すように、ＳＲＡＭ０にデータを書き
込む例を説明する。図７は、その場合のＳＲＡＭ０への
データを書き込むコマンドの一例を示すタイミングチャ
ートである。
【００６４】図７に示すように、入出力ピンであるＩ／
Ｏピンおよび入出力用データバス１６を通して入力され
る書き込みデータ「Ｗｒｉｔｅ Ｄａｔａ」およびアド
レス「ＳＲＡＭ０アドレス」が書き込み動作として外部
ＣＰＵから発行されると、チップイネーブルＣＥ＃およ
びライトイネーブルＷＥ＃のローレベルによって、書き
込みデータ「Ｗｒｉｔｅ Ｄａｔａ」が、「ＳＲＡＭ０
アドレス」として指定されたＳＲＡＭ０のアドレスに書
き込まれる。いくつかのデータを連続して書き込む場合
には、この書き込み動作を順次繰り返し実行することに
よって実現される。
Ｏピンおよび入出力用データバス１６を通して入力され
る書き込みデータ「Ｗｒｉｔｅ Ｄａｔａ」およびアド
レス「ＳＲＡＭ０アドレス」が書き込み動作として外部
ＣＰＵから発行されると、チップイネーブルＣＥ＃およ
びライトイネーブルＷＥ＃のローレベルによって、書き
込みデータ「Ｗｒｉｔｅ Ｄａｔａ」が、「ＳＲＡＭ０
アドレス」として指定されたＳＲＡＭ０のアドレスに書
き込まれる。いくつかのデータを連続して書き込む場合
には、この書き込み動作を順次繰り返し実行することに
よって実現される。
【００６５】Ｉ／Ｏピンに接続された入出力用データバ
ス１６としては、通常、バス幅が１６ビットもしくは８
ビットのものが使用されているために、この場合のデー
タの書き込み動作は、１００ｎｓ程度の書き込みサイク
ルタイムの間に、１６ビットもしくは８ビットのデータ
を、ＳＲＡＭ０に書き込むことができる。
ス１６としては、通常、バス幅が１６ビットもしくは８
ビットのものが使用されているために、この場合のデー
タの書き込み動作は、１００ｎｓ程度の書き込みサイク
ルタイムの間に、１６ビットもしくは８ビットのデータ
を、ＳＲＡＭ０に書き込むことができる。
【００６６】このように、先頭のデータ書き込みの設定
アドレスが、ＳＲＡＭアレイであるＳＲＡＭ０になって
いるため、ＳＲＡＭ０の設定アドレスに対するデータの
書き込み動作であることを判別することができる。
アドレスが、ＳＲＡＭアレイであるＳＲＡＭ０になって
いるため、ＳＲＡＭ０の設定アドレスに対するデータの
書き込み動作であることを判別することができる。
【００６７】また、図７に示すような書き込み方法に代
えて、図８に示すように、フラッシュメモリアレイ１１
へのデータの転送を前提としてＳＲＡＭアレイにデータ
を書き込むようにしてもよい。この場合には、まず、Ｓ
ＲＡＭアレイを使用したコマンドをフラッシュメモリア
レイのアドレスとともに発行し、次のコマンドサイクル
において、転送するデータの数をフラッシュメモリアレ
イ１１のアドレスと共に発行する。その後、チップイネ
ーブルＣＥ＃およびライトイネーブルＷＥ＃の書き込み
動作によって、順次、フラッシュメモリアレイ１１に転
送される際の転送先のアドレスとともに、書き込みデー
タをＳＲＡＭアレイに書き込む。
えて、図８に示すように、フラッシュメモリアレイ１１
へのデータの転送を前提としてＳＲＡＭアレイにデータ
を書き込むようにしてもよい。この場合には、まず、Ｓ
ＲＡＭアレイを使用したコマンドをフラッシュメモリア
レイのアドレスとともに発行し、次のコマンドサイクル
において、転送するデータの数をフラッシュメモリアレ
イ１１のアドレスと共に発行する。その後、チップイネ
ーブルＣＥ＃およびライトイネーブルＷＥ＃の書き込み
動作によって、順次、フラッシュメモリアレイ１１に転
送される際の転送先のアドレスとともに、書き込みデー
タをＳＲＡＭアレイに書き込む。
【００６８】この場合、最初のコマンドにおいて、デー
タの書き込みの設定アドレスが、フラッシュメモリアレ
イ１１のアドレスになっているため、コマンド認識部１
２は、フラッシュメモリ１１のアドレスへデータを転送
するコマンドであることを判別する。図８に示すデータ
の書き込み方法では、２番目のコマンドサイクルで宣言
したデータ数分のフラッシュメモリアレイ１１のアドレ
スとデータの組が、３番目のコマンドサイクル以降、繰
り返し入力されることにより、連続してＳＲＡＭ０にデ
ータを書き込むことができる。
タの書き込みの設定アドレスが、フラッシュメモリアレ
イ１１のアドレスになっているため、コマンド認識部１
２は、フラッシュメモリ１１のアドレスへデータを転送
するコマンドであることを判別する。図８に示すデータ
の書き込み方法では、２番目のコマンドサイクルで宣言
したデータ数分のフラッシュメモリアレイ１１のアドレ
スとデータの組が、３番目のコマンドサイクル以降、繰
り返し入力されることにより、連続してＳＲＡＭ０にデ
ータを書き込むことができる。
【００６９】ＳＲＡＭアレイへのデータ書き込みは、１
００ｎｓ程度であり、フラッシュメモリアレイへのデー
タ書き込みに比べて短時間で完了するため、半導体記憶
装置に対してデータ書き込みの動作を実行している外部
ＣＰＵは、ＳＲＡＭアレイへのデータ書き込みが終了し
た時点で、他の処理を実施することができる。
００ｎｓ程度であり、フラッシュメモリアレイへのデー
タ書き込みに比べて短時間で完了するため、半導体記憶
装置に対してデータ書き込みの動作を実行している外部
ＣＰＵは、ＳＲＡＭアレイへのデータ書き込みが終了し
た時点で、他の処理を実施することができる。
【００７０】前述したように、フラッシュメモリアレイ
１１に対して直接データを書き込む場合、フラッシュメ
モリアレイ１１へのデータの書き込みの実行命令を発行
した後、次のフラッシュメモリアレイ１１へのデータの
書き込みを開始するまで、外部ＣＰＵには、フラッシュ
メモリアレイ１１への書き込み時間が長いことによって
待機時間が生じ、その待機時間によって、外部ＣＰＵの
オペレーション動作が制限される。このように、フラッ
シュメモリアレイ１１へのデータの書き込み時間が長く
なると、外部ＣＰＵは、フラッシュメモリアレイ１１へ
のデータの書き込み動作にのみ専念しなければならず、
他の処理を実行できない。
１１に対して直接データを書き込む場合、フラッシュメ
モリアレイ１１へのデータの書き込みの実行命令を発行
した後、次のフラッシュメモリアレイ１１へのデータの
書き込みを開始するまで、外部ＣＰＵには、フラッシュ
メモリアレイ１１への書き込み時間が長いことによって
待機時間が生じ、その待機時間によって、外部ＣＰＵの
オペレーション動作が制限される。このように、フラッ
シュメモリアレイ１１へのデータの書き込み時間が長く
なると、外部ＣＰＵは、フラッシュメモリアレイ１１へ
のデータの書き込み動作にのみ専念しなければならず、
他の処理を実行できない。
【００７１】しかしながら、本実施形態の半導体記憶装
置では、短時間でデータが書きこまれるＳＲＡＭアレイ
に対してデータを書き込んだ後に、フラッシュメモリア
レイ１１にデータを転送するために、ＳＲＡＭアレイに
対して短時間でデータを書き込むことができる。その結
果、外部ＣＰＵは、ＳＲＡＭアレイに対するデータの書
き込みが終了した時点で、他の処理を実行することがで
きる。
置では、短時間でデータが書きこまれるＳＲＡＭアレイ
に対してデータを書き込んだ後に、フラッシュメモリア
レイ１１にデータを転送するために、ＳＲＡＭアレイに
対して短時間でデータを書き込むことができる。その結
果、外部ＣＰＵは、ＳＲＡＭアレイに対するデータの書
き込みが終了した時点で、他の処理を実行することがで
きる。
【００７２】次に、ＳＲＡＭアレイに保存されているデ
ータを外部ＣＰＵによって読み出す場合に関して、図９
に示すように、ＳＲＡＭ０からのデータの読み出し例に
ついて説明する。図１０は、その場合のコマンドの一例
を示すタイミングチャートである。
ータを外部ＣＰＵによって読み出す場合に関して、図９
に示すように、ＳＲＡＭ０からのデータの読み出し例に
ついて説明する。図１０は、その場合のコマンドの一例
を示すタイミングチャートである。
【００７３】読み出されるデータは、入出力データ用バ
ス１６および入出力ピンであるＩ／Ｏピンを通して、外
部ＣＰＵに出力される。ＳＲＡＭ０に保存されているデ
ータを読み出す場合には、データを読み出すＳＲＡＭ０
のアドレスを設定し、チップイネーブルＣＥ＃および出
力イネーブルＯＥ＃が、それぞれローレベル「Ｌ」にな
ることによって、その設定されたアドレスのデータ「Ｒ
ｅａｄ Ｄａｔａ」が読み出される。いくつかのデータ
をＳＲＡＭ０から連続して読み出す場合には、この読み
出し動作を、順次、繰り返し実行することによって実現
される。
ス１６および入出力ピンであるＩ／Ｏピンを通して、外
部ＣＰＵに出力される。ＳＲＡＭ０に保存されているデ
ータを読み出す場合には、データを読み出すＳＲＡＭ０
のアドレスを設定し、チップイネーブルＣＥ＃および出
力イネーブルＯＥ＃が、それぞれローレベル「Ｌ」にな
ることによって、その設定されたアドレスのデータ「Ｒ
ｅａｄ Ｄａｔａ」が読み出される。いくつかのデータ
をＳＲＡＭ０から連続して読み出す場合には、この読み
出し動作を、順次、繰り返し実行することによって実現
される。
【００７４】次に、ＳＲＡＭアレイからフラッシュメモ
リアレイ１１へデータを転送する場合を、図１１に示す
ＳＲＡＭ０からフラッシュメモリアレイ１１へのデータ
転送例について説明する。図１２は、その場合のＳＲＡ
Ｍ０内の任意のデータを、フラッシュメモリアレイ１１
へ転送するコマンド入力の一例を示すタイミングチャー
トである。
リアレイ１１へデータを転送する場合を、図１１に示す
ＳＲＡＭ０からフラッシュメモリアレイ１１へのデータ
転送例について説明する。図１２は、その場合のＳＲＡ
Ｍ０内の任意のデータを、フラッシュメモリアレイ１１
へ転送するコマンド入力の一例を示すタイミングチャー
トである。
【００７５】前述したような方法によって、ＳＲＡＭ０
へのデータ書き込みが完了した後に、ユーザーが、図１
２に示すようなデータ転送コマンドを発行すると、半導
体記憶装置内に設けられたライトステートマシンＷＳＭ
により、コマンドにて指定されたＳＲＡＭ０の任意のア
ドレスからフラッシュメモリアレイ１１の任意のアドレ
スに対してデータの転送が開始される。
へのデータ書き込みが完了した後に、ユーザーが、図１
２に示すようなデータ転送コマンドを発行すると、半導
体記憶装置内に設けられたライトステートマシンＷＳＭ
により、コマンドにて指定されたＳＲＡＭ０の任意のア
ドレスからフラッシュメモリアレイ１１の任意のアドレ
スに対してデータの転送が開始される。
【００７６】図１２に示すコマンドシーケンスにおい
て、転送ＳＦコマンドは、ＳＲＭアレイからフラッシュ
メモリアレイへデータ転送するにあたり、その準備をラ
イトステートマシンＷＳＭに行わせるコマンドであり、
転送確認コマンドは、コマンド入力シーケンスにおい
て、入力されたデータが正しく、転送を開始してもよい
かどうかを確認するコマンドである。さらに、フラッシ
ュ転送先スタートアドレスは、データ転送が行われるフ
ラッシュメモリアレイ１１の最初のアドレス、ＳＲＡＭ
０転送元スタートアドレスおよびＳＲＡＭ０転送元エン
ドアドレスは、それぞれ、転送元となるＳＲＡＭアレイ
の転送開始アドレスおよび転送終了アドレスを表す。
て、転送ＳＦコマンドは、ＳＲＭアレイからフラッシュ
メモリアレイへデータ転送するにあたり、その準備をラ
イトステートマシンＷＳＭに行わせるコマンドであり、
転送確認コマンドは、コマンド入力シーケンスにおい
て、入力されたデータが正しく、転送を開始してもよい
かどうかを確認するコマンドである。さらに、フラッシ
ュ転送先スタートアドレスは、データ転送が行われるフ
ラッシュメモリアレイ１１の最初のアドレス、ＳＲＡＭ
０転送元スタートアドレスおよびＳＲＡＭ０転送元エン
ドアドレスは、それぞれ、転送元となるＳＲＡＭアレイ
の転送開始アドレスおよび転送終了アドレスを表す。
【００７７】図１２に示すコマンドシーケンスを発行し
た後、まず、ライトステートマシンＷＳＭは、転送元の
ＳＲＡＭ０に転送の実行を表すためのフラグＦ０を立て
る。これにより、ＳＲＡＭ０からフラッシュメモリアレ
イ１１にデータの転送処理中であることを判別すること
が可能になる。
た後、まず、ライトステートマシンＷＳＭは、転送元の
ＳＲＡＭ０に転送の実行を表すためのフラグＦ０を立て
る。これにより、ＳＲＡＭ０からフラッシュメモリアレ
イ１１にデータの転送処理中であることを判別すること
が可能になる。
【００７８】その後、ライトステートマシンＷＳＭは、
コマンドにより入力されたＳＲＡＭ０の転送を開始する
転送元スタートアドレスを設定し、このアドレスに書き
込まれているデータを読み出す。次に、読み出されたデ
ータを、転送先となるフラッシュメモリアレイ１１の転
送先スタートアドレスに、通常の書き込み動作と同様の
方法によって書き込む。このようなライトステートマシ
ンＷＳＭによる動作を、転送すべきデータ数に対して、
順次繰り返すことにより、ＳＲＡＭ０からフラッシュメ
モリアレイ１１へのデータ転送が実現される。
コマンドにより入力されたＳＲＡＭ０の転送を開始する
転送元スタートアドレスを設定し、このアドレスに書き
込まれているデータを読み出す。次に、読み出されたデ
ータを、転送先となるフラッシュメモリアレイ１１の転
送先スタートアドレスに、通常の書き込み動作と同様の
方法によって書き込む。このようなライトステートマシ
ンＷＳＭによる動作を、転送すべきデータ数に対して、
順次繰り返すことにより、ＳＲＡＭ０からフラッシュメ
モリアレイ１１へのデータ転送が実現される。
【００７９】このデータ転送動作は、本発明の半導体記
憶装置内に設けられたライトステートマシンＷＳＭによ
って自動的に実行され、ＳＲＡＭ０のデータが、フラッ
シュメモリアレイ１１の任意のアドレスに連続して書き
込まれる。このように、半導体記憶装置内のライトステ
ートマシンＷＳＭによって、ＳＲＡＭ０からフラッシュ
メモリアレイ１１へのデータ転送動作を行うことによ
り、外部ＣＰＵには、フラッシュメモリアレイ１１に対
するデータの書き込み処理を実行する必要がなく、ＳＲ
ＡＭ０からフラッシュメモリアレイ１１にデータを転送
している間に、他のオペレーションを実行することがで
きる。
憶装置内に設けられたライトステートマシンＷＳＭによ
って自動的に実行され、ＳＲＡＭ０のデータが、フラッ
シュメモリアレイ１１の任意のアドレスに連続して書き
込まれる。このように、半導体記憶装置内のライトステ
ートマシンＷＳＭによって、ＳＲＡＭ０からフラッシュ
メモリアレイ１１へのデータ転送動作を行うことによ
り、外部ＣＰＵには、フラッシュメモリアレイ１１に対
するデータの書き込み処理を実行する必要がなく、ＳＲ
ＡＭ０からフラッシュメモリアレイ１１にデータを転送
している間に、他のオペレーションを実行することがで
きる。
【００８０】なお、図１３に、ＳＲＡＭ０内の全データ
を、フラッシュメモリアレイ１１へ一括して転送するコ
マンド入力の一例を示す。この場合は、まず、転送ＳＦ
コマンドと共にフラッシュ転送元スタートアドレスが設
定され、次のコマンドサイクルでは、転送確認コマンド
とともにＳＲＡＭ０転送先アドレスが設定される。
を、フラッシュメモリアレイ１１へ一括して転送するコ
マンド入力の一例を示す。この場合は、まず、転送ＳＦ
コマンドと共にフラッシュ転送元スタートアドレスが設
定され、次のコマンドサイクルでは、転送確認コマンド
とともにＳＲＡＭ０転送先アドレスが設定される。
【００８１】このようなコマンドシーケンスが発行され
た後に、まず、ライトステートマシンＷＳＭは、転送元
のＳＲＡＭ０に転送の実行を表すためのフラグＦ０を立
てる。その後、ライトステートマシンＷＳＭは、コマン
ドにより入力されたＳＲＡＭ０のデータ転送を開始する
スタートアドレスを設定し、このアドレスに書かれてい
るデータを読み出す。次に、読み出されたデータを、転
送先となるフラッシュメモリアレイ１１の転送先スター
トアドレスに、通常の書き込み動作と同様の方法によっ
て書き込む。このライトステートマシンＷＳＭによる動
作を、転送すべきデータ数に対して順次繰り返すことに
より、ＳＲＡＭ０からフラッシュメモリアレイ１１への
データ転送が実現される。
た後に、まず、ライトステートマシンＷＳＭは、転送元
のＳＲＡＭ０に転送の実行を表すためのフラグＦ０を立
てる。その後、ライトステートマシンＷＳＭは、コマン
ドにより入力されたＳＲＡＭ０のデータ転送を開始する
スタートアドレスを設定し、このアドレスに書かれてい
るデータを読み出す。次に、読み出されたデータを、転
送先となるフラッシュメモリアレイ１１の転送先スター
トアドレスに、通常の書き込み動作と同様の方法によっ
て書き込む。このライトステートマシンＷＳＭによる動
作を、転送すべきデータ数に対して順次繰り返すことに
より、ＳＲＡＭ０からフラッシュメモリアレイ１１への
データ転送が実現される。
【００８２】なお、図１２および１３に示すタイミング
チャートでは、コマンドサイクルを、それぞれ３サイク
ルおよび２サイクルとしたが、コマンドサイクルの長さ
は、任意に設定することができる。
チャートでは、コマンドサイクルを、それぞれ３サイク
ルおよび２サイクルとしたが、コマンドサイクルの長さ
は、任意に設定することができる。
【００８３】逆に、フラッシュメモリアレイ１１からＳ
ＲＡＭアレイへデータ転送する場合を、図１４に示すフ
ラッシュメモリアレイ１１からＳＲＡＭ０へのデータ転
送例について説明する。図１５は、フラッシュメモリア
レイ１１内の任意のデータをＳＲＡＭ０へ転送する場合
のコマンド入力の一例を示すタイミングチャートを示し
ている。
ＲＡＭアレイへデータ転送する場合を、図１４に示すフ
ラッシュメモリアレイ１１からＳＲＡＭ０へのデータ転
送例について説明する。図１５は、フラッシュメモリア
レイ１１内の任意のデータをＳＲＡＭ０へ転送する場合
のコマンド入力の一例を示すタイミングチャートを示し
ている。
【００８４】図１５に示す転送ＦＳコマンドは、フラッ
シュメモリアレイ１１からＳＲＡＭアレイへデータ転送
するにあたり、その準備をライトステートマシンＷＳＭ
に行わせるコマンドであり、転送確認コマンドは、ここ
までのコマンド入力シーケンスにおいて、入力されたデ
ータが正しく、転送を開始してもよいかどうかを確認す
るコマンドである。さらに、ＳＲＡＭ０転送先スタート
アドレスは、データ転送が行われるＳＲＡＭ０の最初の
アドレス、フラッシュ転送元スタートアドレスおよびフ
ラッシュ転送元エンドアドレスは、それぞれ、転送元と
なるフラッシュメモリアレイ１１の転送開始アドレスお
よび転送終了アドレスを表す。
シュメモリアレイ１１からＳＲＡＭアレイへデータ転送
するにあたり、その準備をライトステートマシンＷＳＭ
に行わせるコマンドであり、転送確認コマンドは、ここ
までのコマンド入力シーケンスにおいて、入力されたデ
ータが正しく、転送を開始してもよいかどうかを確認す
るコマンドである。さらに、ＳＲＡＭ０転送先スタート
アドレスは、データ転送が行われるＳＲＡＭ０の最初の
アドレス、フラッシュ転送元スタートアドレスおよびフ
ラッシュ転送元エンドアドレスは、それぞれ、転送元と
なるフラッシュメモリアレイ１１の転送開始アドレスお
よび転送終了アドレスを表す。
【００８５】ライトステートマシンＷＳＭは、フラッシ
ュメモリアレイ１１の転送開始アドレスから、順次、転
送終了アドレスまで、そのアドレス内に属しているデー
タを、ＳＲＡＭ転送先スタートアドレスを先頭に、順次
転送する。
ュメモリアレイ１１の転送開始アドレスから、順次、転
送終了アドレスまで、そのアドレス内に属しているデー
タを、ＳＲＡＭ転送先スタートアドレスを先頭に、順次
転送する。
【００８６】図１５に示すデータ転送コマンドが発行さ
れた後に、本発明の半導体記憶装置内に存在するライト
ステートマシンＷＳＭにより、フラッシュメモリアレイ
１１の任意のアドレスからＳＲＡＭ０の任意のアドレス
からＳＲＡＭ０の任意のアドレスに対してデータの転送
が開始される。
れた後に、本発明の半導体記憶装置内に存在するライト
ステートマシンＷＳＭにより、フラッシュメモリアレイ
１１の任意のアドレスからＳＲＡＭ０の任意のアドレス
からＳＲＡＭ０の任意のアドレスに対してデータの転送
が開始される。
【００８７】まず、ライトステートマシンＷＳＭは、転
送先のＳＲＡＭ０にデータ転送の実行を表すフラグＦ０
を立てる。これにより、ＳＲＡＭ０に対してデータが転
送中であることを判断することができる。
送先のＳＲＡＭ０にデータ転送の実行を表すフラグＦ０
を立てる。これにより、ＳＲＡＭ０に対してデータが転
送中であることを判断することができる。
【００８８】その後、ライトステートマシンＷＳＭは、
コマンドにより入力されたフラッシュメモリアレイ１１
の転送を開始する転送元スタートアドレスを設定し、こ
のアドレスに書かれているデータを読み出す。次に、読
み出されたデータを転送先となるＳＲＡＭ０に、通常の
書き込み動作と同様の手段によって書き込みを実行す
る。これら一連の動作を転送すべきデータ分に対して順
次繰り返すことにより、フラッシュメモリアレイ１１か
らＳＲＡＭ０へのデータ転送が実現される。
コマンドにより入力されたフラッシュメモリアレイ１１
の転送を開始する転送元スタートアドレスを設定し、こ
のアドレスに書かれているデータを読み出す。次に、読
み出されたデータを転送先となるＳＲＡＭ０に、通常の
書き込み動作と同様の手段によって書き込みを実行す
る。これら一連の動作を転送すべきデータ分に対して順
次繰り返すことにより、フラッシュメモリアレイ１１か
らＳＲＡＭ０へのデータ転送が実現される。
【００８９】図１６に、フラッシュメモリアレイ１１か
らＳＲＡＭ０へデータを一括して転送するコマンド入力
の一例を示す。図１６に示すようなデータ転送コマンド
を発行した後に、まず、ライトステートマシンＷＳＭ
は、転送先のＳＲＡＭ０にデータ転送の実行を表すため
のフラグＦ０を立てる。その後、ライトステートマシン
ＷＳＭは、コマンドにより入力されたフラッシュメモリ
アレイ１１の転送を開始するスタートアドレスを設定
し、このアドレスに書かれているデータを読み出す。次
に、読み出されたデータを、転送先となるＳＲＡＭ０の
転送先スタートアドレスに、通常の書き込み動作と同様
の方法によって書き込む。この、ライトステートマシン
ＷＳＭの動作を、転送すべきデータ数に対して順次繰り
返すことにより、フラッシュメモリアレイ１１からＳＲ
ＡＭ０へのデータ転送が実現される。
らＳＲＡＭ０へデータを一括して転送するコマンド入力
の一例を示す。図１６に示すようなデータ転送コマンド
を発行した後に、まず、ライトステートマシンＷＳＭ
は、転送先のＳＲＡＭ０にデータ転送の実行を表すため
のフラグＦ０を立てる。その後、ライトステートマシン
ＷＳＭは、コマンドにより入力されたフラッシュメモリ
アレイ１１の転送を開始するスタートアドレスを設定
し、このアドレスに書かれているデータを読み出す。次
に、読み出されたデータを、転送先となるＳＲＡＭ０の
転送先スタートアドレスに、通常の書き込み動作と同様
の方法によって書き込む。この、ライトステートマシン
ＷＳＭの動作を、転送すべきデータ数に対して順次繰り
返すことにより、フラッシュメモリアレイ１１からＳＲ
ＡＭ０へのデータ転送が実現される。
【００９０】なお、図１５および図１６に示すタイムチ
ャートでは、コマンドサイクルをそれぞれ３サイクルお
よび２サイクルとしたが、コマンドサイクルは任意に設
定することができる。
ャートでは、コマンドサイクルをそれぞれ３サイクルお
よび２サイクルとしたが、コマンドサイクルは任意に設
定することができる。
【００９１】次に、ＳＲＡＭアレイからフラッシュメモ
リアレイ１１へのデータ転送動作中に実行可能な動作に
ついて説明する。
リアレイ１１へのデータ転送動作中に実行可能な動作に
ついて説明する。
【００９２】図１７は、ＳＲＡＭ０からフラッシュメモ
リアレイ１１へのデータ転送時において、外部からＳＲ
ＡＭ１へのデータ書き込む場合のデータの流れを示して
いる。また、図１８に、この動作を行うためのタイミン
グチャートを示す。
リアレイ１１へのデータ転送時において、外部からＳＲ
ＡＭ１へのデータ書き込む場合のデータの流れを示して
いる。また、図１８に、この動作を行うためのタイミン
グチャートを示す。
【００９３】まず、図７に示すタイミングチャートと同
様にして、ＳＲＡＭ０のアドレスに対して、データが順
次書き込まれると、図１３に示すタイミングチャートと
同様にして、転送ＳＦコマンドと共に、転送先であるフ
ラッシュメモリアレイ１１の最初のデータのアドレスで
あるフラッシュ転送先スタートアドレスを設定する。そ
して、次のコマンドサイクルにおいて、転送確認コマン
ドと共に、転送元のＳＲＡＭ０における転送されるデー
タの最初のアドレスである転送元スタートアドレスを設
定する。このコマンドシーケンスにより、ライトステー
トマシンＷＳＭによりＳＲＡＭ０からフラッシュメモリ
アレイ１１に順次データが転送される。
様にして、ＳＲＡＭ０のアドレスに対して、データが順
次書き込まれると、図１３に示すタイミングチャートと
同様にして、転送ＳＦコマンドと共に、転送先であるフ
ラッシュメモリアレイ１１の最初のデータのアドレスで
あるフラッシュ転送先スタートアドレスを設定する。そ
して、次のコマンドサイクルにおいて、転送確認コマン
ドと共に、転送元のＳＲＡＭ０における転送されるデー
タの最初のアドレスである転送元スタートアドレスを設
定する。このコマンドシーケンスにより、ライトステー
トマシンＷＳＭによりＳＲＡＭ０からフラッシュメモリ
アレイ１１に順次データが転送される。
【００９４】このときに、外部ＣＰＵは、図７に示すタ
イミングチャートと同様にして、ＳＲＡＭ１のアドレス
に対して、データを順次書き込む。この間も、半導体記
憶装置内に設けられたライトステートマシンＷＳＭによ
り、ＳＲＡＭ０からフラッシュメモリアレイ１１に対し
てデータ転送は、順次、実行されている。
イミングチャートと同様にして、ＳＲＡＭ１のアドレス
に対して、データを順次書き込む。この間も、半導体記
憶装置内に設けられたライトステートマシンＷＳＭによ
り、ＳＲＡＭ０からフラッシュメモリアレイ１１に対し
てデータ転送は、順次、実行されている。
【００９５】なお、図１２に示すように、ＳＲＡＭ０か
らフラッシュメモリアレイ１１に対して、任意の容量の
データを転送する場合も、同様に、そのデータ転送の間
に、外部ＣＰＵからＳＲＡＭ１に対してアクセス可能で
ある。
らフラッシュメモリアレイ１１に対して、任意の容量の
データを転送する場合も、同様に、そのデータ転送の間
に、外部ＣＰＵからＳＲＡＭ１に対してアクセス可能で
ある。
【００９６】本発明の半導体記憶装置では、完全に独立
して動作可能なＳＲＡＭ０およびＳＲＡＭ１を有してい
るため、このように、ＳＲＡＭ０からフラッシュメモリ
アレイ１１へのデータ転送動作中であっても、外部ＣＰ
Ｕは、他のＳＲＡＭ１に対してアクセスすることがで
き、そのＳＲＡＭ１へのデータの書き込み、および、Ｓ
ＲＡＭ１からのデータの読み出しが可能である。
して動作可能なＳＲＡＭ０およびＳＲＡＭ１を有してい
るため、このように、ＳＲＡＭ０からフラッシュメモリ
アレイ１１へのデータ転送動作中であっても、外部ＣＰ
Ｕは、他のＳＲＡＭ１に対してアクセスすることがで
き、そのＳＲＡＭ１へのデータの書き込み、および、Ｓ
ＲＡＭ１からのデータの読み出しが可能である。
【００９７】本発明の半導体記憶装置では、ライトステ
ートマシンＷＳＭによってデータを転送する際に、転送
先のデータと転送元のデータとを比較して、同一のデー
タの場合には、データの転送を実施しないようにするこ
ともできる。この場合のデータの流れを図１９に示す。
ートマシンＷＳＭによってデータを転送する際に、転送
先のデータと転送元のデータとを比較して、同一のデー
タの場合には、データの転送を実施しないようにするこ
ともできる。この場合のデータの流れを図１９に示す。
【００９８】例えば、フラッシュメモリアレイ１１のデ
ータをＳＲＡＭ０へ転送する場合について説明する。ラ
イトステートマシンＷＳＭは、データ転送コマンドが発
送されると、転送元であるフラッシュメモリアレイ１１
からデータを読み出すとともに、転送先であるＳＲＡＭ
０のデータも読み出す。そして、両データを比較し、両
データが同一の場合には、フラッシュメモリアレイ１１
から読み出されたデータをＳＲＡＭ０には転送しない。
これに対して、両データが異なる場合には、フラッシュ
メモリアレイ１１から読み出されたデータを、ＳＲＡＭ
０に転送して、ＳＲＡＭ０に書き込む。このような動作
を、転送されるデータ毎に実施する。
ータをＳＲＡＭ０へ転送する場合について説明する。ラ
イトステートマシンＷＳＭは、データ転送コマンドが発
送されると、転送元であるフラッシュメモリアレイ１１
からデータを読み出すとともに、転送先であるＳＲＡＭ
０のデータも読み出す。そして、両データを比較し、両
データが同一の場合には、フラッシュメモリアレイ１１
から読み出されたデータをＳＲＡＭ０には転送しない。
これに対して、両データが異なる場合には、フラッシュ
メモリアレイ１１から読み出されたデータを、ＳＲＡＭ
０に転送して、ＳＲＡＭ０に書き込む。このような動作
を、転送されるデータ毎に実施する。
【００９９】このように、データ転送先のデータが転送
元のデータと一致する場合には、データ転送が実施され
ないために、データ転送に要する時間を短縮することが
できる。
元のデータと一致する場合には、データ転送が実施され
ないために、データ転送に要する時間を短縮することが
できる。
【０１００】また、ＳＲＡＭ０アレイからフラッシュメ
モリアレイ１１へデータを転送中、あるいは、フラッシ
ュメモリアレイ１１からＳＲＡＭ０にデータを転送中
に、転送に使用されるＳＲＡＭアレイのデータ転送状況
を、ステータスレジスタ、ポーリング等によって、外部
ＣＰＵに対して出力することもできる。例えば、図１９
に示すように、ＳＲＡＭ０からフラッシュメモリアレイ
１１にデータを転送している場合に、ＳＲＡＭ０のデー
タが転送されていることを示すフラグＦ０が読み出され
て外部ＣＰＵに出力される。
モリアレイ１１へデータを転送中、あるいは、フラッシ
ュメモリアレイ１１からＳＲＡＭ０にデータを転送中
に、転送に使用されるＳＲＡＭアレイのデータ転送状況
を、ステータスレジスタ、ポーリング等によって、外部
ＣＰＵに対して出力することもできる。例えば、図１９
に示すように、ＳＲＡＭ０からフラッシュメモリアレイ
１１にデータを転送している場合に、ＳＲＡＭ０のデー
タが転送されていることを示すフラグＦ０が読み出され
て外部ＣＰＵに出力される。
【０１０１】フラグＦ０の読み出しは、例えば、予め設
定されたコマンドを発行して、ステータスレジスタ読み
出しモードとすることにより、ＳＲＡＭ０およびＳＲＡ
Ｍ１におけるデータ転送を示すフラグ情報が、入出力ピ
ンに接続される。そして、ＣＥ＃ピン、ＯＥ＃ピン等を
操作することによって、フラグ情報が外部ＣＰＵに読み
出される。ＳＲＡＭ０およびＳＲＡＭ１のいずれを出力
対象とするかは、アドレスピンによるアドレスによって
設定される。
定されたコマンドを発行して、ステータスレジスタ読み
出しモードとすることにより、ＳＲＡＭ０およびＳＲＡ
Ｍ１におけるデータ転送を示すフラグ情報が、入出力ピ
ンに接続される。そして、ＣＥ＃ピン、ＯＥ＃ピン等を
操作することによって、フラグ情報が外部ＣＰＵに読み
出される。ＳＲＡＭ０およびＳＲＡＭ１のいずれを出力
対象とするかは、アドレスピンによるアドレスによって
設定される。
【０１０２】また、ＳＲＡＭアレイからフラッシュメモ
リアレイ１１にデータが転送している間に、そのＳＲＡ
Ｍアレイに対して外部ＣＰＵによって、データの書き込
みあるいは読出しのためのアクセスがあった場合には、
そのアクセスを禁止するようにしてもよい。図２０は、
ライトステートマシンＷＳＭによって、ＳＲＡＭ０のデ
ータをフラッシュメモリアレイ１１に転送している間
に、外部ＣＰＵからＳＲＡＭ０に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されたと
き、このアクセス信号をディスイネーブルにして、その
アクセスを禁止する場合のデータの流れを示している。
リアレイ１１にデータが転送している間に、そのＳＲＡ
Ｍアレイに対して外部ＣＰＵによって、データの書き込
みあるいは読出しのためのアクセスがあった場合には、
そのアクセスを禁止するようにしてもよい。図２０は、
ライトステートマシンＷＳＭによって、ＳＲＡＭ０のデ
ータをフラッシュメモリアレイ１１に転送している間
に、外部ＣＰＵからＳＲＡＭ０に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されたと
き、このアクセス信号をディスイネーブルにして、その
アクセスを禁止する場合のデータの流れを示している。
【０１０３】この場合、ライトステートマシンＷＳＭ
は、ＳＲＡＭ０のデータをフラッシュメモリアレイ１１
に転送していることを示すフラグＦ０をセットしてお
り、外部ＣＰＵからＳＲＡＭ０に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されると、
フラグＦ０のセット信号と外部ＣＰＵからのアクセス信
号との組合せ論理によって、外部ＣＰＵからＳＲＡＭ０
へのアクセスをハード的に禁止する。これにより、ライ
トステートマシンＷＳＭは、ＳＲＡＭ０からフラッシュ
メモリアレイ１１へのデータの転送を、中断することな
く実施する。
は、ＳＲＡＭ０のデータをフラッシュメモリアレイ１１
に転送していることを示すフラグＦ０をセットしてお
り、外部ＣＰＵからＳＲＡＭ０に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されると、
フラグＦ０のセット信号と外部ＣＰＵからのアクセス信
号との組合せ論理によって、外部ＣＰＵからＳＲＡＭ０
へのアクセスをハード的に禁止する。これにより、ライ
トステートマシンＷＳＭは、ＳＲＡＭ０からフラッシュ
メモリアレイ１１へのデータの転送を、中断することな
く実施する。
【０１０４】なお、この場合、外部ＣＰＵからＳＲＡＭ
０へのアクセスをハード的に禁止する構成に代えて、コ
マンドまたは外部制御端子によって、外部ＣＰＵからＳ
ＲＡＭ０へのアクセスを禁止するようにしてもよい。
０へのアクセスをハード的に禁止する構成に代えて、コ
マンドまたは外部制御端子によって、外部ＣＰＵからＳ
ＲＡＭ０へのアクセスを禁止するようにしてもよい。
【０１０５】また、これとは反対に、ＳＲＡＭアレイか
らフラッシュメモリアレイ１１にデータを転送している
間に、そのＳＲＡＭアレイに対して外部ＣＰＵによっ
て、データの書き込みあるいは読出しのためのアクセス
があった場合には、そのアクセスを優先させるようにし
てもよい。図２１は、ライトステートマシンＷＳＭによ
って、ＳＲＡＭ０のデータをフラッシュメモリアレイ１
１に転送している間に、外部ＣＰＵからＳＲＡＭ０に対
してデータの読み出しまたは書き込みを行うアクセス信
号が入力された場合に、外部ＣＰＵのアクセスを優先さ
せる際のデータの流れを示している。
らフラッシュメモリアレイ１１にデータを転送している
間に、そのＳＲＡＭアレイに対して外部ＣＰＵによっ
て、データの書き込みあるいは読出しのためのアクセス
があった場合には、そのアクセスを優先させるようにし
てもよい。図２１は、ライトステートマシンＷＳＭによ
って、ＳＲＡＭ０のデータをフラッシュメモリアレイ１
１に転送している間に、外部ＣＰＵからＳＲＡＭ０に対
してデータの読み出しまたは書き込みを行うアクセス信
号が入力された場合に、外部ＣＰＵのアクセスを優先さ
せる際のデータの流れを示している。
【０１０６】この場合、ライトステートマシンＷＳＭ
は、ＳＲＡＭ０のデータをフラッシュメモリアレイ１１
に転送していることを示すフラグＦ０をセットしてお
り、外部ＣＰＵからＳＲＡＭ０に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されると、
フラグＦ０のセット信号と外部ＣＰＵからのアクセス信
号との組合せ論理によって、ライトステートマシンＷＳ
Ｍに対して、ＳＲＡＭ０からフラッシュメモリアレイ１
１へのデータの転送を中断させる割りこみ信号が与えら
れる。これにより、ライトステートマシンＷＳＭは、Ｓ
ＲＡＭ０からフラッシュメモリアレイ１１へのデータの
転送を一時中断し、外部ＣＰＵからＳＲＡＭ０へのアク
セスを許可する。
は、ＳＲＡＭ０のデータをフラッシュメモリアレイ１１
に転送していることを示すフラグＦ０をセットしてお
り、外部ＣＰＵからＳＲＡＭ０に対してデータの読み出
しまたは書き込みを行うアクセス信号が入力されると、
フラグＦ０のセット信号と外部ＣＰＵからのアクセス信
号との組合せ論理によって、ライトステートマシンＷＳ
Ｍに対して、ＳＲＡＭ０からフラッシュメモリアレイ１
１へのデータの転送を中断させる割りこみ信号が与えら
れる。これにより、ライトステートマシンＷＳＭは、Ｓ
ＲＡＭ０からフラッシュメモリアレイ１１へのデータの
転送を一時中断し、外部ＣＰＵからＳＲＡＭ０へのアク
セスを許可する。
【０１０７】その後、外部ＣＰＵがＳＲＡＭ０へアクセ
スして、ＳＲＡＭ０に対するデータの書き込みあるいは
読み出しを実行し、外部ＣＰＵによるアクセスが終了す
ると、前記割りこみ信号は、ディスイネーブルになる。
これにより、ライトステートマシンＷＳＭは、ＳＲＡＭ
０からフラッシュメモリアレイ１１へのデータの転送を
再開する。
スして、ＳＲＡＭ０に対するデータの書き込みあるいは
読み出しを実行し、外部ＣＰＵによるアクセスが終了す
ると、前記割りこみ信号は、ディスイネーブルになる。
これにより、ライトステートマシンＷＳＭは、ＳＲＡＭ
０からフラッシュメモリアレイ１１へのデータの転送を
再開する。
【０１０８】ＳＲＡＭ０からフラッシュメモリアレイ１
１へのデータの書き込みは、前述したように、ライトス
テートマシンＷＳＭにより自動的に実行される。従っ
て、一方のＳＲＡＭアレイからフラッシュメモリアレイ
へデータ転送中であっても、外部ＣＰＵは、他方のＳＲ
ＡＭアレイ（上述の場合にはＳＲＡＭ１）にデータを書
き込むことができるために、外部ＣＰＵの動作を制限す
ることがなく、外部ＣＰＵの処理能力が向上する。
１へのデータの書き込みは、前述したように、ライトス
テートマシンＷＳＭにより自動的に実行される。従っ
て、一方のＳＲＡＭアレイからフラッシュメモリアレイ
へデータ転送中であっても、外部ＣＰＵは、他方のＳＲ
ＡＭアレイ（上述の場合にはＳＲＡＭ１）にデータを書
き込むことができるために、外部ＣＰＵの動作を制限す
ることがなく、外部ＣＰＵの処理能力が向上する。
【０１０９】なお、この場合、ＳＲＡＭ０からフラッシ
ュメモリアレイ１１へのデータの転送の一時的な中断
を、ハード的に禁止する構成に代えて、コマンドまたは
外部制御端子によって、データの転送を一時中断するよ
うにしてもよい。
ュメモリアレイ１１へのデータの転送の一時的な中断
を、ハード的に禁止する構成に代えて、コマンドまたは
外部制御端子によって、データの転送を一時中断するよ
うにしてもよい。
【０１１０】本発明の半導体記憶装置では、さらに、フ
ラッシュメモリアレイ１１における１つのブロックのデ
ータを一括して消去するブロックイレース動作中に、Ｉ
／Ｏピンを用いて、外部ＣＰＵからＳＲＡＭアレイへの
データの書き込み、および、ＳＲＡＭアレイに書き込ま
れたデータの読み出しをするようにしてもよい。図２２
は、フラッシュメモリアレイ１１におけるブロックイレ
ース動作中に、Ｉ／Ｏピンを用いて、外部ＣＰＵからＳ
ＲＡＭ１に対するデータの書き込み動作またはＳＲＡＭ
１のデータを読み出し動作を実行する場合のデータの流
れを示している。また、図２３は、この場合のコマンド
の一例を示すタイミングチャートである。
ラッシュメモリアレイ１１における１つのブロックのデ
ータを一括して消去するブロックイレース動作中に、Ｉ
／Ｏピンを用いて、外部ＣＰＵからＳＲＡＭアレイへの
データの書き込み、および、ＳＲＡＭアレイに書き込ま
れたデータの読み出しをするようにしてもよい。図２２
は、フラッシュメモリアレイ１１におけるブロックイレ
ース動作中に、Ｉ／Ｏピンを用いて、外部ＣＰＵからＳ
ＲＡＭ１に対するデータの書き込み動作またはＳＲＡＭ
１のデータを読み出し動作を実行する場合のデータの流
れを示している。また、図２３は、この場合のコマンド
の一例を示すタイミングチャートである。
【０１１１】この場合、フラッシュメモリアレイ１１の
ブロックのイレースコマンドが発行されると、イレース
の対象となるフラッシュメモリアレイ１１のブロックの
アドレスが、ライトステートマシンＷＳＭに記憶され、
ライトステートマシンＷＳＭによって、フラッシュメモ
リアレイ１１のブロックイレースが開始される。
ブロックのイレースコマンドが発行されると、イレース
の対象となるフラッシュメモリアレイ１１のブロックの
アドレスが、ライトステートマシンＷＳＭに記憶され、
ライトステートマシンＷＳＭによって、フラッシュメモ
リアレイ１１のブロックイレースが開始される。
【０１１２】そして、このように、ライトステートマシ
ンＷＳＭによってフラッシュメモリアレイ１１のブロッ
クのデータが消去される間に、前述したように、アドレ
スピン、Ｉ／Ｏピンを用いて、ＳＲＡＭ１に対して、外
部ＣＰＵによるデータの読み出しおよび書き込み動作が
実行される。従って、ライトステートマシンＷＳＭによ
るブロックの消去とＳＲＡＭアレイに対するアクセス動
作とを同時に実行することができる。
ンＷＳＭによってフラッシュメモリアレイ１１のブロッ
クのデータが消去される間に、前述したように、アドレ
スピン、Ｉ／Ｏピンを用いて、ＳＲＡＭ１に対して、外
部ＣＰＵによるデータの読み出しおよび書き込み動作が
実行される。従って、ライトステートマシンＷＳＭによ
るブロックの消去とＳＲＡＭアレイに対するアクセス動
作とを同時に実行することができる。
【０１１３】なお、本発明の半導体記憶装置において、
ＳＲＡＭ０、ＳＲＡＭ１のいずれかの容量サイズが、フ
ラッシュメモリアレイ１１における一括消去が可能な１
つのブロックと同サイズ、あるいは、ＳＲＡＭ０および
ＳＲＡＭ１のそれぞれがフラッシュメモリアレイの倍数
サイズ、または、整数分の１のサイズとしてもよい。こ
の場合には、フラッシュメモリアレイ１１における１つ
のブロックに書き込まれたデータの一部を書き換えるこ
とが容易になる。
ＳＲＡＭ０、ＳＲＡＭ１のいずれかの容量サイズが、フ
ラッシュメモリアレイ１１における一括消去が可能な１
つのブロックと同サイズ、あるいは、ＳＲＡＭ０および
ＳＲＡＭ１のそれぞれがフラッシュメモリアレイの倍数
サイズ、または、整数分の１のサイズとしてもよい。こ
の場合には、フラッシュメモリアレイ１１における１つ
のブロックに書き込まれたデータの一部を書き換えるこ
とが容易になる。
【０１１４】ＳＲＡＭ０の容量サイズが、フラッシュメ
モリアレイ１１における１つのブロックのサイズと同サ
イズの場合についてのデータの流れを図２４に示す。フ
ラッシュメモリアレイ１１における１つのブロックに書
き込まれたデータの一部を書き換える場合には、まず、
そのブロックのデータの全てを、ライトステートマシン
ＷＳＭによって、一旦、ＳＲＡＭ０に転送し、データの
一時保存を行う。その後、フラッシュメモリアレイ１１
におけるデータの書き換えを行うブロックのデータを消
去する。このデータ消去中に、ＳＲＡＭ０に一時保存し
たデータに対して、データの書き換えを行う。フラッシ
ュメモリアレイ１１のデータ消去が終了すると、その後
に、ＳＲＡＭ０に一時保存されたデータの全てを、ライ
トステートマシンＷＳＭによって、データ消去されたフ
ラッシュメモリアレイ１１のブロックに転送する。
モリアレイ１１における１つのブロックのサイズと同サ
イズの場合についてのデータの流れを図２４に示す。フ
ラッシュメモリアレイ１１における１つのブロックに書
き込まれたデータの一部を書き換える場合には、まず、
そのブロックのデータの全てを、ライトステートマシン
ＷＳＭによって、一旦、ＳＲＡＭ０に転送し、データの
一時保存を行う。その後、フラッシュメモリアレイ１１
におけるデータの書き換えを行うブロックのデータを消
去する。このデータ消去中に、ＳＲＡＭ０に一時保存し
たデータに対して、データの書き換えを行う。フラッシ
ュメモリアレイ１１のデータ消去が終了すると、その後
に、ＳＲＡＭ０に一時保存されたデータの全てを、ライ
トステートマシンＷＳＭによって、データ消去されたフ
ラッシュメモリアレイ１１のブロックに転送する。
【０１１５】このように、ＳＲＡＭ０の容量サイズが、
フラッシュメモリアレイ１１における１つのブロックの
サイズと同サイズであれば、データをフラッシュメモリ
１１からＳＲＡＭ０に転送する場合の転送先アドレスの
設定、および、データをＳＲＡＭ０からフラッシュメモ
リ１１に転送する場合の転送先アドレスの設定が容易に
できる。
フラッシュメモリアレイ１１における１つのブロックの
サイズと同サイズであれば、データをフラッシュメモリ
１１からＳＲＡＭ０に転送する場合の転送先アドレスの
設定、および、データをＳＲＡＭ０からフラッシュメモ
リ１１に転送する場合の転送先アドレスの設定が容易に
できる。
【０１１６】また、ＳＲＡＭ０およびＳＲＡＭ１のそれ
ぞれの容量サイズが、フラッシュメモリアレイにおける
ブロックの容量サイズの半分のサイズになっている場合
には、各ＳＲＡＭ０およびＳＲＡＭ１に、フラッシュメ
モリアレイ１１のブロックのデータの半分ずつが、それ
ぞれ一括して転送され、転送後、フラッシュメモリアレ
イ１１におけるデータを書き換えるブロックを消去す
る。このデータ消去中に、ＳＲＡＭ０およびＳＲＡＭ１
のデータを書き換え、フラッシュメモリアレイ１１にお
けるデータの消去が終了した後に、ＳＲＡＭ０およびＳ
ＲＡＭ１のデータが、ライトステートマシンＷＳＭによ
って、それぞれ、一括して、フラッシュメモリアレイ１
１における１つのブロックに転送される。
ぞれの容量サイズが、フラッシュメモリアレイにおける
ブロックの容量サイズの半分のサイズになっている場合
には、各ＳＲＡＭ０およびＳＲＡＭ１に、フラッシュメ
モリアレイ１１のブロックのデータの半分ずつが、それ
ぞれ一括して転送され、転送後、フラッシュメモリアレ
イ１１におけるデータを書き換えるブロックを消去す
る。このデータ消去中に、ＳＲＡＭ０およびＳＲＡＭ１
のデータを書き換え、フラッシュメモリアレイ１１にお
けるデータの消去が終了した後に、ＳＲＡＭ０およびＳ
ＲＡＭ１のデータが、ライトステートマシンＷＳＭによ
って、それぞれ、一括して、フラッシュメモリアレイ１
１における１つのブロックに転送される。
【０１１７】この場合も、データをフラッシュメモリ１
１からＳＲＡＭ０に転送する場合の転送先アドレスの設
定、および、データをＳＲＡＭ０からフラッシュメモリ
１１に転送する場合の転送先アドレスの設定が容易にで
きる。
１からＳＲＡＭ０に転送する場合の転送先アドレスの設
定、および、データをＳＲＡＭ０からフラッシュメモリ
１１に転送する場合の転送先アドレスの設定が容易にで
きる。
【０１１８】本発明の半導体記憶装置としては、図２５
（ａ）に示すように、ＳＲＡＭアレイであるＳＲＡＭ０
およびＳＲＡＭ１とフラッシュメモリアレイとが同一の
メモリ空間に存在して、ＳＲＡＭ０およびＳＲＡＭ１の
制御とフラッシュメモリアレイの制御とを、別々の制御
信号によって制御するようにしてもよい。この場合に
は、図２５（ｂ）に示すように、半導体記憶装置には、
フラッシュメモリアレイを制御するＣＥ０＃ピンと、Ｓ
ＲＡＭ０およびＳＲＡＭ１を制御するＣＥ１＃ピンとが
それぞれ設けられ、外部ＣＰＵからＳＲＡＭ０およびＳ
ＲＡＭ１とフラッシュメモリアレイとのアクセスを、Ｃ
Ｅ０＃ピンおよびＣＥ１＃ピンを切り換えることによっ
て行われる。
（ａ）に示すように、ＳＲＡＭアレイであるＳＲＡＭ０
およびＳＲＡＭ１とフラッシュメモリアレイとが同一の
メモリ空間に存在して、ＳＲＡＭ０およびＳＲＡＭ１の
制御とフラッシュメモリアレイの制御とを、別々の制御
信号によって制御するようにしてもよい。この場合に
は、図２５（ｂ）に示すように、半導体記憶装置には、
フラッシュメモリアレイを制御するＣＥ０＃ピンと、Ｓ
ＲＡＭ０およびＳＲＡＭ１を制御するＣＥ１＃ピンとが
それぞれ設けられ、外部ＣＰＵからＳＲＡＭ０およびＳ
ＲＡＭ１とフラッシュメモリアレイとのアクセスを、Ｃ
Ｅ０＃ピンおよびＣＥ１＃ピンを切り換えることによっ
て行われる。
【０１１９】例えば、ＳＲＡＭ０およびＳＲＡＭ１と、
フラッシュメモリアレイとにおいて、同一のアドレス
「００００００」が設定されても、例えば、ＯＥ＃ピン
の操作とともに、ＣＥ０＃ピンからのチップイネーブル
により、フラッシュメモリアレイ１１のアドレス「００
００００」からデータが読み出される。
フラッシュメモリアレイとにおいて、同一のアドレス
「００００００」が設定されても、例えば、ＯＥ＃ピン
の操作とともに、ＣＥ０＃ピンからのチップイネーブル
により、フラッシュメモリアレイ１１のアドレス「００
００００」からデータが読み出される。
【０１２０】このように、ＳＲＡＭアレイとフラッシュ
メモリアレイ１１とが、ＣＥ０＃ピンおよびＣＥ１＃ピ
ンによって、それぞれ独立して動作可能であるために、
ＳＲＡＭに導入されているデータ保持モード等の機能を
使用することが可能である。また、携帯電話等において
使用されているＳＲＡＭとフラッシュメモリのスタック
ドパッケージ品とは、端子操作が互換性を有しているた
めに、容易に置き換えることができる。
メモリアレイ１１とが、ＣＥ０＃ピンおよびＣＥ１＃ピ
ンによって、それぞれ独立して動作可能であるために、
ＳＲＡＭに導入されているデータ保持モード等の機能を
使用することが可能である。また、携帯電話等において
使用されているＳＲＡＭとフラッシュメモリのスタック
ドパッケージ品とは、端子操作が互換性を有しているた
めに、容易に置き換えることができる。
【０１２１】図２６は、１本のＣＥ０＃ピンのみを使用
する場合と、ＣＥ０＃ピンおよびＣＥ１＃ピンの２本を
使用する場合とに切り換えるチップイネーブル切り換え
スイッチ２１が設けられた半導体記憶装置を示してい
る。この場合には、１本のＣＥ０＃ピンからのイネーブ
ルとアドレスとによって、ＳＲＡＭ０およびＳＲＡＭ１
とフラッシュメモリアレイ１１とにそれぞれアクセスす
る状態と、ＣＥ０＃ピンからのイネーブルとアドレスと
によりフラッシュメモリへアクセスし、かつ、ＣＥ１＃
ピンからのイネーブルとアドレスとによりＳＲＡＭ０お
よびＳＲＡＭ１へのアクセスする状態とにそれぞれ切り
換えられる。このような切り換え動作によって、外部Ｃ
ＰＵを含むシステムに対するマッチングが容易になる。
する場合と、ＣＥ０＃ピンおよびＣＥ１＃ピンの２本を
使用する場合とに切り換えるチップイネーブル切り換え
スイッチ２１が設けられた半導体記憶装置を示してい
る。この場合には、１本のＣＥ０＃ピンからのイネーブ
ルとアドレスとによって、ＳＲＡＭ０およびＳＲＡＭ１
とフラッシュメモリアレイ１１とにそれぞれアクセスす
る状態と、ＣＥ０＃ピンからのイネーブルとアドレスと
によりフラッシュメモリへアクセスし、かつ、ＣＥ１＃
ピンからのイネーブルとアドレスとによりＳＲＡＭ０お
よびＳＲＡＭ１へのアクセスする状態とにそれぞれ切り
換えられる。このような切り換え動作によって、外部Ｃ
ＰＵを含むシステムに対するマッチングが容易になる。
【０１２２】なお、チップイネーブル切り換えスイッチ
２１は、予め設けられた制御端子によって切り換える構
成に限らず、あらかじめ設定されたコマンドによって切
り換えられるようにしてもよい。
２１は、予め設けられた制御端子によって切り換える構
成に限らず、あらかじめ設定されたコマンドによって切
り換えられるようにしてもよい。
【０１２３】図２７は、本発明の半導体記憶装置の他の
例を示す構成図である。この半導体記憶装置では、フラ
ッシュメモリアレイ１１が、データの書き込み、データ
の消去および読み出しを独立して実行可能な２つのバン
クＢａｎｋ０およびＢａｎｋ１を有している。なお、フ
ラッシュメモリアレイ１１のバンクは、２つ以上設ける
ようにしてもよい。
例を示す構成図である。この半導体記憶装置では、フラ
ッシュメモリアレイ１１が、データの書き込み、データ
の消去および読み出しを独立して実行可能な２つのバン
クＢａｎｋ０およびＢａｎｋ１を有している。なお、フ
ラッシュメモリアレイ１１のバンクは、２つ以上設ける
ようにしてもよい。
【０１２４】このように、複数のバンクを有するフラッ
シュメモリ１１は、特開平１０−１４４０８６号公報に
開示されているように、一方のバンクに対するデータの
書き込み動作または消去動作と並行して、他方のバンク
のデータの読み出し動作が実行可能であるため、前述し
たように、ＳＲＡＭアレイとフラッシュメモリ１１との
間でのデータ転送動作中に可能な動作に加えて、データ
転送元、データ転送先になっていないバンクから外部へ
データを読み出すことが可能である。図２８は、ＳＲＡ
Ｍ１からフラッシュメモリアレイ１１の一方のバンクＢ
ａｎｋ０に対してデータ転送を実行中に、他方のバンク
Ｂａｎｋ１のデータを外部に読み出す場合のデータの流
れを示している。
シュメモリ１１は、特開平１０−１４４０８６号公報に
開示されているように、一方のバンクに対するデータの
書き込み動作または消去動作と並行して、他方のバンク
のデータの読み出し動作が実行可能であるため、前述し
たように、ＳＲＡＭアレイとフラッシュメモリ１１との
間でのデータ転送動作中に可能な動作に加えて、データ
転送元、データ転送先になっていないバンクから外部へ
データを読み出すことが可能である。図２８は、ＳＲＡ
Ｍ１からフラッシュメモリアレイ１１の一方のバンクＢ
ａｎｋ０に対してデータ転送を実行中に、他方のバンク
Ｂａｎｋ１のデータを外部に読み出す場合のデータの流
れを示している。
【０１２５】また、このように、複数のバンクを有する
フラッシュメモリ１１では、一方のバンクにおけるブロ
ックイレース動作中に、Ｉ／Ｏピンを用いて、外部から
ＳＲＡＭアレイへのアクセスとともに、他方のバンクに
おけるデータを外部に読み出すこともできる。図２９
は、この場合のデータの流れを示している。
フラッシュメモリ１１では、一方のバンクにおけるブロ
ックイレース動作中に、Ｉ／Ｏピンを用いて、外部から
ＳＲＡＭアレイへのアクセスとともに、他方のバンクに
おけるデータを外部に読み出すこともできる。図２９
は、この場合のデータの流れを示している。
【０１２６】この場合、フラッシュメモリアレイ１１に
ブロックイレースコマンドが発行されると、ブロックイ
レースの対象となるフラッシュメモリアレイ１１の一方
のバンクＢａｎｋ１におけるブロックアドレスが、ライ
トステートマシンＷＳＭに記憶され、ライトステートマ
シンＷＳＭによって、フラッシュメモリアレイ１１にお
けるバンクＢａｎｋ１のブロックイレースが開始され
る。
ブロックイレースコマンドが発行されると、ブロックイ
レースの対象となるフラッシュメモリアレイ１１の一方
のバンクＢａｎｋ１におけるブロックアドレスが、ライ
トステートマシンＷＳＭに記憶され、ライトステートマ
シンＷＳＭによって、フラッシュメモリアレイ１１にお
けるバンクＢａｎｋ１のブロックイレースが開始され
る。
【０１２７】このように、ライトステートマシンＷＳＭ
による、フラッシュメモリアレイ１１の一方のバンクＢ
ａｎｋ１のブロックイレース中に、前述したように、ア
ドレスピン、Ｉ／Ｏピンを用いて、ＳＲＡＭ１に対し
て、外部ＣＰＵによるデータの読み出しおよび書き込み
動作が実行され、さらには、ブロックイレースの対象に
なっていない他方のＢａｎｋ０に書き込まれたデータ
を、同様に、アドレスピン、Ｉ／Ｏピンを用いて、外部
ＣＰＵによって読み出すことができる。
による、フラッシュメモリアレイ１１の一方のバンクＢ
ａｎｋ１のブロックイレース中に、前述したように、ア
ドレスピン、Ｉ／Ｏピンを用いて、ＳＲＡＭ１に対し
て、外部ＣＰＵによるデータの読み出しおよび書き込み
動作が実行され、さらには、ブロックイレースの対象に
なっていない他方のＢａｎｋ０に書き込まれたデータ
を、同様に、アドレスピン、Ｉ／Ｏピンを用いて、外部
ＣＰＵによって読み出すことができる。
【０１２８】このように、ライトステートマシンＷＳＭ
による一方のバンクＢａｎｋ１のブロックイレース動作
とＳＲＡＭアレイに対するアクセス動作と、他方のバン
クＢａｎｋ０のデータの読出し動作とを同時に実行する
ことができる。
による一方のバンクＢａｎｋ１のブロックイレース動作
とＳＲＡＭアレイに対するアクセス動作と、他方のバン
クＢａｎｋ０のデータの読出し動作とを同時に実行する
ことができる。
【０１２９】図３０は、本発明の半導体記憶装置のさら
に他の例を示す構成図である。この半導体記憶装置は、
ＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１を構
成するＳＲＡＭが、それぞれ、所定の値にリセットでき
るように構成されており、半導体記憶装置のリセットピ
ンＲＥＳＥＴに対するリセットイネーブル信号によっ
て、ＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１
がそれぞれ一括してリセットされる。
に他の例を示す構成図である。この半導体記憶装置は、
ＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１を構
成するＳＲＡＭが、それぞれ、所定の値にリセットでき
るように構成されており、半導体記憶装置のリセットピ
ンＲＥＳＥＴに対するリセットイネーブル信号によっ
て、ＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１
がそれぞれ一括してリセットされる。
【０１３０】図３１は、この半導体記憶装置のＳＲＡＭ
０およびＳＲＡＭ１に使用されるＳＲＡＭメモリセルの
構成図である。このＳＲＡＭメモリセル６ａは、図３に
示すＳＲＡＭメモリセル６において、一方のスイッチト
ランジスタ７と一対のインバータ８との接続点に、さら
に、リセット用トランジスタ９が接続されており、その
リセット用トランジスタ９のコントロールゲートが、リ
セットイネーブルＲＥＳＥＴが入力されるリセットイネ
ーブルノードになっている。そして、リセットイネーブ
ルノードがハイレベル「Ｈ」になることにより、ＳＲＡ
Ｍメモリセル６ａは、リセットされる。
０およびＳＲＡＭ１に使用されるＳＲＡＭメモリセルの
構成図である。このＳＲＡＭメモリセル６ａは、図３に
示すＳＲＡＭメモリセル６において、一方のスイッチト
ランジスタ７と一対のインバータ８との接続点に、さら
に、リセット用トランジスタ９が接続されており、その
リセット用トランジスタ９のコントロールゲートが、リ
セットイネーブルＲＥＳＥＴが入力されるリセットイネ
ーブルノードになっている。そして、リセットイネーブ
ルノードがハイレベル「Ｈ」になることにより、ＳＲＡ
Ｍメモリセル６ａは、リセットされる。
【０１３１】ＳＲＡＭ０およびＳＲＡＭ１に使用される
全てのＳＲＡＭメモリセル６ａのリセット端子は、図３
０に示すように、一括して半導体記憶装置のＲＥＳＥＴ
ピンに接続されている。ＲＥＳＥＴピンは、通常、ロー
レベル「Ｌ」にセットされており、ハイレベルのリセッ
トイネーブル信号によって、ＳＲＡＭ０およびＳＲＡＭ
１は、一括して、所定の状態にリセットすることができ
る。リセットされたＳＲＡＭ０およびＳＲＡＭ１は、Ｒ
ＥＳＥＴピンがローレベル「Ｌ」になることによりリセ
ット解除状態になる。
全てのＳＲＡＭメモリセル６ａのリセット端子は、図３
０に示すように、一括して半導体記憶装置のＲＥＳＥＴ
ピンに接続されている。ＲＥＳＥＴピンは、通常、ロー
レベル「Ｌ」にセットされており、ハイレベルのリセッ
トイネーブル信号によって、ＳＲＡＭ０およびＳＲＡＭ
１は、一括して、所定の状態にリセットすることができ
る。リセットされたＳＲＡＭ０およびＳＲＡＭ１は、Ｒ
ＥＳＥＴピンがローレベル「Ｌ」になることによりリセ
ット解除状態になる。
【０１３２】このような構成の半導体記憶装置では、リ
セットイネーブルノードをハイレベル「Ｈ」とし、ＳＲ
ＡＭ０およびＳＲＡＭ１内のそれぞれの内容を全て所定
の状態に一括して設定することができる。従って、ＳＲ
ＡＭ０およびＳＲＡＭ１内のデータを一括してリセット
することができる。
セットイネーブルノードをハイレベル「Ｈ」とし、ＳＲ
ＡＭ０およびＳＲＡＭ１内のそれぞれの内容を全て所定
の状態に一括して設定することができる。従って、ＳＲ
ＡＭ０およびＳＲＡＭ１内のデータを一括してリセット
することができる。
【０１３３】なお、ＲＥＳＥＴピンによって、ＳＲＡＭ
０およびＳＲＡＭ１を一括してリセットする構成に限ら
ず、予め設定されたリセットコマンドを発行することに
より、ライトステートマシンＷＳＭによって、ＳＲＡＭ
０およびＳＲＡＭ１を一括してリセットする構成として
もよい。
０およびＳＲＡＭ１を一括してリセットする構成に限ら
ず、予め設定されたリセットコマンドを発行することに
より、ライトステートマシンＷＳＭによって、ＳＲＡＭ
０およびＳＲＡＭ１を一括してリセットする構成として
もよい。
【０１３４】また、予め設定されたリセットコマンドが
発行されると、ＳＲＡＭ０およびＳＲＡＭ１のＳＲＡＭ
メモリセル６ａに対して、順次、特定のデータ内容を書
き込んでリセットするようにしてもよい。この場合に
は、ＳＲＡＭ０およびＳＲＡＭ１における任意の領域の
ＳＲＡＭメモリセル６ａのデータをリセットすることが
できる。
発行されると、ＳＲＡＭ０およびＳＲＡＭ１のＳＲＡＭ
メモリセル６ａに対して、順次、特定のデータ内容を書
き込んでリセットするようにしてもよい。この場合に
は、ＳＲＡＭ０およびＳＲＡＭ１における任意の領域の
ＳＲＡＭメモリセル６ａのデータをリセットすることが
できる。
【０１３５】このようなリセット機能を有する半導体記
憶装置では、フラッシュメモリアレイ１１に書き込まれ
たデータが誤って上書きされることを防止することがで
きる。フラッシュメモリアレイ１１は、アドレスに書き
込まれたデータに対して上書きすることは可能である
が、一旦データが書き込まれると、データの消去は、ブ
ロック単位となる。このために、フラッシュメモリアレ
イ１１のセルにおけるデータが誤って書き換えられる
と、その誤りを訂正することは容易でない。
憶装置では、フラッシュメモリアレイ１１に書き込まれ
たデータが誤って上書きされることを防止することがで
きる。フラッシュメモリアレイ１１は、アドレスに書き
込まれたデータに対して上書きすることは可能である
が、一旦データが書き込まれると、データの消去は、ブ
ロック単位となる。このために、フラッシュメモリアレ
イ１１のセルにおけるデータが誤って書き換えられる
と、その誤りを訂正することは容易でない。
【０１３６】このようなリセット機能を有する半導体記
憶装置では、図３２に示すように、ＳＲＡＭ０からフラ
ッシュメモリアレイ１１にデータを転送した後に、ＳＲ
ＡＭ０におけるデータ転送領域をリセットするようにし
てもよい。この場合には、その後のデータ転送コマンド
発行時に、誤って、すでにデータが転送された状態にな
っているＳＲＡＭ０の領域がデータ転送領域として設定
されても、フラッシュメモリアレイ１１にデータが転送
されることによって、フラッシュメモリアレイ１１のデ
ータが上書きされて書き換えられるおそれがない。
憶装置では、図３２に示すように、ＳＲＡＭ０からフラ
ッシュメモリアレイ１１にデータを転送した後に、ＳＲ
ＡＭ０におけるデータ転送領域をリセットするようにし
てもよい。この場合には、その後のデータ転送コマンド
発行時に、誤って、すでにデータが転送された状態にな
っているＳＲＡＭ０の領域がデータ転送領域として設定
されても、フラッシュメモリアレイ１１にデータが転送
されることによって、フラッシュメモリアレイ１１のデ
ータが上書きされて書き換えられるおそれがない。
【０１３７】図３３は、本発明の半導体記憶装置のさら
に他の例を示す構成図である。この半導体記憶装置に
は、ＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１
のデータ書き換え不可能（プロテクト）動作を可能にす
るために、ＲＡＭＰＲＯＴＥＣＴピンが設けられてい
る。ＲＡＭＰＲＯＴＥＣＴピンは、ＳＲＡＭ０およびＳ
ＲＡＭ１内のデータを書き換え不可能にする場合にはハ
イレベル「Ｈ」とされる。これにより、ＳＲＡＭ０およ
びＳＲＡＭ１内に設けられたデータ書き込みコントロー
ル回路が休止状態とされ、データの書き換えが不可能な
状態とされる。また、ＳＲＡＭ０およびＳＲＡＭ１に
は、データの書き換えが不可能なプロテクト状態の場合
に、セット状態とされるロック用フラグＲＦ１およびＲ
Ｆ２が、それぞれ設けられており、外部ＣＰＵは、ロッ
ク用フラグＲＦ１およびＲＦ２によって、ＳＲＡＭ０お
よびＳＲＡＭ１が、データの書き換えが不可能なプロテ
クト状態になっていることを判別することができる。
に他の例を示す構成図である。この半導体記憶装置に
は、ＳＲＡＭアレイであるＳＲＡＭ０およびＳＲＡＭ１
のデータ書き換え不可能（プロテクト）動作を可能にす
るために、ＲＡＭＰＲＯＴＥＣＴピンが設けられてい
る。ＲＡＭＰＲＯＴＥＣＴピンは、ＳＲＡＭ０およびＳ
ＲＡＭ１内のデータを書き換え不可能にする場合にはハ
イレベル「Ｈ」とされる。これにより、ＳＲＡＭ０およ
びＳＲＡＭ１内に設けられたデータ書き込みコントロー
ル回路が休止状態とされ、データの書き換えが不可能な
状態とされる。また、ＳＲＡＭ０およびＳＲＡＭ１に
は、データの書き換えが不可能なプロテクト状態の場合
に、セット状態とされるロック用フラグＲＦ１およびＲ
Ｆ２が、それぞれ設けられており、外部ＣＰＵは、ロッ
ク用フラグＲＦ１およびＲＦ２によって、ＳＲＡＭ０お
よびＳＲＡＭ１が、データの書き換えが不可能なプロテ
クト状態になっていることを判別することができる。
【０１３８】ＳＲＡＭ０およびＳＲＡＭ１内に設けられ
たデータ書き込みコントロール回路を休止状態とするロ
ックビットは、ＳＲＡＭ０およびＳＲＡＭ１それぞれに
設けられているために、ＳＲＡＭ０およびＳＲＡＭ１毎
に、データの書き換えが不可能な状態とすることができ
る。
たデータ書き込みコントロール回路を休止状態とするロ
ックビットは、ＳＲＡＭ０およびＳＲＡＭ１それぞれに
設けられているために、ＳＲＡＭ０およびＳＲＡＭ１毎
に、データの書き換えが不可能な状態とすることができ
る。
【０１３９】図３４は、本発明の半導体記憶装置のさら
に他の例を示す構成図である。この半導体記憶装置は、
ＲＰ＃をローレベルにして半導体記憶装置の消費電力を
低減し、制御回路の状態を初期化、休眠状態にさせるパ
ワーダウン機能を有している。この半導体記憶装置は、
電源電圧を与えていない状態から規定の電源電圧を印加
した電源投入時、あるいは、パワーダウン状態からＲＰ
＃をハイレベルにして半導体記憶装置が動作可能になっ
た復帰時に、フラッシュメモリ１１内の予め決められた
領域のデータをＳＲＡＭ０またはＳＲＡＭ１に自動的に
転送するようになっている。このような機能を発揮する
ために、半導体記憶装置には、電源電圧の投入を検出す
る電圧検出回路１４と、パワーダウン動作を行わせるＲ
Ｐ＃ピンと、フラッシュメモリアレイ１１からＳＲＡＭ
０およびＳＲＡＭ１へのデータ転送情報が格納されたデ
ータ転送情報回路１５とが設けられている。
に他の例を示す構成図である。この半導体記憶装置は、
ＲＰ＃をローレベルにして半導体記憶装置の消費電力を
低減し、制御回路の状態を初期化、休眠状態にさせるパ
ワーダウン機能を有している。この半導体記憶装置は、
電源電圧を与えていない状態から規定の電源電圧を印加
した電源投入時、あるいは、パワーダウン状態からＲＰ
＃をハイレベルにして半導体記憶装置が動作可能になっ
た復帰時に、フラッシュメモリ１１内の予め決められた
領域のデータをＳＲＡＭ０またはＳＲＡＭ１に自動的に
転送するようになっている。このような機能を発揮する
ために、半導体記憶装置には、電源電圧の投入を検出す
る電圧検出回路１４と、パワーダウン動作を行わせるＲ
Ｐ＃ピンと、フラッシュメモリアレイ１１からＳＲＡＭ
０およびＳＲＡＭ１へのデータ転送情報が格納されたデ
ータ転送情報回路１５とが設けられている。
【０１４０】データ転送情報回路１５には、電源投入
時、または、パワーダウンから通常の使用状態への復帰
時に、フラッシュメモリアレイ１１から、ＳＲＡＭアレ
イであるＳＲＡＭ０へ転送されるデータに関するフレッ
シュメモリアレイ１１の転送元スタートアドレスおよび
転送元エンドアドレスと、ＳＲＡＭ０に転送されるデー
タの先頭アドレスである転送先アドレスとが設定されて
いる。
時、または、パワーダウンから通常の使用状態への復帰
時に、フラッシュメモリアレイ１１から、ＳＲＡＭアレ
イであるＳＲＡＭ０へ転送されるデータに関するフレッ
シュメモリアレイ１１の転送元スタートアドレスおよび
転送元エンドアドレスと、ＳＲＡＭ０に転送されるデー
タの先頭アドレスである転送先アドレスとが設定されて
いる。
【０１４１】このような半導体記憶装置は、電源電圧を
検出する電圧検出回路１４により電源投入されたこと、
あるいは、ＲＰ＃の操作によりパワーダウンから復帰し
たことが検出されると、ライトステートマシンＷＳＭ
は、データ転送情報回路１５から、フラッシュメモリア
レイ１１の転送元スタートアドレスおよび転送元エンド
アドレスと、ＳＲＡＭ０の転送先アドレスとを読み出し
て、読み出されたアドレスに基づいて、フラッシュメモ
リアレイ１１からＳＲＡＭ０へ順次データを転送する。
これにより、フラッシュメモリアレイ１１内に格納され
ているデータを、ＳＲＡＭ０に格納することができる。
検出する電圧検出回路１４により電源投入されたこと、
あるいは、ＲＰ＃の操作によりパワーダウンから復帰し
たことが検出されると、ライトステートマシンＷＳＭ
は、データ転送情報回路１５から、フラッシュメモリア
レイ１１の転送元スタートアドレスおよび転送元エンド
アドレスと、ＳＲＡＭ０の転送先アドレスとを読み出し
て、読み出されたアドレスに基づいて、フラッシュメモ
リアレイ１１からＳＲＡＭ０へ順次データを転送する。
これにより、フラッシュメモリアレイ１１内に格納され
ているデータを、ＳＲＡＭ０に格納することができる。
【０１４２】従って、電源投入時、パワーダウン状態か
ら通常の使用状態への復帰時において、フラッシュメモ
リアレイ１１内に格納された所定のデータが、ＳＲＡＭ
０にダウンロードされるために、半導体記憶装置が初期
化された時点で、そのデータを使用されることができ
る。このような構成は、特に、フラッシュメモリアレイ
１１内に格納された所定のプログラムを、必ず、ＳＲＡ
Ｍアレイにダウンロードして使用する場合に好適であ
る。
ら通常の使用状態への復帰時において、フラッシュメモ
リアレイ１１内に格納された所定のデータが、ＳＲＡＭ
０にダウンロードされるために、半導体記憶装置が初期
化された時点で、そのデータを使用されることができ
る。このような構成は、特に、フラッシュメモリアレイ
１１内に格納された所定のプログラムを、必ず、ＳＲＡ
Ｍアレイにダウンロードして使用する場合に好適であ
る。
【０１４３】なお、このような構成の半導体記憶装置に
おいて、ＳＲＡＭアレイにデータが転送されると、転送
されたデータの書き換えを不可能にすることもできる。
この場合には、図３５に示すように、ＳＲＡＭ０および
ＳＲＡＭ１に、データの書き換えを不可能とするロック
用フラグＲＦ１およびＲＦ２がそれぞれ設けられる。そ
の他の構成は、図３２に示す半導体記憶装置と同様であ
る。
おいて、ＳＲＡＭアレイにデータが転送されると、転送
されたデータの書き換えを不可能にすることもできる。
この場合には、図３５に示すように、ＳＲＡＭ０および
ＳＲＡＭ１に、データの書き換えを不可能とするロック
用フラグＲＦ１およびＲＦ２がそれぞれ設けられる。そ
の他の構成は、図３２に示す半導体記憶装置と同様であ
る。
【０１４４】このような構成の半導体記憶装置では、フ
ラッシュメモリアレイ１１からＳＲＡＭ０にデータが転
送されると、ライトステートマシンＷＳＭは、データが
転送されたＳＲＡＭ０を書き換え不可能な状態として、
ロック用フラグＲＦ０をセットする。これにより、ＳＲ
ＡＭ０内に転送されたデータは、書き換え不可能な状態
になる。従って、フラッシュメモリアレイ１１内に格納
された所定のプログラムを、必ず、ＳＲＡＭアレイにダ
ウンロードして使用する場合に、ダウンロードされたプ
ログラムが書き換えられるおそれがない。
ラッシュメモリアレイ１１からＳＲＡＭ０にデータが転
送されると、ライトステートマシンＷＳＭは、データが
転送されたＳＲＡＭ０を書き換え不可能な状態として、
ロック用フラグＲＦ０をセットする。これにより、ＳＲ
ＡＭ０内に転送されたデータは、書き換え不可能な状態
になる。従って、フラッシュメモリアレイ１１内に格納
された所定のプログラムを、必ず、ＳＲＡＭアレイにダ
ウンロードして使用する場合に、ダウンロードされたプ
ログラムが書き換えられるおそれがない。
【０１４５】なお、本発明の半導体記憶装置では、図３
６に示すように、ＣＬＫピンによってクロック信号ＣＬ
Ｋが入力されるようにして、クロック信号ＣＬＫに同期
してＩ／Ｏピンからデータを入出力するシンクロナスイ
ンターフェースを設けるようにしてもよい。このような
構成によって、通常のデータの読み出しおよび書き込み
に比べて、シンクロナス動作により高速にてデータの読
み出しおよび書き込みができる。
６に示すように、ＣＬＫピンによってクロック信号ＣＬ
Ｋが入力されるようにして、クロック信号ＣＬＫに同期
してＩ／Ｏピンからデータを入出力するシンクロナスイ
ンターフェースを設けるようにしてもよい。このような
構成によって、通常のデータの読み出しおよび書き込み
に比べて、シンクロナス動作により高速にてデータの読
み出しおよび書き込みができる。
【０１４６】本発明の半導体記憶装置においては、図３
７（ａ）に示すように、１６ビット幅の入出力データバ
ス１６を用いて、１４ビットバスをフラッシュメモリア
レイ１１のデータ読み出し用とし、２ビットバスをＳＲ
ＡＭ０およびＳＲＡＭ１のデータ読み出し用とするとと
もに、図３７（ｂ）に示すように、デコーダ回路によ
り、フラッシュメモリアレイ１１用として１４ビット、
ＳＲＡＭ０およびＳＲＡＭ１として２ビットが割り当て
られた１６ビットのメモリマップの構成としてもよい。
このような構成により、データの読み出し時に、フラッ
シュメモリアレイ１１に格納されている１４ビットのデ
ータと、ＳＲＡＭ０およびＳＲＡＭ１に格納されている
２ビットのデータとを１回の読み出し動作によって外部
ＣＰＵによって読み出すことができる。
７（ａ）に示すように、１６ビット幅の入出力データバ
ス１６を用いて、１４ビットバスをフラッシュメモリア
レイ１１のデータ読み出し用とし、２ビットバスをＳＲ
ＡＭ０およびＳＲＡＭ１のデータ読み出し用とするとと
もに、図３７（ｂ）に示すように、デコーダ回路によ
り、フラッシュメモリアレイ１１用として１４ビット、
ＳＲＡＭ０およびＳＲＡＭ１として２ビットが割り当て
られた１６ビットのメモリマップの構成としてもよい。
このような構成により、データの読み出し時に、フラッ
シュメモリアレイ１１に格納されている１４ビットのデ
ータと、ＳＲＡＭ０およびＳＲＡＭ１に格納されている
２ビットのデータとを１回の読み出し動作によって外部
ＣＰＵによって読み出すことができる。
【０１４７】また、データの書き込みに際しては、例え
ば、ＳＲＡＭ０およびＳＲＡＭ１と、フラッシュメモリ
アレイ１１とに対する書き込みコマンドを共通にするこ
とによって、ＳＲＡＭ０およびＳＲＡＭ１と、フラッシ
ュメモリアレイ１１とに対して同時にデータを書き込む
ことができる。
ば、ＳＲＡＭ０およびＳＲＡＭ１と、フラッシュメモリ
アレイ１１とに対する書き込みコマンドを共通にするこ
とによって、ＳＲＡＭ０およびＳＲＡＭ１と、フラッシ
ュメモリアレイ１１とに対して同時にデータを書き込む
ことができる。
【０１４８】このように、ＳＲＡＭ０およびＳＲＡＭ１
と、フラッシュメモリアレイ１１とに対するデータの読
み出しおよび書き込みをそれぞれ同時にできるために、
外部ＣＰＵと容易にマッチングさせることができる。
と、フラッシュメモリアレイ１１とに対するデータの読
み出しおよび書き込みをそれぞれ同時にできるために、
外部ＣＰＵと容易にマッチングさせることができる。
【０１４９】なお、１６ビットのメモリマップは、図３
７（ｃ）に示すように、上位２ビットをＳＲＡＭ０およ
びＳＲＡＭ１用、下位１４ビットをフラッシュメモリア
レイ用としてもよい。
７（ｃ）に示すように、上位２ビットをＳＲＡＭ０およ
びＳＲＡＭ１用、下位１４ビットをフラッシュメモリア
レイ用としてもよい。
【０１５０】また、図３８に示すように、入出力データ
バス１６が、１６ビット幅になっており、さらに、ＳＲ
ＡＭ０およびＳＲＡＭ１にそれぞれ接続された各内部転
送用データバス１７に、バス幅切替えスイッチ１８ａお
よび１８ｂをそれぞれ設けるとともに、フラッシュメモ
リアレイ１１に接続された内部転送用データバス１７に
も、バス幅切替えスイッチ１８ｃを設けるようにしても
よい。各バス幅切替えスイッチ１８ａ〜１８ｃは、それ
ぞれ、予め設定された入力端子、あるいは、予め設定さ
れたコマンドによって切り換えられるようになってい
る。
バス１６が、１６ビット幅になっており、さらに、ＳＲ
ＡＭ０およびＳＲＡＭ１にそれぞれ接続された各内部転
送用データバス１７に、バス幅切替えスイッチ１８ａお
よび１８ｂをそれぞれ設けるとともに、フラッシュメモ
リアレイ１１に接続された内部転送用データバス１７に
も、バス幅切替えスイッチ１８ｃを設けるようにしても
よい。各バス幅切替えスイッチ１８ａ〜１８ｃは、それ
ぞれ、予め設定された入力端子、あるいは、予め設定さ
れたコマンドによって切り換えられるようになってい
る。
【０１５１】このような構成の半導体記憶装置では、Ｓ
ＲＡＭ０およびＳＲＡＭ１と、フラッシュメモリアレイ
１１とに対するデータの読み出しおよび書き込みを、そ
れぞれ同時にすることができ、外部ＣＰＵと容易にマッ
チングさせることができる。
ＲＡＭ０およびＳＲＡＭ１と、フラッシュメモリアレイ
１１とに対するデータの読み出しおよび書き込みを、そ
れぞれ同時にすることができ、外部ＣＰＵと容易にマッ
チングさせることができる。
【０１５２】さらには、入出力データバス１６のバス幅
に対して内部転送用データバス１７のバス幅を大きくす
るようにしてもよい。例えば、図３９（ａ）に示す半導
体記憶装置では、入出力データバス１６のバス幅は１６
ビット、内部転送用データバス１７のバス幅は３２ビッ
トになっている。このような構成では、図３９（ｂ）に
示すように、ＳＲＡＭアレイに書き込まれた１６ビット
のデータ４組を、フラッシュメモリアレイ１１へ転送す
る場合には、内部転送用データバス１７のバス幅が３２
ビットになっていることにより、フラッシュメモリアレ
イ１１に対して、３２ビットのデータの書き込みを２回
繰り返せばよい。
に対して内部転送用データバス１７のバス幅を大きくす
るようにしてもよい。例えば、図３９（ａ）に示す半導
体記憶装置では、入出力データバス１６のバス幅は１６
ビット、内部転送用データバス１７のバス幅は３２ビッ
トになっている。このような構成では、図３９（ｂ）に
示すように、ＳＲＡＭアレイに書き込まれた１６ビット
のデータ４組を、フラッシュメモリアレイ１１へ転送す
る場合には、内部転送用データバス１７のバス幅が３２
ビットになっていることにより、フラッシュメモリアレ
イ１１に対して、３２ビットのデータの書き込みを２回
繰り返せばよい。
【０１５３】これに対して、図３９（ｃ）に示すよう
に、内部転送用データバス１７のバス幅が１６ビットに
なっている場合には、ＳＲＡＭアレイに書き込まれた１
６ビットのデータ４組をフラッシュメモリアレイ１１へ
転送するに際して、フラッシュメモリアレイ１１に対し
て、１６ビットのデータの書き込みを、４回繰り返す必
要がある。
に、内部転送用データバス１７のバス幅が１６ビットに
なっている場合には、ＳＲＡＭアレイに書き込まれた１
６ビットのデータ４組をフラッシュメモリアレイ１１へ
転送するに際して、フラッシュメモリアレイ１１に対し
て、１６ビットのデータの書き込みを、４回繰り返す必
要がある。
【０１５４】このように、内部転送用データバス１７の
バス幅が、入出力データバス１６のバス幅よりも大きく
なっていることにより、ライトステートマシンＷＳＭに
よるＳＲＡＭアレイからのデータの読み出し、ＷＳＭに
よるフラッシュメモリアレイ１１へのデータの書き込み
を高速で行うことができる。
バス幅が、入出力データバス１６のバス幅よりも大きく
なっていることにより、ライトステートマシンＷＳＭに
よるＳＲＡＭアレイからのデータの読み出し、ＷＳＭに
よるフラッシュメモリアレイ１１へのデータの書き込み
を高速で行うことができる。
【０１５５】本発明の半導体記憶装置は、このように、
従来、必要であった外付けＳＲＡＭを設ける必要がな
く、また、ＳＲＡＭの必要容量を低減することができ
る。すでに述べたように、ＳＲＡＭとフラッシュメモリ
では、データの読み出し時間は、共に１００ｎｓ程度
と、ほぼ等しくなっているが、データの書き込み時間
は、フラッシュメモリでは、ＳＲＡＭに比べて、けた違
いに遅い。本発明の半導体記憶装置では、フラッシュメ
モリへのデータの書き込み時間を見かけ上速くすること
ができる。また、従来、ＳＲＡＭに保存していたデータ
を、フラッシュメモリに保存することによって、ＳＲＡ
Ｍの必要容量を削減することができ、しかも、全体のチ
ップ面積を低減することができる。
従来、必要であった外付けＳＲＡＭを設ける必要がな
く、また、ＳＲＡＭの必要容量を低減することができ
る。すでに述べたように、ＳＲＡＭとフラッシュメモリ
では、データの読み出し時間は、共に１００ｎｓ程度
と、ほぼ等しくなっているが、データの書き込み時間
は、フラッシュメモリでは、ＳＲＡＭに比べて、けた違
いに遅い。本発明の半導体記憶装置では、フラッシュメ
モリへのデータの書き込み時間を見かけ上速くすること
ができる。また、従来、ＳＲＡＭに保存していたデータ
を、フラッシュメモリに保存することによって、ＳＲＡ
Ｍの必要容量を削減することができ、しかも、全体のチ
ップ面積を低減することができる。
【０１５６】すなわち、フラッシュメモリは、１ビット
のデータを、１つのトランジスタによって記憶している
のに対して、ＳＲＡＭでは、１ビットのデータを、６つ
のトランジスタによって記憶しているために、ＳＲＡＭ
に代えてフラッシュメモリにデータを記憶させることに
より、全体のチップ面積を低減することができる。
のデータを、１つのトランジスタによって記憶している
のに対して、ＳＲＡＭでは、１ビットのデータを、６つ
のトランジスタによって記憶しているために、ＳＲＡＭ
に代えてフラッシュメモリにデータを記憶させることに
より、全体のチップ面積を低減することができる。
【０１５７】しかも、本発明の半導体記憶装置では、い
ずれかのＳＲＡＭアレイからフラッシュへのデータ転送
中に、外部ＣＰＵから他のＳＲＡＭアレイへの書きこみ
が可能であるため、保存すべきデータを、１つのＳＲＡ
Ｍアレイに対して高速で書き込みつつ、他のＳＲＡＭア
レイからフラッシュメモリへのデータ転送を実行でき、
見かけ上、フラッシュメモリへのデータの書きこみを速
くすることができる。
ずれかのＳＲＡＭアレイからフラッシュへのデータ転送
中に、外部ＣＰＵから他のＳＲＡＭアレイへの書きこみ
が可能であるため、保存すべきデータを、１つのＳＲＡ
Ｍアレイに対して高速で書き込みつつ、他のＳＲＡＭア
レイからフラッシュメモリへのデータ転送を実行でき、
見かけ上、フラッシュメモリへのデータの書きこみを速
くすることができる。
【０１５８】なお、本発明の半導体記憶装置では、一対
のＳＲＡＭ０およびＳＲＡＭ１に代えて、高速での書き
換えが可能な一対のＦＲＡＭアレイを使用するようにし
てもよい。この場合も、図４０に示すように、ＦＲＡＭ
アレイであるＦＲＡＭ０およびＦＲＡＭ１と、ライトス
テートマシンＷＳＭとの間でデータの転送が可能であ
る。なお、ＦＲＡＭアレイは、２つ以上設けるようにし
てもよい。
のＳＲＡＭ０およびＳＲＡＭ１に代えて、高速での書き
換えが可能な一対のＦＲＡＭアレイを使用するようにし
てもよい。この場合も、図４０に示すように、ＦＲＡＭ
アレイであるＦＲＡＭ０およびＦＲＡＭ１と、ライトス
テートマシンＷＳＭとの間でデータの転送が可能であ
る。なお、ＦＲＡＭアレイは、２つ以上設けるようにし
てもよい。
【０１５９】このような構成の半導体記憶装置は、ＦＲ
ＡＭアレイは、ＳＲＡＭアレイと同様に高速での書き換
えが可能であるにもかかわらず、ＦＲＡＭアレイを構成
するＦＲＡＭセルは、ＳＲＡＭアレイを構成するＳＲＡ
Ｍセルよりもセル面積が小さいために、全体のチップ面
積を小さくすることができる。
ＡＭアレイは、ＳＲＡＭアレイと同様に高速での書き換
えが可能であるにもかかわらず、ＦＲＡＭアレイを構成
するＦＲＡＭセルは、ＳＲＡＭアレイを構成するＳＲＡ
Ｍセルよりもセル面積が小さいために、全体のチップ面
積を小さくすることができる。
【０１６０】
【発明の効果】以上のように、本発明の半導体記憶装置
は、データを、一旦、書き込み時間の短いＳＲＡＭ等の
揮発性半導体記憶素子、あるいは高速動作可能な不揮発
性半導体記憶素子によって構成された第１メモリアレイ
に記憶し、一括してフラッシュメモリ等の不揮発性半導
体記憶素子によって構成された第２メモリアレイへ転送
するようになっているために、不揮発性半導体記憶素子
によって構成された第２メモリアレイへのデータ転送中
において、外部ＣＰＵ等の外部接続装置は、待機時間が
不要になり、外部接続装置は他の処理を実施することが
可能になる。
は、データを、一旦、書き込み時間の短いＳＲＡＭ等の
揮発性半導体記憶素子、あるいは高速動作可能な不揮発
性半導体記憶素子によって構成された第１メモリアレイ
に記憶し、一括してフラッシュメモリ等の不揮発性半導
体記憶素子によって構成された第２メモリアレイへ転送
するようになっているために、不揮発性半導体記憶素子
によって構成された第２メモリアレイへのデータ転送中
において、外部ＣＰＵ等の外部接続装置は、待機時間が
不要になり、外部接続装置は他の処理を実施することが
可能になる。
【０１６１】さらに、複数組の第１メモリアレイが設け
られて、一方の第１メモリアレイが、第２メモリアレイ
に対してデータ転送している間に他の第１メモリアレイ
に対してデータの書き込みが可能になっているために、
より多数のデータを短時間で書き込むことができる。ま
た、第２メモリアレイのデータを消去する場合にも、同
時に、第１メモリアレイに対してデータの書き込みを行
うことができる。一方の第１メモリアレイがデータを転
送している間は、他方の第１メモリアレイは、データを
外部に読み出すこともできるために、ワーク用として使
用することができる。
られて、一方の第１メモリアレイが、第２メモリアレイ
に対してデータ転送している間に他の第１メモリアレイ
に対してデータの書き込みが可能になっているために、
より多数のデータを短時間で書き込むことができる。ま
た、第２メモリアレイのデータを消去する場合にも、同
時に、第１メモリアレイに対してデータの書き込みを行
うことができる。一方の第１メモリアレイがデータを転
送している間は、他方の第１メモリアレイは、データを
外部に読み出すこともできるために、ワーク用として使
用することができる。
【０１６２】さらに、外部接続装置からのデータは、第
１メモリアレイに一旦書き込まれた後に、第２メモリア
レイに転送されて、第２メモリアレイに記憶されるため
に、一時的なデータ保持に使用される外付けＳＲＡＭを
設ける必要がない。その結果、全体のチップ面積を減少
させることができる。
１メモリアレイに一旦書き込まれた後に、第２メモリア
レイに転送されて、第２メモリアレイに記憶されるため
に、一時的なデータ保持に使用される外付けＳＲＡＭを
設ける必要がない。その結果、全体のチップ面積を減少
させることができる。
【図１】不揮発性半導体記憶素子であるフラッシュメモ
リのメモリセルの構造を示す回路図である。
リのメモリセルの構造を示す回路図である。
【図２】ＮＯＲ型フラッシュメモリにおけるブロック構
造、特に、Ｘデコーダとワード線との関係を示す回路図
である。
造、特に、Ｘデコーダとワード線との関係を示す回路図
である。
【図３】揮発性半導体記憶素子であるＳＲＡＭのメモリ
セルの構造を示す回路図である。
セルの構造を示す回路図である。
【図４】本発明の半導体記憶装置の実施の形態の一例を
示す概略構成図である。
示す概略構成図である。
【図５】その半導体記憶装置におけるアドレスマップの
一例を示す構成図である。
一例を示す構成図である。
【図６】その半導体記憶装置においてＳＲＡＭアレイに
対するデータの書き込み時におけるデータの流れを示す
概略図である。
対するデータの書き込み時におけるデータの流れを示す
概略図である。
【図７】そのデータ書き込み時におけるコマンドの一例
を示すタイミングチャートである。
を示すタイミングチャートである。
【図８】そのデータ書き込み時におけるコマンドの他の
例を示すタイミングチャートである。
例を示すタイミングチャートである。
【図９】本発明の半導体記憶装置において、ＳＲＡＭア
レイからフラッシュメモリアレイへデータ転送するとき
のデータの流れを示す概略図である。
レイからフラッシュメモリアレイへデータ転送するとき
のデータの流れを示す概略図である。
【図１０】そのデータ転送時におけるコマンドの一例を
示すタイミングチャートである。
示すタイミングチャートである。
【図１１】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへデータ転送時にお
けるデータの流れを示す概略図である。
アレイからフラッシュメモリアレイへデータ転送時にお
けるデータの流れを示す概略図である。
【図１２】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへＳＲＡＭアレイ内
のデータを一括データ転送する場合のコマンドの一例を
示すタイミングチャートである。
アレイからフラッシュメモリアレイへＳＲＡＭアレイ内
のデータを一括データ転送する場合のコマンドの一例を
示すタイミングチャートである。
【図１３】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへＳＲＡＭアレイ内
のデータを、任意のデータ数だけ転送する場合のコマン
ド入力の一例を示すタイミングチャートである。
アレイからフラッシュメモリアレイへＳＲＡＭアレイ内
のデータを、任意のデータ数だけ転送する場合のコマン
ド入力の一例を示すタイミングチャートである。
【図１４】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへのデータ時のデー
タの流れを示す概略図である。
アレイからフラッシュメモリアレイへのデータ時のデー
タの流れを示す概略図である。
【図１５】その場合のコマンドの一例を示すタイミング
チャートである。
チャートである。
【図１６】その場合のコマンドの他の例を示すタイミン
グチャートである。
グチャートである。
【図１７】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへデータ転送中に、
もう一方のＳＲＡＭアレイに対してデータ書き込みを行
う場合のデータの流れを示す概略図である。
アレイからフラッシュメモリアレイへデータ転送中に、
もう一方のＳＲＡＭアレイに対してデータ書き込みを行
う場合のデータの流れを示す概略図である。
【図１８】その場合のコマンドの一例を示すタイミング
チャートである。
チャートである。
【図１９】本発明の半導体記憶装置において、ＳＲＡＭ
アレイとフラッシュメモリアレイとの間でのデータ転送
に際してデータが一致する場合のデータの流れを示す概
略図である。
アレイとフラッシュメモリアレイとの間でのデータ転送
に際してデータが一致する場合のデータの流れを示す概
略図である。
【図２０】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへのデータ転送中
に、そのＳＲＡＭアレイに対してデータ書き込みを禁止
する場合のデータの流れを示す概略図である。
アレイからフラッシュメモリアレイへのデータ転送中
に、そのＳＲＡＭアレイに対してデータ書き込みを禁止
する場合のデータの流れを示す概略図である。
【図２１】本発明の半導体記憶装置において、ＳＲＡＭ
アレイからフラッシュメモリアレイへデータ転送中に、
そのＳＲＡＭアレイがデータ転送中であることの情報を
出力する場合のデータの流れを示す概略図である。
アレイからフラッシュメモリアレイへデータ転送中に、
そのＳＲＡＭアレイがデータ転送中であることの情報を
出力する場合のデータの流れを示す概略図である。
【図２２】本発明の半導体記憶装置において、フラッシ
ュメモリアレイのデータ消去中に、ＳＲＡＭアレイに対
してデータを書き込みおよび読み出しする場合のデータ
の流れを示す概略図である。
ュメモリアレイのデータ消去中に、ＳＲＡＭアレイに対
してデータを書き込みおよび読み出しする場合のデータ
の流れを示す概略図である。
【図２３】その場合のコマンドの一例を示すタイミング
チャートである。
チャートである。
【図２４】本発明の半導体記憶装置において、一方のＳ
ＲＡＭアレイのサイズとフラッシュメモリアレイのブロ
ックのサイズとが等しい場合におけるデータ転送時のデ
ータの流れを示す概略図である。
ＲＡＭアレイのサイズとフラッシュメモリアレイのブロ
ックのサイズとが等しい場合におけるデータ転送時のデ
ータの流れを示す概略図である。
【図２５】（ａ）は、本発明の半導体記憶装置における
アドレスマップの他の例を示す構成図、（ｂ）は、その
アドレスマップを有する半導体記憶装置の概略構成図で
ある。
アドレスマップの他の例を示す構成図、（ｂ）は、その
アドレスマップを有する半導体記憶装置の概略構成図で
ある。
【図２６】本発明の半導体記憶装置において、ＣＥ０＃
とＣＥ１＃とを切り換える構成を示す概略図である。
とＣＥ１＃とを切り換える構成を示す概略図である。
【図２７】本発明の半導体記憶装置において、フラッシ
ュメモリアレイに複数のバンクが設けられた構成を示す
概略図である。
ュメモリアレイに複数のバンクが設けられた構成を示す
概略図である。
【図２８】その半導体記憶装置にいて、フラッシュメモ
リアレイの各バンクに対するデータの流れを示す概略図
である。
リアレイの各バンクに対するデータの流れを示す概略図
である。
【図２９】その半導体記憶装置にいて、フラッシュメモ
リアレイの一方のバンクのイレース制御時におけるデー
タの流れを示す概略図である。
リアレイの一方のバンクのイレース制御時におけるデー
タの流れを示す概略図である。
【図３０】本発明の半導体記憶装置において、ＳＲＡＭ
アレイがリセット可能になった構成におけるデータの流
れの一例を示す概略図である。
アレイがリセット可能になった構成におけるデータの流
れの一例を示す概略図である。
【図３１】その半導体記憶装置のＳＲＡＭアレイに使用
されるＳＲＡＭの構成を示す回路図である。
されるＳＲＡＭの構成を示す回路図である。
【図３２】本発明の半導体記憶装置において、ＳＲＡＭ
アレイがリセット可能になった構成におけるデータの流
れの他の例を示す概略図である。
アレイがリセット可能になった構成におけるデータの流
れの他の例を示す概略図である。
【図３３】本発明の半導体記憶装置において、ＳＲＡＭ
アレイの書き換え不可能機能を有する構成におけるデー
タの流れの一例を示す概略図である。
アレイの書き換え不可能機能を有する構成におけるデー
タの流れの一例を示す概略図である。
【図３４】本発明の半導体記憶装置において、ＳＲＡＭ
アレイの書き換え不可能機能を有する構成におけるデー
タの流れの他の例を示す概略図である。
アレイの書き換え不可能機能を有する構成におけるデー
タの流れの他の例を示す概略図である。
【図３５】本発明の半導体記憶装置において、ＳＲＡＭ
アレイのデータが転送された後に初期化する際のデータ
の流れの一例を示す概略図である。
アレイのデータが転送された後に初期化する際のデータ
の流れの一例を示す概略図である。
【図３６】本発明の半導体記憶装置において、クロック
信号が入力される構成を示す概略図である。
信号が入力される構成を示す概略図である。
【図３７】（ａ）は、本発明の半導体記憶装置におい
て、入出力データバスの構成の一例を示す概略図、
（ｂ）および（ｃ）は、それぞれ、その入出力データバ
スについての説明図である。
て、入出力データバスの構成の一例を示す概略図、
（ｂ）および（ｃ）は、それぞれ、その入出力データバ
スについての説明図である。
【図３８】本発明の半導体記憶装置において、入出力デ
ータバスのバス幅が切り換え可能になった構成の一例を
示す概略図である。
ータバスのバス幅が切り換え可能になった構成の一例を
示す概略図である。
【図３９】（ａ）は、本発明の半導体記憶装置におい
て、入出力データバスの構成の他の例を示す概略図、
（ｂ）および（ｃ）は、それぞれ、その入出力データバ
スについての説明図である。
て、入出力データバスの構成の他の例を示す概略図、
（ｂ）および（ｃ）は、それぞれ、その入出力データバ
スについての説明図である。
【図４０】本発明の半導体記憶装置において、ＦＲＡＭ
アレイを使用した構成を示す概略図である。
アレイを使用した構成を示す概略図である。
１ フラッシュメモリセル ２ コントロールゲート２ ３ フローティングゲート ４ ソース ５ ドレイン ６、６ａ ＳＲＡＭメモリセル ７ スイッチ用トランジスタ ８ インバータ ９ リセット用トランジスタ １１ フラッシュメモリアレイ １２ コマンド認識部 １４ 電圧検出回路 １５ データ転送情報回路 １６ 入出力データバス １７ 内部データ転送用バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 隅谷 憲 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5B015 HH01 HH03 JJ21 KB92 MM10 NN06 PP01 PP06 QQ16 5B025 AA03 AC01 AE00 AE05
Claims (32)
- 【請求項１】 複数の揮発性半導体記憶素子によってそ
れぞれ構成されており、外部接続装置に対して入出力ピ
ンによって、データの読み出しおよび書き込みが可能に
なった複数の第１メモリアレイと、 各第１メモリアレイとは独立して動作可能に設けられて
おり、不揮発性半導体記憶素子によって構成された少な
くとも１つのブロックを有する第２のメモリアレイと、 前記各第１メモリアレイと前記第２メモリアレイとの間
にて相互にデータを転送するデータ転送手段と、 を具備することを特徴とする半導体記憶装置。 - 【請求項２】 前記各第１メモリアレイ、第２メモリア
レイ、および前記データ転送手段は、同一チップ上に設
けられている請求項１に記載の半導体記憶装置。 - 【請求項３】 請求項１または２に記載された半導体記
憶装置において、前記第１メモリアレイが、揮発性半導
体記憶素子に代えて高速動作可能な不揮発性半導体記憶
素子によって構成されていることを特徴とする半導体記
憶装置。 - 【請求項４】 前記第１メモリアレイは、それぞれ、前
記第２メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出しおよび書き換えができる請求
項１または３に記載の半導体記憶装置。 - 【請求項５】 前記第２メモリアレイは、前記いずれか
の第１メモリアレイとデータ転送中に、外部接続装置に
よって、データの読み出し、書き込み、消去ができる請
求項１または３に記載の半導体記憶装置。 - 【請求項６】 前記第１メモリアレイに対するアクセス
が、前記第２メモリアレイに対するアクセスに用いるコ
マンドによって実施される請求項１または３に記載の半
導体記憶装置。 - 【請求項７】 前記データ転送手段は、前記各第１メモ
リアレイにおける任意のアドレスのデータを前記第２メ
モリアレイの任意のアドレスに転送するとともに、前記
第２メモリアレイにおける任意のアドレスのデータを前
記第１メモリアレイの任意のアドレスに転送する請求項
１または３に記載の半導体記憶装置。 - 【請求項８】 前記データ転送手段は、前記各第１メモ
リアレイにおける任意の領域のデータを前記第２メモリ
アレイの任意の領域に転送することができるとともに、
前記第２メモリアレイの任意の領域のデータをいずれか
の第１メモリアレイの任意の領域に転送することができ
る請求項１または３に記載の半導体記憶装置。 - 【請求項９】 前記データ転送手段は、前記各第１メモ
リアレイにおける全てのデータを、前記第２メモリアレ
イの任意の領域にそれぞれ転送することができるととも
に、前記各第１メモリアレイの全ての領域に書き込まれ
るデータ量に相当するデータを、各第１メモリアレイに
それぞれ転送することができる請求項１または３に記載
の半導体記憶装置。 - 【請求項１０】 前記データ転送手段は、第１メモリア
レイおよび第２メモリアレイにおける転送先のアドレス
のデータと転送元のアドレスのデータとを比較して、転
送先のアドレスのデータと転送元のアドレスのデータと
が一致する場合にデータを転送せず、データが異なる場
合にデータを転送する請求項１または３に記載の半導体
記憶装置。 - 【請求項１１】 前記データ転送手段によって第２メモ
リアレイとの間でデータ転送されている第１メモリアレ
イ以外の第１のメモリアレイが、外部接続装置によって
アクセス可能である請求項４に記載の半導体記憶装置。 - 【請求項１２】 前記データ転送手段によって第２メモ
リアレイとの間でデータ転送されている第１メモリアレ
イは、外部接続装置からのアクセスが禁止される請求項
１１に記載の半導体記憶装置。 - 【請求項１３】 前記データ転送手段によって第２メモ
リアレイとの間でデータ転送されている第１メモリアレ
イは、外部接続装置からのアクセスによって、第２メモ
リアレイとの間のデータ転送を一時中断して、外部接続
装置によってアクセスされ、外部接続装置によるアクセ
スが終了した後に、第２メモリアレイとの間でのデータ
転送が再開される請求項１１に記載の半導体記憶装置。 - 【請求項１４】 外部接続装置により、前記第２メモリ
アレイのいずれかのブロックのデータが消去されている
間、または、第２メモリアレイへの書き込みを実行して
いる間は、前記第１メモリアレイは、外部接続装置から
のアクセスが可能である請求項５に記載の半導体記憶装
置。 - 【請求項１５】 少なくとも１つの第１メモリアレイの
サイズが、第２メモリアレイにおいてデータが一括消去
されるブロック単位に等しいサイズ、または倍数あるい
は整数分の１のサイズに構成されている請求項１または
３に記載の半導体記憶装置。 - 【請求項１６】 入力されたアドレスに対応するメモリ
空間が、第１メモリアレイおよび第２メモリアレイにお
いてそれぞれ独立しており、第１メモリアレイおよび第
２メモリアレイに対するメモリ空間に対するアクセス
が、同一の制御端子によって行われる請求項１または３
に記載の半導体記憶装置。 - 【請求項１７】 入力されたアドレスに対応するメモリ
空間が第１メモリアレイおよび第２メモリアレイにおい
て同一の空間に存在しており、第１メモリアレイのメモ
リ空間に対するアクセスと第２メモリアレイのメモリ空
間に対するアクセスとが異なる制御端子によって行われ
る請求項１または３に記載の半導体記憶装置。 - 【請求項１８】 第１メモリアレイのメモリ空間に対す
るアクセスと、第２メモリアレイのメモリ空間に対する
アクセスとが、１本の制御端子による場合と、２本以上
の制御端子による場合とに切り換えられる請求項１７に
記載の半導体記憶装置。 - 【請求項１９】 前記第２メモリアレイは、データの書
き換え動作および読み出し動作をそれぞれ独立して実行
可能な複数のバンクを有しており、各バンクと各第１メ
モリアレイとが、前記データ転送手段によって、相互に
データ転送可能である請求項１または３に記載の半導体
記憶装置。 - 【請求項２０】 前記第２メモリアレイにおけるバンク
と、いずれかの第１メモリアレイとの間で相互にデータ
転送中に、外部接続装置によって、各第１メモリアレイ
からのデータの読み出し、各第１メモリアレイのへのデ
ータの書き込み、および第２メモリアレイにおけるデー
タ転送に使用されていないバンクからのデータの読み出
しができる請求項１９記載の半導体記憶装置。 - 【請求項２１】 前記第２メモリアレイにおけるいずれ
かのバンク内のデータを消去している間、または、外部
接続装置により、第２メモリアレイのいずれかのバンク
に対して書き込みを実行している間に、外部接続装置に
よって、各第１メモリアレイからのデータの読み出し、
各第１メモリアレイへのデータの書き込みが可能であ
り、また第２メモリアレイにおけるデータの消去または
書き込みを実行していないバンクからのデータの読み出
しが可能である請求項１または３に記載の半導体記憶装
置。 - 【請求項２２】 前記第１メモリアレイの少なくとも１
つは、全てのデータを特定の値にリセットできる請求項
１または３に記載の半導体記憶装置。 - 【請求項２３】 前記第１メモリアレイは、第２メモリ
アレイにおいてデータ消去完了後のセルに等しい値にリ
セットできる請求項２２に記載の半導体記憶装置。 - 【請求項２４】 前記第１メモリアレイのデータを第２
メモリアレイに転送する際に、その第１メモリアレイ
が、データを転送された後にリセットできる請求項２２
に記載の半導体記憶装置。 - 【請求項２５】 前記第１メモリアレイの少なくとも１
つは、データの書き換えが不可能にできる請求項１また
は３に記載の半導体記憶装置。 - 【請求項２６】 前記データ転送手段は、電源投入時、
または、消費電流を削減して初期状態とするパワーダウ
ンから通常の使用状態への復帰時に、前記第２メモリア
レイ内の任意の領域のデータを、いずれかの第１メモリ
アレイの任意の領域に転送する請求項１または３に記載
の半導体記憶装置。 - 【請求項２７】 前記第１メモリアレイは、第２メモリ
アレイからデータが転送されると、データの書き換えが
不可能にできる請求項２６に記載の半導体記憶装置。 - 【請求項２８】 前記第１メモリアレイまたは第２メモ
リアレイに対する外部接続装置のアクセスが、クロック
信号に同期して行われる請求項１または３に記載の半導
体記憶装置。 - 【請求項２９】 前記いずれかの第１メモリアレイと第
２メモリアレイとの間でのデータの転送状況が外部接続
装置に出力される請求項１または３に記載の半導体記憶
装置。 - 【請求項３０】 データの入出力に使用される、あらか
じめ決められたバス幅をもつ入出力データバスを、第１
メモリアレイまたは第２メモリアレイが各々個別に使用
する場合、あるいは、第１メモリアレイおよび第２メモ
リアレイが使用する場合に切り換えられる請求項１また
は３に記載の半導体記憶装置。 - 【請求項３１】 前記第１メモリアレイまたは第２メモ
リアレイが使用できる入出力データバスの前記切り換え
が、外部接続装置に接続された制御端子、または、あら
かじめ定められたコマンドによって切り換えられる請求
項３０に記載の半導体記憶装置。 - 【請求項３２】 前記各第１メモリアレイと第２メモリ
アレイとの間でのデータ転送に使用されるデータバスの
バス幅が、入出力データバスのバス幅よりも大きくなっ
ている請求項１または３に記載の半導体記憶装置。
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Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6549475B2 (en) | 2001-06-28 | 2003-04-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and information device |
| JP2004102781A (ja) * | 2002-09-11 | 2004-04-02 | Hitachi Ltd | メモリシステム |
| WO2004049168A1 (ja) * | 2002-11-28 | 2004-06-10 | Renesas Technology Corp. | メモリモジュール、メモリシステム、及び情報機器 |
| US6785185B2 (en) | 2001-06-28 | 2004-08-31 | Sharp Kabushiki Kaisha | Semiconductor memory device, information apparatus, and method for determining access period for semiconductor memory device |
| JP2004318933A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005044341A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム |
| JP2005196739A (ja) * | 2003-12-29 | 2005-07-21 | Samsung Electronics Co Ltd | デュアルチップパッケージ |
| JP2006294218A (ja) * | 2005-04-07 | 2006-10-26 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそのマルチページコピーバック方法 |
| JP2007220110A (ja) * | 2006-02-08 | 2007-08-30 | Qimonda Ag | 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース |
| JP2007242049A (ja) * | 2007-05-21 | 2007-09-20 | Renesas Technology Corp | メモリモジュール |
| US7330372B2 (en) | 2002-02-06 | 2008-02-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| JP2008134685A (ja) * | 2006-11-27 | 2008-06-12 | Konica Minolta Business Technologies Inc | 不揮発メモリシステム及び不揮発メモリ制御方法 |
| JP2008146446A (ja) * | 2006-12-12 | 2008-06-26 | Win System:Kk | データ書き込み方法および表示器 |
| JP2008181670A (ja) * | 2008-04-21 | 2008-08-07 | Renesas Technology Corp | 半導体記憶装置 |
| US7450457B2 (en) | 2002-02-07 | 2008-11-11 | Solid State Storage Solutions Llc | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
| JP2009123236A (ja) * | 2009-02-26 | 2009-06-04 | Solid State Storage Solutions Llc | メモリシステム |
| JP2009266305A (ja) * | 2008-04-25 | 2009-11-12 | Spansion Llc | メモリシステムおよびその制御方法 |
| US7958288B2 (en) | 2003-09-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of controlling the same |
| JP2011192299A (ja) * | 2011-05-20 | 2011-09-29 | Renesas Electronics Corp | メモリモジュールとコントローラ |
| JP2012208961A (ja) * | 2012-07-30 | 2012-10-25 | Solid State Storage Solutions Llc | メモリシステム |
| JP2014182815A (ja) * | 2013-03-15 | 2014-09-29 | Boeing Co | 揮発性シャドウメモリを介した不揮発性メモリへのアクセス |
| JP2015102911A (ja) * | 2013-11-21 | 2015-06-04 | キヤノン株式会社 | 電子機器 |
| JP2016527647A (ja) * | 2013-08-12 | 2016-09-08 | マイクロン テクノロジー， インク． | ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法 |
| JP7173751B2 (ja) | 2017-05-11 | 2022-11-16 | 三星電子株式会社 | メモリモジュール、メモリシステム及び動作方法 |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1324484C (zh) * | 2001-03-15 | 2007-07-04 | 三洋电机株式会社 | 可复原只容许唯一存在的专用数据的数据记录装置 |
| US6772276B2 (en) | 2002-01-04 | 2004-08-03 | Intel Corporation | Flash memory command abstraction |
| JP2003346474A (ja) * | 2002-03-19 | 2003-12-05 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
| JP4010400B2 (ja) | 2002-06-14 | 2007-11-21 | シャープ株式会社 | 半導体記憶装置およびデータ書き込み制御方法 |
| JP4124692B2 (ja) * | 2003-04-25 | 2008-07-23 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| JP2004348818A (ja) * | 2003-05-20 | 2004-12-09 | Sharp Corp | 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器 |
| KR100606242B1 (ko) * | 2004-01-30 | 2006-07-31 | 삼성전자주식회사 | 불휘발성 메모리와 호스트간에 버퍼링 동작을 수행하는멀티 포트 휘발성 메모리 장치, 이를 이용한 멀티-칩패키지 반도체 장치 및 이를 이용한 데이터 처리장치 |
| KR100609623B1 (ko) * | 2005-02-16 | 2006-08-08 | 삼성전자주식회사 | 내부 메모리 디바이스간의 직접적 데이터 이동이 가능한 복합 메모리 칩 및 데이터 이동방법 |
| DE102005038938B4 (de) | 2005-08-17 | 2020-04-02 | Infineon Technologies Ag | Speicheranordnung mit einem Speicherelement |
| WO2007026393A1 (ja) * | 2005-08-30 | 2007-03-08 | Spansion Llc | 半導体装置およびその制御方法 |
| US7876613B2 (en) * | 2006-05-18 | 2011-01-25 | Samsung Electronics Co., Ltd. | Multi-bit flash memory devices having a single latch structure and related programming methods, systems and memory cards |
| JP2008010070A (ja) * | 2006-06-29 | 2008-01-17 | Toshiba Corp | 半導体記憶装置 |
| US9348750B1 (en) * | 2006-12-14 | 2016-05-24 | Xilinx, Inc. | Circuit for and method of realigning data at a receiver |
| US8874831B2 (en) * | 2007-06-01 | 2014-10-28 | Netlist, Inc. | Flash-DRAM hybrid memory module |
| US8264899B2 (en) * | 2008-11-19 | 2012-09-11 | Stmicroelectronics International N.V. | Assistance in reset of data storage array |
| KR20100097456A (ko) * | 2009-02-26 | 2010-09-03 | 삼성전자주식회사 | 메모리 시스템 및 그것의 플래시 변화 계층의 주소 할당 방법 |
| US8631177B1 (en) * | 2010-06-24 | 2014-01-14 | Smsc Holdings S.A.R.L. | Multi-port device with controller for storage media device port |
| KR101856506B1 (ko) * | 2011-09-22 | 2018-05-11 | 삼성전자주식회사 | 데이터 저장 장치 및 그것의 데이터 쓰기 방법 |
| JP5701810B2 (ja) * | 2012-04-06 | 2015-04-15 | 株式会社東芝 | センサデータ記録装置、方法及びプログラム |
| US9147464B1 (en) * | 2012-05-15 | 2015-09-29 | Adesto Technologies Corporation | System architecture with multiple memory types, including programmable impedance memory elements |
| US9792989B2 (en) * | 2013-02-07 | 2017-10-17 | Toshiba Memory Corporation | Memory system including nonvolatile memory |
| US9640256B1 (en) * | 2016-05-26 | 2017-05-02 | Nxp Usa, Inc. | Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array |
| US11226755B1 (en) * | 2017-09-28 | 2022-01-18 | Amazon Technologies, Inc. | Core dump in a storage device |
| US11928341B2 (en) | 2022-02-24 | 2024-03-12 | Changxin Memory Technologies, Inc. | Sleep control method and sleep control circuit |
| CN116705105A (zh) * | 2022-02-24 | 2023-09-05 | 长鑫存储技术有限公司 | 存储电路、数据传输电路和存储器 |
| EP4258116A4 (en) | 2022-02-24 | 2024-01-03 | Changxin Memory Technologies, Inc. | DATA TRANSMISSION CIRCUIT AND DATA TRANSMISSION METHOD |
| EP4258115A4 (en) | 2022-02-24 | 2024-01-03 | Changxin Memory Technologies, Inc. | DATA ERROR CORRECTION CIRCUIT AND DATA TRANSFER CIRCUIT |
| KR20230128960A (ko) | 2022-02-24 | 2023-09-05 | 창신 메모리 테크놀로지즈 아이엔씨 | 데이터 전송 회로, 데이터 전송 방법 및 메모리 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4685085A (en) * | 1985-06-17 | 1987-08-04 | Rockwell International Corporation | Non-volatile ram cell with charge pumps |
| US4706220A (en) * | 1986-02-14 | 1987-11-10 | Rockwell International Corporation | Non-volatile RAM cell with dual high voltage precharge |
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
| US4964078A (en) * | 1989-05-16 | 1990-10-16 | Motorola, Inc. | Combined multiple memories |
| CA2010122A1 (en) * | 1989-06-21 | 1990-12-21 | Makoto Sakamoto | Integrated circuit including programmable circuit |
| US5343437A (en) * | 1993-02-19 | 1994-08-30 | Motorola Inc. | Memory having nonvolatile and volatile memory banks |
| JP3594626B2 (ja) * | 1993-03-04 | 2004-12-02 | 株式会社ルネサステクノロジ | 不揮発性メモリ装置 |
| US5509134A (en) * | 1993-06-30 | 1996-04-16 | Intel Corporation | Method and apparatus for execution of operations in a flash memory array |
| JPH10144086A (ja) | 1996-11-14 | 1998-05-29 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP3729591B2 (ja) | 1997-04-09 | 2005-12-21 | 株式会社ルネサステクノロジ | 記憶装置およびクロック発振停止時のデータ受け付け制御方法 |
| JPH1185609A (ja) | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置及びそのデータ管理方法 |
-
2000
- 2000-06-12 JP JP2000176182A patent/JP3871184B2/ja not_active Expired - Fee Related
-
2001
- 2001-06-12 KR KR10-2001-0032851A patent/KR100395732B1/ko active IP Right Grant
- 2001-06-12 US US09/881,315 patent/US6522581B2/en not_active Expired - Lifetime
- 2001-06-12 TW TW090114152A patent/TWI231503B/zh active
- 2001-06-12 EP EP01305100A patent/EP1164594A1/en not_active Withdrawn
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6785185B2 (en) | 2001-06-28 | 2004-08-31 | Sharp Kabushiki Kaisha | Semiconductor memory device, information apparatus, and method for determining access period for semiconductor memory device |
| US6549475B2 (en) | 2001-06-28 | 2003-04-15 | Sharp Kabushiki Kaisha | Semiconductor memory device and information device |
| US7586785B2 (en) | 2002-02-06 | 2009-09-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US7330372B2 (en) | 2002-02-06 | 2008-02-12 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US8036040B2 (en) | 2002-02-07 | 2011-10-11 | Solid State Storage Solutions Llc | Memory system with improved efficiency of data transfer between host, buffer, and nonvolatile memory |
| US7450457B2 (en) | 2002-02-07 | 2008-11-11 | Solid State Storage Solutions Llc | Memory system comprising a controller managing independent data transfer between input-output terminal, synchronous dynamic random access memory, and flash memory |
| US7136978B2 (en) | 2002-09-11 | 2006-11-14 | Renesas Technology Corporation | System and method for using dynamic random access memory and flash memory |
| JP2004102781A (ja) * | 2002-09-11 | 2004-04-02 | Hitachi Ltd | メモリシステム |
| JP4499982B2 (ja) * | 2002-09-11 | 2010-07-14 | 株式会社日立製作所 | メモリシステム |
| US7613880B2 (en) | 2002-11-28 | 2009-11-03 | Renesas Technology Corp. | Memory module, memory system, and information device |
| WO2004049168A1 (ja) * | 2002-11-28 | 2004-06-10 | Renesas Technology Corp. | メモリモジュール、メモリシステム、及び情報機器 |
| KR100786603B1 (ko) * | 2002-11-28 | 2007-12-21 | 가부시끼가이샤 르네사스 테크놀로지 | 메모리 모듈, 메모리시스템 및 정보기기 |
| US8185690B2 (en) | 2002-11-28 | 2012-05-22 | Renesas Electronics Corporation | Memory module, memory system, and information device |
| US7991954B2 (en) | 2002-11-28 | 2011-08-02 | Renesas Electronics Corporation | Memory module, memory system, and information device |
| JP2004318933A (ja) * | 2003-04-11 | 2004-11-11 | Renesas Technology Corp | 半導体記憶装置 |
| JP4624008B2 (ja) * | 2003-07-24 | 2011-02-02 | 三星電子株式会社 | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム |
| JP2005044341A (ja) * | 2003-07-24 | 2005-02-17 | Samsung Electronics Co Ltd | 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム |
| US8904142B2 (en) | 2003-09-23 | 2014-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory system controlling writing of data to nonvolatile memories using consecutive logical addresses |
| US8706978B2 (en) | 2003-09-29 | 2014-04-22 | Kabushiki Kaisha Toshiba | Semiconductor storage device having nonvolatile flash and ram with simultaneous data copy and data receive |
| US8001337B2 (en) | 2003-09-29 | 2011-08-16 | Kabushiki Kaisha Toshiba | Memory system with controller for managing management data and reverse flag for reversing write data |
| US8397035B2 (en) | 2003-09-29 | 2013-03-12 | Kabushiki Kaisha Toshiba | Semiconductor memory system with first and second nonvolatile memories storing user and management data and a controller controlling read/write of the memories and having simultaneous data transfer in and out of one of the memories |
| US7996634B2 (en) | 2003-09-29 | 2011-08-09 | Kabushiki Kaisha Toshiba | Memory system with controller for managing management data and reverse flag for reversing write data |
| US7958287B2 (en) | 2003-09-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of controlling the same |
| US7958288B2 (en) | 2003-09-29 | 2011-06-07 | Kabushiki Kaisha Toshiba | Semiconductor storage device and method of controlling the same |
| US8209460B2 (en) | 2003-12-29 | 2012-06-26 | Samsung Electronics Co., Ltd. | Dual memory chip package operable to access heterogeneous memory chips |
| JP4555053B2 (ja) * | 2003-12-29 | 2010-09-29 | 三星電子株式会社 | デュアルチップパッケージ |
| JP2005196739A (ja) * | 2003-12-29 | 2005-07-21 | Samsung Electronics Co Ltd | デュアルチップパッケージ |
| JP2006294218A (ja) * | 2005-04-07 | 2006-10-26 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びそのマルチページコピーバック方法 |
| JP4593575B2 (ja) * | 2006-02-08 | 2010-12-08 | キモンダ アクチエンゲゼルシャフト | 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース |
| JP2007220110A (ja) * | 2006-02-08 | 2007-08-30 | Qimonda Ag | 埋め込み型コンピュータシステムの各構成部材のための共通化インターフェース |
| JP2008134685A (ja) * | 2006-11-27 | 2008-06-12 | Konica Minolta Business Technologies Inc | 不揮発メモリシステム及び不揮発メモリ制御方法 |
| JP2008146446A (ja) * | 2006-12-12 | 2008-06-26 | Win System:Kk | データ書き込み方法および表示器 |
| JP2007242049A (ja) * | 2007-05-21 | 2007-09-20 | Renesas Technology Corp | メモリモジュール |
| JP2008181670A (ja) * | 2008-04-21 | 2008-08-07 | Renesas Technology Corp | 半導体記憶装置 |
| JP4635173B2 (ja) * | 2008-04-25 | 2011-02-16 | スパンション エルエルシー | メモリシステムおよびその制御方法 |
| JP2009266305A (ja) * | 2008-04-25 | 2009-11-12 | Spansion Llc | メモリシステムおよびその制御方法 |
| JP2009123236A (ja) * | 2009-02-26 | 2009-06-04 | Solid State Storage Solutions Llc | メモリシステム |
| JP2011192299A (ja) * | 2011-05-20 | 2011-09-29 | Renesas Electronics Corp | メモリモジュールとコントローラ |
| JP2012208961A (ja) * | 2012-07-30 | 2012-10-25 | Solid State Storage Solutions Llc | メモリシステム |
| JP2014182815A (ja) * | 2013-03-15 | 2014-09-29 | Boeing Co | 揮発性シャドウメモリを介した不揮発性メモリへのアクセス |
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| JP2015102911A (ja) * | 2013-11-21 | 2015-06-04 | キヤノン株式会社 | 電子機器 |
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