CN116705105A - 存储电路、数据传输电路和存储器 - Google Patents

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CN116705105A CN202210174060.XA CN202210174060A CN116705105A CN 116705105 A CN116705105 A CN 116705105A CN 202210174060 A CN202210174060 A CN 202210174060A CN 116705105 A CN116705105 A CN 116705105A
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高恩鹏
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Abstract

本公开涉及半导体电路设计领域，特别涉及一种存储电路、数据传输电路和存储器，包括：平行于数据传输区域设置的至少一个存储结构，每一存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列，第一存储阵列与数据传输区域的距离小于第二存储阵列与数据传输区域的距离，第一方向为靠近数据传输区域的方向；第一存储阵列中包含读写模块和转发模块，第二存储阵列中包含读写模块，第一存储阵列基于第一存储阵列中的读写模块与数据传输区域进行数据交互，第二存储阵列基于第二存储阵列中的读写模块和第一存储阵列中的转发模块与数据传输区域进行数据传输，以提高存储器的读写数据传输效率，并保证数据传输的准确性。

Description

存储电路、数据传输电路和存储器
技术领域
本公开涉及半导体电路设计领域，特别涉及一种存储电路、数据传输电路和存储器。
背景技术
动态随机存储存储器(Dynamic Random Access Memory，DRAM)具有数据非易失性、省电、体积小，以及无机械结构等特性，适宜作为移动设备的存储设备。
随着技术的进步，消费者对移动设备的性能要求越来越高，使得存储设备传输速率成为评判存储设备优良的关键参数，如何提高存储器的数据传输效率，是当下技术人员亟待解决的问题。
发明内容
本公开实施例提供一种存储电路、数据传输电路和存储器，以提高存储器的读写数据传输效率，并保证数据传输的准确性。
本公开实施例提供了一种存储电路，相邻于数据传输区域设置，包括：平行于数据传输区域设置的至少一个存储结构，每一存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列，第一存储阵列与数据传输区域的距离小于第二存储阵列与数据传输区域的距离，第一方向为靠近数据传输区域的方向；第一存储阵列中包含读写模块和转发模块，第二存储阵列中包含读写模块，第一存储阵列基于第一存储阵列中的读写模块与数据传输区域进行数据交互，第二存储阵列基于第二存储阵列中的读写模块和第一存储阵列中的转发模块与数据传输区域进行数据传输。
通过转发模块的设置，对第二存储阵列的数据读写避免了数据经过第一存储阵列的读写模的转发，从而将第一存储阵列和第二存储阵列的数据传输路径分离，后续可以实现交替读写第一存储阵列和第二存储阵列中的数据，从而减小不同存储阵列数据读出延时的差值，避免延迟较长的读出数据截短延迟较短的读出数据，提升数据传输裕度；另外，通过将第一存储阵列和第二存储阵列的数据传输路径分离，在进行数据读写的过程中，只需判断数据属于写入过程或读出过程，即可确认数据的传输方向，避免了使用同一数据传输路径时，繁杂的数据通路判断过程，从而达到更高的数据传输速率，和数据传输的准确性。
另外，第一存储阵列和第二存储阵列中，包括：在第一方向上连续设置的偶数个存储块，且相邻每两个不重复的存储块共用一读写模块，读写模块设置于对应的两个存储块之间。
另外，存储块还包括：在垂于第一方向的第二方向上连续设置的多个存储子块，多个存储子块共用同一读写模块。
另外，第一存储阵列中的读写模块和第二存储阵列中的读写模块共同沿第一方向排列，在垂直于第一方向的第二方向上，转发模块设置于读写模块的相对一侧；通过对读写模块和转发模块的规整设置，使得读写模块与转发模块之间的数据传输导线可以规整设置，通过最短的数据传输导线，降低数据传输导线的电阻，提高数据传输的速率和准确性。
另外，每一读写模块的相对一侧设置有一转发模块；通过多个转发模块之间近距离传输和对数据的多次转发，降低数据在传输过程中出现错误的可能性。
另外，读写模块、转发模块与数据传输区域之间的数据传输导线设置在相邻电源导线之间，电源导线用于接收和传输电源信号，以向第一存储阵列和第二存储阵列提供电源信号；将数据传输导线设置在电源导线之间，不会额外增大存储阵列所占用的版图面积。
另外，数据传输导线包括低位传输导线和高位传输导线，其中，低位传输导线用于传输存储阵列中的低位数据，高位传输导线用于传输存储阵列中的高位数据，以进一步提高数据的传输效率和数据传输的准确性。
本公开实施例还提供了一种数据传输电路，设置在数据传输区域中，包括：至少两个数据传输结构，每一数据传输结构连接至少一个上述实施例提供的存储电路，用于存储电路的数据读写；每一数据传输结构包括存储传输端、总线传输端和交互传输端，其中，存储传输端用于连接存储电路，总线传输端用于连接数据总线，交互传输端用于连接另一数据传输结构；从存储传输端输入的数据，通过总线传输端输出或通过交互传输端输出；从总线传输端输入的数据，通过存储传输端输出或通过交互传输端输出；从交互传输端输入的数据，通过总线传输端输出或通过存储传输端输出，其中，从交互传输端输入的数据为另一数据传输结构中的总线传输端或存储传输端输入的数据；控制模块，连接数据传输结构，并接收所属存储器提供的输入控制信号和调整控制信号，控制模块被配置为，基于调整控制信号对输入控制信号进行延迟输出，以生成对应于输入控制信号的输出控制信号，输入控制信号和输出控制信号用于指示数据传输结构的数据传输路径。
另外，数据传输结构，包括：输入单元，用于接收至少一个输入数据和输入控制信号，被配置为，基于输入控制信号，输出输入控制信号对应的输入数据；输出单元，用于接收输入单元输出的输入数据和至少一个输出控制信号，被配置为，基于输出控制信号表征的有效端口输出输入数据；锁存单元，连接输出单元，用于锁存输出单元输出的输入数据。
另外，输入单元，包括：多个输入控制器，每一输入控制器对应于存储传输端、总线传输端或交互传输端；每一输入控制器用于接收对应存储传输端、总线传输端或交互传输端的输入数据和输入控制信号；输入控制器被配置为，基于输入控制信号导通，以输出输入数据。
另外，输出单元，包括：多个输出控制器，每一输出控制器对应于存储传输端、总线传输端或交互传输端；每一输出控制器用于接收对应存储传输端、总线传输端或交互传输端的输入单元输出的输入数据和输出控制信号；输出控制器被配置为，基于输出控制信号导通，以输出输入数据。
另外，数据传输结构，还包括：输入选择单元，用于接收至少一个输入控制信号，被配置为，生成对应于输入控制信号的选通脉冲，选通脉冲与输入控制信号表征的有效端口相对应，且选通脉冲与输入控制信号之间具有选择延时；触发单元，时钟端连接输入选择单元，输入端连接输入单元，输出端连接输出单元，被配置为，基于选通脉冲，将输入端接收的输入数据传输至输出端。
另外，输入选择单元，包括：触发子单元，用于接收至少一个输入控制信号，若接收到输入控制信号，生成指示信号；延迟子单元，连接触发子单元，用于对指示信号进行延时；转换子单元，连接延迟子单元，用于将延时后的指示信号转换为选通脉冲。
另外，数据传输结构，还包括：反相单元，设置在触发单元和输入单元之间，被配置为，基于反相控制信号，输出输入数据，或将输入数据反相后输出。
另外，反相单元，包括：翻转控制子单元，用于接收反相控制信号，并基于反相控制信号生成第一控制信号和第二控制信号；第一选择子单元和第二选择子单元，并联后输入端用于接收输入数据，输出端连接触发单元；第一选择子单元被配置为，基于第一控制信号导通，将输入数据反相后输出；第二选择子单元被配置为，基于第二控制信号导通，将输入数据输出。
另外，存储传输端包括：第一传输端、第二传输端、第三传输端和第四传输端；总线传输端包括：第五传输端和第六传输端；交互传输端包括：第七传输端和第八传输端；第一传输端、第二传输端与第三传输端、第四传输端分别连接第一存储阵列和第二存储阵列，且第一传输端和第三传输端用于传输低比特位数据，第二传输端和第四传输端用于传输高比特位数据；第五传输端和第六传输端用于所属数据传输结构与数据总线之间的数据交互传输；第七传输端和第八传输端用于两个数据传输结构之间的数据交互传输。
另外，第五传输端用于所属数据传输结构与数据总线之间的数据交互传输；第六传输端用于所属数据传输结构向数据总线的单向数据传输。
本公开实施例还提供了一种存储器，采用上述实施例提供的存储电路进行存储阵列的设置，以提高存储器的读写数据传输效率，并保证数据传输的准确性。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领缺普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一实施例提供的存储电路的虚拟结构示意图；
图2为本公开一实施例提供的存储电路的一种具体结构示意图；
图3为本公开一实施例提供的存储电路的另一种具体结构示意图；
图4为本公开另一实施例提供的数据传输电路的结构示意图；
图5为本公开另一实施例提供的控制模块的具体结构示意图；
图6为本公开另一实施例提供的数据传输结构的一种具体连接方式示意图；
图7为本公开另一实施例提供的数据读出时数据传输结构的具体结构示意图；
图8为本公开另一实施例提供的数据写入时数据传输结构的具体结构示意图。
具体实施方式
随着技术的进步，消费者对移动设备的性能要求越来越高，使得存储设备传输速率成为评判存储设备优良的关键参数，如何提高存储器的数据传输效率，是当下技术人员亟待解决的问题。
本公开一实施例提供了一种存储电路，以提高存储器的读写数据传输效率，并保证数据传输的准确性。
本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本公开的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
图1为本实施例提供的存储电路的虚拟结构示意图，图2为本实施例提供的存储电路的一种具体结构示意图，图3为本实施例提供的存储电路的另一种具体结构示意图，以下结合附图对本实施例提供的存储电路作进一步详细说明，具体如下：
参考图1，存储电路，相邻于数据传输区域100设置，包括：
平行于数据传输区域100设置的至少一个存储结构400，每一存储结构400包括：在第一方向X上相邻设置的第一存储阵列401和第二存储阵列402，其中，第一方向X为靠近数据传输区域100的方向，且第一存储阵列401与数据传输区域100的距离小于第二存储阵列402与数据传输区域100的距离，即在同一存储结构400中，第一存储阵列401靠近数据传输区域100设置，第二存储阵列402远离数据传输区域100设置。
对于第一存储阵列401，包括：读写模块410和转发模块420，第一存储阵列401基于第一存储阵列401中的读写模块410与数据传输区域进行数据交互；对于第二存储阵列402，包括：读写模块410，第二存储阵列402基于第二存储阵列402中的读写模块410和第一存储阵列401中的转发模块420与数据传输区域100进行数据交互。
即本公开实施例中，读写模块410用于与所属存储阵列中存储单元的直接交互，在数据读写过程中，从数据传输区域100写入的输入，通过存储阵列中的多个读写模块410进行传递，从而实现对存储阵列中不同存储单元的写入；而对于与数据传输区域100距离较远的存储阵列，通过在与数据传输区域100距离较近的存储阵列中设置转发模块420，实现将数据快速且准确地传递至相应存储阵列。
具体地，通过转发模块420的设置，对第二存储阵列402的数据读写避免了数据经过第一存储阵列401的读写模块410的转发，从而将第一存储阵列401和第二存储阵列402的数据传输路径分离，后续可以实现交替读写第一存储阵列401和第二存储阵列402中的数据，从而减小不同存储阵列数据读出延时的差值，避免延迟较长的读出数据截短延迟较短的读出数据，提升数据传输裕度；另外，通过将第一存储阵列401和第二存储阵列402的数据传输路径分离，在进行数据读写的过程中，只需判断数据属于写入过程或读出过程，即可确认数据的传输方向，避免了使用同一数据传输路径时，繁杂的数据通路判断过程，从而达到更高的数据传输速率，和数据传输的准确性。
参考图2，在本实施例中，第一存储阵列401和第二存储阵列402中，包括：在第一方向X上连续设置的偶数个存储块430，且相邻每两个不重复的存储块共用一读写模块410，读写模块设置于对应的两个存储块430之间。
具体地，每一存储块430中包括多个存储单元，存储块430通过相邻设置的读写模块410进行数据读写；更具体地，存储块430中包括多根字线和多根位线，每一存储单元都对应有一字线和一位线，通过导通特定字线和位线，以使存储块430中的目标存储单元连接读写模块410，从而实现读写模块410对存储块430中不同存储单元的数据读写。
参考图2和图3，在一些实施例中，第一存储阵列401中的读写模块410和第二存储阵列402中的读写模块共同沿第一方向X排列，在垂直于第一方向X的第二方向上，转发模块420设置于读写模块410的相对一侧。通过对读写模块410和转发模块的规整设置，使得读写模块410与转发模块420之间的数据传输导线可以规整设置，通过最短的数据传输导线，降低数据传输导线的电阻，提高数据传输的速率和准确性。
进一步地，在本实施例中，每一读写模块410的相对一侧设置有转发模块420，通过多个转发模块420之间近距离传输和对数据的多次转发，降低数据在传输过程中出现错误的可能性。
需要说明的是，本实施例附图中每一读写模块410的相对一侧都设置有转发模块420并不构成对本实施例的限定，在其他实施例中，可以相应减少转发模块的数量，仍可实现上述技术效果。
在具体的电路设计中，读写模块410、转发模块420与数据传输区域100之间的数据传输导线设置在相邻电源导线之间，电源导线用于接收和传输电源信号，以向第一存储阵列401和第二存储阵列402提供电源信号。
具体地，第一存储阵列401和第二存储阵列402中各存储单元的数据读写过程都需要进行充放电的过程，而对存储单元的充电需要借助存储器的内部电源，即在存储单元版图的设计过程中，需要设置相应的电源网络以连接内部电源，电源网络包括沿不同方向延伸的电源导线，将数据传输导线设置在电源导线之间，可以利用电源导线作为屏蔽线，抑制相邻数据传输导线之间的数据干扰，同时无需增加额外的屏蔽线，无需增加额外的版图。
另外，在一些实施例中，参考图2和图3，数据传输导线还包括低位传输导线和高位数据导线，其中，地位传输导线用于传输存储阵列中的地位数据，高位传输导线用于传输存储阵列中的高位数据。
在一个例子中，若存储阵列一次传输16bit数据，此时，低位传输导线用于传输第1～8bit的数据，高位传输导线用于传输9～16bit数据。另外，在一些实施例中，若存储阵列一次传输8bit数据，此时低位传输导线和高位传输导线用于传输不同存储阵列存储的数据，即将低位传输导线和高位传输导线作为并列的数据传输导线进行数据传输，以进一步提高数据的传输效率和数据传输的准确性。
在一些实施例中，参考图3，存储块430还包括：在垂直于第一方向X的第二方向上连续设置的多个存储子块440，多个存储子块440共用同一读写模块410，即在平行于数据传输区域100方向上设置的属于同一存储块430的多个存储子块440共用相邻设置的读写模块410。
需要说明的是，本实施例以一个存储结构400中仅包含第一存储阵列401和第二存储阵列402为例进行距离说明；在实际应用中，存储结构400中还可以包括第三存储阵列，此时在第一存储阵列和第二存储阵列中设置相应的转发模块420，从而实现第三存储阵列的数据读写；相应地，还可以继续设置第四存储阵列等；即为每一存储阵列都设置不同的数据传输路径的具体实施方案，都应该属于本专利的保护范围。
需要说明的是，本实施例以平行设置的一个存储结构400进行举例说明并不构成对本实施例的限定，在其他实施例中，在第一方向X上还包括多个存储结构，且每个存储结构的数据传输方式与上述举例说明的存储结构相同。
本实施例通过转发模块420的设置，对第二存储阵列402的数据读写避免了数据经过第一存储阵列401的读写模块410的转发，从而将第一存储阵列401和第二存储阵列402的数据传输路径分离，后续可以实现交替读写第一存储阵列401和第二存储阵列402中的数据，从而减小不同存储阵列数据读出延时的差值，避免延迟较长的读出数据截短延迟较短的读出数据，提升数据传输裕度；另外，通过将第一存储阵列401和第二存储阵列402的数据传输路径分离，在进行数据读写的过程中，只需判断数据属于写入过程或读出过程，即可确认数据的传输方向，避免了使用同一数据传输路径时，繁杂的数据通路判断过程，从而达到更高的数据传输速率，和数据传输的准确性。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的存储电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的存储电路实施例。
本公开另一实施例提供一种数据传输电路，以提高存储器的读写数据传输效率。
图4为本实施例提供的数据传输电路的结构示意图，图5为本实施例提供的控制模块的具体结构示意图，图6为本实施例提供的数据传输结构的一种具体连接方式示意图，图7为本实施例提供的数据读出时数据传输结构的具体结构示意图，图8为本实施例提供的数据写入时数据传输结构的具体结构示意图，以下结合附图对本实施例提供的数据传输电路作进一步详细说明，具体如下：
参考图4，数据传输电路，设置在数据传输区域100中，包括：
至少两个数据传输结构101，每一数据传输结构连接至少一个上述实施例提供的存储电路，用于存储电路的数据读写；
每一数据传输结构包括存储传输端111、总线传输端112和交互传输端113，其中，存储传输端111用于连接存储区域102，总线传输端112用于连接数据总线103，交互传输端113用于连接另一数据传输结构的交互传输端113。
其中，从存储传输端111输入的数据，通过总线传输端112输出或通过交互传输端113输出，从总线传输端112输入的数据，通过存储传输端111输出或者通过交互传输端113输出，从交互传输端113输入的数据，通过总线传输端112输出或通过存储传输端111输出，从交互传输端113输入的数据为另一数据传输结构101中的总线传输端112或存储传输端111输入的数据。
控制模块104，连接数据传输结构101，并接收所属存储器提供的输入控制信号和调整控制信号。
参考图4，并结合图5，控制模块104被配置为，基于调整控制信号，对输入控制信号进行延迟输出，以生成对应于输入控制信号的输出控制信号，输入控制信号和输出控制信号用于指示数据传输结构101的数据传输路径。
其中，调整控制信号基于数据传输电路所属存储器生成，用于控制相应输入控制信号和输出控制信号之间的延迟。
通过控制模块104控制两个数据传输结构101的数据传输路径，使得不同的数据传输结构交替传输数据，对应同一数据传输结构101，可以实现不同存储区域102的数据传输，通过多路数据的交替传输，使得数据传输更加紧凑，从而提高存储器的数据传输效率。
需要说明的是，在其他实施例中，数据传输结构的数量可以为任意大于2的偶数，两两数据传输结构之间构成上述数据传输电路，从而实现对存储器数据传输效率的进一步提高。
具体地，输入控制信号与输出控制信号之间的信号延迟由调整控制信号控制，有利于避免输出端相对于预设时序提前打开或延后打开，保证数据传输结构准确输出对应的输入数据。在一些实施例中，参考图4和图6，存储传输端111包括：第一传输端A、第二传输端B、第三传输端C和第四传输端D；总线传输端112包括：第五传输端E和第六传输端F；交互传输端113包括：第七传输端G和第八传输端H。
第一传输端A、第二传输端B与第三传输端C、第四传输端D连接所属存储器的不同存储区域102，且第一传输端A和第三传输端C用于传输低位数据，第二传输端B和第四传输端D用于传输高位数据；第五传输端E和第六传输端F用于所属数据传输结构101与数据总线103之间的数据交互传输；第七传输端G和第八传输端H用于两个数据传输结构101之间的数据交互传输。
需要说明的是，对于第一传输端A和第二传输端B，可以用于传输同一数据的高位数据和低位数据，例如对于16位数据的传输，第一传输端A用于传输低8位的数据，第二传输端B用于传输高8位的数据；第一传输端A和第二传输端B也可以用于传输不同数据，例如，对于8位数据的传输，第一传输端A和第二传输端B用于传输不同的数据。
进一步地，在一些实施例中，第五传输端E用于所属数据传输结构101与数据总线103之间的数据交互传输，第六传输端F用于所属数据传输结构101向数据总线103的单向数据传输；通过对第五传输端E和第六传输端F的特殊设置，使得数据由数据总线103输入数据传输结构101时，只能通过第五传输端E进行数据输入，通过在第五传输端E设置ECC模块即可完成对数据的片上ECC(on die ECC)的检测，并不会额外增加使用上述数据传输电路进行数据传输时，进行ECC检测所需的电路版图设置。
在一些实施例中，参考图5并且结合图6，输入控制信号包括：Sel A、Sel B、Sel C、Sel D、Sel E、Sel F、Sel G和Sel H；输出控制信号包括：Drv A、Drv B、Drv C、Drv D、DrvE、Drv F、Drv G和Drv H。
其中，第一传输端A对应的输入控制信号为Sel A，输出控制信号为Drv A；第二传输端B对应的输入控制信号为Sel B，输出控制信号为Drv B；第三传输端C对应的输入控制信号为Sel C，输出控制信号为Drv C；第四传输端D对应的输入控制信号为Sel D，输出控制信号为Drv D；第五传输端E对应的输入控制信号为Sel E，输出控制信号为Drv E；第六传输端F对应的输入控制信号为Sel F，输出控制信号为Drv F；第七传输端G对应的输入控制信号为Sel G，输出控制信号为Drv G；第八传输端H对应的输入控制信号为Sel H，输出控制信号为Drv H。
参考图4和图6，从存储传输端111输入的数据，通过总线传输端112输出或通过交互传输端113输出，即从第一传输端A、第二传输端B、第三传输端C和第四传输端D读出的数据，可以通过第五传输端E和第六传输端F读出或通过第七传输端G和第八传输端H读出。
从总线传输端112输入的数据，通过存储传输端111输出或者通过交互传输端113输出，即从第五传输端E写入的数据，可以通过第一传输端A、第二传输端B、第三传输端C和第四传输端D写入或通过第七传输端G和第八传输端H写入。
从交互传输端113输入的数据，通过总线传输端112输出或通过存储传输端111输出，即从第七传输端G和第八传输端H输入的数据，可以通过第一传输端A、第二传输端B、第三传输端C和第四传输端D写入或通过第五传输端E和第六传输端F读出。
参考图7和图8，数据传输结构101，包括：输入单元201，用于接收至少一个输入数据和输入控制信号，被配置为，基于输入控制信号，输出输入控制信号对应的输入数据。
输出单元203，用于接收输入单元201输出的输入数据和至少一个输出控制信号，被配置为，基于输出控制信号表征的有效端口输出输入数据。
锁存单元204，连接输出单元203，用于锁存输出单元203输出的输入数据。
输入单元201包括：多个输入控制器211，每一输入控制器211对应于存储传输端111、总线传输端112或交互传输端113；每一输入控制器211用于接收对应的存储传输端111、总线传输端112或交互传输端113的输入数据和输入控制信号，输入控制器211被配置为，基于输入控制信号导通对应的端口，以输出对应端口的输入数据。
具体地，对于数据的读出，参考图7，读出数据通过第一传输端A、第二传输端B、第三传输端C或第四传输端D读出该数据传输结构101所连接的存储区域的数据，也可以通过第七传输端G和第八传输端H读出另一数据传输结构101所连接的存储区域的数据。
其中，第一传输端A的输入数据Data A连接一输入控制器211，该输入控制器通过输入控制信号Sel A控制，当接收到输入控制信号Sel A，输出第一传输端A的输入数据DataA；第二传输端B的输入数据Data B连接一输入控制器211，该输入控制器通过输入控制信号Sel B控制，当接收到输入控制信号Sel B，输出第二传输端B的输入数据Data B；第三传输端C的输入数据Data C连接一输入控制器211，该输入控制器通过输入控制信号Sel C控制，当接收到输入控制信号Sel C，输出第三传输端C的输入数据Data C；第四传输端D的输入数据Data D连接一输入控制器211，该输入控制器通过输入控制信号Sel D控制，当接收到输入控制信号Sel D，输出第四传输端D的输入数据Data D；第七传输端G的输入数据Data G连接一输入控制器211，该输入控制器通过输入控制信号Sel G控制，当接收到输入控制信号Sel G，输出第七传输端G的输入数据Data G；第八传输端H的输入数据Data H连接一输入控制器211，该输入控制器通过输入控制信号Sel H控制，当接收到输入控制信号Sel H，输出第八传输端H的输入数据Data H。
具体地，对于数据的写入，参考图8，写入数据通过第五传输端E写入该数据传输结构101，也可以通过第七传输端G和第八传输端H写入另一数据传输结构101所接收的写入数据。
其中，第五传输端E的输入数据Data E连接一输入控制器211，该输入控制器通过输入控制信号Sel E控制，当接收到输入控制信号Sel E，输出第五传输端E的输入数据DataE；第七传输端G的输入数据Data G连接一输入控制器211，该输入控制器通过输入控制信号Sel G控制，当接收到输入控制信号Sel G，输出第七传输端G的输入数据Data G；第八传输端H的输入数据Data H连接一输入控制器211，该输入控制器通过输入控制信号Sel H控制，当接收到输入控制信号Sel H，输出第八传输端H的输入数据Data H。
在一些实施例中，还包括掩码单元202，用于根据第五传输端E的输入数据Data E生成掩码数据DM，掩码数据DM通过第五传输端E对应的输入控制器211进行数据输入，以实现对数据总线103上数据的选择输入。
具体地，存储器包含数据掩码功能和数据反转功能，当数据掩码有效时，对应的8位数据不写入，当写入的8位数据中1占多数时，若传输通路传0更省电，则对写入的8位数据进行反转。在同时开启数据掩码(data mask，DM)和数据反转(databus inversion，DBI)功能时，由于数据掩码信号和数据反转信号都需要利用到同一数据端口，因此只能择一输入，本公开选择输入数据反转信号，也就是说，在进行数据写入时，输入数据和数据反转信号一同传输至数据传输结构，当数据反转信号有效时，表征同步输入的输入数据Data E需要进行反转，由于如果不写入输入数据Data E就没有进行反转的必要，因此，数据反转信号有效还表征输入数据Data E需要写入；当数据反转信号无效时，若输入数据为正常输入，则输入数据中0应当占多数，也就是说，当数据反转信号无效时，需要检测输入数据中0是否占半数或半数以上，若占半数或半数以上，则不经过数据反转且正常输入，若0占少数且1占多数，则说明此时输入数据表征的是数据掩码信号有效，屏蔽对应的8位输入数据，不存入存储阵列中。
也就是说，当数据反转信号有效时，第五传输端E接收待写入的8位原始数据，反相单元207接收反相控制信号DBI，此时的反相控制信号DBI表征数据翻转信号有效，例如反相控制信号DBI为1，并将输入单元201输入的数据进行翻转以输出至输出单元203；当数据反转信号无效时，根据Data E的内容确定第五传输端E接收待写入的8位原始数据或者掩码数据DM，具体的，当数据反转信号无效时，通过掩码单元202对输入输出Data E进行编译，判断数据掩码信号是否有效(假设有效为1，无效为0)，若数据掩码DM表征有效，则说明8位原始数据无需写入，此时第五传输端E接收掩码数据DM，若数据掩码DM表征无效，则说明8位原始数据需要写入，此时第五传输端E接收输入数据Data E。
需要说明的是，任一数据传输结构仅对对应的第五传输端E输入的数据进行反相，即进行数据写入时，翻转控制子单元221接收反相控制信号DBI只会是输入数据Data E对应的反相控制信号，而不会是输入数据Data G和Data H对应的反相控制信号。这是因为对于第七输入端Sel G和第八输入端Sel H输入的数据，即数据总线103通过另一数据传输结构输入的数据，此时输入数据在另一数据传输结构的反相单元207中已完成上述数据反相过程。
输出单元203包括：多个输出控制器212，每一输出控制器212对应于存储传输端111、总线传输端112或交互传输端113；每一输出控制器212用于接收对应的存储传输端111、总线传输端112或交互传输端113的输入数据和输出控制信号，输出控制器212被配置为，基于输出控制信号导通，以输出输入数据。
具体地，对于数据的读出，参考图7，读出数据通过第五传输端E或第六传输端F读出至数据总线103，也可以通过第七传输端G和第八传输端H读出至另一数据传输结构101，最终通过另一数据传输结构101对应的第五传输端E或第六传输端F读出至对应的另一数据总线103。
其中，连接第五传输端E的输出控制器212通过输出控制信号Drv E控制，当接收到输出控制信号Drv E，将数据通过第五传输端E输出；连接第七传输端G的输出控制器212通过输出控制信号Drv G控制，当接收到输出控制信号Drv G，将数据通过第七传输端G输出；连接第八传输端H的输出控制器212通过输出控制信号Drv H控制，当接收到输出控制信号Drv H，将数据通过第八传输端H输出。
具体地，对于数据的写入，参考图8，写入数据通过第一传输端A、第二传输端B、第三传输端C或第四传输端D写入该数据传输结构101所连接的存储区域，也可以通过第七传输端G和第八传输端H写入另一数据传输结构101所连接的存储区域。
其中，连接第一传输端A的输出控制器212通过输出控制信号Drv A控制，当接收到输出控制信号Drv A，将数据通过第一传输端A输出；连接第二传输端B的输出控制器212通过输出控制信号Drv B控制，当接收到输出控制信号Drv B，将数据通过第二传输端B输出；连接第三传输端C的输出控制器212通过输出控制信号Drv C控制，当接收到输出控制信号Drv C，将数据通过第三传输端C输出；连接第四传输端D的输出控制器212通过输出控制信号Drv D控制，当接收到输出控制信号Drv D，将数据通过第四传输端D输出；连接第七传输端G的输出控制器212通过输出控制信号Drv G控制，当接收到输出控制信号Drv G，将数据通过第七传输端G输出；连接第八传输端H的输出控制器212通过输出控制信号Drv H控制，当接收到输出控制信号Drv H，将数据通过第八传输端H输出。
在本实施例中，锁存单元204包括：首尾相连的第一反相器214和第二反相器213，且第一反相器214的输入端和第二反相器213的输出端与输出单元203的输出端并联，通过锁存单元204与输出单元203的输出端并联，以实现对输出单元203输出数据的保存；需要说明的是，在其他实施例中，锁存单元包括：首尾相连的第一反相器和第二反相器，且第一反相器和输入端和第二反相器的输出端与输入单元的输出端口串联，通过锁存单元与输出单元的输出端串联，以实现对输出单元输出数据的反相锁存，后续通过串联反相器，以实现出输出单元输出数据的保存。
在一些实施例中，还通过对数据的输入进行延迟，以进一步保证数据在多路传输过程中的准确性。
具体地，数据传输结构，参考图7和图8，还包括：输入选择单元205和触发单元206。
其中，输入选择单元205，用于接收至少一个输入控制信号，被配置为，生成对应于输入控制信号的选通脉冲，选通脉冲与输入控制信号表征的有效端口相对应，且选通脉冲与输入控制信号之间具有选择延时；触发单元206，时钟端连接输入选择单元205，输入端连接输入单元201，输出端连接输出单元203，被配置为，基于选通脉冲，将输入端接收的输入数据传输至输出端。
输入选择单元205，包括：触发子单元215，用于接收至少一个输入控制信号，若接收到输入控制信号，生成指示信号；延迟子单元216，连接触发子单元215，用于对指示信号进行延时；转换子单元217，连接延迟子单元216，用于将延时后的指示信号转换为选通脉冲。
通过延时子单元216对指示信号进行延迟，保证数据传输结构准确输出对应的输入数据；延时子单元216的具体延时参数基于所属存储器设定，在一些实施例中，延时子单元216的具体延时参数可以通过工作人员进行调配。
在本实施例中触发子单元215通过或门实现，在数据读出时，参考图7，输入控制信号Sel A、Sel B、Sel C、Sel D、Sel G或Sel H输入触发子单元215中，触发子单元215基于输入控制信号Sel A、Sel B、Sel C、Sel D、Sel G或Sel H的有效电平生成指示信号，指示信号经过延迟子单元216延时后，由转换子单元217转换为选通脉冲以驱动触发单元206；在数据写入时，参考图5，输入控制信号Sel E、Sel G或Sel H输入触发子单元215中，触发子单元215基于输入控制信号Sel E、Sel G或Sel H的有效电平生成指示信号，指示信号经过延迟子单元216延时后，由转换子单元217转换为选通脉冲以驱动触发单元206。
在一些实施例中，触发单元由D触发器构成。
在一些实施例中，数据传输结构101还包括：反相单元207，设置在触发单元206和输入单元201之间，被配置为，基于反相控制信号，输出输入数据，或者将输入数据反相后输出。
通过将数据量化后输出反相控制信号，通过反相单元对数据直接输出或反相后输出，以降低数据传输结构101的数据能耗；具体地，由于数据传输时低电平的耗能较少，通过低电平传输数据能够节省能耗，通过对数据进行量化，若数据中的高电平数据多于低电平数据，则通过反相控制信号控制数据反相后传输；若数据中的高电平数据少于低电平数据，则通过反相控制信号控制数据直接传输。
参考图7和图8，反相单元207包括：翻转控制子单元221，用于接收反相控制信号，并基于反相控制信号生成第一控制信号和第二控制信号；第一选择子单元222和第二选择子单元223，并联后输入端用于接收输入数据，输出端连接触发单元206；第一选择子单元222被配置为，基于第一控制信号导通，将输入数据反相后输出；第二选择子单元223被配置为，基于第二控制信号导通，将输入数据直接输出。
需要说明的是，第一控制信号和第二控制信号可以作为两个信号来驱动第一选择子单元222和第二选择子单元223，也可以作为同一信号的高低电平来驱动第一选择子单元222和第二选择子单元223。
参考图7，在一些实施例中，反相单元207还包括：判断子单元224，用于接收输入数据并基于输入数据生成反相控制信号。
本实施例通过控制模块104控制两个数据传输结构101的数据传输路径，使得不同的数据传输结构交替传输数据，对应同一数据传输结构101，可以实现不同存储区域102的数据传输，通过多路数据的交替传输，使得数据传输更加紧凑，从而提高存储器的数据传输效率。
需要说明的是，本实施例中提到的信号驱动方式中是以信号是否存在为例进行的描述，在具体的应用中，可以根据信号是否存在进行驱动，也可以根据信号的高低电平进行驱动，即信号存在，根据信号的电平是否为有效电平进行驱动。
本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本公开的创新部分，本实施例中并没有将与解决本公开所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
需要说明的是，上述实施例所提供的数据传输电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的数据传输电路实施例。
本公开又一实施例提供一种存储器，采用上述实施例提供的存储电路进行存储阵列的设置，以提高存储器的读写数据传输效率，并保证数据传输的准确性。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR2内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR3内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR4内存规格。
在一些实施例中，存储器为动态随机存取存储器DRAM芯片，其中，动态随机存取存储器DRAM芯片的内存符合DDR5内存规格。
本领域的普通技术人员可以理解，上述各实施例是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。

Claims (18)

1.一种存储电路，相邻于数据传输区域设置，其特征在于，包括：
平行于所述数据传输区域设置的至少一个存储结构，每一所述存储结构包括在第一方向上相邻设置的第一存储阵列和第二存储阵列，所述第一存储阵列与所述数据传输区域的距离小于所述第二存储阵列与所述数据传输区域的距离，所述第一方向为靠近所述数据传输区域的方向；
所述第一存储阵列中包含读写模块和转发模块，所述第二存储阵列中包含读写模块，所述第一存储阵列基于所述第一存储阵列中的所述读写模块与所述数据传输区域进行数据交互，所述第二存储阵列基于所述第二存储阵列中的读写模块和所述第一存储阵列中的所述转发模块与所述数据传输区域进行数据传输。
2.根据权利要求1所述的存储电路，其特征在于，所述第一存储阵列和所述第二存储阵列中，包括：在所述第一方向上连续设置的偶数个存储块，且相邻每两个不重复的所述存储块共用一所述读写模块，所述读写模块设置于对应的两个所述存储块之间。
3.根据权利要求2所述的存储电路，其特征在于，所述存储块还包括：在垂于所述第一方向的第二方向上连续设置的多个存储子块，所述多个存储子块共用同一所述读写模块。
4.根据权利要求1或2所述的存储电路，其特征在于，所述第一存储阵列中的所述读写模块和所述第二存储阵列中的所述读写模块共同沿所述第一方向排列，在垂直于所述第一方向的第二方向上，所述转发模块设置于所述读写模块的相对一侧。
5.根据权利要求4所述的存储电路，其特征在于，所述每一所述读写模块的相对一侧设置有一所述转发模块。
6.根据权利要求1所述的存储电路，其特征在于，所述读写模块、所述转发模块与所述数据传输区域之间的数据传输导线设置在相邻电源导线之间，所述电源导线用于接收和传输电源信号，以向所述第一存储阵列和所述第二存储阵列提供所述电源信号。
7.根据权利要求6所述的存储电路，其特征在于，所述数据传输导线包括低位传输导线和高位传输导线，其中，所述低位传输导线用于传输存储阵列中的低位数据，所述高位传输导线用于传输所述存储阵列中的高位数据。
8.一种数据传输电路，设置在数据传输区域中，其特征在于，包括：
至少两个数据传输结构，每一所述数据传输结构连接至少一个权利要求1～7中任一项所述的存储电路，用于所述存储电路的数据读写；
每一所述数据传输结构包括存储传输端、总线传输端和交互传输端，其中，所述存储传输端用于连接所述存储电路，所述总线传输端用于连接数据总线，所述交互传输端用于连接另一所述数据传输结构；
从所述存储传输端输入的数据，通过所述总线传输端输出或通过所述交互传输端输出；
从所述总线传输端输入的数据，通过所述存储传输端输出或通过所述交互传输端输出；
从所述交互传输端输入的数据，通过所述总线传输端输出或通过所述存储传输端输出，其中，从所述交互传输端输入的数据为另一所述数据传输结构中的所述总线传输端或所述存储传输端输入的数据；
控制模块，连接所述数据传输结构，并接收所属存储器提供的输入控制信号和调整控制信号，所述控制模块被配置为，基于所述调整控制信号对所述输入控制信号进行延迟输出，以生成对应于所述输入控制信号的输出控制信号，所述输入控制信号和所述输出控制信号用于指示所述数据传输结构的数据传输路径。
9.根据权利要求8所述的数据传输电路，其特征在于，所述数据传输结构，包括：
输入单元，用于接收至少一个输入数据和所述输入控制信号，被配置为，基于所述输入控制信号，输出所述输入控制信号对应的所述输入数据；
输出单元，用于接收所述输入单元输出的所述输入数据和至少一个所述输出控制信号，被配置为，基于所述输出控制信号表征的有效端口输出所述输入数据；
锁存单元，连接所述输出单元，用于锁存所述输出单元输出的所述输入数据。
10.根据权利要求9所述的数据传输电路，其特征在于，所述输入单元，包括：
多个输入控制器，每一所述输入控制器对应于所述存储传输端、所述总线传输端或所述交互传输端；
每一所述输入控制器用于接收对应所述存储传输端、所述总线传输端或所述交互传输端的所述输入数据和所述输入控制信号；
所述输入控制器被配置为，基于所述输入控制信号导通，以输出所述输入数据。
11.根据权利要求9所述的数据传输电路，其特征在于，所述输出单元，包括：
多个输出控制器，每一所述输出控制器对应于所述存储传输端、所述总线传输端或所述交互传输端；
每一所述输出控制器用于接收对应所述存储传输端、所述总线传输端或所述交互传输端的所述输入单元输出的所述输入数据和所述输出控制信号；
所述输出控制器被配置为，基于所述输出控制信号导通，以输出所述输入数据。
12.根据权利要求9所述的数据传输电路，其特征在于，所述数据传输结构，还包括：
输入选择单元，用于接收至少一个所述输入控制信号，被配置为，生成对应于所述输入控制信号的选通脉冲，所述选通脉冲与所述输入控制信号表征的有效端口相对应，且所述选通脉冲与所述输入控制信号之间具有选择延时；
触发单元，时钟端连接所述输入选择单元，输入端连接所述输入单元，输出端连接所述输出单元，被配置为，基于所述选通脉冲，将所述输入端接收的所述输入数据传输至所述输出端。
13.根据权利要求12所述的数据传输电路，其特征在于，输入选择单元，包括：
触发子单元，用于接收至少一个所述输入控制信号，若接收到所述输入控制信号，生成指示信号；
延迟子单元，连接所述触发子单元，用于对所述指示信号进行延时；
转换子单元，连接所述延迟子单元，用于将延时后的所述指示信号转换为所述选通脉冲。
14.根据权利要求12所述的数据传输电路，其特征在于，所述数据传输结构，还包括：反相单元，设置在所述触发单元和所述输入单元之间，被配置为，基于反相控制信号，输出所述输入数据，或将所述输入数据反相后输出。
15.根据权利要求14所述的数据传输电路，其特征在于，所述反相单元，包括：
翻转控制子单元，用于接收所述反相控制信号，并基于所述反相控制信号生成第一控制信号和第二控制信号；
第一选择子单元和第二选择子单元，并联后输入端用于接收所述输入数据，输出端连接所述触发单元；
所述第一选择子单元被配置为，基于所述第一控制信号导通，将所述输入数据反相后输出；
所述第二选择子单元被配置为，基于所述第二控制信号导通，将所述输入数据输出。
16.根据权利要求8所述的数据传输电路，其特征在于，所述存储传输端包括：第一传输端、第二传输端、第三传输端和第四传输端；所述总线传输端包括：第五传输端和第六传输端；所述交互传输端包括：第七传输端和第八传输端；
所述第一传输端、所述第二传输端与所述第三传输端、所述第四传输端分别连接第一存储阵列和第二存储阵列，且所述第一传输端和所述第三传输端用于传输低比特位数据，所述第二传输端和所述第四传输端用于传输高比特位数据；所述第五传输端和所述第六传输端用于所属所述数据传输结构与所述数据总线之间的数据交互传输；所述第七传输端和所述第八传输端用于两个所述数据传输结构之间的数据交互传输。
17.根据权利要求16所述的数据传输电路，其特征在于，包括：
所述第五传输端用于所属所述数据传输结构与所述数据总线之间的数据交互传输；
所述第六传输端用于所属所述数据传输结构向所述数据总线的单向数据传输。
18.一种存储器，其特征在于，采用权利要求1～7任一项所述的存储电路进行存储阵列的设置。
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* Cited by examiner, † Cited by third party
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JP3871184B2 (ja) * 2000-06-12 2007-01-24 シャープ株式会社 半導体記憶装置
US20060112239A1 (en) * 2004-11-19 2006-05-25 Hermann Ruckerbauer Memory device for use in a memory module
CN100581172C (zh) * 2006-04-19 2010-01-13 杭州华三通信技术有限公司 一种对目的磁盘进行访问的方法和扩展磁盘容量的系统
CN113470711B (zh) * 2020-03-30 2023-06-16 长鑫存储技术有限公司 存储块以及存储器

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