JP3090104B2 - 半導体メモリ装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
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Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に、同期型半導体記憶装置の書き込み制御に関
する。
係り、特に、同期型半導体記憶装置の書き込み制御に関
する。
【０００２】
【従来の技術】近年、ＣＰＵの高速化に伴い、半導体記
憶装置の高速化を要望する声が高まっている。しかし、
プロセスの微細化の物理的限界や、大容量化に伴うチッ
プサイズの増大等により、この要望は必ずしも果たせて
いるとはいえない。そこでこの問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型半導体記
憶装置が提案されている（特開昭６１−１４８６９２号
公報「記憶装置」、特願平４−６７７９５号公報「半導
体メモリ装置」、特願平６−２３２７３２号公報「半導
体記憶装置」等）。
憶装置の高速化を要望する声が高まっている。しかし、
プロセスの微細化の物理的限界や、大容量化に伴うチッ
プサイズの増大等により、この要望は必ずしも果たせて
いるとはいえない。そこでこの問題を打破する一つの手
段として、内部パイプライン構造を持つ同期型半導体記
憶装置が提案されている（特開昭６１−１４８６９２号
公報「記憶装置」、特願平４−６７７９５号公報「半導
体メモリ装置」、特願平６−２３２７３２号公報「半導
体記憶装置」等）。
【０００３】この内部パイプライン構造を持つ同期半導
体記憶装置は、リードの際、アドレスアクセスパスを複
数段に分割し、時分割でリードすることでサイクルタイ
ムを短くしている。従って、ライトにおいてもこの短い
サイクル内でセンスアンプへのデータライトを行う必要
がある。図６は、従来の半導体記憶装置の一例を示す回
路図である。
体記憶装置は、リードの際、アドレスアクセスパスを複
数段に分割し、時分割でリードすることでサイクルタイ
ムを短くしている。従って、ライトにおいてもこの短い
サイクル内でセンスアンプへのデータライトを行う必要
がある。図６は、従来の半導体記憶装置の一例を示す回
路図である。
【０００４】この半導体記憶装置は、複数のアドレス端
子Ａｊを入力する複数の入力初段１と、入力初段１の出
力Ｙｊを入力しそのアドレスに応じたカラム選択線ＹＳ
Ｗを出力するＹＳＷ選択回路２と、同期信号Φを入力し
てラッチ信号Φ'を出力するラッチ信号発生回路４０
と、ＤＱ端子からデータを入力する入力初段５と、入力
初段５の出力を入力しデータ伝達線ＢＵＳにデータを伝
達するデータインプットバッファ６と、ラッチ信号Φ'
でデータ伝達線ＢＵＳ上のライトデータをラッチし、ラ
イトバス対ＷＢＵＳＴ／Ｎにデータを出力するラッチ回
路８と、ライトバス対ＷＢＵＳＴ／Ｎとカラム選択線Ｙ
ＳＷを介して接続され、センスアンプＳ．Ａ．を有し、
１トランジスタ／１キャパシタ構成のメモリセルＭＣが
接続されたビット線対ＢＬＴ／Ｎとで構成されている。
子Ａｊを入力する複数の入力初段１と、入力初段１の出
力Ｙｊを入力しそのアドレスに応じたカラム選択線ＹＳ
Ｗを出力するＹＳＷ選択回路２と、同期信号Φを入力し
てラッチ信号Φ'を出力するラッチ信号発生回路４０
と、ＤＱ端子からデータを入力する入力初段５と、入力
初段５の出力を入力しデータ伝達線ＢＵＳにデータを伝
達するデータインプットバッファ６と、ラッチ信号Φ'
でデータ伝達線ＢＵＳ上のライトデータをラッチし、ラ
イトバス対ＷＢＵＳＴ／Ｎにデータを出力するラッチ回
路８と、ライトバス対ＷＢＵＳＴ／Ｎとカラム選択線Ｙ
ＳＷを介して接続され、センスアンプＳ．Ａ．を有し、
１トランジスタ／１キャパシタ構成のメモリセルＭＣが
接続されたビット線対ＢＬＴ／Ｎとで構成されている。
【０００５】次に動作について説明する。図７は図６に
示した回路の動作波形図である。同期信号Φの立ち上が
り毎にデータＤ１，Ｄ２，Ｄ３，Ｄ４をアドレスＡ０，
Ａ０＋１，Ａ０＋２，Ａ０＋３のメモリセルに書き込む
場合、同期信号Φの立ち上がりで外部データが、入力初
段５を介してデータインプットバッファ６により、デー
タ伝達線ＢＵＳに出力される。データ伝達線ＵＢＳ上の
データは、ラッチ信号Φ'により、ラッチ回路８にラッ
チされライトバス対ＷＢＵＳＴ／Ｎに伝達される。
示した回路の動作波形図である。同期信号Φの立ち上が
り毎にデータＤ１，Ｄ２，Ｄ３，Ｄ４をアドレスＡ０，
Ａ０＋１，Ａ０＋２，Ａ０＋３のメモリセルに書き込む
場合、同期信号Φの立ち上がりで外部データが、入力初
段５を介してデータインプットバッファ６により、デー
タ伝達線ＢＵＳに出力される。データ伝達線ＵＢＳ上の
データは、ラッチ信号Φ'により、ラッチ回路８にラッ
チされライトバス対ＷＢＵＳＴ／Ｎに伝達される。
【０００６】また、同期信号Φの立ち上がりで外部アド
レスが、入力初段１を介して、ＹＳＷ選択回路により外
部アドレスに応じたカラム選択線ＹＳＷが選択される。
図６では、Ａ０，Ａ０＋１，Ａ０＋２，Ａ０＋３に対応
してそれぞれＹＳＷｉ，ＹＳＷｉ＋１，ＹＳＷｉ＋２，
ＹＳＷｉ＋３が選択される。ここで、カラム選択線ＹＳ
ＷｉがＨｉｇｈレベルの期間中カラム選択線ＹＳＷによ
り選択されたビット線対ＢＬＴ／Ｎとライトバス対ＷＢ
ＵＳＴ／Ｎとが接続され、ワード線ＷＬｉがＨｉｇｈで
あるメモリセルＭＣにライトデータが書き込まれること
になる。
レスが、入力初段１を介して、ＹＳＷ選択回路により外
部アドレスに応じたカラム選択線ＹＳＷが選択される。
図６では、Ａ０，Ａ０＋１，Ａ０＋２，Ａ０＋３に対応
してそれぞれＹＳＷｉ，ＹＳＷｉ＋１，ＹＳＷｉ＋２，
ＹＳＷｉ＋３が選択される。ここで、カラム選択線ＹＳ
ＷｉがＨｉｇｈレベルの期間中カラム選択線ＹＳＷによ
り選択されたビット線対ＢＬＴ／Ｎとライトバス対ＷＢ
ＵＳＴ／Ｎとが接続され、ワード線ＷＬｉがＨｉｇｈで
あるメモリセルＭＣにライトデータが書き込まれること
になる。
【０００７】図６では、ＹＳＷｉ，ＹＳＷｉ＋１，ＹＳ
Ｗｉ＋２，ＹＳＷｉ＋３で、ビット線対ＢＬＴ／Ｎ０，
ＢＬＴ／Ｎ１，ＢＬＴ／Ｎ２，ＢＬＴ／Ｎ３がそれぞれ
ライトバス対ＷＢＵＳＴ／Ｎと接続され、メモリセルＭ
Ｃ０，ＭＣ１，ＭＣ２，ＭＣ３にライトデータＤ１，Ｄ
２，Ｄ３，Ｄ４が書き込まれる。また、特開平１−１３
７４９２号公報「半導体記憶装置」に、ライトのサイク
ルタイムを高速化する手段として、バッファを並列に設
け、この複数のバッファを互いにタイミングをずらして
動作させ、そのバッファの出力を順次転送する事が提案
されている。
Ｗｉ＋２，ＹＳＷｉ＋３で、ビット線対ＢＬＴ／Ｎ０，
ＢＬＴ／Ｎ１，ＢＬＴ／Ｎ２，ＢＬＴ／Ｎ３がそれぞれ
ライトバス対ＷＢＵＳＴ／Ｎと接続され、メモリセルＭ
Ｃ０，ＭＣ１，ＭＣ２，ＭＣ３にライトデータＤ１，Ｄ
２，Ｄ３，Ｄ４が書き込まれる。また、特開平１−１３
７４９２号公報「半導体記憶装置」に、ライトのサイク
ルタイムを高速化する手段として、バッファを並列に設
け、この複数のバッファを互いにタイミングをずらして
動作させ、そのバッファの出力を順次転送する事が提案
されている。
【０００８】図８は、上記発明の半導体記憶装置の一例
を示す回路である。この半導体記憶装置は、複数のアド
レス端子Ａｊを入力する複数の入力初段１と、入力初段
１の出力Ｙｊを入力しそのアドレスに応じたカラム選択
線ＹＳＷｉを出力するＹＳＷ選択回路２と、同期信号Φ
で、外部アドレスＡ０を入力する入力初段の出力Ｙ０を
ラッチするラッチ回路３１と、同期信号Φを入力し、ラ
ッチ回路３１の出力選択信号ＩＹ０に応じてラッチ信号
Φ０，Φ１を出力するラッチ信号発生回路４１と、ＤＱ
端子を入力する入力初段５と、入力初段５の出力をラッ
チ信号Φ０でラッチし、データ伝達線ＢＵＳ０にデータ
を伝達するデータインプットバッファ６０と、入力初段
５の出力をラッチ信号Φ１でラッチし、データ伝達線Ｂ
ＵＳ１にデータを伝達するデータインプットバッファ６
１と、選択信号ＩＹ０でデータ伝達線ＢＵＳ０及びＢＵ
Ｓ１上のライトデータを、それぞれライトバス対ＷＢＵ
ＳＴ／Ｎ０、ＷＢＵＳＴ／Ｎ１にデータを順次転送する
選択回路８１と、ライトバス対ＷＢＵＳＴ／Ｎとカラム
選択線ＹＳＷを介して接続され、センスアンプＳ．Ａ．
を有し、１トランジスタ／１キャパシタ構成のメモリセ
ルＭＣが接続されたビット線対ＢＬＴ／Ｎで構成されて
いる。
を示す回路である。この半導体記憶装置は、複数のアド
レス端子Ａｊを入力する複数の入力初段１と、入力初段
１の出力Ｙｊを入力しそのアドレスに応じたカラム選択
線ＹＳＷｉを出力するＹＳＷ選択回路２と、同期信号Φ
で、外部アドレスＡ０を入力する入力初段の出力Ｙ０を
ラッチするラッチ回路３１と、同期信号Φを入力し、ラ
ッチ回路３１の出力選択信号ＩＹ０に応じてラッチ信号
Φ０，Φ１を出力するラッチ信号発生回路４１と、ＤＱ
端子を入力する入力初段５と、入力初段５の出力をラッ
チ信号Φ０でラッチし、データ伝達線ＢＵＳ０にデータ
を伝達するデータインプットバッファ６０と、入力初段
５の出力をラッチ信号Φ１でラッチし、データ伝達線Ｂ
ＵＳ１にデータを伝達するデータインプットバッファ６
１と、選択信号ＩＹ０でデータ伝達線ＢＵＳ０及びＢＵ
Ｓ１上のライトデータを、それぞれライトバス対ＷＢＵ
ＳＴ／Ｎ０、ＷＢＵＳＴ／Ｎ１にデータを順次転送する
選択回路８１と、ライトバス対ＷＢＵＳＴ／Ｎとカラム
選択線ＹＳＷを介して接続され、センスアンプＳ．Ａ．
を有し、１トランジスタ／１キャパシタ構成のメモリセ
ルＭＣが接続されたビット線対ＢＬＴ／Ｎで構成されて
いる。
【０００９】次に動作について説明する。図９は図８に
示した回路の動作波形図である。同期信号Φの立ち上が
り毎にデータＤ１，Ｄ２，Ｄ３，Ｄ４をアドレスＡ０，
Ａ０＋１，Ａ０＋２，Ａ０＋３のメモリセルに書き込む
場合、ラッチ回路３１の出力である選択信号ＩＹ０は、
外部アドレスに応じてサイクルＣ１，Ｃ３で、Ｌｏｗ，
サイクルＣ２，Ｃ４でＨｉｇｈのレベルを保持する。ラ
ッチ信号発生回路４１では、選択信号ＩＹ０がＬｏｗの
場合、同期信号Φから、ラッチ信号Φ０を出力し、選択
信号ＩＹ０がＨｉｇｈの場合、同期信号Φから、ラッチ
信号Φ１を出力する。同期信号Φ０の立ち上がりで外部
データが、入力初段５を介してデータインプットバッフ
ァ６０により、データ伝達線ＢＵＳ０に出力され、同期
信号Φ１の立ち上がりで外部データが、入力初段５を介
してデータインプットバッファ６１により、データ伝達
線ＢＵＳ１に出力される。すなわちアドレスＡ０違いの
を交互に入力することで、データ伝達線上のデータは２
サイクルの間保持することができる。データ伝達線上の
データは、選択回路８１により、ライトバス対ＷＢＵＳ
Ｔ／Ｎに伝達される。
示した回路の動作波形図である。同期信号Φの立ち上が
り毎にデータＤ１，Ｄ２，Ｄ３，Ｄ４をアドレスＡ０，
Ａ０＋１，Ａ０＋２，Ａ０＋３のメモリセルに書き込む
場合、ラッチ回路３１の出力である選択信号ＩＹ０は、
外部アドレスに応じてサイクルＣ１，Ｃ３で、Ｌｏｗ，
サイクルＣ２，Ｃ４でＨｉｇｈのレベルを保持する。ラ
ッチ信号発生回路４１では、選択信号ＩＹ０がＬｏｗの
場合、同期信号Φから、ラッチ信号Φ０を出力し、選択
信号ＩＹ０がＨｉｇｈの場合、同期信号Φから、ラッチ
信号Φ１を出力する。同期信号Φ０の立ち上がりで外部
データが、入力初段５を介してデータインプットバッフ
ァ６０により、データ伝達線ＢＵＳ０に出力され、同期
信号Φ１の立ち上がりで外部データが、入力初段５を介
してデータインプットバッファ６１により、データ伝達
線ＢＵＳ１に出力される。すなわちアドレスＡ０違いの
を交互に入力することで、データ伝達線上のデータは２
サイクルの間保持することができる。データ伝達線上の
データは、選択回路８１により、ライトバス対ＷＢＵＳ
Ｔ／Ｎに伝達される。
【００１０】選択信号ＩＹＯがＬｏｗの場合データ伝達
線ＢＵＳ０上のデータが、ライトバス対ＷＢＵＳＴ／Ｎ
０に転送され、選択信号ＩＹＯがＨｉｇｈの場合データ
伝達線ＢＵＳ１上のデータが、ライトバス対ＷＢＵＳＴ
／Ｎ１に転送される。ライトバス対ＷＢＵＳＴ／Ｎ上の
データも２サイクル保持される。また、同期信号Φの立
ち上がりで外部アドレスが、入力初段１を介して、ＹＳ
Ｗ選択回路により外部アドレスに応じたカラム選択線Ｙ
ＳＷが選択される。
線ＢＵＳ０上のデータが、ライトバス対ＷＢＵＳＴ／Ｎ
０に転送され、選択信号ＩＹＯがＨｉｇｈの場合データ
伝達線ＢＵＳ１上のデータが、ライトバス対ＷＢＵＳＴ
／Ｎ１に転送される。ライトバス対ＷＢＵＳＴ／Ｎ上の
データも２サイクル保持される。また、同期信号Φの立
ち上がりで外部アドレスが、入力初段１を介して、ＹＳ
Ｗ選択回路により外部アドレスに応じたカラム選択線Ｙ
ＳＷが選択される。
【００１１】図８では、アドレスＡ０違いのセルは共通
のＹＳＷｉで選択される。すなわちＡ０，Ａ０＋１，Ａ
０＋２，Ａ０＋３に対応してそれぞれカラム選択線ＹＳ
Ｗｉ，ＹＳＷｉ，ＹＳＷｉ＋１，ＹＳＷｉ＋１が選択さ
れる。すなわちカラム選択線も２サイクル保持されてい
る。カラム選択線ＹＳＷｉがＨｉｇｈレベルの期間中カ
ラム選択線ＹＳＷにより選択されたビット線対ＢＬＴ／
Ｎとライトバス対ＷＢＵＳＴ／Ｎとが接続され、ワード
線ＷＬｉがＨｉｇｈであるメモリセルＭＣにライトデー
タが書き込まれることになる。図９では、ＹＳＷｉで、
ビット線対ＢＬＴ／Ｎ０，ＢＬＴ／Ｎ１，ＢＬＴ／Ｎ
２，ＢＬＴ／Ｎ３がそれぞれライトバス対ＷＢＵＳＴ／
Ｎ０，ＷＢＳＵＴ／Ｎ１，ＷＢＵＳＴ／Ｎ０，ＷＢＵＳ
Ｔ／Ｎ１に順に接続され、メモリセルＭＣ０，ＭＣ１，
ＭＣ２，ＭＣ３にライトデータＤ１，Ｄ２，Ｄ３，Ｄ４
が書き込まれる。
のＹＳＷｉで選択される。すなわちＡ０，Ａ０＋１，Ａ
０＋２，Ａ０＋３に対応してそれぞれカラム選択線ＹＳ
Ｗｉ，ＹＳＷｉ，ＹＳＷｉ＋１，ＹＳＷｉ＋１が選択さ
れる。すなわちカラム選択線も２サイクル保持されてい
る。カラム選択線ＹＳＷｉがＨｉｇｈレベルの期間中カ
ラム選択線ＹＳＷにより選択されたビット線対ＢＬＴ／
Ｎとライトバス対ＷＢＵＳＴ／Ｎとが接続され、ワード
線ＷＬｉがＨｉｇｈであるメモリセルＭＣにライトデー
タが書き込まれることになる。図９では、ＹＳＷｉで、
ビット線対ＢＬＴ／Ｎ０，ＢＬＴ／Ｎ１，ＢＬＴ／Ｎ
２，ＢＬＴ／Ｎ３がそれぞれライトバス対ＷＢＵＳＴ／
Ｎ０，ＷＢＳＵＴ／Ｎ１，ＷＢＵＳＴ／Ｎ０，ＷＢＵＳ
Ｔ／Ｎ１に順に接続され、メモリセルＭＣ０，ＭＣ１，
ＭＣ２，ＭＣ３にライトデータＤ１，Ｄ２，Ｄ３，Ｄ４
が書き込まれる。
【００１２】以上のように、カラム選択線ＹＳＷがＨｉ
ｇｈ期間中、ライトバス対ＷＢＵＳＴ／Ｎと、ビット線
ＢＬＴ／Ｎとが接続され、ワード線により選択されたセ
ルにライトデータが書き込まれる。ライトの場合カラム
選択線ＹＳＷがＨｉｇｈの期間中にビット線上データを
反転させなければいけない。反転する前にカラム選択線
ＹＳＷがＬｏｗとなると、ビット線につながるセンスア
ンプＳ．Ａ．により、データは元の状態の戻される。す
なわちビット線ＢＬＴ／Ｎ上のデータを反転させるのに
必要な最低時間τの間は、カラム選択線ＹＳＷをＨｉｇ
ｈに保つ必要がある。
ｇｈ期間中、ライトバス対ＷＢＵＳＴ／Ｎと、ビット線
ＢＬＴ／Ｎとが接続され、ワード線により選択されたセ
ルにライトデータが書き込まれる。ライトの場合カラム
選択線ＹＳＷがＨｉｇｈの期間中にビット線上データを
反転させなければいけない。反転する前にカラム選択線
ＹＳＷがＬｏｗとなると、ビット線につながるセンスア
ンプＳ．Ａ．により、データは元の状態の戻される。す
なわちビット線ＢＬＴ／Ｎ上のデータを反転させるのに
必要な最低時間τの間は、カラム選択線ＹＳＷをＨｉｇ
ｈに保つ必要がある。
【００１３】図６の回路の場合、カラム選択線ＹＳＷが
１サイクル期間中Ｈｉｇｈを保持するすなわち、 τ＝ライト最小サイクル時間 である。図８の回路の場合、データＤ１、アドレスＡ０
のライトの場合は、カラム選択線ＹＳＷｉ、ライトバス
対ＷＢＵＳＴ／Ｎ０上のデータＤ１は２サイクル期間中
保持されており、 τ／２＝ライト最小サイクル時間 といえる。しかしながら、ライトバス上ＷＢＵＳＴ／Ｎ
１上のデータＤ２は１サイクル遅れて転送されるため、
ビット線ＢＬＴ／Ｎ１と接続されている時間は１サイク
ルのみであり、図９中の網掛け部分はビット線ＢＬＴ／
Ｎ１と非接続状態である。
１サイクル期間中Ｈｉｇｈを保持するすなわち、 τ＝ライト最小サイクル時間 である。図８の回路の場合、データＤ１、アドレスＡ０
のライトの場合は、カラム選択線ＹＳＷｉ、ライトバス
対ＷＢＵＳＴ／Ｎ０上のデータＤ１は２サイクル期間中
保持されており、 τ／２＝ライト最小サイクル時間 といえる。しかしながら、ライトバス上ＷＢＵＳＴ／Ｎ
１上のデータＤ２は１サイクル遅れて転送されるため、
ビット線ＢＬＴ／Ｎ１と接続されている時間は１サイク
ルのみであり、図９中の網掛け部分はビット線ＢＬＴ／
Ｎ１と非接続状態である。
【００１４】また、連続して外部アドレスのＡ０が切換
わらないアドレスにライトする場合、たとえばサイクル
Ｃ１で、アドレスＡ０が入力されサイクルＣ２で、アド
レスＡ０＋２が入力された場合、カラム選択線ＹＳＷｉ
は１サイクル期間中のみＨｉｇｈであり、またＡ０が同
じ場合は、データ伝達線ＢＵＳ０及びライトバス対ＷＢ
ＵＳＴ／Ｎ０が共通であるため、ライトデータＤ１も１
サイクル期間のみ保持され次サイクルでは、データＤ２
に切換わるため、図８の回路でも τ＝ライト最小サイクル時間 となる。
わらないアドレスにライトする場合、たとえばサイクル
Ｃ１で、アドレスＡ０が入力されサイクルＣ２で、アド
レスＡ０＋２が入力された場合、カラム選択線ＹＳＷｉ
は１サイクル期間中のみＨｉｇｈであり、またＡ０が同
じ場合は、データ伝達線ＢＵＳ０及びライトバス対ＷＢ
ＵＳＴ／Ｎ０が共通であるため、ライトデータＤ１も１
サイクル期間のみ保持され次サイクルでは、データＤ２
に切換わるため、図８の回路でも τ＝ライト最小サイクル時間 となる。
【００１５】従来の半導体記憶装置では、前記したよう
にビット線ＢＬＴ／Ｎ上のデータを反転させるのに必要
な最低時間τが、ライトの最小サイクル時間を決めるこ
とになり、それ以上のサイクルの高速化が困難である。
リードのサイクルタイムが高速化されつつある昨今で
は、ライトのサイクルタイムがスピードグレードを決め
る場合も多く、この場合、スピードグレードの悪いデバ
イスしか派生しないことになる。
にビット線ＢＬＴ／Ｎ上のデータを反転させるのに必要
な最低時間τが、ライトの最小サイクル時間を決めるこ
とになり、それ以上のサイクルの高速化が困難である。
リードのサイクルタイムが高速化されつつある昨今で
は、ライトのサイクルタイムがスピードグレードを決め
る場合も多く、この場合、スピードグレードの悪いデバ
イスしか派生しないことになる。
【００１６】
【発明が解決しようとする課題】本発明の目的は上記し
た従来技術の欠点を改良し、特に書き込み時間の長い半
導体メモリ装置においても高速のクロックを用いてライ
ト動作を可能にした新規な半導体メモリ装置を提供する
ものである。
た従来技術の欠点を改良し、特に書き込み時間の長い半
導体メモリ装置においても高速のクロックを用いてライ
ト動作を可能にした新規な半導体メモリ装置を提供する
ものである。
【００１７】
【課題を解決するための手段】本発明は、上記した目的
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体メモリ装置の第１の態様としては、書き込みアド
レス信号に基づき所定のメモリセルにデータを書き込む
半導体メモリ装置において、同期信号から位相の異なる
複数のコントロール信号を生成するため、前記同期信号
を所定の時間遅延せしめる第１の回路と、前記同期信号
に同期して、ハイレベル・ローレベルを交互に出力する
第２の回路と、前記第２の回路の出力を反転した信号と
前記第１の回路の出力信号との論理積をとり、第１のコ
ントロール信号を出力する第３の回路と、前記第１の回
路の出力信号と前記第２の回路の出力信号との論理積を
とり、第２のコントロール信号を出力する第４の回路と
を少なくとも含むコントロール信号生成回路と、前記ア
ドレス信号と前記コントロール信号に同期して前記メモ
リセルを選択するカラム選択信号を生成するカラム選択
信号生成回路と、前記コントロール信号に同期して前記
データをラッチする複数のラッチ回路と、前記ラッチ回
路でラッチしたデータを前記メモリセルに送出する複数
のライトバス対と、 前記メモリセルと前記複数のライト
バス対との間に設けられ、前記カラム選択信号生成回路
の出力信号でスイッチング制御されるスイッチング回路
とからなり、 前記カラム選択信号生成回路は、入力され
たアドレス信号に基づき生成される信号を前記コントロ
ール信号でそれぞれラッチして複数のカラム選択信号を
生成し、この信号で前記スイッチング回路を制御すると
共に、前記カラム選択信号に基づき前記ライトバス対上
のいづれかのデータを前記メモリセルに書き込むように
構成したものであり、第２態様としては、前記ライトバ
ス対は少なくとも２組以上であることを特徴とするもの
である。又、第３態様としては、 書き込みアドレス信号
に基づき所定のメモリセルにデータを書き込む半導体メ
モリ装置において、 同期信号から位相の異なる２つのコ
ントロール信号を生成するため、前記同期信号を所定の
時間遅延せしめる第１の回路と、前記同期信号に同期し
て、ハイレ ベル・ローレベルを交互に出力する第２の回
路と、前記第２の回路の出力を反転した信号と前記第１
の回路の出力信号との論理積をとり、第１のコントロー
ル信号を出力する第３の回路と、前記第１の回路の出力
信号と前記第２の回路の出力信号との論理積をとり、第
２のコントロール信号を出力する第４の回路とで構成し
たコントロール信号生成回路と、 入力されたアドレス信
号に基づき生成される信号を前記第１及び第２のコント
ロール信号でラッチして所定のメモリセルを選択するた
めのカラム選択信号を出力するカラム選択信号生成回路
と、 前記第１及び第２のコントロール信号に同期して前
記データをラッチする２つのラッチ回路と、 前記ラッチ
回路でラッチしたデータを前記メモリセルに送出する２
組のライトバス対と、 前記ライトバス対の第１のライト
バス対と所定のメモリセルとを接続するために設けら
れ、前記カラム選択信号生成回路の出力信号でスイッチ
ング制御される第１のスイッチング回路、及び、前記ラ
イトバス対の第２のライトバス対と前記所定のメモリセ
ルとを接続するために設けられ、前記カラム選択信号生
成回路の出力信号でスイッチング制御される第２のスイ
ッチング回路とからなり、 前記データは同期信号の２サ
イクル間、前記ライトバス対上に保持されて、前記カラ
ム選択信号に基づき前記ライトバス対上のいづれかのデ
ータを前記メモリセルに書き込むように構成したことを
特徴とするものである。
を達成するため、基本的には、以下に記載されたような
技術構成を採用するものである。即ち、本発明に係わる
半導体メモリ装置の第１の態様としては、書き込みアド
レス信号に基づき所定のメモリセルにデータを書き込む
半導体メモリ装置において、同期信号から位相の異なる
複数のコントロール信号を生成するため、前記同期信号
を所定の時間遅延せしめる第１の回路と、前記同期信号
に同期して、ハイレベル・ローレベルを交互に出力する
第２の回路と、前記第２の回路の出力を反転した信号と
前記第１の回路の出力信号との論理積をとり、第１のコ
ントロール信号を出力する第３の回路と、前記第１の回
路の出力信号と前記第２の回路の出力信号との論理積を
とり、第２のコントロール信号を出力する第４の回路と
を少なくとも含むコントロール信号生成回路と、前記ア
ドレス信号と前記コントロール信号に同期して前記メモ
リセルを選択するカラム選択信号を生成するカラム選択
信号生成回路と、前記コントロール信号に同期して前記
データをラッチする複数のラッチ回路と、前記ラッチ回
路でラッチしたデータを前記メモリセルに送出する複数
のライトバス対と、 前記メモリセルと前記複数のライト
バス対との間に設けられ、前記カラム選択信号生成回路
の出力信号でスイッチング制御されるスイッチング回路
とからなり、 前記カラム選択信号生成回路は、入力され
たアドレス信号に基づき生成される信号を前記コントロ
ール信号でそれぞれラッチして複数のカラム選択信号を
生成し、この信号で前記スイッチング回路を制御すると
共に、前記カラム選択信号に基づき前記ライトバス対上
のいづれかのデータを前記メモリセルに書き込むように
構成したものであり、第２態様としては、前記ライトバ
ス対は少なくとも２組以上であることを特徴とするもの
である。又、第３態様としては、 書き込みアドレス信号
に基づき所定のメモリセルにデータを書き込む半導体メ
モリ装置において、 同期信号から位相の異なる２つのコ
ントロール信号を生成するため、前記同期信号を所定の
時間遅延せしめる第１の回路と、前記同期信号に同期し
て、ハイレ ベル・ローレベルを交互に出力する第２の回
路と、前記第２の回路の出力を反転した信号と前記第１
の回路の出力信号との論理積をとり、第１のコントロー
ル信号を出力する第３の回路と、前記第１の回路の出力
信号と前記第２の回路の出力信号との論理積をとり、第
２のコントロール信号を出力する第４の回路とで構成し
たコントロール信号生成回路と、 入力されたアドレス信
号に基づき生成される信号を前記第１及び第２のコント
ロール信号でラッチして所定のメモリセルを選択するた
めのカラム選択信号を出力するカラム選択信号生成回路
と、 前記第１及び第２のコントロール信号に同期して前
記データをラッチする２つのラッチ回路と、 前記ラッチ
回路でラッチしたデータを前記メモリセルに送出する２
組のライトバス対と、 前記ライトバス対の第１のライト
バス対と所定のメモリセルとを接続するために設けら
れ、前記カラム選択信号生成回路の出力信号でスイッチ
ング制御される第１のスイッチング回路、及び、前記ラ
イトバス対の第２のライトバス対と前記所定のメモリセ
ルとを接続するために設けられ、前記カラム選択信号生
成回路の出力信号でスイッチング制御される第２のスイ
ッチング回路とからなり、 前記データは同期信号の２サ
イクル間、前記ライトバス対上に保持されて、前記カラ
ム選択信号に基づき前記ライトバス対上のいづれかのデ
ータを前記メモリセルに書き込むように構成したことを
特徴とするものである。
【００１８】又、第４の態様としては、 前記カラム信号
生成回路は、 前記入力されたアドレス信号に基づき生成
される信号を入力すると共に、前記第１のコントロール
信号でゲートの開閉が制御される第１のゲート回路と、
前記第１のゲート回路の出力を第１のカラム選択信号と
して出力する第１のインバータと、前記第１のインバー
タの出力をラッチするため、前記第１のインバータの出
力と入力間に設けた第２のゲート回路と前記第１のコン
トロール信号でゲートの開閉が制御され、且つ、前記第
１のゲート回路と開閉が反対に制御され る第３のゲート
回路とからなる直列回路を設けた第１のラッチ回路と、
前記入力されたアドレス信号に基づき生成される信号を
入力すると共に、前記第２のコントロール信号でゲート
の開閉が制御される第４のゲート回路と、 前記第４のゲ
ート回路の出力を第２のカラム選択信号として出力する
第２のインバータと、前記第２のインバータの出力をラ
ッチするため、前記第２のインバータの出力と入力間に
設けた第５のゲート回路と前記第２のコントロール信号
でゲートの開閉が制御され、且つ、前記第４のゲート回
路と開閉が反対に制御される第６のゲート回路とからな
る直列回路を設けた第２のラッチ回路とからなり、 前記
第２のゲート回路には、前記第４のゲート回路の出力信
号が入力され、前記第５のゲート回路には、前記第１の
ゲート回路の出力信号が入力されるように構成したこと
を特徴とするものであり、 又、第５の態様としては、 前
記第１及び第３及び第４及び第６のゲート回路は、トラ
ンスミッション・ゲートであることを特徴とするもので
あり、 又、第６の態様としては、 前記第２及び第５のゲ
ート回路は、ＮＯＲゲートであることを特徴とするもの
である。
生成回路は、 前記入力されたアドレス信号に基づき生成
される信号を入力すると共に、前記第１のコントロール
信号でゲートの開閉が制御される第１のゲート回路と、
前記第１のゲート回路の出力を第１のカラム選択信号と
して出力する第１のインバータと、前記第１のインバー
タの出力をラッチするため、前記第１のインバータの出
力と入力間に設けた第２のゲート回路と前記第１のコン
トロール信号でゲートの開閉が制御され、且つ、前記第
１のゲート回路と開閉が反対に制御され る第３のゲート
回路とからなる直列回路を設けた第１のラッチ回路と、
前記入力されたアドレス信号に基づき生成される信号を
入力すると共に、前記第２のコントロール信号でゲート
の開閉が制御される第４のゲート回路と、 前記第４のゲ
ート回路の出力を第２のカラム選択信号として出力する
第２のインバータと、前記第２のインバータの出力をラ
ッチするため、前記第２のインバータの出力と入力間に
設けた第５のゲート回路と前記第２のコントロール信号
でゲートの開閉が制御され、且つ、前記第４のゲート回
路と開閉が反対に制御される第６のゲート回路とからな
る直列回路を設けた第２のラッチ回路とからなり、 前記
第２のゲート回路には、前記第４のゲート回路の出力信
号が入力され、前記第５のゲート回路には、前記第１の
ゲート回路の出力信号が入力されるように構成したこと
を特徴とするものであり、 又、第５の態様としては、 前
記第１及び第３及び第４及び第６のゲート回路は、トラ
ンスミッション・ゲートであることを特徴とするもので
あり、 又、第６の態様としては、 前記第２及び第５のゲ
ート回路は、ＮＯＲゲートであることを特徴とするもの
である。
【００１９】
【発明の実施の形態】本発明に係わる半導体メモリ装置
は、上記したような技術構成を採用していることから、
例えば、コントロール信号とライトバス対は２組設けた
場合、データは２クロックの間ライトバス対上に保持さ
れ、このタイミングでメモリセルに書き込まれる。
は、上記したような技術構成を採用していることから、
例えば、コントロール信号とライトバス対は２組設けた
場合、データは２クロックの間ライトバス対上に保持さ
れ、このタイミングでメモリセルに書き込まれる。
【００２０】しかも、データが常に２クロック間保持さ
れるから、メモリセルの書き込み時間の２倍のクロック
を使用出来る。又コントロール信号とライトバス対等を
更に多くすれば、クロック周波数を更に高めることが出
来る。
れるから、メモリセルの書き込み時間の２倍のクロック
を使用出来る。又コントロール信号とライトバス対等を
更に多くすれば、クロック周波数を更に高めることが出
来る。
【００２１】
【実施例】以下に、本発明に係る半導体メモリ装置の具
体例を図面を参照しながら詳細に説明する。図１乃至図
３は本発明の第１の具体例を示す図であり、図には書き
込みアドレス信号に基づき所定のメモリセルＭＣ０にデ
ータを書き込む半導体メモリ装置において、同期信号Φ
から位相の異なる複数のコントロール信号ΦＡ、ΦＢを
生成するコントロール信号生成回路１０と、前記アドレ
ス信号（Ａｊ〜Ａ０）と前記コントロール信号ΦＡ、Φ
Ｂに同期して前記メモリセルＭＣ０を選択するカラム選
択信号を生成するカラム選択信号生成回路１１と、前記
コントロール信号ΦＡ、ΦＢに同期して前記データをラ
ッチする複数のラッチ回路８Ａ、８Ｂと、前記ラッチ回
路８Ａ、８Ｂでラッチしたデータを前記メモリセルＭＣ
０に送出する複数のライトバス対ＷＢＵＳＴ／ＮＡ、Ｗ
ＢＵＳＴ／ＮＢと、前記カラム選択信号生成回路１１の
カラム選択信号に基づき前記ライトバス対ＷＢＵＳＴ／
ＮＡ、ＷＢＵＳＴ／ＮＢ上のいずれかのデータを前記メ
モリセルＭＣ０に書き込むように構成した半導体メモリ
装置が示されている。
体例を図面を参照しながら詳細に説明する。図１乃至図
３は本発明の第１の具体例を示す図であり、図には書き
込みアドレス信号に基づき所定のメモリセルＭＣ０にデ
ータを書き込む半導体メモリ装置において、同期信号Φ
から位相の異なる複数のコントロール信号ΦＡ、ΦＢを
生成するコントロール信号生成回路１０と、前記アドレ
ス信号（Ａｊ〜Ａ０）と前記コントロール信号ΦＡ、Φ
Ｂに同期して前記メモリセルＭＣ０を選択するカラム選
択信号を生成するカラム選択信号生成回路１１と、前記
コントロール信号ΦＡ、ΦＢに同期して前記データをラ
ッチする複数のラッチ回路８Ａ、８Ｂと、前記ラッチ回
路８Ａ、８Ｂでラッチしたデータを前記メモリセルＭＣ
０に送出する複数のライトバス対ＷＢＵＳＴ／ＮＡ、Ｗ
ＢＵＳＴ／ＮＢと、前記カラム選択信号生成回路１１の
カラム選択信号に基づき前記ライトバス対ＷＢＵＳＴ／
ＮＡ、ＷＢＵＳＴ／ＮＢ上のいずれかのデータを前記メ
モリセルＭＣ０に書き込むように構成した半導体メモリ
装置が示されている。
【００２２】又、前記メモリセルＭＣ０と前記複数のラ
イトバス対ＷＢＵＳＴ／ＮＡ、ＷＢＵＳＴ／ＮＢとの間
にはそれぞれスイッチング回路１３Ａ、１３Ｂが設けら
れ、このスイッチング回路１３Ａ、１３Ｂは、前記カラ
ム選択信号生成回路の出力信号でスイッチング制御され
ることが示されている。又、カラム選択信号生成回路
は、入力されたアドレス信号（Ａｊ〜Ａｏ）に基づき生
成される信号（ＹＳＷｉ，ＹＳＷｉ＋１，・・・・）を
前記コントロール信号ΦＡ、ΦＢでそれぞれラッチして
複数のカラム選択信号（ＹＳＷｉＡ，ＹＳＷｉＢ，ＹＳ
Ｗｉ＋１Ａ，ＹＳＷｉ＋１Ｂ，・・・・）を生成し、こ
の信号で前記スイッチング回路１３Ａ、１３Ｂを制御す
るように構成したことが示されている。
イトバス対ＷＢＵＳＴ／ＮＡ、ＷＢＵＳＴ／ＮＢとの間
にはそれぞれスイッチング回路１３Ａ、１３Ｂが設けら
れ、このスイッチング回路１３Ａ、１３Ｂは、前記カラ
ム選択信号生成回路の出力信号でスイッチング制御され
ることが示されている。又、カラム選択信号生成回路
は、入力されたアドレス信号（Ａｊ〜Ａｏ）に基づき生
成される信号（ＹＳＷｉ，ＹＳＷｉ＋１，・・・・）を
前記コントロール信号ΦＡ、ΦＢでそれぞれラッチして
複数のカラム選択信号（ＹＳＷｉＡ，ＹＳＷｉＢ，ＹＳ
Ｗｉ＋１Ａ，ＹＳＷｉ＋１Ｂ，・・・・）を生成し、こ
の信号で前記スイッチング回路１３Ａ、１３Ｂを制御す
るように構成したことが示されている。
【００２３】本発明の第１の具体例を更に詳細に説明す
ると、複数のアドレス端子Ａｊを入力する複数の入力初
段１と、入力初段１の出力Ｙｊを入力しそのアドレスに
応じたカラム選択線ＹＳＷを出力するＹＳＷ選択回路２
と、同期信号Φに同期してカウントアップするカウンタ
回路３と、同期信号Φを入力し、カウンタ回路３の出力
であるカウント信号ＣＮＴに応じてラッチ信号ΦＡ、Φ
Ｂを出力するラッチ信号発生回路４と、ＤＱ端子を介し
てデータを入力する入力初段５と、入力初段５の出力を
入力しデータ伝達線ＢＵＳにデータを伝達するデータイ
ンプットバッファ６と、ラッチ信号（コントロール信
号）ΦＡでカラム選択信号ＹＳＷをラッチし、カラム選
択信号ＹＳＷｉＡを出力し、ラッチ信号（コントロール
信号）ΦＢでカラム選択信号ＹＳＷをラッチし、カラム
選択信号ＹＳＷｉＢを出力するラッチ回路７と、ラッチ
信号ΦＡで、データ伝達線ＢＵＳ上のライトデータをラ
ッチし、ライトバス対ＷＢＵＳＴ／ＮＡにデータを出力
するラッチ回路８Ａと、ラッチ信号ΦＢで、データ伝達
線ＢＵＳ上のライトデータをラッチし、ライトバス対Ｗ
ＢＵＳＴ／ＮＢにデータを出力するラッチ回路８Ｂと、
ライトバス対ＷＢＵＳＴ／ＮＡとスイッチング回路１３
Ａを介して接続され、さらにライトバス対ＷＢＵＳＴ／
ＮＢとスイッチング回路１３Ｂを介して接続され、セン
スアップＳ．Ａ．を有し、１トランジスタ／１キャパシ
タ構成のメモリセルＭＣ０が接続されたビット線対ＢＬ
Ｔ／Ｎ０で構成されている。
ると、複数のアドレス端子Ａｊを入力する複数の入力初
段１と、入力初段１の出力Ｙｊを入力しそのアドレスに
応じたカラム選択線ＹＳＷを出力するＹＳＷ選択回路２
と、同期信号Φに同期してカウントアップするカウンタ
回路３と、同期信号Φを入力し、カウンタ回路３の出力
であるカウント信号ＣＮＴに応じてラッチ信号ΦＡ、Φ
Ｂを出力するラッチ信号発生回路４と、ＤＱ端子を介し
てデータを入力する入力初段５と、入力初段５の出力を
入力しデータ伝達線ＢＵＳにデータを伝達するデータイ
ンプットバッファ６と、ラッチ信号（コントロール信
号）ΦＡでカラム選択信号ＹＳＷをラッチし、カラム選
択信号ＹＳＷｉＡを出力し、ラッチ信号（コントロール
信号）ΦＢでカラム選択信号ＹＳＷをラッチし、カラム
選択信号ＹＳＷｉＢを出力するラッチ回路７と、ラッチ
信号ΦＡで、データ伝達線ＢＵＳ上のライトデータをラ
ッチし、ライトバス対ＷＢＵＳＴ／ＮＡにデータを出力
するラッチ回路８Ａと、ラッチ信号ΦＢで、データ伝達
線ＢＵＳ上のライトデータをラッチし、ライトバス対Ｗ
ＢＵＳＴ／ＮＢにデータを出力するラッチ回路８Ｂと、
ライトバス対ＷＢＵＳＴ／ＮＡとスイッチング回路１３
Ａを介して接続され、さらにライトバス対ＷＢＵＳＴ／
ＮＢとスイッチング回路１３Ｂを介して接続され、セン
スアップＳ．Ａ．を有し、１トランジスタ／１キャパシ
タ構成のメモリセルＭＣ０が接続されたビット線対ＢＬ
Ｔ／Ｎ０で構成されている。
【００２４】なお、図１には図示しなかったが、本発明
ではＹＳＷ選択回路２からは図３に示したＹＳＷｉ，Ｙ
ＳＷｉ＋１，ＹＳＷｉ＋２，ＹＳＷｉ＋３が出力され、
又、ラッチ信号ΦＡ、ΦＢで信号ＹＳＷｉ＋２をラッチ
し、それぞれカラム選択信号ＹＳＷｉ＋２Ａ，ＹＳＷｉ
＋２Ｂを出力するラッチ回路、又ラッチ信号ΦＡ、ΦＢ
で信号ＹＳＷｉ＋３をラッチし、それぞれカラム選択信
号ＹＳＷｉ＋３Ａ，ＹＳＷｉ＋３Ｂを出力するラッチ回
路が設けられている。
ではＹＳＷ選択回路２からは図３に示したＹＳＷｉ，Ｙ
ＳＷｉ＋１，ＹＳＷｉ＋２，ＹＳＷｉ＋３が出力され、
又、ラッチ信号ΦＡ、ΦＢで信号ＹＳＷｉ＋２をラッチ
し、それぞれカラム選択信号ＹＳＷｉ＋２Ａ，ＹＳＷｉ
＋２Ｂを出力するラッチ回路、又ラッチ信号ΦＡ、ΦＢ
で信号ＹＳＷｉ＋３をラッチし、それぞれカラム選択信
号ＹＳＷｉ＋３Ａ，ＹＳＷｉ＋３Ｂを出力するラッチ回
路が設けられている。
【００２５】従って、センスアップＳ．Ａ．及びスイッ
チング回路１３Ａ、１３Ｂは合計４組設けられている。
図２にコントロール信号生成回路１０を構成するラッチ
信号発生回路の一例を示す。ディレー回路を通過した同
期信号Φとカウント信号ＣＮＴの逆相を入力しＡＮＤ論
理をとる事でＣＮＴがＬｏｗレベル時にラッチ信号ΦＡ
を出力し、同期信号Φとカウント信号ＣＮＴを入力しＡ
ＮＤ論理をとる事でＣＮＴがＨｉｇｈレベル時にラッチ
信号ΦＢを得るように構成している。
チング回路１３Ａ、１３Ｂは合計４組設けられている。
図２にコントロール信号生成回路１０を構成するラッチ
信号発生回路の一例を示す。ディレー回路を通過した同
期信号Φとカウント信号ＣＮＴの逆相を入力しＡＮＤ論
理をとる事でＣＮＴがＬｏｗレベル時にラッチ信号ΦＡ
を出力し、同期信号Φとカウント信号ＣＮＴを入力しＡ
ＮＤ論理をとる事でＣＮＴがＨｉｇｈレベル時にラッチ
信号ΦＢを得るように構成している。
【００２６】なお、コントロール信号生成回路１０を構
成するカウンタ回路３は、同期信号Φの入力のたびにＨ
レベル、Ｌレベルを出力する回路であればどのような回
路構成でもよい。次に動作について説明する。図３は図
１に示した回路の動作波形図である。
成するカウンタ回路３は、同期信号Φの入力のたびにＨ
レベル、Ｌレベルを出力する回路であればどのような回
路構成でもよい。次に動作について説明する。図３は図
１に示した回路の動作波形図である。
【００２７】同期信号Φの立ち上がり毎にデータＤ１、
Ｄ２、Ｄ３、Ｄ４をアドレスＡ０、Ａ０＋１、Ａ０＋
２、Ａ０＋３のメモリセルに書き込む場合、同期信号Φ
の立ち上がりで外部データが、入力初段５を介してデー
タインプットバッファ６により、データ伝達線ＢＵＳに
出力される。カウント信号ＣＮＴは、同期信号Φの立ち
上がりに応じてカウントアップする。この際カウント信
号ＣＮＴのレベルは外部アドレス信号と無関係であり、
例えばアドレスＡ０がＬｏｗであるときにカウント信号
ＣＮＴがＬｏｗである必要はない。
Ｄ２、Ｄ３、Ｄ４をアドレスＡ０、Ａ０＋１、Ａ０＋
２、Ａ０＋３のメモリセルに書き込む場合、同期信号Φ
の立ち上がりで外部データが、入力初段５を介してデー
タインプットバッファ６により、データ伝達線ＢＵＳに
出力される。カウント信号ＣＮＴは、同期信号Φの立ち
上がりに応じてカウントアップする。この際カウント信
号ＣＮＴのレベルは外部アドレス信号と無関係であり、
例えばアドレスＡ０がＬｏｗであるときにカウント信号
ＣＮＴがＬｏｗである必要はない。
【００２８】図３において、カウント信号ＣＮＴはサイ
クルＣ１，Ｃ３でＬｏｗ、サイクルＣ２，Ｃ４でＨｉｇ
ｈのレベルであり、それに応じてサイクルＣ１，Ｃ３で
ラッチ信号ΦＡが、サイクルＣ３，Ｃ４でラッチ信号Φ
Ｂが出力されることになる。サイクルＣ１で、データ伝
達線ＢＵＳ上のデータＤ１は、ラッチ信号ΦＡにより、
ラッチ回路８Ａにラッチされライトバス対ＷＢＵＳＴ／
ＮＡに伝達される。サイクルＣ２で、データ伝達線ＢＵ
Ｓ上のデータＤ２は、ラッチ信号ΦＢにより、ラッチ回
路８Ｂにラッチされライトバス対ＷＢＵＳＴ／ＮＢに伝
達される。この際ラッチ信号ΦＡはＬｏｗレベルである
ためデータ伝達線ＢＵＳ上のデータは変化せず、ライト
バス対ＷＢＵＳＴ／ＮＡはライトデータＤ１を保持して
いる。
クルＣ１，Ｃ３でＬｏｗ、サイクルＣ２，Ｃ４でＨｉｇ
ｈのレベルであり、それに応じてサイクルＣ１，Ｃ３で
ラッチ信号ΦＡが、サイクルＣ３，Ｃ４でラッチ信号Φ
Ｂが出力されることになる。サイクルＣ１で、データ伝
達線ＢＵＳ上のデータＤ１は、ラッチ信号ΦＡにより、
ラッチ回路８Ａにラッチされライトバス対ＷＢＵＳＴ／
ＮＡに伝達される。サイクルＣ２で、データ伝達線ＢＵ
Ｓ上のデータＤ２は、ラッチ信号ΦＢにより、ラッチ回
路８Ｂにラッチされライトバス対ＷＢＵＳＴ／ＮＢに伝
達される。この際ラッチ信号ΦＡはＬｏｗレベルである
ためデータ伝達線ＢＵＳ上のデータは変化せず、ライト
バス対ＷＢＵＳＴ／ＮＡはライトデータＤ１を保持して
いる。
【００２９】更に、サイクルＣ３でデータ伝達線ＢＵＳ
上のデータＤ３はラッチ信号ΦＡにより、ライトバス対
ＷＢＵＳＴ／ＮＡに伝達され、データはＤ１からＤ３に
切換わるが、ライトバス対ＷＢＵＳＴ／ＮＢ上のデータ
はＤ２のまま保持されている。即ち、２サイクルおきに
発生するラッチ信号ΦＡ、ΦＢにより、ライトバス対Ｗ
ＢＵＳＴ／ＮＡ及びＷＢＵＳＴ／ＮＢ上のデータは必ず
２サイクル保持される。
上のデータＤ３はラッチ信号ΦＡにより、ライトバス対
ＷＢＵＳＴ／ＮＡに伝達され、データはＤ１からＤ３に
切換わるが、ライトバス対ＷＢＵＳＴ／ＮＢ上のデータ
はＤ２のまま保持されている。即ち、２サイクルおきに
発生するラッチ信号ΦＡ、ΦＢにより、ライトバス対Ｗ
ＢＵＳＴ／ＮＡ及びＷＢＵＳＴ／ＮＢ上のデータは必ず
２サイクル保持される。
【００３０】また、同期信号Φの立ち上がりで外部アド
レスが、入力初段１を介して、ＹＳＷ選択回路２により
外部アドレスに応じたカラム選択線ＹＳＷが選択され
る。図５では、Ａ０、Ａ０＋１、Ａ０＋２、Ａ０＋３に
対応してそれぞれＹＳＷｉ，ＹＳＷｉ＋１，ＹＳＷｉ＋
２，ＹＳＷｉ＋３が選択される。サイクルＣ１ではラッ
チ回路７にＹＳＷｉが入力し、ラッチ信号ΦＡにより、
ＹＳＷｉＡがＨｉｇｈとなり、ＹＳＷｉＢラッチ信号Φ
Ｂがないからそのままの状態を保持しＬｏｗである。
レスが、入力初段１を介して、ＹＳＷ選択回路２により
外部アドレスに応じたカラム選択線ＹＳＷが選択され
る。図５では、Ａ０、Ａ０＋１、Ａ０＋２、Ａ０＋３に
対応してそれぞれＹＳＷｉ，ＹＳＷｉ＋１，ＹＳＷｉ＋
２，ＹＳＷｉ＋３が選択される。サイクルＣ１ではラッ
チ回路７にＹＳＷｉが入力し、ラッチ信号ΦＡにより、
ＹＳＷｉＡがＨｉｇｈとなり、ＹＳＷｉＢラッチ信号Φ
Ｂがないからそのままの状態を保持しＬｏｗである。
【００３１】次サイクルのＣ２ではラッチ回路７'にＹ
ＳＷｉ＋１が入力し、ラッチ信号ΦＢにより、ＹＳＷｉ
＋１Ｂが選択される。その際ΦＡはＬｏｗであるためＹ
ＳＷｉＡはＨｉｇｈレベルを保持する。サイクルＣ３で
は図示しないラッチ回路７"に信号ＹＳＷｉ＋２が入力
し、ラッチ信号ΦＡにより、ＹＳＷｉ＋２Ａが選択され
ると同時に、ＹＳＷｉはＬｏｗであるから、ＹＳＷｉＡ
が非選択となる。又、ＹＳＷｉ＋１Ｂはラッチ信号ΦＢ
がこないからＨｉｇｈレベルを保持する。
ＳＷｉ＋１が入力し、ラッチ信号ΦＢにより、ＹＳＷｉ
＋１Ｂが選択される。その際ΦＡはＬｏｗであるためＹ
ＳＷｉＡはＨｉｇｈレベルを保持する。サイクルＣ３で
は図示しないラッチ回路７"に信号ＹＳＷｉ＋２が入力
し、ラッチ信号ΦＡにより、ＹＳＷｉ＋２Ａが選択され
ると同時に、ＹＳＷｉはＬｏｗであるから、ＹＳＷｉＡ
が非選択となる。又、ＹＳＷｉ＋１Ｂはラッチ信号ΦＢ
がこないからＨｉｇｈレベルを保持する。
【００３２】即ち、ラッチ信号ΦＡもしくはΦＢは２サ
イクルおきに発生するため、選択されたＹＳＷＡ、ＹＳ
ＷＢは必ず２サイクル保持される。カラム選択信号生成
回路１１の出力であるカラム選択線ＹＳＷＡがＨｉｇｈ
レベルの期間中カラム選択線ＹＳＷＡにより選択された
ビット線対ＢＬＴ／Ｎとライトバス対ＷＢＵＳＴ／ＮＡ
とが接続され、ワード線ＷＬｉがＨｉｇｈであるメモリ
セルＭＣにライトデータが書き込まれることになる。同
様に、カラム選択線ＹＳＷＢがＨｉｇｈレベルの期間中
カラム選択線ＹＳＷＢにより選択されたビット線対ＢＬ
Ｔ／Ｎとライトバス対ＷＢＵＳＴ／ＮＢとが接続され、
ワード線ＷＬｉがＨｉｇｈであるメモリセルＭＣにライ
トデータが書き込まれることになる。
イクルおきに発生するため、選択されたＹＳＷＡ、ＹＳ
ＷＢは必ず２サイクル保持される。カラム選択信号生成
回路１１の出力であるカラム選択線ＹＳＷＡがＨｉｇｈ
レベルの期間中カラム選択線ＹＳＷＡにより選択された
ビット線対ＢＬＴ／Ｎとライトバス対ＷＢＵＳＴ／ＮＡ
とが接続され、ワード線ＷＬｉがＨｉｇｈであるメモリ
セルＭＣにライトデータが書き込まれることになる。同
様に、カラム選択線ＹＳＷＢがＨｉｇｈレベルの期間中
カラム選択線ＹＳＷＢにより選択されたビット線対ＢＬ
Ｔ／Ｎとライトバス対ＷＢＵＳＴ／ＮＢとが接続され、
ワード線ＷＬｉがＨｉｇｈであるメモリセルＭＣにライ
トデータが書き込まれることになる。
【００３３】図３では、ＹＳＷｉＡ，ＹＳＷｉ＋１Ｂ，
ＹＳＷｉ＋２Ａ，ＹＳＷｉ＋３Ｂが選択され、ビット線
対ＢＬＴ／Ｎ０，ＢＬＴ／Ｎ１，ＢＬＴ／Ｎ２，ＢＬＴ
／Ｎ３がそれぞれライトバス対ＷＢＵＳＴ／ＮＡ，ＷＢ
ＵＳＴ／ＮＢ，ＷＢＵＳＴ／ＮＡ，ＷＢＵＳＴ／ＮＢと
接続、それぞれのメモリセルＭＣ０，ＭＣ１，ＭＣ２，
ＭＣ３にライトデータＤ１，Ｄ２，Ｄ３，Ｄ４が書き込
まれる。その際カラム選択線ＹＳＷＡ、ＹＳＷＢ及びラ
イトバス対上のデータは２サイクル期間保持されるた
め、ビット線ＢＬＴ／Ｎへのライトデータの転送は２サ
イクル期間中行われる。
ＹＳＷｉ＋２Ａ，ＹＳＷｉ＋３Ｂが選択され、ビット線
対ＢＬＴ／Ｎ０，ＢＬＴ／Ｎ１，ＢＬＴ／Ｎ２，ＢＬＴ
／Ｎ３がそれぞれライトバス対ＷＢＵＳＴ／ＮＡ，ＷＢ
ＵＳＴ／ＮＢ，ＷＢＵＳＴ／ＮＡ，ＷＢＵＳＴ／ＮＢと
接続、それぞれのメモリセルＭＣ０，ＭＣ１，ＭＣ２，
ＭＣ３にライトデータＤ１，Ｄ２，Ｄ３，Ｄ４が書き込
まれる。その際カラム選択線ＹＳＷＡ、ＹＳＷＢ及びラ
イトバス対上のデータは２サイクル期間保持されるた
め、ビット線ＢＬＴ／Ｎへのライトデータの転送は２サ
イクル期間中行われる。
【００３４】図４、５は本発明の第２の具体例を示す図
である。この具体例では同じアドレスが選択された場
合、後から入力されたデータを正しい書き込みデータと
して認識し第１の具体例と同様に同期信号２サイクル分
データを保持するものである。即ち、この具体例のカラ
ム信号生成回路１１は、 前記入力されたアドレス信号に
基づき生成される信号ＹＳＷｉを入力すると共に、第１
のコントロール信号ΦＡでゲートの開閉が制御される第
１のゲート回路２０と、 第１のゲート回路２０の出力を
第１のカラム選択信号ＹＳＷｉＡとして出力する第１の
インバータ２１と、第１のインバータ２１の出力をラッ
チするため、第１のインバータ２１の出力と入力間に設
けた第２のゲート回路２２と第１のコントロール信号Φ
Ａでゲートの開閉が制御され、且つ、第１のゲート回路
２０と開閉が反対に制御される第３のゲート回路２３と
からなる直列回路を設けた第１のラッチ回路３１と、 前
記入力されたアドレス信号に基づき生成される信号ＹＳ
Ｗｉを入力すると共に、第２のコントロール信号ΦＢで
ゲートの開閉が制御される第４のゲート回路 ２４と、 第
４のゲート回路２４の出力を第２のカラム選択信号ＹＳ
ＷｉＢとして出力する第２のインバータ２５と、第２の
インバータ２５の出力をラッチするため、第２のインバ
ータ２５の出力と入力間に設けた第５のゲート回路２６
と第２のコントロール信号ΦＢでゲートの開閉が制御さ
れ、且つ、第４のゲート回路２４と開閉が反対に制御さ
れる第６のゲート回路２７とからなる直列回路を設けた
第２のラッチ回路３２とからなり、第２のゲート回路２
２には、前記第４のゲート回路２４の出力信号が入力さ
れ、前記第５のゲート回路２６には、前記第１のゲート
回路２０の出力信号が入力されるように構成されてい
る。ＹＳＷｉが選択された時に同期信号ΦＡがＨｉｇｈ
になるとＹＳＷｉＡが選択され、その後同期信号ΦＢが
ＨｉｇｈになるとＹＳＷｉＢが選択されると同時にＮＯ
Ｒ１の出力がＬｏｗとなりＹＳＷｉＡが非選択となり、
同一ＹＳＷｉが続けて選択された場合同期信号ΦＡ、Φ
Ｂのうち後から来たデータが２クロック間保持されるよ
うに構成したものである。
である。この具体例では同じアドレスが選択された場
合、後から入力されたデータを正しい書き込みデータと
して認識し第１の具体例と同様に同期信号２サイクル分
データを保持するものである。即ち、この具体例のカラ
ム信号生成回路１１は、 前記入力されたアドレス信号に
基づき生成される信号ＹＳＷｉを入力すると共に、第１
のコントロール信号ΦＡでゲートの開閉が制御される第
１のゲート回路２０と、 第１のゲート回路２０の出力を
第１のカラム選択信号ＹＳＷｉＡとして出力する第１の
インバータ２１と、第１のインバータ２１の出力をラッ
チするため、第１のインバータ２１の出力と入力間に設
けた第２のゲート回路２２と第１のコントロール信号Φ
Ａでゲートの開閉が制御され、且つ、第１のゲート回路
２０と開閉が反対に制御される第３のゲート回路２３と
からなる直列回路を設けた第１のラッチ回路３１と、 前
記入力されたアドレス信号に基づき生成される信号ＹＳ
Ｗｉを入力すると共に、第２のコントロール信号ΦＢで
ゲートの開閉が制御される第４のゲート回路 ２４と、 第
４のゲート回路２４の出力を第２のカラム選択信号ＹＳ
ＷｉＢとして出力する第２のインバータ２５と、第２の
インバータ２５の出力をラッチするため、第２のインバ
ータ２５の出力と入力間に設けた第５のゲート回路２６
と第２のコントロール信号ΦＢでゲートの開閉が制御さ
れ、且つ、第４のゲート回路２４と開閉が反対に制御さ
れる第６のゲート回路２７とからなる直列回路を設けた
第２のラッチ回路３２とからなり、第２のゲート回路２
２には、前記第４のゲート回路２４の出力信号が入力さ
れ、前記第５のゲート回路２６には、前記第１のゲート
回路２０の出力信号が入力されるように構成されてい
る。ＹＳＷｉが選択された時に同期信号ΦＡがＨｉｇｈ
になるとＹＳＷｉＡが選択され、その後同期信号ΦＢが
ＨｉｇｈになるとＹＳＷｉＢが選択されると同時にＮＯ
Ｒ１の出力がＬｏｗとなりＹＳＷｉＡが非選択となり、
同一ＹＳＷｉが続けて選択された場合同期信号ΦＡ、Φ
Ｂのうち後から来たデータが２クロック間保持されるよ
うに構成したものである。
【００３５】なお、本発明ではライトバス対を２組設
け、２クロック間データを保持するようにしたが、同様
にして、３クロック間、４クロック間データを保持して
クロック周波数を上げるように構成してもよい。
け、２クロック間データを保持するようにしたが、同様
にして、３クロック間、４クロック間データを保持して
クロック周波数を上げるように構成してもよい。
【００３６】
【発明の効果】以上説明したように本発明では、１つの
ビット線に対し、アドレスに無関係に２系統のライトバ
スが交互に選択されることになり、任意のビット線ＢＬ
Ｔ／Ｎが連続して同一のライトバス対を使用することが
ない。すなわち連続かつランダムに外部アドレスを入力
してもカラム選択線ＹＳＷやライトバス対上のデータは
必ず２サイクル期間保持され、２サイクルの間データは
ＹＳＷで選択されたビット線に転送される。すなわち、 τ／２＝ライト最小サイクル時間 で規定でき、従来の２倍の周波数までクロック周波数を
高めることが可能である。
ビット線に対し、アドレスに無関係に２系統のライトバ
スが交互に選択されることになり、任意のビット線ＢＬ
Ｔ／Ｎが連続して同一のライトバス対を使用することが
ない。すなわち連続かつランダムに外部アドレスを入力
してもカラム選択線ＹＳＷやライトバス対上のデータは
必ず２サイクル期間保持され、２サイクルの間データは
ＹＳＷで選択されたビット線に転送される。すなわち、 τ／２＝ライト最小サイクル時間 で規定でき、従来の２倍の周波数までクロック周波数を
高めることが可能である。
【図１】本発明の第１の具体例を示す回路図である。
【図２】図１に示すラッチ信号発生回路を示す回路図で
ある。
ある。
【図３】図１に示す具体例の動作について説明する波形
図である。
図である。
【図４】本発明の第２の具体例を示す回路図である。
【図５】第２の具体例のタイミングを示す波形図であ
る。
る。
【図６】従来技術の一例を示す回路図である。
【図７】図６に示す例の動作について説明する波形図で
ある。
ある。
【図８】従来技術の他の例を示す回路図である。
【図９】図７に示す例の動作について説明する波形図で
ある。
ある。
１，５，１１ 入力初段 ２ ＹＳＷ選
択回路 ３ １ビット
カウンタ回路 ４，４０，４１ ラッチ信
号発生回路 ６，６０，６１ データイ
ンプットバッファ ７，７'，８，８Ａ，８Ｂ，３１，４１ ラッチ回路 ８１ 選択回路２０ 第１のゲート回路 ２１ 第１のインバータ ２２ 第２のゲート回路（ＮＯＲゲート） ２３ 第３のゲート回路 ２４ 第４のゲート回路 ２５ 第２のインバータ ２６ 第５のゲート回路（ＮＯＲゲート） ２７ 第６のゲート回路 ３１ 第１のラッチ回路 ３２ 第２のラッチ回路
択回路 ３ １ビット
カウンタ回路 ４，４０，４１ ラッチ信
号発生回路 ６，６０，６１ データイ
ンプットバッファ ７，７'，８，８Ａ，８Ｂ，３１，４１ ラッチ回路 ８１ 選択回路２０ 第１のゲート回路 ２１ 第１のインバータ ２２ 第２のゲート回路（ＮＯＲゲート） ２３ 第３のゲート回路 ２４ 第４のゲート回路 ２５ 第２のインバータ ２６ 第５のゲート回路（ＮＯＲゲート） ２７ 第６のゲート回路 ３１ 第１のラッチ回路 ３２ 第２のラッチ回路
Claims (6)
- 【請求項１】 書き込みアドレス信号に基づき所定のメ
モリセルにデータを書き込む半導体メモリ装置におい
て、 同期信号から位相の異なる複数のコントロール信号を生
成するため、前記同期信号を所定の時間遅延せしめる第
１の回路と、前記同期信号に同期して、ハイレベル・ロ
ーレベルを交互に出力する第２の回路と、前記第２の回
路の出力を反転した信号と前記第１の回路の出力信号と
の論理積をとり、第１のコントロール信号を出力する第
３の回路と、前記第１の回路の出力信号と前記第２の回
路の出力信号との論理積をとり、第２のコントロール信
号を出力する第４の回路とを少なくとも含むコントロー
ル信号生成回路と、 前記アドレス信号と前記コントロール信号に同期して前
記メモリセルを選択するカラム選択信号を生成するカラ
ム選択信号生成回路と、 前記コントロール信号に同期して前記データをラッチす
る複数のラッチ回路と、 前記ラッチ回路でラッチしたデータを前記メモリセルに
送出する複数のライトバス対と、 前記メモリセルと前記複数のライトバス対との間に設け
られ、前記カラム選択信号生成回路の出力信号でスイッ
チング制御されるスイッチング回路とからなり、 前記カラム選択信号生成回路は、入力されたアドレス信
号に基づき生成される信号を前記コントロール信号でそ
れぞれラッチして複数のカラム選択信号を生成し、この
信号で前記スイッチング回路を制御すると共に、前記 カ
ラム選択信号に基づき前記ライトバス対上のいづれかの
データを前記メモリセルに書き込むように構成したこと
を特徴とする半導体メモリ装置。 - 【請求項２】 前記ライトバス対は少なくとも２組以上
であることを特徴とする請求項１記載の半導体メモリ装
置。 - 【請求項３】 書き込みアドレス信号に基づき所定のメ
モリセルにデータを 書き込む半導体メモリ装置におい
て、 同期信号から位相の異なる２つのコントロール信号を生
成するため、前記同期信号を所定の時間遅延せしめる第
１の回路と、前記同期信号に同期して、ハイレベル・ロ
ーレベルを交互に出力する第２の回路と、前記第２の回
路の出力を反転した信号と前記第１の回路の出力信号と
の論理積をとり、第１のコントロール信号を出力する第
３の回路と、前記第１の回路の出力信号と前記第２の回
路の出力信号との論理積をとり、第２のコントロール信
号を出力する第４の回路とで構成したコントロール信号
生成回路と、 入力されたアドレス信号に基づき生成される信号を前記
第１及び第２のコントロール信号でラッチして所定のメ
モリセルを選択するためのカラム選択信号を出力するカ
ラム選択信号生成回路と、 前記第１及び第２のコントロール信号に同期して前記デ
ータをラッチする２つのラッチ回路と、 前記ラッチ回路でラッチしたデータを前記メモリセルに
送出する２組のライトバス対と、 前記ライトバス対の第１のライトバス対と所定のメモリ
セルとを接続するために設けられ、前記カラム選択信号
生成回路の出力信号でスイッチング制御される第１のス
イッチング回路、及び、前記ライトバス対の第２のライ
トバス対と前記所定のメモリセルとを接続するために設
けられ、前記カラム選択信号生成回路の出力信号でスイ
ッチング制御される第２のスイッチング回路とからな
り、 前記データは同期信号の２サイクル間、前記ライトバス
対上に保持されて、前記カラム選択信号に基づき前記ラ
イトバス対上のいづれかのデータを前記メモリセルに書
き込むように構成したことを特徴とする半導体メモリ装
置。 - 【請求項４】 前記カラム信号生成回路は、 前記入力されたアドレス信号に基づき生成される信号を
入力すると共に、前記第１のコントロール信号でゲート
の開閉が制御される第１のゲート回路と、 前記第１のゲート回路の出力を第１のカラム選択信号と
して出力する第１のインバータと、前記第１のインバー
タの出力をラッチするため、前記第１のインバータの出
力と入力間に設けた第２のゲート回路と前記第１のコン
トロール信号で ゲートの開閉が制御され、且つ、前記第
１のゲート回路と開閉が反対に制御される第３のゲート
回路とからなる直列回路を設けた第１のラッチ回路と、 前記入力されたアドレス信号に基づき生成される信号を
入力すると共に、前記第２のコントロール信号でゲート
の開閉が制御される第４のゲート回路と、 前記第４のゲート回路の出力を第２のカラム選択信号と
して出力する第２のインバータと、前記第２のインバー
タの出力をラッチするため、前記第２のインバータの出
力と入力間に設けた第５のゲート回路と前記第２のコン
トロール信号でゲートの開閉が制御され、且つ、前記第
４のゲート回路と開閉が反対に制御される第６のゲート
回路とからなる直列回路を設けた第２のラッチ回路とか
らなり、 前記第２のゲート回路には、前記第４のゲート回路の出
力信号が入力され、前記第５のゲート回路には、前記第
１のゲート回路の出力信号が入力されるように構成した
ことを特徴とする請求項３記載の半導体メモリ装置。 - 【請求項５】 前記第１及び第３及び第４及び第６のゲ
ート回路は、トランスミッション・ゲートであることを
特徴とする請求項４記載の半導体メモリ装置。 - 【請求項６】 前記第２及び第５のゲート回路は、ＮＯ
Ｒゲートであることを特徴とする請求項４又は５記載の
半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09293816A JP3090104B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体メモリ装置 |
| CNB981235387A CN1169154C (zh) | 1997-10-27 | 1998-10-27 | 能执行高速写入操作的半导体存储装置 |
| US09/179,098 US6014333A (en) | 1997-10-27 | 1998-10-27 | Semiconductive memory device capable of carrying out a write-in operation at a high speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09293816A JP3090104B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11134863A JPH11134863A (ja) | 1999-05-21 |
| JP3090104B2 true JP3090104B2 (ja) | 2000-09-18 |
Family
ID=17799531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09293816A Expired - Fee Related JP3090104B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6014333A (ja) |
| JP (1) | JP3090104B2 (ja) |
| CN (1) | CN1169154C (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107907U (ja) * | 1991-03-01 | 1992-09-17 | 日本電業工作株式会社 | 誘電体共振器 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4112729B2 (ja) * | 1999-02-16 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP2001093289A (ja) * | 1999-09-24 | 2001-04-06 | Nec Corp | 多段階読み出し回路および多段階読み出し方法 |
| JP4200420B2 (ja) * | 2002-06-13 | 2008-12-24 | パナソニック株式会社 | 半導体記憶装置および半導体記憶装置の書き込み方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61148692A (ja) * | 1984-12-24 | 1986-07-07 | Nippon Telegr & Teleph Corp <Ntt> | 記憶装置 |
| JP2795846B2 (ja) * | 1987-11-25 | 1998-09-10 | 株式会社東芝 | 半導体装置 |
| EP0388175B1 (en) * | 1989-03-15 | 1995-11-02 | Matsushita Electronics Corporation | Semiconductor memory device |
| JPH0536277A (ja) * | 1991-07-30 | 1993-02-12 | Fujitsu Ltd | 半導体メモリ装置 |
| US5309395A (en) * | 1992-10-22 | 1994-05-03 | At&T Bell Laboratories | Synchronous static random access memory |
| JP2707953B2 (ja) * | 1993-09-14 | 1998-02-04 | 日本電気株式会社 | 半導体メモリ回路 |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
| TW367656B (en) * | 1994-07-08 | 1999-08-21 | Hitachi Ltd | Semiconductor memory device |
| KR0165159B1 (ko) * | 1994-07-28 | 1999-02-01 | 사또 후미오 | 반도체 기억 장치 |
| KR0164395B1 (ko) * | 1995-09-11 | 1999-02-18 | 김광호 | 반도체 메모리 장치와 그 리이드 및 라이트 방법 |
| US5668760A (en) * | 1996-04-23 | 1997-09-16 | Intel Corporation | Nonvolatile memory with a write protection circuit |
| US5784331A (en) * | 1996-12-31 | 1998-07-21 | Sgs-Thomson Microelectronics, Inc. | Multiple access memory device |
-
1997
- 1997-10-27 JP JP09293816A patent/JP3090104B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-27 US US09/179,098 patent/US6014333A/en not_active Expired - Lifetime
- 1998-10-27 CN CNB981235387A patent/CN1169154C/zh not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04107907U (ja) * | 1991-03-01 | 1992-09-17 | 日本電業工作株式会社 | 誘電体共振器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6014333A (en) | 2000-01-11 |
| CN1169154C (zh) | 2004-09-29 |
| CN1215892A (zh) | 1999-05-05 |
| JPH11134863A (ja) | 1999-05-21 |
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