JPH0376094A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体記憶技術さらには半導体メモリのアク
セス方式に適用して特に有効な技術に関し、例えばシリ
アルアクセスメモリに利用して有効な技術に関する。

［従来の技術］ 従来、テレビジョンやＶＴＲにおける画像データの記憶
用に適した半導体メモリとして、シリアルアクセスメモ
リが提供されている。この種のシリアルアクセスメモリ
は、読出し書込み可能なメモリであるが、ランダムアク
セス機能はなく、内部にアドレスカウンタを有し、クロ
ックでインクリメントされることでアドレス信号を発生
することで高速化を図っている。

なお、シリアルアクセスメモリに関しては、「日経エレ
クトロニクスＪ　１９８５年２月１１日号、第２１９頁
〜第２３９頁に記載がある。また、関連する先願発明と
しては、特公昭６２−１５４９８３号や特公昭６２−１
４２２６号がある。

［発明が解決しようとする課題］ 従来のシリアルアクセスメモリは、メモリセルアレイと
入出力データラッチ回路およびアドレスカウンタが１組
しか内蔵されておらず、すべて外部から入力されるクロ
ック信号の立下りに同期してデータを処理するようにさ
れていた。

しかるに現在の半導体技術では、メモリのサイクルタイ
ムは２０ｎ秒程度が限界である。これに対し、ハイビジ
ョンの分野で１ｉ″サイクルタイムがＩｏｎ秒以下のメ
モリが要求されるようになってきており、従来のシリア
ルアクセスメモリでは対応しきれないという問題点があ
る。

この発明の目的は、シリアルアクセスメモリの見かけ上
のアクセス速度を従来の２倍以上に高速化できるような
半導体記憶技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明らかに
なるであろう。

［課題を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、メモリアレイを２つに分け、各メモリアレイ
に対応してアドレスカウンタおよび入出力デークラッチ
回路を設け、一方のメモリアレイ側のカウンタおよびラ
ッチ回路はクロック信号の立上り（もしくは立下り）に
同期して動作させ、他方のメモリアレイ側のカウンタお
よびラッチ回路はクロック信号の立下り（もしくは立上
り）に同期して動作させるようにするものである。

［作用］ 上記した手段によれば、２つのメモリアレイがクロック
の立上りと立下りに同期してそれぞれ交互にアクセスさ
れるため、一方のメモリアレイに対する読出しまたは書
込みが終了する前に他方のメモリアレイに対する読出し
または書き込みが開始されるため、パイプライン処理が
可能となり見かけ上２倍のアクセス速度で動作させるこ
とができるようになる。

［実施例］ 第１図には本発明をシリアルアクセスメモリに適用した
場合の一実施例のブロック図が、また。

第４図にはその要部の具体的回路構成例が示されている
。

特に制限されないが、図中破線Ａで囲まれた各回路ブロ
ックは単結晶シリコン基板のような一個の半導体チップ
上において形成される。

第１図において、↓Ａ、ＩＢは同じ記憶容量を持つメモ
リアレイで、このメモリアレイ１Ａ、ＩＢは、例えば第
４図に示すように２つのインバータの入出力端子が交差
結合されたフリップフロップからなり２組のトランスフ
ァゲートを有するデュアルポート型メモリセルＭＣがマ
トリックス状に配列されてなる。

各メモリアレイＬＡ、ＩＢに対応してそれぞれ入力ラッ
チ回路２Ａ、２Ｂと、出力ラッチ回路３Ａ、３Ｂおよび
ライト用アドレスカウンタ４Ａ。

４Ｂとリード用アドレスカウンタ５Ａ、５Ｂが設けられ
ている。

上記入力ラッチ回路２Ａと２Ｂには、データ入力端子Ｄ
ｉｎに入力された書込みデータ信号をインバータ等から
なる入力バッファＤＢＦで波形整形した信号が供給され
る。入力ラッチ回路２Ａは、例えばマスタスレーブ型の
フリップフロップで構成され、外部より供給されるライ
トクロック信号ＷＣＫＬの立下りに同期して、また入力
ラッチ回路２Ｂはライトクロック信号ＷＣＫＬの立上り
に同期して入力データをラッチするように接続される。

また、ライトクロック信号ＷＣＫＬはライト側アドレス
カウンタ４Ａと４Ｂに供給され、それぞれ立下りと立上
りに同期してカウントアツプさせる。そして、ライト側
アドレスカウンタ４Ａの値はメモリアレイＩＡのライト
用デコーダ６Ａに、またカウンタ４Ｂの値はメモリアレ
イＩＢのライト用デコーダ６Ｂに供給される。ライト用
デコーダ６Ａと６Ｂは、メモリアレイ内の１本のワード
！ＷＷＬを選択レベルに開動するＸデ−タ出力端と、メ
モリアレイｌ内の１対のデータ１ｊｆＷＤ　Ｌ　。

ＷＤＬを上記人力ラッチ回路２Ａ、２Ｂに接続するカラ
ムスイッチＱｃｗユ、Ｑｃｗ２をオン・オフ制御するＹ
デ−タ出力端とから構成されている（第４図参照）。

一方、リード側アドレスカウンタＳＡと５Ｂには、外部
から入力されるリードクロックＲＣＬＫが供給され、リ
ードクロックＲＣＬＫの立下りと立上りに同期してそれ
ぞれカウントアツプされる。

リード側アドレスカウンタ５Ａの値は、メモリアレイＩ
Ａのリード用デコーダ７Ａに、またカウンタ５Ｂの値は
メモリアレイＩＢのリード用デコーダ７Ｂにそれぞれ供
給される。リード用デコーダ７Ａ、７ＢもＸデ−タ出力
端とＹデ−タ出力端とによって構成されている。読出し
データ線ＲＤＬ、ＲＤＬはカラムスイッチＱ　ｃ　ｒｌ
ｌ　Ｑ　ｃ　ｒ２を介して差動型センスアンプＳＡに接
続されている。

さらに、リードクロックＲＣＬＫは、例えばＣＭＯＳク
ロックド・インバータからなる出力ラッチ回路３Ａ、３
Ｂに供給され、交互に動作させ、メモリアレイＬＡ、Ｉ
Ｂから読み出されたデータをラッチする。出力ラッチ回
路３Ａ、３Ｂにラッチされたリードデータは共通の出力
回路８に供給される。

出力回路８は出力制御用ゲートＧ工、Ｇ２と、２つのＮ
チャンネルＭＯ３ＦＥＴ　　Ｑ工ｌＱ２が直列接続され
てなる出力段等とからなり、外部から供給されるアウト
イネーブル信号ＵＥがロウレベルのとき、上記出力ラッ
チ回路３Ａまたは３Ｂから供給されるリードデータに応
じて、出力ＭＯ５ＦＥＴ　　Ｑ工またはＱ２のいずれか
一方をオンさせて、データ出力端子Ｄｏｕｔをハイレベ
ルまたはロウレベルに開動する。また、出力回路８はア
ウトイネーブル信号ＯＥがハイレベルにされると、出力
ＭＯ８ＦＥＴ　　Ｑ、、Ｑ、をともにオフさせる。これ
によって、データ出力端子Ｄｏｕｔはハイインピーダン
ス状態にされる。

なお、１１はライト側カウンタのリセット端子、１２は
リード側カウンタのリセット端子、１３は書込み読出し
制御用のライトイネーブル端子、１４はチップ選択用の
チップセレクト端子、また１５．１６は電源電圧端子で
ある。

リセット端子１１に入力されたライトカウンタリセット
信号ＷＲＥＳは、ライトアドレスカウンタ４Ａと４Ｂに
供給される。このリセット信号ＷＲＥＳがロウレベルに
されている状態で、ライトクロックＷＣＬＫが立ち下が
るとカウンタ４Ａはリセットされ、ライトクロックＷＣ
ＬＫが立ち上がるとカウンタ４Ｂはリセットされる。

また、リセット端子１２に入力されたり−ドカウンタリ
セット信号ＲＲＥＳは、す゛−ドアドレスカウンタ５Ａ
と５Ｂに供給される。このリセット信号ＲＲＥＳがロウ
レベルにされている状態で、リードクロツタＲＣＬＫが
立ち下がるとカウンタ５Ａはリセットされ、リードクロ
ックＲＣＬＫが立ち上がるとカウンタ５Ｂはリセットさ
れる。

一方、制御端子１３．１４に入力されたライトイネーブ
ル信号ＷＥやチップセレクト信号Ｃ８は、図示しないコ
ントロール回路に供給され、それらの信号に基づいてチ
ップ内の各回路ブロックに対する内部制御信号が形成さ
れる。

次に、上記シリア゛ルアクセスメモリのライト動作およ
びリード動作を、第２図および第３図を用いて説明する
。

ライトカウンタリセット信号ＷＲＥＳがロウレベルにさ
れ、ライトクロック信号ＷＣＬＫが入ってくると、クロ
ックの立下りに同期してライト側アドレスカウンタ４Ａ
がリセットされ、アドレス「Ｏ」がメモリアレイＩＡに
供給される。また、ライトカウンタリセット信号ＷＲＥ
Ｓのロウレベルの期間中にライトクロック信号ＷＣＬＫ
が立ち上がると、これに同期してライト側アドレスカウ
ンタ４Ｂがリセットされ、半周期遅れてアドレス「０」
がメモリアレイＩＢに供給される。その後、ライトカウ
ンタリセット信号ＷＲＥＳがハイレベルにされると、ク
ロックＷＣＬＫの立下りに同期してアドレスカウンタ４
Ａがインクリメントされ、立上りに同期してアドレスカ
ウンタ４Ｂがインクリメントされる。これによって、ア
ドレスカウンタ４Ａ、４Ｂは、各々クロックＷＣＬＫの
半周期ごとに交互にカウントアツプされていく。また。

入力ラッチ回路２Ａと２ＢもライトクロックＷＣＬＫの
立下りと立上りに同期して交互にラッチ動作を繰り返す
。

従って、ライトクロックＷＣＬＫに同期して、１サイク
ル中に２回データ入力端子Ｄｉｎより書込みデータを入
れてやると、データはメモリアレイＩＡとＩＢに交互に
書き込まれていく、これによって、従来と同一のクロッ
クで従来の２倍の速度で書込みが行なえる。

一方、上記ライト動作と別にあるいは並行して、リード
カウンタリセット信号ＲＲＥＳをロウレベルに変化させ
てからリードクロックＲＣＬＫをメモリに入れてやると
、クロックＲＣＬＫの立下りに同期してリード側アドレ
スカウンタ５Ａがリセッ１−され、クロックＲＣＬＫの
立上りに同期してカウンタ５Ｂがリセットされる。その
後、リードカウンタリセット信号ＲＲＥＳがハイレベル
にされると、クロックＲＣ：ＬＫの立下りに同期してカ
ウンタ５Ａが、また立上りに同期してカウンタ５Ｂがイ
ンクリメントされる。アドレスカウンタ５Ａ、５Ｂが更
新されると、新しいメモリセルがアクセスされ、はぼ半
周期後にセンスアンプＳＡの出力レベルが確定する。

メモリアレイ側Ａ側の入力ラッチ回路２Ａはカウンタ４
Ａと同じくライトクロックＷＣＬＫの立下りに同期して
動作され、データをラッチするが、出力ラッチ回路３Ａ
はカウンタ５Ａよりも半周期遅れて動作され、メモリア
レイＩＡから読み出されたデータをラッチする。また、
メモリアレイ側Ｂ側の出力ラッチ回路３Ｂはリードクロ
ックＲＣＬＫの立下りに同期して読出しデータをラッチ
する。

このようにして、メモリアレイＬＡ、ＩＢは半周期ずれ
てリードアクセスされ、出力ラッチ回路３Ａと３Ｂが半
周期ごとに交互に動作される。そして、ラッチされたデ
ータは共通の出力回路８へ送られ、データ出力端子Ｄｏ
ｕｔより外部へ出力される。その結果、従来と同一周期
のクロックを用いて従来の２倍の速度で読出しを行なう
ことができる。

しかも、メモリアレイＬＡ、　１Ｂを構成するメモリセ
ルがデュアルポート型とされ、ライト用とリード用のア
ドレスカウンタおよびライト用とリード用デコーダを有
しているため、ライト動作と並行してリード動作を行な
うことができる。ライトクロックＷＣＬＫとリードクロ
ックＲＣＬＫの周期は、メモリアレイのライト時とリー
ド時のアクセスタイムによって決定され、互いに周期が
異なっていてもよいことはいうまでもない。

なお、上記実施例では、クロックＷＣＬＫ（ＲＣＬＫ）
の立下りと立上りに同期してＩＡ側と１Ｂ側をそれぞれ
動作させているが、別々のクロック入力端子を設け、実
施例のクロックの２倍の周波数を有し、互いに半周期位
相のずれた２つのクロックを入れて、それぞれを立下り
に同期して動作させるようにしてもよい。また、実施例
では、メモリアレイと、ライト用およびリード用アドレ
スカウンタと入出力ラッチ回路を２組設けているが、こ
れらの回路を３組設けて３分のエサイクルずつタイミン
グをずらして動作させるようにしてもよい。

以上説明したように上記実施例は、メモリアレイを２つ
に分け、各メモリアレイに対応してアドレスカウンタお
よび入出力データラッチ回路を設け、一方のメモリアレ
イ側のカウンタおよびラッチ回路はクロック信号の立上
り（もしくは立下り）に同期して動作させ、他方のメモ
リアレイ側のカウンタおよびラッチ回路はクロック信号
の立下り（もしくは立上り）に同期して動作させるよう
にしたので、２つのメモリアレイがそれぞれ交互にアク
セスされるため、一方のメモリアレイに対する読出しま
たは書込みが終了する前に他方のメモリアレイに対する
読出しまたは書き込みが開始されるという作用により、
パイプライン処理が可能となり、見かけ上２倍のアクセ
ス速度で動作させることができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
アドレスカウンタをメモリチップ内に設けているが、外
部からアドレスを入力することも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシリアルアクセスメ
モリに適用した場合について説明したが、この発明はそ
れに限定されるものでなく、ライト側はパラレル方式で
書き込みを行ない、リード側はシリアル方式で読出しを
行なうデュアルポートメモリあるいはライトもリードも
パラレル方式で行なうデュアルポートメモリにも利用す
ることができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、２つのメモリアレイを交互にアクセスするこ
とでシリアルアクセスメモリの見かけ上のアクセス速度
を従来の２倍以上に高速化できる。

【図面の簡単な説明】

第１図は、本発明を適用したシリアルアクセスメモリの
一実施例を示すブロック図、 第２図は、そのメモリのライト時の動作タイミングを示
すタイムチャート、 第３図は、同じくリード時の動作タイミングを示すタイ
ムチャート。 第４図は、第１図のシリアルアクセスメモリの要部の一
実施例を示す回路構成図である。

Claims (1)

1. 【特許請求の範囲】 １、同一記憶容量を有する複数のメモリアレイ部と、各
   メモリアレイ部に対応してそれぞれアドレスカウンタと
   出力ラッチ回路を備え、１または２以上のクロック信号
   に基づいて上記各アドレスカウンタおよび出力ラッチ回
   路が互いに異なるタイミングで動作されるように構成さ
   れてなることを特徴とする半導体記憶装置。 ２、上記複数のメモリアレイ部に対応して、それぞれ異
   なるタイミングで動作される入力ラッチ回路が設けられ
   、共通の入力端子に入力されたデータを時分割方式でラ
   ッチするように構成されていることを特徴とする請求項
   １記載の半導体記憶装置。 ３、上記メモリアレイ部はデュアルポート型メモリセル
   からなる２つのアレイ部によって構成され、各メモリア
   レイ部に対応してそれぞれライト用アドレスカウンタと
   リード用アドレスカウンタおよびライト用デコーダとリ
   ード用デコーダが設けられ、該デコーダに対して上記ア
   ドレスカウンタの値がそれぞれ供給されて一つのメモリ
   セルが選択されるように構成されているとともに、上記
   ２つの入力ラッチ回路と２組のアドレスカウンタのうち
   一方は、入力クロック信号の立下りに同期して動作され
   、他は入力クロック信号の立上りに同期して動作される
   ことを特徴とする請求項２記載の半導体記憶装置。