JP2016527647A - ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法 - Google Patents

ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法 Download PDF

Info

Publication number
JP2016527647A
JP2016527647A JP2016533336A JP2016533336A JP2016527647A JP 2016527647 A JP2016527647 A JP 2016527647A JP 2016533336 A JP2016533336 A JP 2016533336A JP 2016533336 A JP2016533336 A JP 2016533336A JP 2016527647 A JP2016527647 A JP 2016527647A
Authority
JP
Japan
Prior art keywords
volatile memory
input
mode
memory
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016533336A
Other languages
English (en)
Other versions
JP6181310B2 (ja
Inventor
エー． プレイサー，マシュー
エー． プレイサー，マシュー
Original Assignee
マイクロン テクノロジー， インク．
マイクロン テクノロジー， インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー， インク．, マイクロン テクノロジー， インク． filed Critical マイクロン テクノロジー， インク．
Publication of JP2016527647A publication Critical patent/JP2016527647A/ja
Application granted granted Critical
Publication of JP6181310B2 publication Critical patent/JP6181310B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Information Transfer Systems (AREA)
  • Dram (AREA)

Abstract

ハイブリッド・メモリ・モジュール用のメモリの入出力を構成するための装置、ハイブリッド・メモリ・モジュール、メモリ、および方法を記載する。装置の一例は、不揮発性メモリと、不揮発性メモリに結合された制御回路と、制御回路に結合された揮発性メモリとを含む。揮発性メモリは、バスとの通信については第１の入出力サブセットをイネーブルし、制御回路との通信については第２の入出力サブセットをイネーブルするように構成され、制御回路は、揮発性メモリ−不揮発性メモリ間で情報を転送するように構成される。【選択図】図１

Description

ハイブリッド・メモリ・モジュールは、揮発性メモリ（例、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ））および不揮発性メモリ（例、フラッシュ・メモリ）を含むメモリ・モジュールである。いくつかの例では、ハイブリッド・メモリ・モジュールは、通常動作中に標準揮発性メモリ・モジュールとして機能することもでき、ホスト・コントローラのコマンドに応じて、揮発性メモリから不揮発性メモリにデータを転送することが可能である。現在の設計では、ホスト・コントローラとメモリ・モジュールの揮発性メモリとの間の信号バスから、揮発性メモリと、不揮発性メモリに結合されたメモリ・モジュール・コントローラとの間の信号バスへの切換えを可能にするマルチプレクサ集積回路（ＩＣ）が使用されている。メモリ・モジュール・コントローラは、揮発性メモリおよび／または不揮発性メモリの動作を制御するように構成することもでき、たとえば、揮発性メモリ−不揮発性メモリ間でデータを転送するようにこれらメモリを制御する。これらのマルチプレクサＩＣは、費用がかさみ、メモリ・モジュール上で追加のスペースを使い、ホスト・コントローラ−揮発性メモリ間の信号バスに電気的負荷を加える場合がある。
複数の装置例が提供される。装置の一例は、不揮発性メモリと、この不揮発性メモリに結合された揮発性メモリとを含むハイブリッド・メモリ・モジュールを備えることがある。この不揮発性メモリは、第１の動作モード中に第１の入出力（Ｉ／Ｏ）サブセット（ｓｕｂｓｅｔ）を使用して通信を行うように構成し、第２の動作モード中に第２の入出力サブセットを使用して通信を行うように構成することもできる。
装置の一例は、不揮発性メモリと、この不揮発性メモリに結合された制御回路とを含むこともある。この装置例は、制御回路に結合された揮発性メモリを更に含み、バスとの通信では第１の入出力サブセットをイネーブルし、制御回路との通信では第２の入出力サブセットをイネーブルするように構成されることもある。制御回路は、揮発性メモリ−不揮発性メモリ間で情報を転送するように構成されることもある。
複数のメモリ例が提供される。メモリの一例は、第１のバスに結合されるように構成された第１の入出力サブセットと、第２のバスに結合されるように構成された第２の入出力サブセットとを含むこともある。このメモリ例は、第１の入出力サブセットについては第１の動作モードを設定する情報をプログラムされ、第２の入出力サブセットについては第２の動作モードを設定する情報をプログラムされるように構成されたモード・レジスタを更に含むこともある。このメモリ例は、モード・レジスタに結合された制御ロジックを更に含み、第１のモードが設定されることに応答して第１の入出力サブセットを介した通信をイネーブルし、第２のモードが設定されることに応答して第２の入出力サブセットを介した通信をイネーブルするように構成されることもある。
複数のハイブリッド・メモリ・モジュールの例が提供される。ハイブリッド・メモリ・モジュールの一例は、動作モードに基づいて、第１の入出力サブセットまたは第２の入出力サブセットを使用して通信を行うように構成された複数の揮発性メモリを含むこともある。この例のハイブリッド・メモリ・モジュールは、第２の入出力サブセットを介して複数の揮発性メモリと通信を行うように構成された制御回路を更に含むこともある。
本明細書では複数の方法例を開示する。一方法例は、ハイブリッド・メモリ・モジュールの揮発性メモリが第１の動作モードである間、揮発性メモリの第１の入出力サブセットを介してホストから情報を転送することを含むことがある。この方法例は、揮発性メモリが第２の動作モードである間、揮発性メモリの第２の入出力サブセットを介して、ハイブリッド・メモリ・モジュールの制御回路に情報を転送することを更に含むこともある。
一方法例は、第１の動作モードに応答して、第１の入出力サブセットを介して通信を行うように揮発性メモリを構成することと、第２の動作モードに応答して、第２の入出力サブセットを介して通信を行うように揮発性メモリを構成することとを含むことがある。
本開示内容の一実施形態によるハイブリッド・メモリ・モジュールを含む装置の特定の一例示的実施形態のブロック図である。 本開示内容の一実施形態によるハイブリッド・メモリ・モジュールを含む装置の特定の一例示的実施形態のブロック図である。 本開示内容の一実施形態によるメモリのブロック図である。
本開示内容の実施形態が十分に理解されるように、特定詳細を以下に記載する。ただし、これらの特定詳細なしに本開示内容の実施形態を実施することができることは、当業者には明らかであろう。さらに、本明細書に記載する本開示内容の特定の実施形態は、例として提供されるものであり、本開示内容の範囲をこれら特定の実施形態に限定するために使用されるべきではない。
図１に関連して、本発明の一実施形態によるハイブリッド・メモリ・モジュールを含む装置の特定の一例示的実施形態を開示し、これを概ね１００で示す。装置１００は、集積回路、メモリ・デバイス、メモリ・システム、電子デバイスまたはシステム、スマートフォン、タブレット、コンピュータ、サーバなどであってもよい。装置１００は、ハイブリッド・メモリ・モジュール１２０を含んでもよい。ハイブリッド・メモリ・モジュール１２０は、ホスト・バスを介してホスト１１０に結合された揮発性メモリ１２２を含む。揮発性メモリ１２２は、１つまたは複数の揮発性メモリ、たとえばＤＲＡＭを含んでもよい。ハイブリッド・メモリ・モジュール１２０は、各制御回路バス１３０を介して揮発性メモリ１２２に結合された制御回路１２４を更に含んでもよい。制御回路１２４は更に、ホスト制御回路（ＨＣＣ）バスを介してホスト１１０に結合されてもよい。制御回路１２４は、ＮＶＭバス１３４を介して不揮発性メモリ（ＮＶＭ）１２６に結合されてもよい。ＮＶＭ１２６は、１つまたは複数の不揮発性メモリ、たとえばフラッシュ・メモリを含むこともある。揮発性メモリ１２２のメモリは、制御回路バス１３０を介して制御回路１２４と通信を行う場合の入出力サブセット（例、第２の入出力サブセット）とは異なる入出力サブセット（例、第１の入出力サブセット）を使用することで、ホスト・バスを介してホスト１１０と通信を行うように構成することもできる。通信中に、たとえば、揮発性メモリ１２２のメモリと、ホスト１１０との間で、かつ／または、揮発性メモリ１２２のメモリと、制御回路１２４およびＮＶＭ１２６との間で情報（例、コマンド、アドレス、データなど）を転送することもできる。
先に述べたように、揮発性メモリ１２２は、１つまたは複数の揮発性メモリを含んでもよい。揮発性メモリは、たとえば任意のダブル・データ・レート（ＤＤＲ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ）アーキテクチャ（例、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＤＤＲ４ ＳＤＲＡＭ）などの、任意の種類の揮発性メモリとすることができる。揮発性メモリ１２２のメモリは、×４構成、×８構成、×１６構成、またはこれよりを上回る構成（たとえば、それぞれ４個の入出力、８個の入出力、１６個の入出力、これより多くの入出力を含む）を有することもある。さらに、ホスト１１０と揮発性メモリ１２２のメモリとの間のホスト・バスは、×４構成、×８構成、または他の構成をサポートすることもできる。たとえば、ホスト・バスは、７２ビット・バスであってもよい。揮発性メモリ１２２の揮発性メモリのそれぞれは、ホスト１１０と通信を行うために、ホスト・バスの一部分を使用することもできる。たとえば、揮発性メモリ１２２は、×８構成をそれぞれ有する複数のメモリを含むこともあり、この結果、各メモリは、７２ビット・ホスト・バスのうちの８ビットを通信に使用することができる。制御回路バス１３０は、ホスト・バスより小さくてもよい。たとえば、制御回路バス１３０を４０ビットとし、ホスト・バスを７２ビットとしてもよい。
いくつかの実施形態では、揮発性メモリ１２２の各メモリは、そのメモリについて動作パラメータを記憶するように構成されたモード・レジスタを含んでもよい。いくつかの実施形態では、個別の通信について入出力サブセットを指定する動作モードを設定するための情報を、モード・レジスタにプログラムすることもある。たとえば、メモリが、通信用に入出力０〜ｍを含むことがある。通信用に入出力０〜ｋ（ｋ＜ｍ）からなる第１のサブセットを指定する第１の動作モードを設定する情報が、モード・レジスタにプログラムされ、更に、別の通信用に入出力（ｋ＋１）〜ｍからなる第２のサブセットを指定する第２の動作モードを設定する情報が、モード・レジスタにプログラムされることもある。異なる動作モードを設定することにより、揮発性メモリ１２２のメモリを、制御回路バス１３０を介して制御回路１２４と通信を行う場合の入出力サブセット（例、第２の入出力サブセット）とは異なる入出力サブセット（例、第１の入出力サブセット）を使用することで、ホスト・バスを介してホスト１１０と通信を行うように構成することもできる。
制御回路１２４は、揮発性メモリ１２２−ＮＶＭ１２６間で情報を転送することもできる。制御回路１２４は、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、または他の集積回路を含んでもよい。制御回路１２４は、揮発性メモリ１２２−ＮＶＭ１２６間でのデータ転送中に、エラー計算および／またはチェック機能を実施することもできる。
ＮＶＭ１２６は、任意の種類の不揮発性メモリを含むことができる。たとえば、ＮＶＭ１２６は、ＮＡＮＤフラッシュ・メモリやＮＯＲフラッシュ・メモリなどのフラッシュ・メモリを含んでもよい。制御回路１２４−ＮＶＭ１２６間のＮＶＭバス１３４は、揮発性メモリ１２２−制御回路１２４間の制御回路バス１３０より小さくてもよい。ＮＶＭ１２６の記憶容量は、揮発性メモリ１２２の記憶容量より大きくてもよい。たとえば、ＮＶＭ１２６の記憶容量は、揮発性メモリ１２２の記憶容量の少なくとも２倍とすることもできる。他の例では、ＮＶＭ１２６の記憶容量は、揮発性メモリ１２２の記憶容量の少なくとも２倍〜４倍とすることもできる。
動作において、揮発性メモリ１２２は、動作モードに基づいて、入出力０〜Ｎからなるそれぞれのサブセットを介して（たとえば、ホスト１１０については入出力０〜ｋ、制御回路１２４については入出力（ｋ+１）〜ｍ）、ホスト１１０および／または制御回路１２４と選択的に通信を行うこともできる。１つの例では、第１の動作モード（例、通常動作）中に、ホスト１１０は、メモリ・アクセス動作を実施するために、ホスト・バスを介して揮発性メモリ１２２と通信を行う。ホスト１１０は、第１の動作モード用の情報をプログラムするためのモード・レジスタ・コマンドを揮発性メモリ１２２に送ることにより、揮発性メモリ１２２を第１の動作モードに設定することもできる。第１の動作モード中に、揮発性メモリ１２２−制御回路１２４間の通信をディスエーブルすることもできる。第２の動作モードへの遷移がホスト１１０により起動されることもある。たとえば、ホスト１１０は、第２のモードに遷移するために、ＨＣＣバスを介して制御回路１２４にコマンドを送ることもできる。第２のモードでは、ホスト１１０は、揮発性メモリ１２２の制御を制御回路１２４に引き渡す。制御回路１２４は、第２の動作モードを設定する情報をモード・レジスタにプログラムするためのモード・レジスタ・コマンドおよび情報を、揮発性メモリ１２２のメモリに送ることにより、揮発性メモリ１２２のメモリを第２の動作モードに設定することもできる。第２の動作モードの間、揮発性メモリ１２２のメモリは、制御回路バス１３０を介して制御回路１２４と通信を行うこともできる。第２の動作モードを使用して、たとえば、揮発性メモリ１２２のメモリに記憶されたデータを、ＮＶＭ１２６に提供して記憶することもできる。いくつかの実施形態では、揮発性メモリのメモリからＮＶＭに情報が転送されるが、この情報転送は、制御回路１２４が管理する。
第２の動作モードの間、制御回路バス１３０を介した制御回路１２４と揮発性メモリ１２２のメモリとの通信に、ホスト・バスを介したホスト１１０と揮発性メモリ１２２のメモリとの通信中に使用される入出力サブセットとは異なる入出力サブセットが使用されることもある。たとえば、第１の動作モードでは、揮発性メモリ１２２の各メモリは、メモリ・アクセス動作を実施するために、それぞれの入出力０〜ｋ（例、第１の入出力サブセット）を使用することにより、ホスト・バスを介してホスト１１０と通信を行うように構成されることもある。さらに、第２の動作モードでは、揮発性メモリ１２２の各メモリは、メモリ・アクセス動作を実施するために、それぞれの入出力（ｋ+１）〜ｍ（例、第２の入出力サブセット）を使用することにより、制御回路バス１３０を介して制御回路１２４と通信を行うように構成されることもある。
既に述べたように、揮発性メモリ１２２のメモリは、ホスト１１０または制御回路１２４を介してモード・レジスタに情報をプログラムするモード・レジスタ・コマンドを受け取ることもできる。揮発性メモリ１２２のメモリは、モード・レジスタにプログラムされた情報に基づく通信について、入出力０〜ｍからなるサブセットをイネーブルすることもある。たとえば、第１の動作モード用の第１の情報がプログラムされたモード・レジスタに応答して、揮発性メモリ１２２のメモリは、それぞれの入出力０〜ｋ（例、第１の入出力サブセット）を介した通信をイネーブルすることもできる。第１の動作モード中のメモリ・アクセス動作は、ホスト１１０が揮発性メモリ１２２のメモリからデータを取り出すこと、ホスト１１０が揮発性メモリ１２２のメモリにデータを提供することを含むこともある。たとえば、ホスト１１０は、入出力０〜ｋを使用することにより、ホスト・バスを介して揮発性メモリ１２２のメモリにコマンド、アドレス、およびデータを提供することもでき、揮発性メモリ１２２のメモリは、入出力０〜ｋを使用することにより、ホスト・バスを介してホスト１１０にデータならびに他の情報を提供することもできる。第１の動作モードは、装置１００の通常動作に相当してもよい。
揮発性メモリ１２２のメモリを第２の動作モードに変更する際、ホスト１１０は、揮発性メモリ１２２のメモリのモード・レジスタに、第２の動作モード用の情報をプログラムすることもできる。揮発性メモリ１２２のメモリは、モード・レジスタにプログラムされた第２の動作モード用の情報に基づいて、それぞれの入出力（ｋ+１）〜ｍを介した通信をイネーブルすることもある。第２の動作モード中のメモリ・アクセス動作は、制御回路１２４が揮発性メモリ１２２のメモリからデータを取り出すこと、制御回路１２４が揮発性メモリ１２２のメモリにデータを提供することを含むこともある。たとえば、制御回路１２４は、入出力（ｋ+１）〜ｍを使用することにより、制御回路バス１３０を介して揮発性メモリ１２２のメモリにコマンド、アドレス、およびデータを提供することもでき、揮発性メモリ１２２のメモリは、入出力（ｋ+１）〜ｍを使用することにより、制御回路バス１３０を介して制御回路１２４にデータならびに他の情報を提供することもできる。
一実施形態では、第２の動作モード中、制御回路１２４は、揮発性メモリ１２２のメモリから、ＮＶＭ１２６に情報を転送することもできる。たとえば、揮発性メモリのメモリは、電源異常イベントの場合に第２の動作モードに設定されることもある。電源異常の間データを維持するために、揮発性メモリ１２２のメモリに記憶されたデータを、制御回路１２４を介してＮＶＭ１２６に転送することもできる。電力が再度加えられると、これまでＮＶＭ１２６に記憶されていたデータを、制御回路１２４を介して揮発性メモリ１２２に再度記憶してもよい。この転送が完了すると、揮発性メモリ１２２のメモリを第１の動作モードに設定してもよい。
既に述べたように、揮発性メモリ１２２のメモリは、×４アーキテクチャ、×８アーキテクチャ、×１６アーキテクチャ、またはこれを上回るアーキテクチャ（たとえば、それぞれ４個の入出力、８個の入出力、１６個の入出力、これより多くの入出力を含む）に従って構成してもよい。さらに、ホスト１１０と揮発性メモリ１２２のメモリとの間のホスト・バスは、揮発性メモリ１２２のメモリについて×４アーキテクチャ、×８アーキテクチャ、または他のアーキテクチャをサポートすることもできる。揮発性メモリ１２２のメモリは、ホスト１１０と通信を行うために、利用可能な入出力サブセットを使用するように構成することもできる。ホスト１１０と通信を行うのに使用した入出力サブセットを再ルーティングするのではなく、ハイブリッド・メモリ・モジュール１２０は、揮発性メモリ１２２のメモリが、揮発性メモリ１２２のメモリの他の入出力のうちのいくつかまたは全てを使用することにより、制御回路バス１３０を介して制御回路１２４と通信を行う動作モードを設定することにより、揮発性メモリ１２２のメモリの他の入出力を活用することもできる。たとえば、揮発性メモリ１２２のメモリの入出力０〜ｋを、ホスト・バスから制御回路バス１３０に切り換えるための切換回路を含むのではなく、揮発性メモリ１２２のメモリは、異なる入出力を使用するように再構成してもよく（たとえば、異なる動作モード用にプログラムしてもよく）、こうすることで、動作速度を改善し、貴重な利用可能スペースを増大させ、コストを低減することができる。
図２に関連して、本発明の一実施形態によるハイブリッド・メモリ・モジュール２２０を含む装置の特定の一例示的実施形態を開示し、これを概ね２００で示す。ハイブリッド・メモリ・モジュールは、メモリ２２０（０〜Ｎ）を含んでもよい。メモリ２２２（０〜Ｎ）は、情報を記憶するように構成され、これにアクセスして情報を読み取ること、および書き込むこともできる。メモリ・アクセス動作用のコマンドおよびアドレスを提供することにより、メモリ２２２（０〜Ｎ）にアクセスすることもできる。メモリ２２２（０〜Ｎ）のうちのいくつかまたは全ては、通信に使用することもできる入出力０〜ｍ（０〜Ｎ）を有する場合もある。ハイブリッド・メモリ・モジュール２２０は、制御回路バスを介してメモリ２２２（０〜Ｎ）と通信することもできる制御回路２２４を更に含んでもよい。制御回路バスには、制御回路バス２４０（０〜Ｎ）が含まれ、これらは、それぞれ、メモリ２２２（０〜Ｎ）のうちの１つに結合される。制御回路２２４は、ＮＶＭバス２４４を介してＮＶＭ１２６に結合されてもよい。また、制御回路２２４は、ホスト制御回路（ＨＣＣ）バスを介してホスト１１０に結合されてもよい。メモリ２２２（０〜Ｎ）は、それぞれの入出力０〜ｋ（０〜Ｎ）２３０（０〜Ｎ）を使用することにより、ホスト・バスを介してホスト１１０と通信を行うように構成すること、および／または、入出力（ｋ+１）〜ｍ（０〜Ｎ）２３２（０〜Ｎ）を使用することにより、それぞれの制御回路バス２４０（０〜Ｎ）を介して制御回路２２４と選択的に通信を行うこともできる。ハイブリッド・メモリ・モジュール２２０は、図１のハイブリッド・メモリ・モジュール１２０に含まれてもよい。装置２００は、図１の装置１００について先に説明した要素を含む。それらの要素は、図１で使用したものと同一の参照番号で図２に示しており、共通する要素の動作は先に述べたものである。よって、簡略化のために、これらの要素の動作の詳細な説明は繰り返さない。
いくつかの実施形態では、メモリ２２２（０〜Ｎ）が、揮発性メモリである場合があり、ハイブリッド・メモリ・モジュール２２０の揮発性メモリ・スペースを表すこともある。これらのメモリは、任意のダブル・データ・レート（ＤＤＲ）シンクロナスＤＲＡＭ（ＳＤＲＡＭ）アーキテクチャ（例、ＤＤＲ ＳＤＲＡＭ、ＤＤＲ２ ＳＤＲＡＭ、ＤＤＲ３ ＳＤＲＡＭ、ＤＤＲ４ ＳＤＲＡＭ）を含めた、任意の種類のメモリ・アーキテクチャを含むこともある。メモリ２２２（０〜Ｎ）はそれぞれ、×４構成、×８構成、×１６構成、またはこれを上回る構成（たとえば、それぞれ４個の入出力、８個の入出力、１６個の入出力、これより多くの入出力を含む）に従って構成してもよい。メモリ２２２（０〜Ｎ）はそれぞれ、メモリ２２２（０〜Ｎ）用の動作パラメータを記憶するように構成された各モード・レジスタ２５０（０〜Ｎ）を含むこともある。いくつかの実施形態では、通信のために入出力０〜ｍ（０〜Ｎ）からなるサブセットを指定する動作モード用の情報をモード・レジスタにプログラムすることができる。たとえば、通信（例、ホスト・バスを介した通信）のために各入出力０〜ｋ（０〜Ｎ）２３０（０〜Ｎ）を指定する第１の動作モード用の情報をモード・レジスタにプログラムし、通信（例、制御回路バス２４０を介した通信）のために各入出力（ｋ＋１）〜ｍ（０〜Ｎ）２３２（０〜Ｎ）を指定する第２の動作モード用の情報をモード・レジスタにプログラムすることもできる。
制御回路２２４は、メモリ２２２（０〜Ｎ）−ＮＶＭ１２６間で情報を転送することもできる。制御回路２２４は、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、または他の回路を含んでもよい。制御回路２２４は、メモリ２２２（０〜Ｎ）−ＮＶＭ１２６間での情報の転送中に、誤り検査機能を実施することもできる。
動作において、メモリ２２２（０〜Ｎ）は、動作モードに基づいて、入出力０〜ｋ（０〜Ｎ）２３０（０〜Ｎ）からなるサブセットおよび入出力（ｋ＋１）〜ｍ２３２（０〜Ｎ）からなるサブセットを介して、ホスト１１０および／または制御回路２２４と選択的に通信を行うこともできる。ホスト１１０は、第１の動作モード用の情報をプログラムするためのモード・レジスタ・コマンドをメモリ２２２（０〜Ｎ）に送ることにより、メモリ２２２（０〜Ｎ）を第１の動作モードに設定することもできる。いくつかの実施形態では、メモリ２２２（０〜Ｎ）と制御回路２２４との通信は、第１の動作モード時にディスエーブルされることもある。ホスト１１０は、ＨＣＣバスを介して、第２の動作モードに遷移するコマンドを制御回路２２４に送ることにより、第２の動作モードへの遷移を開始してもよい。第２のモードでは、ホスト１１０は、メモリ２２２（０〜Ｎ）の制御を制御回路２２４に引き渡す。制御回路２２４は、第２の動作モード用の情報をプログラムするモード・レジスタ・コマンドをハイブリッド・メモリ・モジュール２２０のメモリ２２２（０〜Ｎ）に送ることにより、メモリ２２２（０〜Ｎ）を第２の動作モードに設定してもよい。第２の動作モード中、メモリ２２２（０〜Ｎ）は、制御回路バス２４４を介して制御回路２２４と通信を行うことができる。第２の動作モードでは、メモリ２２２（０〜Ｎ）に記憶された情報と、ＮＶＭ１２６に記憶された情報とをそれらの間で転送することもできるが、制御回路２２４が、そのメモリ２２２（０〜Ｎ）−ＮＶＭ１２６間の情報の転送を管理する。
第２の動作モード中、メモリ２２２（０〜Ｎ）−制御回路２２４間の通信には、ホスト・バスを介したホスト１１０との通信用にメモリ２２２（０〜Ｎ）が使用する入出力サブセットとは異なる入出力サブセットが使用されることもある。たとえば、第１の動作モードでは、メモリ２２２（０〜Ｎ）は、各入出力０〜ｋ２３０（０〜Ｎ）（例、第１の入出力サブセット）を使用することにより、ホスト・バスを介してホスト１１０と通信を行うように構成されることもある。第２の動作モードでは、メモリ２２２（０〜Ｎ）は、各入出力（ｋ＋１）〜ｍ２３２（０〜Ｎ）（例、第２の入出力サブセット）を使用することにより、制御回路バスを介して制御回路２２４と通信を行うように構成されることもある。
先に記載したように、メモリ２２２（０〜Ｎ）は、モード・レジスタに情報をプログラムするためのモード・レジスタ・コマンドをホスト１１０または制御回路２２４から受け取る場合がある。メモリ２２２（０〜Ｎ）は、モード・レジスタにプログラムされた情報に基づいて、それぞれ異なる入出力サブセットを通信に使用することもできる。たとえば、モード・レジスタ２５０（０〜Ｎ）に、第１の動作モード用の情報をプログラムすることができ、メモリ２２２（０〜Ｎ）のそれぞれは、各入出力０〜ｋ２３０（０〜Ｎ）を介した通信をイネーブルすることができる。第１の動作モード中のメモリ・アクセス動作は、ホスト１１０がメモリ２２２（０〜Ｎ）からデータを取り出すこと、ホスト１１０がメモリ２２２（０〜Ｎ）にデータを提供することを含むこともある。モード・レジスタ２５０（０〜Ｎ）に、第２の動作モード用の情報をプログラムすることができ、ＤＲＡＭ２２２（０〜Ｎ）のそれぞれは、各入出力（ｋ＋１）〜ｍ２３２（０〜Ｎ）を介した通信をイネーブルすることができる。第２の動作モード中、メモリ・アクセス動作は、制御回路２２４がメモリ２２２（０〜Ｎ）からデータを取り出すこと、制御回路２２４がメモリ２２２（０〜Ｎ）にデータを提供することを含むこともある。たとえば、第２の動作モードでは、制御回路２２４は、メモリ２２２（０〜Ｎ）からＮＶＭ１２６にデータを転送することができる。
揮発性メモリ１２２のメモリおよびメモリ２２２（０〜Ｎ）についての第１および第２の動作モードは、選択的にイネーブルおよびディスエーブルすることができる。いくつかの実施形態では、第１および第２の動作モードは、相互に相容れない動作モードであることがあり、すなわち、第１、第２の動作モードのいずれかを設定することができ、したがって、揮発性メモリ１２２のメモリは、第１の入出力サブセット（例、入出力０〜ｋ）、第２の入出力サブセット（例、入出力（ｋ＋１）〜ｍ）のいずれかを使用することで、通信を行うことができる。いくつかの実施形態では、揮発性メモリ１２２のメモリについて第１および第２の動作モードを同時に設定して、１つまたは複数の入出力サブセットを介して通信を行うこともできる。揮発性メモリ１２２の各メモリおよびメモリ２２２（０〜Ｎ）を、それぞれ異なる動作モードにすることもできる。たとえば、メモリのうちのいくつかを第１の動作モードにし、他を第２の動作モードにすることもできる。この結果、メモリのうちのいくつかが、それぞれ異なる入出力サブセットを介して通信することもできる。先では２つの動作モードおよび２つの入出力サブセットを有することを述べたが、本発明の実施形態はそのように限定されない。メモリは、３つ以上の入出力サブセットを通して通信を行うための３つ以上の動作モードを有するように構成することもできる。いくつかの実施形態では、ハイブリッド・メモリ・モジュールのメモリのうちのいくつかが、通信のためにマルチプレクサ回路を通して多重化される入出力を有することもある。すなわち、１つまたは複数のメモリの入出力０〜ｍは、そのうちのいくつかまたは全てが、それぞれ異なるバスに結合され、複数の動作モードを通してイネーブルすることができ、他の入出力は、マルチプレクサ回路を通してそれぞれ異なるバスに結合されてもよい。
図３は、本開示内容の一実施形態によるメモリ３００の一部分を示す。メモリ３００は、複数のメモリ・セルからなるメモリ・アレイ３０２を含み、これらのメモリ・セルは、たとえば、揮発性メモリ・セル（例、ＤＲＡＭメモリ・セル、ＳＲＡＭメモリ・セル）、不揮発性メモリ・セル（例、フラッシュ・メモリ・セル、相変化メモリ・セル）、または他の種類のメモリ・セルであってもよい。メモリ３００は、コマンド・バス３０８を通じてメモリ・コマンドを受け取り、様々なメモリ動作を実施するために、メモリ３００内で対応する制御信号を生成する制御ロジック３４４を含む。制御ロジック３４４は、受け取ったコマンドを復号するコマンド・デコーダ３０６を含んでもよく、制御ロジック３４４は、復号したコマンドを使用して内部制御信号を生成する。たとえば、制御ロジック３４４を使用して、メモリ・アレイ３０２に対するデータの読書きを行うための内部制御信号の生成、またはメモリ３００についての動作モードの設定が行われる。
制御ロジック３４４は、モード・レジスタ３１４に結合されてもよい。メモリ３００の動作を構成するために制御ロジック３４４により使用される情報を、モード・レジスタ３１４にプログラムすることもできる。いくつかの実施形態では、動作モードを示す情報が、モード・レジスタ３１４にプログラムされることもある。動作モードの例には、モード・レジスタ３１４にプログラムされた情報に基づいて、外部回路と通信を行うためにメモリ３００が使用する入出力バッファ３３４および３３５を構成することが含まれる。たとえば、入出力バッファ０〜ｋ３３４が通信に使用されることを可能にする第１の動作モード用の情報を、モード・レジスタ３１４にプログラムすることができる。さらに、入出力バッファ（ｋ＋１）〜ｍ３３５が通信に使用されることを可能にする第２の動作モード用の情報を、モード・レジスタ３１４にプログラムすることができる。入出力バッファ０〜ｋ３３４および／または入出力バッファ（ｋ＋１）〜ｍ３３５をディスエーブルすることを制御ロジック３４４に示す情報を、モード・レジスタ３１４にプログラムすることもできる。メモリ３００は、図１の揮発性メモリ１２２のメモリのうちの１つ、および／または、図２のメモリ２２２（０〜Ｎ）のうちの１つに含まれてもよい。
行アドレス信号および列アドレス信号が、アドレス・バス３２０を通してメモリ３００に印加され、アドレス・ラッチ３１０に提供される。次いで、アドレス・ラッチは、独立した列アドレスおよび独立した行アドレスを出力する。これら行アドレスおよび列アドレスは、アドレス・ラッチ３１０により、それぞれ行デコーダ３２２および列アドレス・デコーダ３２８に提供される。列アドレス・デコーダ３２８は、メモリ・アレイ３０２中を延び、それぞれの列アドレスに対応するビット線を選択する。行デコーダ３２２は、メモリ・アレイ３０２中にあり、受け取った行アドレスに対応するメモリ・セルのそれぞれの行をアクティブ化するワード線ドライバ３２４に接続される。受け取った列アドレスに対応する選択されたディジット線（例えば、１つまたは複数のビット線）が、リードライト回路３３０に結合されて、読取りデータが、入出力データ・バス３４０を介して入出力バッファ０〜ｋ３３４および／または入出力バッファ（ｋ＋１）〜ｍ３３５に提供される。
先に記載したように、制御ロジック３４４は、モード・レジスタ３１４に情報をプログラムするためのモード・レジスタ・コマンドを受け取ることもでき、モード・レジスタ３１４内の情報は、メモリ３００の動作モードを制御することができる。制御ロジック３４４は、モード・レジスタ３１４にプログラムされた情報に基づいて、動作モードを決定する。第１の動作モードの間、制御ロジック３４４は、入出力バッファ０〜ｋ３３４が読取りデータを提供することおよび書込みデータを受け取ることを可能にしてもよい。第２の動作モードの間、制御ロジック３４４は、入出力バッファ（ｋ＋１）〜ｍ３３５が読取りデータを提供することおよび書込みデータを受け取ることを可能にしてもよい。
様々な実例的コンポーネント、ブロック、構成、モジュール、回路、およびステップを、概ねそれらの機能に関連して説明してきた。当業者は、説明した機能を、各特定用途について変化させて実施することもできるが、こうした実施決定が、本開示内容の範囲からの逸脱をもたらすものと解釈されるべきではない。
開示した実施形態の先での記載は、開示した実施形態を当業者が作製すること、または使用することを可能にするために提供したものである。これら実施形態の様々な修正形態が、当業者には容易に明らかになるであろうし、また、本開示内容の範囲から逸脱することなく、本明細書中で規定する原理を他の実施形態に適用することもできる。したがって、本開示内容は、本明細書中に示す実施形態に限定されることを意図するのではなく、先に説明した原理および新規な特徴に整合する、可能な限りに最大の範囲が与えられるものである。

Claims (35)

  1. 不揮発性メモリおよび前記不揮発性メモリに結合された揮発性メモリを含むハイブリッド・メモリ・モジュール
    を備える装置であって、
    前記揮発性メモリが、第１の動作モード中に第１の入出力サブセットを使用して通信を行うように構成され、第２の動作モード中に第２の入出力サブセットを使用して通信を行うように構成される、
    装置。
  2. 前記ハイブリッド・メモリ・モジュールが、前記不揮発性メモリおよび前記揮発性メモリに結合された制御回路を更に備え、
    前記揮発性メモリが、前記第２の入出力サブセットを使用して、前記制御回路と通信を行う、
    請求項１に記載の装置。
  3. 前記不揮発性メモリが、不揮発性メモリ・バスを介して前記制御回路と通信を行うように構成される、
    請求項２に記載の装置。
  4. 前記制御回路が、前記揮発性メモリから前記不揮発性メモリにデータを転送するように構成される、
    請求項３に記載の装置。
  5. 前記揮発性メモリが、前記第１の動作モードを設定するための情報をプログラムされるように構成され、前記第２の動作モードを設定するための情報をプログラムされるように更に構成されたモード・レジスタを含む、
    請求項１に記載の装置。
  6. 前記不揮発性メモリの記憶容量が、前記揮発性メモリの記憶容量よりも大きい、
    請求項１に記載の装置。
  7. 前記揮発性メモリが、複数のメモリを備える、
    請求項１に記載の装置。
  8. 前記第１の入出力サブセットを介して前記ハイブリッド・メモリ・モジュールと通信を行うように構成されたホストを更に備える、
    請求項１に記載の装置。
  9. 第１のバスに結合されるように構成された第１の入出力サブセットと、
    第２のバスに結合されるように構成された第２の入出力サブセットと、
    前記第１の入出力サブセットについては、第１の動作モードを設定するための情報をプログラムされ、前記第２の入出力サブセットについては、第２の動作モードを設定するための情報をプログラムされるように構成されたモード・レジスタと、
    前記モード・レジスタに結合され、前記第１の動作モードが設定されることに応答して、前記第１の入出力サブセットを介した通信をイネーブルし、前記第２の動作モードが設定されることに応答して、前記第２の入出力サブセットを介した通信をイネーブルするように構成された制御ロジックと、
    を備えるメモリ。
  10. 前記制御ロジックが、前記第１および第２の入出力サブセットを介した通信を同時にイネーブルするように構成される、
    請求項９に記載のメモリ。
  11. 前記制御ロジックが、前記第１の動作モードまたは前記第２の動作モードを設定するための情報を前記モード・レジスタにプログラムすることにより、それぞれ、前記第１および第２の入出力サブセットのうちの１つのサブセットを介した通信をイネーブルするように構成される、
    請求項９に記載のメモリ。
  12. 前記第１の入出力サブセットにデータを提供し、前記第１の入出力サブセットからデータを受け取るように構成された第１の入出力バッファ・サブセットであって、前記制御ロジックが、前記第１の動作モードについては、前記第１の入出力バッファ・サブセットをイネーブルするように更に構成される、第１の入出力バッファ・サブセットと、
    前記第２の入出力サブセットにデータを提供し、前記第２の入出力サブセットからデータを受け取るように構成された第２の入出力バッファ・サブセットであって、前記制御ロジックが、前記第２の動作モードについては、前記第２の入出力バッファ・サブセットをイネーブルするように更に構成される、第２の入出力バッファ・サブセットと、
    を更に備える請求項９に記載のメモリ。
  13. 動作モードに基づいて、第１の入出力サブセットまたは第２の入出力サブセットを使用して通信を行うように構成された複数の揮発性メモリと、
    前記第２の入出力サブセットを介して前記複数の揮発性メモリと通信を行うように構成された制御回路と、
    を備えるハイブリッド・メモリ・モジュール。
  14. 前記第１の入出力サブセットが、ホスト・バスに結合されるように構成される、
    請求項１３に記載のハイブリッド・メモリ・モジュール。
  15. 前記複数の揮発性メモリのうちのある揮発性メモリが、前記動作モードを設定するための情報をプログラムされるように構成されたモード・レジスタを含む、
    請求項１３に記載のハイブリッド・メモリ・モジュール。
  16. 制御回路に結合され、不揮発性メモリ・バスを介して前記制御回路と通信を行うように構成された不揮発性メモリを更に備える、
    請求項１３に記載のハイブリッド・メモリ・モジュール。
  17. 前記制御回路が、フィールド・プログラマブル・ゲート・アレイまたは特定用途向け集積回路を備える、
    請求項１３に記載のハイブリッド・メモリ・モジュール。
  18. 前記複数の揮発性メモリが、複数のＤＲＡＭを備える、
    請求項１３に記載のハイブリッド・メモリ・モジュール。
  19. 不揮発性メモリと、
    前記不揮発性メモリに結合された制御回路と、
    前記制御回路に結合され、バスとの通信については、第１の入出力サブセットをイネーブルし、前記制御回路との通信については、第２の入出力サブセットをイネーブルするように構成された揮発性メモリと
    を備える装置であって、
    前記制御回路が、前記揮発性メモリと前記不揮発性メモリとの間で情報を転送するように構成される、
    装置。
  20. 前記制御回路が、前記揮発性メモリと前記不揮発性メモリとの間で転送される情報についてエラー計算を実施するように構成される、
    請求項１９に記載の装置。

  21. 前記制御回路が、電源異常イベント中に、前記揮発性メモリと前記不揮発性メモリとの間で情報を転送するように構成される、
    請求項１９に記載の装置。
  22. 前記不揮発性メモリ、前記制御回路、および前記揮発性メモリが、メモリ・モジュール中に含まれる、
    請求項１９に記載の装置。
  23. 前記揮発性メモリが、前記揮発性メモリが第１の動作モードに設定されることに応答して、通信用に第１の入出力サブセットをイネーブルするように構成され、前記揮発性メモリが第２の動作モードに設定されることに応答して、通信用に第２の入出力サブセットをイネーブルするように構成される、
    請求項１９に記載の装置。
  24. 前記揮発性メモリが、入出力（ｍ＋１）を含み、
    前記第１の入出力サブセットが、入出力０〜ｋを含み、
    前記第２の入出力サブセットが、入出力（ｋ＋１）〜ｍを含む、
    請求項１９に記載の装置。
  25. ハイブリッド・メモリ・モジュールの揮発性メモリが第１の動作モードである間、前記揮発性メモリの第１の入出力サブセットを介してホストから情報を転送することと、
    前記揮発性メモリが第２の動作モードである間、前記揮発性メモリの第２の入出力サブセットを介して前記ハイブリッド・メモリ・モジュールの制御回路に情報を転送することと、
    を含む方法。
  26. 前記第１の動作モードに応答して、前記揮発性メモリの前記第１の入出力サブセットを介した通信をイネーブルすることと、
    前記第１の動作モードに応答して、前記揮発性メモリの前記第２の入出力サブセットを介した通信をディスエーブルすることと、
    前記第２の動作モードに応答して、前記揮発性メモリの前記第１の入出力サブセットを介した通信をディスエーブルすることと、
    前記第２の動作モードに応答して、前記揮発性メモリの前記第２の入出力サブセットを介した通信をイネーブルすることと、
    を更に含む請求項２５に記載の方法。
  27. 前記揮発性メモリのモード・レジスタにプログラムされた情報に基づいて、前記第２の
    動作モードを検出することを更に含む、
    請求項２５に記載の方法。
  28. 前記揮発性メモリが前記第２の動作モードである間、前記制御回路を介して、前記揮発性メモリから前記ハイブリッド・メモリ・モジュールの不揮発性メモリに情報を転送することを更に含む、
    請求項２５に記載の方法。
  29. 前記第１の動作モードまたは前記第２の動作モードを設定するために、前記揮発性メモリのモード・レジスタをプログラムするための情報を受け取ることを更に含む、
    請求項２５に記載の方法。
  30. 前記第１の動作モードが、通常動作モードであり、
    前記第２の動作モードが、電源異常イベントのために設定される、
    請求項２５に記載の方法。
  31. 第１の動作モードに応答して、第１の入出力サブセットを介して通信を行うように揮発性メモリを構成することと、
    第２の動作モードに応答して、第２の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することと
    を含む方法。
  32. 前記第１の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することが、前記第１の動作モードを設定するための情報を、前記揮発性メモリのモード・レジスタにプログラムすることを含み、
    前記第２の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することが、前記第２の動作モードを設定するための情報を、前記モード・レジスタにプログラムすることを含む、
    請求項３１に記載の方法。
  33. 前記第２の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することが、電源異常イベントに応答して、前記第２の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することを含む、
    請求項３１に記載の方法。
  34. 前記揮発性メモリが前記第１の動作モードに設定された場合に、前記揮発性メモリに情報を提供することを更に含む、
    請求項３１に記載の方法。
  35. 前記第２の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することが、前記第２の入出力サブセットを介して、前記揮発性メモリから不揮発性メモリに情報を転送するために、前記第２の入出力サブセットを介して通信を行うように前記揮発性メモリを構成することを含む、
    請求項３１に記載の方法。
JP2016533336A 2013-08-12 2014-07-31 ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法 Active JP6181310B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/965,008 US9921980B2 (en) 2013-08-12 2013-08-12 Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US13/965,008 2013-08-12
PCT/US2014/049096 WO2015023445A1 (en) 2013-08-12 2014-07-31 APPARATUSES AND METHODS FOR CONFIGURING I/Os OF MEMORY FOR HYBRID MEMORY MODULES

Publications (2)

Publication Number Publication Date
JP2016527647A true JP2016527647A (ja) 2016-09-08
JP6181310B2 JP6181310B2 (ja) 2017-08-16

Family

ID=52449611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016533336A Active JP6181310B2 (ja) 2013-08-12 2014-07-31 ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法

Country Status (7)

Country Link
US (6) US9921980B2 (ja)
EP (2) EP3033749B1 (ja)
JP (1) JP6181310B2 (ja)
KR (3) KR102005855B1 (ja)
CN (2) CN110083554A (ja)
TW (1) TWI590250B (ja)
WO (1) WO2015023445A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9921980B2 (en) 2013-08-12 2018-03-20 Micron Technology, Inc. Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US20150261446A1 (en) * 2014-03-12 2015-09-17 Futurewei Technologies, Inc. Ddr4-onfi ssd 1-to-n bus adaptation and expansion controller
CN116560563A (zh) 2015-10-01 2023-08-08 拉姆伯斯公司 具有高速缓存的存储器模块操作的存储器系统
US10031677B1 (en) 2015-10-14 2018-07-24 Rambus Inc. High-throughput low-latency hybrid memory module
US9971511B2 (en) 2016-01-06 2018-05-15 Samsung Electronics Co., Ltd. Hybrid memory module and transaction-based memory interface
US9891864B2 (en) 2016-01-19 2018-02-13 Micron Technology, Inc. Non-volatile memory module architecture to support memory error correction
US10732866B2 (en) 2016-10-27 2020-08-04 Samsung Electronics Co., Ltd. Scaling out architecture for DRAM-based processing unit (DPU)
US10649665B2 (en) * 2016-11-08 2020-05-12 Micron Technology, Inc. Data relocation in hybrid memory
TWI627531B (zh) * 2016-11-28 2018-06-21 慧榮科技股份有限公司 資料儲存裝置以及其操作方法
US11294641B2 (en) 2017-05-30 2022-04-05 Dimitris Lyras Microprocessor including a model of an enterprise
US10043557B1 (en) * 2017-10-10 2018-08-07 Micron Technology, Inc. Apparatuses and methods for parallel I/O operations in a memory
US10809942B2 (en) 2018-03-21 2020-10-20 Micron Technology, Inc. Latency-based storage in a hybrid memory system
US10977198B2 (en) * 2018-09-12 2021-04-13 Micron Technology, Inc. Hybrid memory system interface
US11487339B2 (en) * 2019-08-29 2022-11-01 Micron Technology, Inc. Operating mode register
KR20220031793A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
US11527270B2 (en) * 2021-05-06 2022-12-13 Advanced Micro Devices, Inc. Hybrid library latch array
US11715514B2 (en) 2021-05-06 2023-08-01 Advanced Micro Devices, Inc. Latch bit cells

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001005723A (ja) * 1999-06-21 2001-01-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP2001357684A (ja) * 2000-06-12 2001-12-26 Sharp Corp 半導体記憶装置
US20060294295A1 (en) * 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
JP2007026504A (ja) * 2005-07-13 2007-02-01 Toshiba Corp 半導体装置
JP2007172811A (ja) * 2005-12-22 2007-07-05 Samsung Electronics Co Ltd 可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法
WO2013028827A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface
US20130086309A1 (en) * 2007-06-01 2013-04-04 Netlist, Inc. Flash-dram hybrid memory module

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6889304B2 (en) * 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
TWI240864B (en) 2001-06-13 2005-10-01 Hitachi Ltd Memory device
JP4499982B2 (ja) 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
US8397013B1 (en) * 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
KR100735612B1 (ko) * 2005-12-22 2007-07-04 삼성전자주식회사 멀티패쓰 억세스블 반도체 메모리 장치
EP2450798B1 (en) * 2006-02-09 2013-10-30 Google Inc. Memory circuit system and method
US7716411B2 (en) * 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
US7761623B2 (en) 2006-09-28 2010-07-20 Virident Systems, Inc. Main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US7761624B2 (en) 2006-09-28 2010-07-20 Virident Systems, Inc. Systems and apparatus for main memory with non-volatile type memory modules, and related technologies
US7564722B2 (en) * 2007-01-22 2009-07-21 Micron Technology, Inc. Memory system and method having volatile and non-volatile memory devices at same hierarchical level
KR100875293B1 (ko) * 2007-02-08 2008-12-23 삼성전자주식회사 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템
KR100879463B1 (ko) * 2007-05-11 2009-01-20 삼성전자주식회사 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을갖는 멀티패쓰 억세스블 반도체 메모리 장치
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
US7865679B2 (en) 2007-07-25 2011-01-04 AgigA Tech Inc., 12700 Power interrupt recovery in a hybrid memory subsystem
US9196346B2 (en) 2008-01-23 2015-11-24 Micron Technology, Inc. Non-volatile memory with LPDRAM
US8325554B2 (en) * 2008-07-10 2012-12-04 Sanmina-Sci Corporation Battery-less cache memory module with integrated backup
US8069300B2 (en) * 2008-09-30 2011-11-29 Micron Technology, Inc. Solid state storage device controller with expansion mode
KR20110034436A (ko) * 2009-09-28 2011-04-05 고동범 하이브리드 메모리 구조 및 데이터 저장 방법
WO2011087820A2 (en) 2009-12-21 2011-07-21 Sanmina-Sci Corporation Method and apparatus for supporting storage modules in standard memory and/or hybrid memory bus architectures
KR101097777B1 (ko) * 2010-02-05 2011-12-23 한국과학기술원 하이브리드 메모리 관리 방법, 시스템 및 컴퓨터 판독가능매체
US8949502B2 (en) 2010-11-18 2015-02-03 Nimble Storage, Inc. PCIe NVRAM card based on NVDIMM
KR20120054674A (ko) * 2010-11-20 2012-05-31 고동범 고속 디램 인터페이스를 지원하는 하이브리드 메모리 구조의 데이터 복원 및 저장 방법
US8468317B2 (en) * 2011-06-07 2013-06-18 Agiga Tech Inc. Apparatus and method for improved data restore in a memory system
US8767463B2 (en) 2011-08-11 2014-07-01 Smart Modular Technologies, Inc. Non-volatile dynamic random access memory system with non-delay-lock-loop mechanism and method of operation thereof
US10359949B2 (en) * 2011-10-31 2019-07-23 Apple Inc. Systems and methods for obtaining and using nonvolatile memory health information
CN104094240A (zh) * 2012-04-30 2014-10-08 惠普发展公司，有限责任合伙企业 防止混合存储器模块被映射
EP2845105A4 (en) * 2012-05-01 2015-12-23 Hewlett Packard Development Co PREPARING DATA FOR RECORDING IN NON-VOLATILE MEMORY
US20150127890A1 (en) * 2012-06-28 2015-05-07 Hewlett-Packard Development Company, L.P. Memory module with a dual-port buffer
US9779016B1 (en) 2012-07-25 2017-10-03 Smart Modular Technologies, Inc. Computing system with backup and recovery mechanism and method of operation thereof
US9921980B2 (en) 2013-08-12 2018-03-20 Micron Technology, Inc. Apparatuses and methods for configuring I/Os of memory for hybrid memory modules

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001005723A (ja) * 1999-06-21 2001-01-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP2001357684A (ja) * 2000-06-12 2001-12-26 Sharp Corp 半導体記憶装置
US20060294295A1 (en) * 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
JP2007026504A (ja) * 2005-07-13 2007-02-01 Toshiba Corp 半導体装置
JP2007172811A (ja) * 2005-12-22 2007-07-05 Samsung Electronics Co Ltd 可変的アクセス経路を有するマルチポート半導体メモリ装置及びその方法
US20130086309A1 (en) * 2007-06-01 2013-04-04 Netlist, Inc. Flash-dram hybrid memory module
WO2013028827A1 (en) * 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface

Also Published As

Publication number Publication date
CN105474319A (zh) 2016-04-06
WO2015023445A1 (en) 2015-02-19
CN105474319B (zh) 2019-01-25
KR20180064556A (ko) 2018-06-14
US11886754B2 (en) 2024-01-30
TW201519237A (zh) 2015-05-16
KR102183479B1 (ko) 2020-11-27
EP4068106A1 (en) 2022-10-05
US10698640B2 (en) 2020-06-30
KR20190091371A (ko) 2019-08-05
KR20160042083A (ko) 2016-04-18
EP3033749A1 (en) 2016-06-22
US20180107433A1 (en) 2018-04-19
KR102005855B1 (ko) 2019-10-08
JP6181310B2 (ja) 2017-08-16
TWI590250B (zh) 2017-07-01
US20200218476A1 (en) 2020-07-09
US20150046631A1 (en) 2015-02-12
US11379158B2 (en) 2022-07-05
US9921980B2 (en) 2018-03-20
US10423363B2 (en) 2019-09-24
EP3033749B1 (en) 2022-06-01
US20240152297A1 (en) 2024-05-09
US20220334777A1 (en) 2022-10-20
KR101865260B1 (ko) 2018-06-08
US20170199708A1 (en) 2017-07-13
CN110083554A (zh) 2019-08-02
EP3033749A4 (en) 2017-04-05

Similar Documents

Publication Publication Date Title
JP6181310B2 (ja) ハイブリッド・メモリ・モジュール用メモリの入出力を構成するための装置および方法
US9886378B2 (en) Nonvolatile memory system using control signals to transmit varied signals via data pins
TWI758247B (zh) 用於長叢發長度之內部連續列存取技術
CN107924693A (zh) 多区块系统中的可编程的片上端接定时
US10410733B2 (en) Memory device and controlling method thereof
TW201603032A (zh) 用於記憶體操作參數之儲存及寫入多重參數編碼之裝置及方法
US9607667B1 (en) Memory device and electronic apparatus including the same
US11443784B2 (en) Command buffer chip with dual configurations
KR102184706B1 (ko) 반도체 장치 및 그의 구동방법
JP2008077635A (ja) メモリシステム
US11669393B2 (en) Memory device for swapping data and operating method thereof
US20140059304A1 (en) Semiconductor memory device
JP2014126969A (ja) 半導体装置及び情報処理システム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170321

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170614

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170719

R150 Certificate of patent or registration of utility model

Ref document number: 6181310

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250