KR101865260B1 - 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들 - Google Patents

하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들 Download PDF

Info

Publication number
KR101865260B1
KR101865260B1 KR1020167006294A KR20167006294A KR101865260B1 KR 101865260 B1 KR101865260 B1 KR 101865260B1 KR 1020167006294 A KR1020167006294 A KR 1020167006294A KR 20167006294 A KR20167006294 A KR 20167006294A KR 101865260 B1 KR101865260 B1 KR 101865260B1
Authority
KR
South Korea
Prior art keywords
volatile memory
subset
mode
buffers
control circuit
Prior art date
Application number
KR1020167006294A
Other languages
English (en)
Other versions
KR20160042083A (ko
Inventor
매튜 에이. 프라더
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20160042083A publication Critical patent/KR20160042083A/ko
Application granted granted Critical
Publication of KR101865260B1 publication Critical patent/KR101865260B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
    • G06F13/1663—Access to shared memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices
    • G06F3/0685—Hybrid storage combining heterogeneous device types, e.g. hierarchical storage, hybrid arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/005—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor comprising combined but independently operative RAM-ROM, RAM-PROM, RAM-EPROM cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/20—Employing a main memory using a specific memory technology
    • G06F2212/205—Hybrid memory, e.g. using both volatile and non-volatile memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)
  • Information Transfer Systems (AREA)
  • Dram (AREA)

Abstract

하이브리드 메모리 모듈을 위한 메모리의 I/O들을 구성하기 위한 장치들, 하이브리드 메모리 모듈들, 메모리들, 및 방법들이 설명된다. 예시적인 장치는 비-휘발성 메모리, 비-휘발성 메모리에 결합되는 제어 회로 및 제어 회로에 결합되는 휘발성 메모리를 포함한다. 휘발성 메모리는 버스와의 통신을 위해 I/O들의 제1 서브세트를 이네이블하고 제어 회로와의 통신을 위해 I/O의 제2 서브세트를 이네이블하도록 구성되며, 제어 회로는 휘발성 메모리 및 비-휘발성 메모리 간에 정보를 전달하도록 구성된다.

Description

하이브리드 메모리 모듈들을 위한 메모리의 I/O들을 구성하기 위한 장치들 및 방법들{APPARATUSES AND METHODS FOR CONFIGURING I/Os OF MEMORY FOR HYBRID MEMORY MODULES}
하이브리드 메모리 모듈은 휘발성 메모리(예를 들어, 동적 랜덤 액세스 메모리(DRAM)) 및 비-휘발성 메모리(예를 들어, 플래시 메모리)를 포함하는 메모리 모듈이다. 일부 예들에서, 하이브리드 메모리 모듈은 호스트 제어기에 의해 명령될 때, 데이터를 휘발성 메모리로부터 비-휘발성 메모리에 전달하는 능력을 가지고, 정상 동작 동안 표준 휘발성 메모리로서 기능할 수 있다. 현재 설계들은 호스트 제어기 및 메모리 모듈의 휘발성 메모리 간으로부터 휘발성 메모리 및 메모리 모듈 제어기 간으로의 신호 버스의 스위칭을 가능하게 하는 멀티플렉서 집적 회로들(IC들)을 사용하며, 이는 비-휘발성 메모리에 결합된다. 메모리 모듈 제어기는 휘발성 및/또는 비-휘발성 메모리의 동작을 제어하도록 구성되어, 예를 들어, 서로 간에 데이터를 전달하기 위해 휘발성 및 비-휘발성 메모리들을 제어할 수 있다. 이들 멀티플렉서 IC들은 고가이고, 메모리 모듈 상의 추가적인 공간을 소모할 수 있으며, 전기적 부하를 호스트 제어기 및 휘발성 메모리 간 신호 버스에 추가할 수 있다.
장치들의 예들이 제공된다. 예시적인 장치는 비-휘발성 메모리 및 비-휘발성 메모리에 결합되는 휘발성 메모리를 포함하는 하이브리드 메모리 모듈을 포함할 수 있다. 휘발성 메모리는 제1 동작 모드에 있는 동안 I/O들의 제1 서브세트를 사용하여 통신하도록 구성될 수 있고 제2 동작 모드에 있는 동안 I/O들의 제2 서브세트를 사용하여 통신하도록 구성될 수 있다.
예시적인 장치는 비-휘발성 메모리, 및 비-휘발성 메모리에 결합되는 제어 회로를 포함할 수 있다. 예시적인 장치는 제어 회로에 결합되고 버스와의 통신을 위해 I/O들의 제1 서브세트를 이네이블하고 제어 회로와의 통신을 위해 I/O의 제2 서브세트를 이네이블하도록 구성되는 휘발성 메모리를 더 포함할 수 있다. 제어 회로는 휘발성 메모리 및 비-휘발성 메모리 간에 정보를 전달하도록 구성될 수 있다.
메모리들의 예들이 제공된다. 예시적인 메모리는 제1 버스에 결합되도록 구성되는 I/O들의 제1 서브세트, 및 제2 버스에 결합되는 I/O들의 제2 서브세트를 포함할 수 있다. 예시적인 메모리는 I/O들의 제1 서브세트에 대해 제1 동작 모드를 설정하기 위한 정보로 프로그래밍되고 I/O들의 제2 서브세트에 대해 제2 동작 모드를 설정하기 위한 정보로 프로그래밍되도록 구성되는 모드 레지스터를 더 포함할 수 있다. 예시적인 메모리는 모드 레지스터에 결합되고 제1 모드가 설정되는 것에 응답하여 I/O들의 제1 서브세트를 통한 통신을 이네이블하고 제2 모드가 설정되는 것에 응답하여 I/O들의 제2 서브세트를 통한 통신을 이네이블하도록 구성되는 제어 로직을 더 포함할 수 있다.
하이브리드 메모리 모듈들의 예들이 제공된다. 예시적인 하이브리브 메모리 모듈은 동작 모드에 기초하여, I/O들의 제1 서브세트 또는 I/O들의 제2 서브세트를 사용하여 통신하도록 구성되는 복수의 휘발성 메모리를 포함할 수 있다. 예시적인 하이브리드 메모리 모듈은 I/O들의 제2 서브세트를 통해 복수의 휘발성 메모리와 통신하도록 구성되는 제어 회로를 더 포함할 수 있다.
예시적인 방법들이 여기서 개시된다. 예시적인 방법은 휘발성 메모리가 제1 동작 모드에 있는 동안 하이브리드 메모리 모듈의 휘발성 메모리의 I/O들의 제1 서브세트를 통해 호스트로부터 정보를 전달하는 단계를 포함할 수 있다. 예시적인 방법은 휘발성 메모리가 제2 동작 모드에 있는 동안 휘발성 메모리의 I/O들의 제2 서브세트를 통해 하이브리드 메모리 모듈의 제어 회로로 정보를 전달하는 단계를 더 포함할 수 있다.
예시적인 방법은 휘발성 메모리를 제1 동작 모드에 응답하여 I/O들의 제1 서브세트를 통해 통신하도록 구성하는 단계, 및 휘발성 메모리를 제2 동작 모드에 응답하여 I/O들의 제2 서브세트를 통해 통신하도록 구성하는 단계를 포함할 수 있다.
도 1은 본 발명의 실시예에 따른 하이브리드 메모리 모듈을 포함하는 장치의 특정한 예시적인 실시예의 블록도이다.
도 2는 본 발명의 실시예에 따른 하이브리드 메모리 모듈을 포함하는 장치의 특정한 예시적인 실시예의 블록도이다.
도 3은 본 발명의 실시예에 따른 메모리 디바이스의 블록도이다.
발명의 실시예들에 대한 충분한 이해를 제공하기 위해 소정의 세부사항들이 아래에 제시된다. 그러나, 이들 특정한 세부사항들 없이 발명의 실시예들이 실시될 수 있음이 해당 기술분야의 통상의 기술자에게 명백할 것이다. 더욱이, 본 출원에 설명되는 본 발명의 특정한 실시예들은 예로서 제공되는 것일 뿐, 발명의 범위를 이들 특정한 실시예들로 제한하기 위해 사용되어서는 안된다.
도 1을 참조하면, 본 발명의 실시예에 따른 하이브리드 메모리 모듈을 포함하는 장치의 특정한 예시적인 실시예가 개시되고 일반적으로 100으로 지정된다. 장치(100)는 집적 회로, 메모리 디바이스, 메모리 시스템, 전자 디바이스 또는 시스템, 스마트폰, 태블릿, 컴퓨터, 서버 등일 수 있다. 장치(100)는 하이브리드 메모리 모듈(120)을 포함할 수 있다. 하이브리드 메모리 모듈(120)은 호스트 버스를 통해 호스트(110)에 결합되는 휘발성 메모리(122)를 포함한다. 휘발성 메모리(122)는 하나 이상의 휘발성 메모리, 예를 들어, DRAM을 포함할 수 있다. 하이브리드 메모리 모듈(120)은 각각의 제어 회로 버스(130)를 통해 휘발성 메모리(122)에 결합되는 제어 회로(124)를 더 포함할 수 있다. 제어 회로(124)는 호스트-제어 회로(HCC; host-control circuit)를 통해 호스트(110)에 더 결합될 수 있다. 제어 회로(124)는 NVM 버스(134)를 통해 비-휘발성 메모리(NVM; non-volatile memory)(126)에 결합될 수 있다. NVM(126)은 하나 이상의 비-휘발성 메모리, 예를 들어, 플래시 메모리를 포함할 수 있다. 휘발성 메모리(122)의 메모리들은 제어 회로 버스(130)(예를 들어, I/O들의 제2 서브세트)를 통해 제어 회로(124)와 통신할 때와 상이한 I/O들의 서브세트(예를 들어, I/O들의 제1 서브세트)를 사용하는 호스트 버스를 통해 호스트(110)와 통신하도록 구성될 수 있다. 통신 동안, 정보(예를 들어, 명령들, 어드레스, 데이터 등)는 예를 들어, 휘발성 메모리(122)의 메모리들 및 호스트(110) 간 및/또는 휘발성 메모리(122)의 메모리들 및 제어 회로(124) 및 NVM(126) 간에 전달될 수 있다.
이전에 설명된 바와 같이, 휘발성 메모리(122)는 하나 이상의 휘발성 메모리를 포함할 수 있다. 휘발성 메모리들은 임의의 유형의 휘발성 메모리, 예를 들어, 임의의 더블 데이터 레이트(DDR; double data rate) 동기 DRAM(SDRAM) 아키텍처(예를 들어, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등)일 수 있다. 휘발성 메모리(122)의 메모리들은 x4, x8, x16 이상의 구성(예를 들어, 각각, 4, 8, 16 이상의 I/O들을 포함한다)을 가질 수 있다. 또한, 호스트(110) 및 휘발성 메모리(122)의 메모리들 간 호스트 버스는 x4, x8, 또는 다른 구성을 지원할 수 있다. 예를 들어, 호스트 버스는 72-비트 버스일 수 있다. 휘발성 메모리(122)의 각각의 휘발성 메모리들은 호스트(110)와 통신하기 위해 호스트 버스의 일부분을 사용할 수 있다. 예를 들어, 휘발성 메모리(122)는 각각이 x8 구성을 가지는 메모리들을 포함할 수 있고, 결과적으로, 각 메모리는 통신을 위한 72-비트 호스트 버스 중 각각의 8-비트를 사용할 수 있다. 제어 회로 버스(130)는 호스트 버스보다 작을 수 있다. 예를 들어, 제어 회로 버스(130)는 40-비트일 수 있는 한편 호스트 버스는 72-비트일 수 있다.
일부 실시예들에서, 휘발성 메모리(122)의 각 메모리는 메모리에 대한 동작 파라미터들을 저장하도록 구성되는 각각의 모드 레지스터를 포함할 수 있다. 일부 실시예들에서, 모드 레지스터들은 개별 통신을 위한 I/O들의 서브세트들을 지정하는 동작 모드를 설정하기 위한 정보로 프로그래밍될 수 있다. 예를 들어, 메모리는 통신을 위한 I/O들(0-m)을 포함할 수 있다. 모드 레지스터는 통신을 위한 I/O들의 제1 서브세트(0-k)(k < m)를 지정하는 제1 동작 모드를 설정하기 위한 정보로 프로그래밍될 수 있고 개별 통신을 위한 I/O들의 제2 서브세트((k+1)-m)를 지정하는 제2 동작 모드를 설정하기 위한 정보로 더 프로그래밍될 수 있다. 상이한 동작 모드들을 설정함으로써, 휘발성 메모리(122)의 메모리들은 제어 회로 버스(130)(예를 들어, I/O들의 제2 서브세트)를 통해 제어 회로(124)와 통신할 때와 상이한 I/O들의 서브세트(예를 들어, I/O들의 제1 서브세트)를 사용하는 호스트 버스를 통해 호스트(110)와 통신하도록 구성될 수 있다.
제어 회로(124)는 휘발성 메모리(122) 및 NVM(126) 간에 정보를 전달할 수 있다. 제어 회로(124)는 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능 게이트 어레이(FPGA), 또는 다른 집적 회로를 포함할 수 있다. 제어 회로(124)는 휘발성 메모리(122) 및 NVM(126) 간 데이터의 전달 동안 에러 산출들 및/또는 체킹 기능들을 수행할 수 있다.
NVM(126)은 임의의 유형의 비-휘발성 메모리를 포함할 수 있다. 예를 들어, NVM(126)은 플래시 메모리, 이를테면 NAND 플래시 메모리 및 NOR 플래시 메모리를 포함할 수 있다. 제어 회로(124) 및 NVM(126) 간 NVM 버스(134)는 휘발성 메모리(122) 및 제어 회로(124) 간 제어 회로 버스(130)보다 작을 수 있다. NVM(126)의 저장 용량은 휘발성 메모리(122)의 저장 용량보다 클 수 있다. 예를 들어, NVM(126)의 저장 용량은 휘발성 메모리(122)의 저장 용량의 적어도 두 배일 수 있다. 다른 예에서, NVM(126)의 저장 용량은 휘발성 메모리(122)의 저장 용량의 두 배 내지 네 배일 수 있다.
동작 시, 휘발성 메모리(122)는 동작 모드에 기초하여 I/O들의 각각의 서브세트(0-N)(예를 들어, 호스트(110)를 위한 I/O들(0-k); 제어 회로(124)를 위한 I/O들((k+1)-m)))를 통해 호스트(110) 및/또는 제어 회로(124)와 선택적으로 통신할 수 있다. 예에서, 제1 동작(정상 동작) 모드 동안, 호스트(110)는 메모리 액세스 동작들을 수행하기 위해 호스트 버스를 통해 휘발성 메모리(122)와 통신한다. 호스트(110)는 제1 동작 모드를 위한 정보를 프로그래밍하기 위한 모드 레지스터 명령들을 휘발성 메모리(122)로 송신함으로써 휘발성 메모리(122)를 제1 동작 모드로 설정할 수 있다. 휘발성 메모리(122) 및 제어 회로(124) 간 통신은 제1 동작 모드 동안 디스에이블될 수 있다. 제2 동작 모드로의 전이는 호스트(110)에 의해 개시될 수 있다. 예를 들어, 호스트(110)는 제2 동작 모드로 전이하기 위해 HCC 버스를 통해 제어 회로(124)로 명령을 송신할 수 있다. 제2 모드 동안, 호스트(110)는 휘발성 메모리(122)의 제어를 제어 회로(124)로 넘긴다. 제어 회로(124)는 제2 동작모드로 설정하기 위한 정보로 모드 레지스터들을 프로그래밍하기 위해 모드 레지스터 명령들 및 정보를 휘발성 메모리(122)의 메모리로 송신함으로써 휘발성 메모리(122)의 메모리를 제2 동작 모드로 설정할 수 있다. 제2 동작 모드에 있는 동안, 휘발성 메모리(122)의 메모리는 제어 회로 버스(130)를 통해 제어 회로(124)와 통신할 수 있다. 예를 들어, 저장될 NVM(126)에 휘발성 메모리(122)의 메모리에 의해 저장되는 데이터를 제공하기 위해, 제2 동작 모드가 사용될 수 있다. 일부 실시예들에서, 정보는 정보의 전달을 관리하는 제어 회로(124)를 이용하여 휘발성 메모리의 메모리로부터 NVM으로 전달된다.
제2 동작 모드에 있는 동안, 제어 회로 버스(130)를 통한 제어 회로(124) 및 휘발성 메모리(122)의 메모리 간 통신은 호스트 버스를 통한 호스트(110) 및 휘발성 메모리(122)의 메모리 간 통신 동안 사용되는 I/O들의 서브세트와 상이한 I/O들의 서브세트를 사용할 수 있다. 예를 들어, 제1 동작 모드에서, 휘발성 메모리(122)의 메모리들은 메모리 액세스 동작들을 수행하기 위해 각각의 I/O들(0-k)(예를 들어, I/O들의 제1 서브세트)을 사용하는 호스트 버스를 통해 호스트(110)와 통신하도록 구성될 수 있다. 또한, 제2 동작 모드에서, 휘발성 메모리(122)의 메모리들은 메모리 액세스 동작들을 수행하기 위해 각각의 I/O들((k+1)-m)(예를 들어, I/O들의 제2 서브세트)을 사용하는 제어 회로 버스(130)를 통해 호스트(124)와 통신하도록 구성될 수 있다.
이전에 설명된 바와 같이, 휘발성 메모리(122)의 메모리들은 호스트(110) 또는 제어 회로(124)를 통해 모드 레지스터들에서의 정보를 프로그래밍하는 모드 레지스터 명령들을 수신할 수 있다. 휘발성 메모리(122)의 메모리들은 모드 레지스터들에 프로그래밍되는 정보에 기초하여 통신을 위한 I/O들의 서브세트(0-m)를 이네이블할 수 있다. 예를 들어, 제1 동작 모드를 위한 제1 정보로 프로그래밍되는 모드 레지스터들에 응답하여, 휘발성 메모리(122)의 메모리들은 각각의 I/O들(0-k)(예를 들어, I/O들의 제1 서브세트)을 통해 통신을 이네이블할 수 있다. 제1 동작 모드에 있는 동안 메모리 액세스 동작들은 휘발성 메모리(122)의 메모리들로부터 데이터를 검색하고 그것들에 데이터를 제공하는 호스트(110)를 포함할 수 있다. 예를 들어, 호스트(110)는 명령들, 어드레스들, 및 데이터를 I/O들(0-k)을 사용하는 호스트 버스를 통해 휘발성 메모리(122)의 메모리들에 제공할 수 있고, 휘발성 메모리(122)의 메모리들은 I/O들(0-k)을 사용하는 호스트 버스를 통해 호스트(110)에 다른 정보뿐만 아니라 데이터도 제공할 수 있다. 제1 동작 모드는 장치(100)의 정상 동작에 대응할 수 있다.
휘발성 메모리(122)의 메모리들을 제2 동작 모드로 변경 시, 호스트(110)는 제2 동작 모드를 위한 휘발성 메모리(122)의 메모리들의 모드 레지스터들에서의 정보를 프로그래밍할 수 있다. 휘발성 메모리(122)의 메모리들은 제2 동작 모드를 위한 모드 레지스터들에서 프로그래밍되는 정보에 기초하여 각각의 I/O들((k+1)-m)을 통해 통신을 이네이블할 수 있다. 제2 동작 모드에 있는 동안 메모리 액세스 동작들은 휘발성 메모리(122)의 메모리들로부터 데이터를 검색하고 그것들에 데이터를 제공하는 제어 회로(124)를 포함할 수 있다. 예를 들어, 제어 회로(124)는 명령들, 어드레스들, 및 데이터를 I/O들((k+1)-m)을 사용하는 제어 회로 버스(130)를 통해 휘발성 메모리(122)의 메모리들에 제공할 수 있고, 휘발성 메모리(122)의 메모리들은 I/O들((k+1)-m)을 사용하는 제어 회로(130) 버스를 통해 제어 회로(124)에 다른 정보뿐만 아니라 데이터도 제공할 수 있다.
실시예에서, 제2 동작 모드에 있는 동안, 제어 회로(124)는 정보를 휘발성 메모리(122)의 메모리들로부터 NVM(126)으로 전달할 수 있다. 예를 들어, 휘발성 메모리의 메모리들은 전력 고장 이벤트를 위한 제2 동작 모드에서 설정될 수 있다. 휘발성 메모리(122)의 메모리들에 의해 저장되는 데이터는 전원 고장 사이 데이터를 유지하기 위해 제어 회로(124)를 통해 NVM(126)에 전달될 수 있다. 전력이 재-인가되면, NVM(126)에 이전에 저장된 데이터는 제어 회로(124)를 통해 휘발성 메모리(122)로 복원될 수 있다. 전달이 완료되면, 휘발성 메모리(122)의 메모리들은 제1 동작 모드로 설정될 수 있다.
이전에 설명된 바와 같이, 휘발성 메모리(122)의 메모리들은 x4, x8, x16 이상의 아키텍처(예를 들어, 각각, 4, 8, 16 이상의 I/O들)에 따라 구성될 수 있다. 또한, 호스트(110) 및 휘발성 메모리(122) 간 호스트 버스는 휘발성 메모리(122)의 메모리들을 위한 x4, x8, 또는 다른 아키텍처를 지원할 수 있다. 휘발성 메모리(122)의 메모리들은 호스트(110)와 통신하기 위해 이용 가능한 I/O들의 서브세트를 사용하도록 구성될 수 있다. 호스트(110)와 통신하기 위해 사용되는 I/O들의 서브세트를 재-라우팅하는 대신, 하이브리드 메모리 모듈(120)은 다른 I/O들의 일부 또는 전부를 사용하는 제어 회로 버스(130)를 통해 제어 회로(124)와 통신하도록 휘발성 메모리(122)의 메모리들을 위한 동작 모드를 설정함으로써 휘발성 메모리(122)의 메모리들의 다른 I/O들의 이점을 취할 수 있다. 예를 들어, 휘발성 메모리(122)의 메모리들의 I/O들(0-k)을 호스트 버스로부터 제어 회로 버스(130)로 전환하기 위한 스위칭 회로를 포함하는 대신, 휘발성 메모리(122)의 메모리들은 상이한 I/O들을 사용하도록 재구성(예를 들어, 상이한 동작 모드를 위해 프로그래밍)될 수 있으며, 이는 동작 속도를 개선하고, 이용 가능한 리얼 에스테이트 공간을 증가시키며, 비용을 감소시킬 수 있다.
도 2를 참조하면, 본 발명의 실시예에 따른 하이브리드 메모리 모듈(220)을 포함하는 장치의 특정한 예시적인 실시예가 개시되고 일반적으로 200으로 지정된다. 하이브리드 메모리 모듈은 메모리들(222(0-N))을 포함할 수 있다. 메모리들(222(0-N))은 정보를 저장하도록 구성되고 정보를 판독 및 기록하기 위해 액세스될 수 있다. 메모리들(222(0-N))은 메모리 액세스 동작들에 대한 명령들 및 어드레스들을 제공함으로써 액세스될 수 있다. 메모리들(222(0-N))의 일부 또는 전부는 각각의 I/O들(0-m(0-N))을 가질 수 있으며, 이는 통신을 위해 사용될 수 있다. 하이브리드 메모리 모듈(220)은 제어 회로 버스를 통해 메모리들(222(0-N))과 통신할 수 있는 제어 회로(224)를 더 포함할 수 있다. 제어 회로 버스는 제어 회로 버스들(240(0-N))을 포함하고, 그 각각은 메모리들(222(0-N))의 각각의 메모리에 결합된다. 제어 회로(224)는 NVM 버스(244)를 통해 NVM(126)에 결합될 수 있다. 제어 회로(224)는 또한 호스트-제어 회로(HCC) 버스를 통해 호스트(110)에 결합될 수 있다. 메모리들(222(0-N))은 각각의 I/O들(0-k(0-N))(230(0-N))을 사용하는 호스트 버스를 통해 호스트(110)와 통신하도록 구성될 수 있고/있거나 I/O들((k+1)-m(0-N))(232(0-N))을 사용하는 각각의 제어 회로 버스(240(0-N))를 통해 제어 회로(224)와 선택적으로 통신할 수 있다. 하이브리드 메모리 모듈(220)은 도 1의 하이브리드 메모리 모듈(120)에 포함될 수 있다. 장치(200)는 도 1의 장치(100)에 대해 이전에 설명되었던 요소들을 포함한다. 그러한 요소들은 도 1에서 사용된 동일한 참조 부호들을 사용하여 도 2에 도시되었고, 공통 요소들의 동작은 이전에 설명된 바와 같다. 결과적으로, 이들 요소들의 동작의 상세한 설명은 간결함을 위하여 반복되지 않을 것이다.
메모리들(222(0-N))은 일부 실시예들에서 휘발성 메모리들일 수 있고, 하이브리드 메모리 모듈(220)의 휘발성 메모리 공간을 나타낼 수 있다. 메모리들은 임의의 더블 데이터 레이트(DDR) 동기 DRAM(SDRAM) 아키텍처(예를 들어, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM 등)를 포함하는, 임의의 유형의 메모리 아키텍처일 수 있다. 각각의 메모리들(222(0-N))은 x4, x8, x16 이상의 아키텍처(예를 들어, 각각, 4, 8, 16 이상의 I/O들을 포함한다)에 따라 구성될 수 있다. 각각의 메모리들(222(0-N))의 각각은 메모리들(222(0-N))에 대한 작동 파라미터들을 저장하도록 구성되는 각각의 모드 레지스터(250(0-N))를 포함할 수 있다. 일부 실시예들에서, 모드 레지스터들은 통신을 위해 I/O들의 서브세트들(0-m(0-N))을 지정하는 동작 모드들을 위한 정보로 프로그래밍될 수 있다. 예를 들어, 모드 레지스터는 통신(예를 들어, 호스트 버스를 통한 통신)을 위해 각각의 I/O들(0-k(0-N))(230(0-N))을 지정하는 제1 동작 모드를 위한 정보로 프로그래밍 될 수 있고 통신(예를 들어, 제어 회로 버스(240)를 통한 통신)을 위해 각각의 I/O들((k+1)-m(0-N))(232(0-N))을 지정하는 제2 동작 모드를 위한 정보로 프로그래밍될 수 있다.
제어 회로(224)는 메모리들(222(0-N)) 및 NVM(126) 간에 정보를 전달할 수 있다. 제어 회로(224)는 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능 게이트 어레이(FPGA), 또는 다른 회로를 포함할 수 있다. 제어 회로(224)는 메모리들(222(0-N)) 및 NVM(126) 간 정보의 전달 동안 에러 체킹 기능들을 수행할 수 있다.
동작 시, 메모리들(222(0-N))은 동작 모드에 기초하여 I/O들(0-k(0-N))(230(0-N)) 및 I/O들((k+1)-m)(232(0-N))의 각각의 서브세트를 통해 호스트(110) 및/또는 제어 회로(224)와 선택적으로 통신할 수 있다. 호스트(110)는 제1 동작 모드를 위한 정보를 프로그래밍하기 위해 모드 레지스터 명령들을 메모리들(222(0-N))로 송신함으로써 메모리들(222(0-N))을 제1 동작 모드로 설정할 수 있다. 일부 실시예들에서, 메모리들(222(0-N)) 및 제어 회로(224) 간 통신은 제1 모드 동작에 있을 때 디스에이블될 수 있다. 호스트(110)는 제2 모드로의 전이를 위해 명령을 HCC 버스를 통해 제어 회로(224)로 송신함으로써 제2 동작 모드로의 전이를 개시할 수 있다. 제2 모드에서, 호스트(110)는 메모리들(222(0-N))의 제어를 제어 회로(224)로 넘긴다. 제어 회로(224)는 제2 동작 모드를 위한 정보를 프로그래밍하기 위해 모드 레지스터 명령들을 메모리들(222(0-N))로 송신함으로써 하이브리드 메모리 모듈(220)의 메모리들(222(0-N))을 제2 동작 모드로 설정할 수 있다. 제2 동작 모드에 있는 동안, 메모리들(222(0-N))은 제어 회로 버스(244)를 통해 제어 회로(224)와 통신할 수 있다. 제2 동작 모드에서, 메모리들(222(0-N))에 의해 저장되는 정보 및 NVM(126)에 의해 저장되는 정보는 둘 간에 전달될 수 있으며, 제어 회로(224)는 메모리들(222(0-N)) 및 NVM(126) 간 정보의 전달을 관리한다.
제2 동작 모드에 있는 동안, 메모리들(222(0-N)) 및 제어 회로(224) 간 통신은 호스트 버스를 통한 호스트(110)와의 통신을 위해 메모리들(222(0-N))에 의해 사용되는 I/O들의 서브세트와 상이한 I/O들의 서브세트를 사용할 수 있다. 예를 들어, 제1 동작 모드에서, 메모리들(222(0-N))은 각각의 I/O들(0-k)(230(0-N))(예를 들어, I/O들의 제1 서브세트)을 사용하는 호스트를 통해 호스트(110)와 통신하도록 구성될 수 있다. 또한, 제2 동작 모드에서, 메모리들(222(0-N))은 각각의 I/O들((k+1)-m)(232(0-N))(예를 들어, I/O들의 제2 서브세트)을 사용하는 제어 회로 버스를 통해 제어 회로(224)와 통신하도록 구성될 수 있다.
이전에 설명된 바와 같이, 메모리들(222(0-N))은 호스트(110) 또는 제어 회로(224)로부터 모드 레지스터들에서의 정보를 프로그래밍하기 위한 모드 레지스터 명령들을 수신할 수 있다. 메모리들(222(0-N))은 모드 레지스터들에서 프로그래밍되는 정보에 기초하여 통신을 위해 상이한 I/O들의 서브세트(0-m)를 사용할 수 있다. 예를 들어, 모드 레지스터들(250(0-N))은 제1 동작 모드를 위한 정보로 프로그래밍 될 수 있고, 각각의 메모리들(222(0-N))은 각각의 I/O들(0-k)(230(0-N))을 통해 통신을 이네이블할 수 있다. 제1 동작 모드에 있는 동안 메모리 액세스 동작들은 메모리들(222(0-N))로부터 데이터를 검색하고 그것들에 데이터를 제공하는 호스트(110)를 포함할 수 있다. 모드 레지스터들(250(0-N))은 제2 동작 모드를 위한 정보로 프로그래밍 될 수 있고, 각각의 DRAM들(222(0-N))은 각각의 I/O들((k+1)-m)(232(0-N))을 통해 통신을 이네이블할 수 있다. 제2 동작 모드에서, 메모리 액세스 동작들은 메모리들(222(0-N))로부터 데이터를 검색하고 그것들에 데이터를 제공하는 제어 회로(224)를 포함할 수 있다. 예를 들어, 제2 동작 모드에서, 제어 회로(224)는 메모리들(222(0-N))로부터 NVM(126)으로 데이터를 전달할 수 있다.
휘발성 메모리(122)의 메모리들 및 메모리들(222(0-N))을 위한 제1 및 제2 모드들은 별개로 이네이블되고 디스에이블될 수 있다. 일부 실시예들에서, 제1 및 제2 동작 모드들은 상호 배타적인 동작 모드들일 수 있다, 즉, 제1 동작 모드 또는 제2 동작 모드 어느 하나가 설정될 수 있고 그에 의해 휘발성 메모리(122)의 메모리들이 I/O들의 제1 서브세트(예를 들어, I/O들(0-k)) 또는 I/O들의 제2 서브세트(예를 들어, I/O들((k+1)-m)) 중 어느 하나를 사용하여 통신할 수 있다. 일부 실시예들에서, 제1 및 제2 동작 모드들은 하나 이상의 I/O들의 서브세트를 통해 통신하기 위해 휘발성 메모리(122)의 메모리들에 대해 동시에 설정될 수 있다. 휘발성 메모리(122)의 메모리들 및 메모리들(222(0-N))은 상이한 동작 모드들에 있을 수 있다. 예를 들어, 메모리들의 일부는 제1 동작 모드에 있을 수 있는 한편, 다른 메모리들은 제2 동작 모드에 있을 수 있다. 결과적으로, 메모리들의 일부는 상이한 I/O들의 서브세트를 통해 통신할 수 있다. 두 개의 동작 모드 및 두 개의 I/O들의 서브세트가 이전에 설명되었지만, 본 발명의 실시예들은 이와 같이 제한되지 않는다. 메모리들은 두 개보다 많은 I/O들의 서브세트를 통해 통신하기 위한 두 개보다 많은 동작 모드를 갖도록 구성될 수 있다. 일부 실시예들에서, 하이브리드 메모리 모듈의 메모리들의 일부는 통신을 위한 멀티플렉서 회로를 통해 멀티플렉싱되는 I/O들을 가질 수 있다. 즉, 메모리들 중 하나 이상의 I/O들(0-m)은 상이한 버스들에 결합되는 I/O들의 일부 또는 전부를 가지고 동작 모드들을 통해 이네이블될 수 있으며, 다른 I/O들은 멀티플렉서 회로를 통해 상이한 버스들에 결합될 수 있다.
도 3은 본 발명의 실시예에 따른 메모리(300)의 일부분을 예시한다. 메모리(300)는 메모리 셀들의 메모리 어레이(302)를 포함하며, 이는 예를 들어, 휘발성 메모리 셀들(예를 들어, DRAM 메모리 셀들, SRAM 메모리 셀들), 비-휘발성 메모리 셀들(예를 들어, 플래시 메모리 셀들, 상 변경 메모리 셀들), 또는 일부 다른 유형들의 메모리 셀들일 수 있다. 메모리(300)는 다양한 메모리 작동을 수행하기 위해 명령 버스(308)를 통해 메모리 명령들을 수신하고 메모리(300) 내에 대응하는 제어 신호들을 발생시키는 제어 로직(344)을 포함한다. 제어 로직(344)은 수신된 명령들을 디코딩하는 명령 디코더(306)를 포함할 수 있고, 제어 로직(344)은 내부 제어 신호들을 발생시키기 위해 디코딩된 명령들을 사용한다. 예를 들어, 제어 로직(344)은 메모리 어레이(302)로부터 데이터를 판독하고 그것에 데이터를 기록하기 위한 또는 메모리(300)를 위한 동작 모드를 설정하기 위한 내부 신호들을 발생시키기 위해 사용될 수 있다.
제어 로직(344)은 모드 레지스터(314)에 결합될 수 있다. 모드 레지스터(314)는 메모리(300)의 동작을 구성하기 위해 제어 로직(344)에 의해 사용되는 정보로 프로그래밍될 수 있다. 일부 실시예들에서, 모드 레지스터(314)는 동작 모드를 표시하는 정보로 프로그래밍될 수 있다. 예시적인 동작 모드들은 메모리(300)가 모드 레지스터(314)에서 프로그래밍되는 정보에 기초하여 외부 회로와 통신하기 위해 사용하는 I/O 버퍼들(334 및 335)을 구성하는 것을 포함한다. 예를 들어, 모드 레지스터(314)는 I/O 버퍼들(0-k)(334)이 통신을 위해 사용되게 이네이블하는 제1 동작 모드를 위한 정보로 프로그래밍될 수 있다. 또한, 모드 레지스터(314)는 I/O 버퍼들((k+1)-m)(335)이 통신을 위해 사용되게 이네이블하는 제2 동작 모드를 위한 정보로 프로그래밍될 수 있다. 모드 레지스터(314)는 또한 I/O 버퍼들(0-k)(334) 및/또는 I/O 버퍼들((k+1)-m)(335)을 디스에이블하기 위해 제어 로직(344)에 표시하는 정보로 프로그래밍될 수 있다. 메모리(300)는 도 1의 휘발성 메모리(122)의 메모리들 중 하나 및/또는 도 2의 메모리들(222(0-N)) 중 하나에 포함될 수 있다.
로우 및 컬럼 어드레스 신호들이 어드레스 버스(320)를 통해 메모리(300)에 인가되고, 어드레스 래치(310)에 제공된다. 그 후 어드레스 래치는 별도의 컬럼 어드레스 및 별도의 로우 어드레스를 출력한다. 로우 및 컬럼 어드레스들은 어드레스 래치(310)에 의해 각각, 로우 디코더(322) 및 컬럼 어드레스 디코더(328)에 제공된다. 컬럼 어드레스 디코더(328)는 각각의 컬럼 어드레스들에 대응하는 어레이(302)를 통해 연장되는 비트 라인들을 선택한다. 로우 디코더(322)는 수신되는 로우 어드레스들에 대응하는 메모리 어레이(302) 내 메모리 셀들의 각각의 로우들을 활성화시키는 워드 라인 드라이버(324)에 연결된다. 수신된 컬럼 어드레스에 대응하는 선택된 디지트 라인(예를 들어, 비트 라인 또는 비트 라인들)은 입력-출력 데이터 버스(340)를 통해 I/O 버퍼들(0-k)(334) 및/또는 I/O 버퍼들((k+1)-m)(335)에 판독 데이터를 제공하기 위해 판독/기록 회로(330)에 결합된다.
이전에 설명된 바와 같이, 제어 로직(344)은 모드 레지스터(314) 내로 정보를 프로그래밍하기 위한 모드 레지스터 명령들을 수신할 수 있고, 모드 레지스터(314)에서의 정보는 메모리(300)의 동작 모드를 제어할 수 있다. 제어 로직(344)은 모드 레지스터(314)에서 프로그래밍되는 정보에 기초하여 동작 모드를 결정한다. 제1 동작 모드에 있는 동안, 제어 로직(344)은 I/O 버퍼들(0-k)(334)이 판독 데이터를 제공하고 기록 데이터를 수신하게 이네이블할 수 있다. 제2 동작 모드에 있는 동안, 제어 로직(344)은 I/O 버퍼들((k+1)-m)(335)이 판독 데이터를 제공하고 기록 데이터를 수신하게 이네이블할 수 있다.
다양한 예시적 구성요소, 블록, 구조, 모듈, 회로, 및 단계가 일반적으로 그 기능 측면에서 상기에서 설명되었다. 통상의 기술자들은 각 특정한 애플리케이션을 위해 방식들을 달리하면서 설명된 기능을 구현할 수 있으나, 그러한 구현예 결정들이 본 발명의 범위로부터 벗어나는 것으로 해석되어서는 안된다.
개시된 실시예들의 이전 설명은 해당 기술분야의 통상의 기술자가 개시된 실시예들을 실시 또는 이용할 수 있도록 하기 위해 제공된다. 이들 실시예들에 대한 다양한 변형예들이 해당 기술분야의 통상의 기술자들에게 용이하게 명백해질 것이며, 본 출원에서 규정되는 원리들이 본 발명의 범위에서 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서, 본 발명은 본 출원에 제시된 실시예들에 제한되도록 의도되는 것이 아니며, 이전에 설명된 원리들 및 신규한 특징들에 맞게 가능한 가장 넓은 범위에 따라야 한다.

Claims (35)

  1. 장치로서,
    하이브리드 메모리 모듈
    을 포함하고,
    상기 하이브리드 메모리 모듈은:
    비-휘발성 메모리;
    복수의 입력/출력(I/O) 버퍼를 포함하는 휘발성 메모리 - 상기 휘발성 메모리는 제1 동작 모드에 있는 동안 상기 복수의 I/O 버퍼의 제1 서브세트를 사용하여 통신하도록 구성되고 제2 동작 모드에 있는 동안 상기 복수의 I/O 버퍼의 제2 서브세트를 사용하여 통신하도록 구성되며, 상기 휘발성 메모리는 제어 신호들에 응답하여 상기 제2 동작 모드로 들어감 - ; 및
    정보를 상기 휘발성 메모리로부터 제어 회로에 전달하고 상기 제어 회로로부터 상기 비-휘발성 메모리로 전달하도록 구성된 상기 제어 회로 - 상기 제어 회로는 상기 I/O 버퍼들의 제2 서브세트를 사용하여 상기 휘발성 메모리와 통신하고, 상기 제어 회로는 상기 제어 신호들을 상기 휘발성 메모리에 제공하여 상기 휘발성 메모리가 상기 제2 동작 모드로 들어가게 함 -
    를 포함하는, 장치.
  2. 삭제
  3. 청구항 1에 있어서, 상기 비-휘발성 메모리는 비-휘발성 메모리 버스를 통해 상기 제어 회로와 통신하도록 구성되는 장치.
  4. 청구항 3에 있어서, 상기 제어 회로는 데이터를 상기 휘발성 메모리로부터 상기 비-휘발성 메모리에 전달하도록 구성되는 장치.
  5. 청구항 1에 있어서, 상기 휘발성 메모리는 상기 제1 동작 모드를 설정하기 위한 정보로 프로그래밍되도록 구성되고 또한 상기 제2 동작 모드를 설정하기 위한 정보로 프로그래밍되도록 구성되는 모드 레지스터를 포함하는 장치.
  6. 청구항 1에 있어서, 상기 비-휘발성 메모리의 저장 용량은 상기 휘발성 메모리의 저장 용량보다 큰 장치.
  7. 청구항 1에 있어서, 상기 휘발성 메모리는 복수의 메모리를 포함하는 장치.
  8. 청구항 1에 있어서, 상기 복수의 I/O 버퍼의 제1 서브세트를 통해 상기 하이브리드 메모리 모듈과 통신하도록 구성되는 호스트를 더 포함하는 장치.
  9. 메모리로서,
    호스트에 결합되는 제1 버스에 결합되도록 구성되는 입력/출력(I/O) 채널들의 제1 서브세트;
    상기 I/O 채널들의 제1 서브세트에 데이터를 제공하고, 상기 I/O 채널들의 제1 서브세트로부터 데이터를 수신하도록 구성된 I/O 버퍼들의 제1 서브세트;
    상기 메모리로부터 제어 회로로 정보를 전달하기 위해 상기 제어 회로에 결합되도록 구성된 I/O 채널들의 제2 서브세트;
    상기 I/O 채널들의 제2 서브세트에 데이터를 제공하고, 상기 I/O 채널들의 제2 서브세트로부터 데이터를 수신하도록 구성되는 I/O 버퍼들의 제2 서브세트;
    상기 I/O 채널들의 제1 서브세트에 대해 제1 동작 모드를 설정하기 위한 정보로 프로그래밍되고 상기 I/O 채널들의 제2 서브세트에 대해 제2 동작 모드를 설정하기 위한 정보로 프로그래밍되도록 구성되는 모드 레지스터; 및
    상기 모드 레지스터에 결합되고 상기 제1 동작 모드가 설정되는 것에 응답하여 상기 I/O 채널들의 제1 서브세트를 통한 통신을 이네이블하고 상기 제어 회로로부터의 제어 신호들을 통해 상기 제2 동작 모드가 설정되는 것에 응답하여 상기 I/O 채널들의 제2 서브세트를 통한 통신을 이네이블하도록 구성되는 제어 로직
    을 포함하고,
    상기 제어 로직은 또한 상기 제1 동작 모드에 대하여 상기 I/O 버퍼들의 제1 서브세트를 이네이블하고 상기 제2 동작 모드에 대하여 상기 I/O 버퍼들의 제2 서브세트를 이네이블하도록 구성되는, 메모리.
  10. 청구항 9에 있어서, 상기 제어 로직은 상기 I/O들의 제1 서브세트 및 상기 I/O들의 제2 서브세트를 통한 통신을 동시에 이네이블하도록 구성되는 메모리.
  11. 청구항 9에 있어서, 상기 제어 로직은 각각, 상기 제1 동작 모드 또는 상기 제2 동작 모드를 설정하기 위한 정보로 상기 모드 레지스터를 프로그래밍함으로써 상기 I/O들의 제1 서브세트 및 상기 I/O들의 제2 서브세트 중 하나를 통한 통신을 이네이블하도록 구성되는 메모리.
  12. 삭제
  13. 하이브리드 메모리 모듈로서,
    동작 모드에 기초하여, 호스트에 결합된 각자의 I/O 버퍼들의 제1 서브세트 또는 각자의 I/O 버퍼들의 제2 서브세트를 사용하여 통신하도록 각각 구성되는 복수의 휘발성 메모리 - 상기 복수의 휘발성 메모리의 휘발성 메모리는 제어 신호들에 응답하여 동작 모드를 변경하도록 구성됨 - ; 및
    상기 I/O 버퍼들의 제2 서브세트를 통해 상기 복수의 휘발성 메모리와 통신하고, 상기 복수의 휘발성 메모리와 제어 회로 사이에 정보를 전달하고 상기 제어 회로와 하나 이상의 비-휘발성 메모리 사이에 정보를 전달하도록 구성되는 상기 제어 회로
    를 포함하고,
    상기 제어 회로는 상기 제어 신호들을 상기 휘발성 메모리에 제공하여 상기 휘발성 메모리가 상기 동작 모드를 변경하게 하는, 하이브리드 메모리 모듈.
  14. 청구항 13에 있어서, 상기 I/O 버퍼들의 제1 서브세트는 호스트 버스에 결합되도록 구성되는 하이브리드 메모리 모듈.
  15. 청구항 13에 있어서, 상기 복수의 휘발성 메모리의 휘발성 메모리는 상기 동작 모드를 설정하기 위한 정보로 프로그래밍되도록 구성되는 모드 레지스터를 포함하는 하이브리드 메모리 모듈.
  16. 청구항 13에 있어서, 제어 회로에 결합되고 비-휘발성 메모리 버스를 통해 상기 제어 회로와 통신하도록 구성되는 비-휘발성 메모리를 더 포함하는 하이브리드 메모리 모듈.
  17. 청구항 13에 있어서, 상기 제어 회로는 필드 프로그램 가능 게이트 어레이 또는 애플리케이션 특정 집적 회로를 포함하는 하이브리드 메모리 모듈.
  18. 청구항 13에 있어서, 상기 복수의 휘발성 메모리는 복수의 DRAM을 포함하는 하이브리드 메모리 모듈.
  19. 장치로서,
    비-휘발성 메모리;
    상기 비-휘발성 메모리에 결합되고 동작 모드를 변경하기 위해 제어 신호들을 제공하도록 구성된 제어 회로; 및
    복수의 I/O 버퍼를 포함하는 휘발성 메모리 - 상기 휘발성 메모리는 제어 회로에 결합되고 버스와의 통신을 위해 상기 복수의 I/O 버퍼의 제1 서브세트를 이네이블하고 상기 동작 모드를 변경하기 위한 상기 제어 신호들의 수신에 응답하여 상기 제어 회로와의 통신을 위해 상기 복수의 I/O 버퍼의 제2 서브세트를 이네이블하도록 구성되며, 상기 제어 회로는 상기 제어 회로를 통해 상기 휘발성 메모리와 상기 비-휘발성 메모리 간에 정보를 전달하도록 구성됨 -
    를 포함하는 장치.
  20. 청구항 19에 있어서, 상기 제어 회로는 상기 휘발성 메모리 및 상기 비-휘발성 메모리 간에 전달되는 정보에 대한 에러 산출들을 수행하도록 구성되는 장치.
  21. 청구항 19에 있어서, 상기 제어 회로는 전원 고장 이벤트 동안 상기 휘발성 메모리 및 상기 비-휘발성 메모리 간에 정보를 전달하도록 구성되는 장치.
  22. 청구항 19에 있어서, 상기 비-휘발성 메모리, 상기 제어 회로, 및 상기 휘발성 메모리가 메모리 모듈에 포함되는 장치.
  23. 청구항 19에 있어서, 상기 휘발성 메모리는 상기 휘발성 메모리가 제1 동작 모드로 설정되는 것에 응답하여 통신을 위해 상기 복수의 I/O 버퍼의 제1 서브세트를 이네이블하도록 구성되고 상기 휘발성 메모리가 제2 동작 모드로 설정되는 것에 응답하여 통신을 위해 상기 복수의 I/O 버퍼의 제2 서브세트를 이네이블하도록 구성되는 장치.
  24. 청구항 19에 있어서, 상기 복수의 I/O 버퍼는 I/O 버퍼들(m+1)을 포함하고 상기 복수의 I/O 버퍼들의 제1 서브세트는 I/O 버퍼들(0-k)을 포함하며 상기 복수의 I/O 버퍼들의 제2 서브세트는 I/O 버퍼들((k+1)-m)을 포함하는 장치.
  25. 방법으로서,
    휘발성 메모리가 제1 동작 모드에 있는 동안 하이브리드 메모리 모듈의 상기 휘발성 메모리의 I/O 버퍼들의 제1 서브세트를 통해 호스트로부터 정보를 전달하는 단계; 및
    상기 휘발성 메모리가 제2 동작 모드에 있는 동안 상기 휘발성 메모리의 I/O버퍼들의 제2 서브세트를 통해 상기 하이브리드 메모리 모듈의 제어 회로로 정보를 전달하는 단계
    를 포함하고,
    상기 제2 동작 모드는 상기 제어 회로로부터의 제어 신호들을 통해 이네이블되는, 방법.
  26. 청구항 25에 있어서,
    상기 제1 동작 모드에 응답하여 상기 휘발성 메모리의 상기 I/O들의 제1 서브세트를 통한 통신을 이네이블하는 단계;
    상기 제1 동작 모드에 응답하여 상기 휘발성 메모리의 상기 I/O들의 제2 서브세트를 통한 통신을 디스에이블하는 단계;
    상기 제2 동작 모드에 응답하여 상기 휘발성 메모리의 상기 I/O들의 제1 서브세트를 통한 통신을 디스에이블하는 단계; 및
    상기 제어 회로로부터 수신된 상기 제어 신호들에 대한 응답으로 상기 제2 동작 모드에 응답하여 상기 휘발성 메모리의 상기 I/O들의 제2 서브세트를 통한 통신을 이네이블하는 단계
    를 더 포함하는 방법.
  27. 청구항 25에 있어서, 상기 휘발성 메모리의 모드 레지스터에서 프로그래밍되는 정보에 기초하여 상기 제2 동작 모드를 검출하는 단계를 더 포함하는 방법.
  28. 청구항 25에 있어서, 상기 휘발성 메모리가 상기 제2 동작 모드에 있는 동안 상기 제어 회로를 통해 상기 하이브리드 메모리 모듈의 상기 휘발성 메모리로부터 비-휘발성 메모리로 정보를 전달하는 단계를 더 포함하는 방법.
  29. 청구항 25에 있어서, 상기 제1 동작 모드 또는 상기 제2 동작 모드를 설정하기 위한 정보를 수신하여 상기 휘발성 메모리의 모드 레지스터로 프로그래밍하는 단계를 더 포함하는 방법.
  30. 청구항 25에 있어서, 상기 제1 동작 모드는 정상 동작 모드이고, 상기 제2 동작 모드는 전원 고장 이벤트를 위해 설정되는 방법.
  31. 방법으로서,
    휘발성 메모리를 제1 동작 모드에 응답하여 호스트에 결합되는 I/O 버퍼들의 제1 서브세트를 통해 통신하도록 구성하는 단계; 및
    상기 휘발성 메모리를 제2 동작 모드에 응답하여 그리고 제어 회로로부터 수신된 제어 신호들에 응답하여 I/O 버퍼들의 제2 서브세트를 통해 통신하도록 구성하는 단계
    를 포함하고,
    상기 휘발성 메모리를 I/O 버퍼들의 제2 서브세트를 통해 통신하도록 구성하는 단계는, 상기 휘발성 메모리를 상기 I/O 버퍼들의 제2 서브세트를 통해 상기 제어 회로에 정보를 전달하도록 구성하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서, 상기 휘발성 메모리를 I/O 버퍼들의 제1 서브세트를 통해 통신하도록 구성하는 단계는 상기 제1 동작 모드를 설정하기 위한 정보를 상기 휘발성 메모리의 모드 레지스터에 프로그래밍하는 단계를 포함하고, 상기 휘발성 메모리를 I/O 버퍼들의 제2 서브세트를 통해 통신하도록 구성하는 단계는 상기 제2 동작 모드를 설정하기 위한 정보를 상기 모드 레지스터에 프로그래밍하는 단계를 포함하는 방법.
  33. 청구항 31에 있어서, 상기 휘발성 메모리를 I/O 버퍼들의 제2 서브세트를 통해 통신하도록 구성하는 단계는 상기 휘발성 메모리를 전원 고장 이벤트에 응답하여 상기 I/O 버퍼들의 제2 서브세트를 통해 통신하도록 구성하는 단계를 포함하는 방법.
  34. 청구항 31에 있어서,
    상기 휘발성 메모리가 상기 제1 동작 모드로 설정될 때 상기 휘발성 메모리에 정보를 제공하는 단계를 더 포함하는 방법.
  35. 청구항 31에 있어서, 상기 휘발성 메모리를 I/O들의 제2 서브세트를 통해 통신하도록 구성하는 단계는 상기 I/O들의 제2 서브세트를 통해 정보를 상기 휘발성 메모리로부터 비-휘발성 메모리에 전달하기 위해 상기 휘발성 메모리를 상기 I/O들의 제2 서브세트를 통해 통신하도록 구성하는 단계를 포함하는 방법.
KR1020167006294A 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들 KR101865260B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/965,008 US9921980B2 (en) 2013-08-12 2013-08-12 Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US13/965,008 2013-08-12
PCT/US2014/049096 WO2015023445A1 (en) 2013-08-12 2014-07-31 APPARATUSES AND METHODS FOR CONFIGURING I/Os OF MEMORY FOR HYBRID MEMORY MODULES

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020187015376A Division KR102005855B1 (ko) 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들

Publications (2)

Publication Number Publication Date
KR20160042083A KR20160042083A (ko) 2016-04-18
KR101865260B1 true KR101865260B1 (ko) 2018-06-08

Family

ID=52449611

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020167006294A KR101865260B1 (ko) 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들
KR1020197021947A KR102183479B1 (ko) 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들
KR1020187015376A KR102005855B1 (ko) 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들

Family Applications After (2)

Application Number Title Priority Date Filing Date
KR1020197021947A KR102183479B1 (ko) 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들
KR1020187015376A KR102005855B1 (ko) 2013-08-12 2014-07-31 하이브리드 메모리 모듈들을 위한 메모리의 i/o들을 구성하기 위한 장치들 및 방법들

Country Status (7)

Country Link
US (6) US9921980B2 (ko)
EP (2) EP4068106A1 (ko)
JP (1) JP6181310B2 (ko)
KR (3) KR101865260B1 (ko)
CN (2) CN110083554A (ko)
TW (1) TWI590250B (ko)
WO (1) WO2015023445A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9921980B2 (en) 2013-08-12 2018-03-20 Micron Technology, Inc. Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US20150261446A1 (en) * 2014-03-12 2015-09-17 Futurewei Technologies, Inc. Ddr4-onfi ssd 1-to-n bus adaptation and expansion controller
CN108139978B (zh) 2015-10-01 2023-03-03 拉姆伯斯公司 具有高速缓存的存储器模块操作的存储器系统
US10031677B1 (en) 2015-10-14 2018-07-24 Rambus Inc. High-throughput low-latency hybrid memory module
US9971511B2 (en) 2016-01-06 2018-05-15 Samsung Electronics Co., Ltd. Hybrid memory module and transaction-based memory interface
US9891864B2 (en) 2016-01-19 2018-02-13 Micron Technology, Inc. Non-volatile memory module architecture to support memory error correction
US10732866B2 (en) * 2016-10-27 2020-08-04 Samsung Electronics Co., Ltd. Scaling out architecture for DRAM-based processing unit (DPU)
US10649665B2 (en) * 2016-11-08 2020-05-12 Micron Technology, Inc. Data relocation in hybrid memory
TWI691839B (zh) * 2016-11-28 2020-04-21 慧榮科技股份有限公司 資料管理方法
US11294641B2 (en) 2017-05-30 2022-04-05 Dimitris Lyras Microprocessor including a model of an enterprise
US10043557B1 (en) * 2017-10-10 2018-08-07 Micron Technology, Inc. Apparatuses and methods for parallel I/O operations in a memory
US10809942B2 (en) * 2018-03-21 2020-10-20 Micron Technology, Inc. Latency-based storage in a hybrid memory system
US10977198B2 (en) * 2018-09-12 2021-04-13 Micron Technology, Inc. Hybrid memory system interface
US11487339B2 (en) * 2019-08-29 2022-11-01 Micron Technology, Inc. Operating mode register
KR20220031793A (ko) * 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
US11527270B2 (en) 2021-05-06 2022-12-13 Advanced Micro Devices, Inc. Hybrid library latch array
US11610627B2 (en) 2021-05-06 2023-03-21 Advanced Micro Devices, Inc. Write masked latch bit cell

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101097777B1 (ko) 2010-02-05 2011-12-23 한국과학기술원 하이브리드 메모리 관리 방법, 시스템 및 컴퓨터 판독가능매체
US20130086309A1 (en) * 2007-06-01 2013-04-04 Netlist, Inc. Flash-dram hybrid memory module

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001005723A (ja) 1999-06-21 2001-01-12 Mitsubishi Electric Corp 半導体記憶装置およびそれを用いたメモリシステム
JP3871184B2 (ja) 2000-06-12 2007-01-24 シャープ株式会社 半導体記憶装置
US6889304B2 (en) * 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
TWI240864B (en) 2001-06-13 2005-10-01 Hitachi Ltd Memory device
JP4499982B2 (ja) 2002-09-11 2010-07-14 株式会社日立製作所 メモリシステム
US8397013B1 (en) * 2006-10-05 2013-03-12 Google Inc. Hybrid memory module
US20060294295A1 (en) * 2005-06-24 2006-12-28 Yukio Fukuzo DRAM chip device well-communicated with flash memory chip and multi-chip package comprising such a device
JP2007026504A (ja) 2005-07-13 2007-02-01 Toshiba Corp 半導体装置
KR100655081B1 (ko) * 2005-12-22 2006-12-08 삼성전자주식회사 가변적 액세스 경로를 가지는 멀티 포트 반도체 메모리장치 및 그에 따른 방법
KR100735612B1 (ko) * 2005-12-22 2007-07-04 삼성전자주식회사 멀티패쓰 억세스블 반도체 메모리 장치
KR101404926B1 (ko) * 2006-02-09 2014-06-10 구글 인코포레이티드 메모리 회로 시스템 및 방법
US7716411B2 (en) 2006-06-07 2010-05-11 Microsoft Corporation Hybrid memory device with single interface
US7761623B2 (en) 2006-09-28 2010-07-20 Virident Systems, Inc. Main memory in a system with a memory controller configured to control access to non-volatile memory, and related technologies
US7761624B2 (en) 2006-09-28 2010-07-20 Virident Systems, Inc. Systems and apparatus for main memory with non-volatile type memory modules, and related technologies
US7564722B2 (en) * 2007-01-22 2009-07-21 Micron Technology, Inc. Memory system and method having volatile and non-volatile memory devices at same hierarchical level
KR100875293B1 (ko) 2007-02-08 2008-12-23 삼성전자주식회사 시스템 성능을 향상시킬 수 있는 플래시 메모리 시스템
KR100879463B1 (ko) * 2007-05-11 2009-01-20 삼성전자주식회사 억세스 권한 이양 시 프리차아지 스킵을 방지하는 동작을갖는 멀티패쓰 억세스블 반도체 메모리 장치
US8301833B1 (en) 2007-06-01 2012-10-30 Netlist, Inc. Non-volatile memory module
US7865679B2 (en) 2007-07-25 2011-01-04 AgigA Tech Inc., 12700 Power interrupt recovery in a hybrid memory subsystem
US9196346B2 (en) 2008-01-23 2015-11-24 Micron Technology, Inc. Non-volatile memory with LPDRAM
US8325554B2 (en) * 2008-07-10 2012-12-04 Sanmina-Sci Corporation Battery-less cache memory module with integrated backup
US8069300B2 (en) * 2008-09-30 2011-11-29 Micron Technology, Inc. Solid state storage device controller with expansion mode
KR20110034436A (ko) * 2009-09-28 2011-04-05 고동범 하이브리드 메모리 구조 및 데이터 저장 방법
US9390035B2 (en) 2009-12-21 2016-07-12 Sanmina-Sci Corporation Method and apparatus for supporting storage modules in standard memory and/or hybrid memory bus architectures
US8949502B2 (en) 2010-11-18 2015-02-03 Nimble Storage, Inc. PCIe NVRAM card based on NVDIMM
KR20120054674A (ko) * 2010-11-20 2012-05-31 고동범 고속 디램 인터페이스를 지원하는 하이브리드 메모리 구조의 데이터 복원 및 저장 방법
US8468317B2 (en) * 2011-06-07 2013-06-18 Agiga Tech Inc. Apparatus and method for improved data restore in a memory system
US8767463B2 (en) 2011-08-11 2014-07-01 Smart Modular Technologies, Inc. Non-volatile dynamic random access memory system with non-delay-lock-loop mechanism and method of operation thereof
WO2013028859A1 (en) 2011-08-24 2013-02-28 Rambus Inc. Methods and systems for mapping a peripheral function onto a legacy memory interface
US10359949B2 (en) * 2011-10-31 2019-07-23 Apple Inc. Systems and methods for obtaining and using nonvolatile memory health information
EP2845104A4 (en) * 2012-04-30 2015-11-18 Hewlett Packard Development Co PREVENTING THE ALLOCATION OF A HYBRID MEMORY MODULE
CN104246719A (zh) * 2012-05-01 2014-12-24 惠普发展公司，有限责任合伙企业 预先布置数据以提交到非易失性存储器
US20150127890A1 (en) * 2012-06-28 2015-05-07 Hewlett-Packard Development Company, L.P. Memory module with a dual-port buffer
US9779016B1 (en) 2012-07-25 2017-10-03 Smart Modular Technologies, Inc. Computing system with backup and recovery mechanism and method of operation thereof
US9921980B2 (en) 2013-08-12 2018-03-20 Micron Technology, Inc. Apparatuses and methods for configuring I/Os of memory for hybrid memory modules

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130086309A1 (en) * 2007-06-01 2013-04-04 Netlist, Inc. Flash-dram hybrid memory module
KR101097777B1 (ko) 2010-02-05 2011-12-23 한국과학기술원 하이브리드 메모리 관리 방법, 시스템 및 컴퓨터 판독가능매체

Also Published As

Publication number Publication date
EP3033749B1 (en) 2022-06-01
US20150046631A1 (en) 2015-02-12
US20180107433A1 (en) 2018-04-19
TW201519237A (zh) 2015-05-16
KR20160042083A (ko) 2016-04-18
US20220334777A1 (en) 2022-10-20
KR102005855B1 (ko) 2019-10-08
KR102183479B1 (ko) 2020-11-27
US11379158B2 (en) 2022-07-05
CN110083554A (zh) 2019-08-02
US9921980B2 (en) 2018-03-20
US20200218476A1 (en) 2020-07-09
TWI590250B (zh) 2017-07-01
EP4068106A1 (en) 2022-10-05
JP2016527647A (ja) 2016-09-08
US10698640B2 (en) 2020-06-30
CN105474319A (zh) 2016-04-06
US20240152297A1 (en) 2024-05-09
KR20180064556A (ko) 2018-06-14
US20170199708A1 (en) 2017-07-13
WO2015023445A1 (en) 2015-02-19
JP6181310B2 (ja) 2017-08-16
KR20190091371A (ko) 2019-08-05
EP3033749A4 (en) 2017-04-05
EP3033749A1 (en) 2016-06-22
US10423363B2 (en) 2019-09-24
CN105474319B (zh) 2019-01-25
US11886754B2 (en) 2024-01-30

Similar Documents

Publication Publication Date Title
US11886754B2 (en) Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
US9886378B2 (en) Nonvolatile memory system using control signals to transmit varied signals via data pins
KR102076196B1 (ko) 메모리 시스템, 메모리 모듈 및 메모리 모듈의 동작 방법
US8411528B2 (en) Semiconductor device capable of adjusting memory page size based on a row address and a bank address
KR20180133543A (ko) 모듈 내 데이터버스 반전 작동을 수행하기 위한 장치 및 방법
CN106354671B (zh) 半导体存储器件及包括其的存储系统
US10984886B2 (en) Reduced footprint fuse circuit
US9607667B1 (en) Memory device and electronic apparatus including the same
KR20150061286A (ko) 메모리 및 이를 포함하는 메모리 모듈
CN111679783A (zh) 存储器控制器
EP2425346B1 (en) Multi-port memory devices and methods
US10318182B2 (en) Semiconductor memory apparatus relating to various operation modes, and memory module and system including the same
US11443784B2 (en) Command buffer chip with dual configurations
JP5715306B2 (ja) クロスポイントアレイにおける結合キャパシタを利用したタイルレベルでのスナップバック検出
US10504568B2 (en) Integrated circuit memory devices with customizable standard cell logic
US11163638B2 (en) Memory device for swapping data and operating method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right