KR20220031793A - 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법 - Google Patents

메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법 Download PDF

Info

Publication number
KR20220031793A
KR20220031793A KR1020200112495A KR20200112495A KR20220031793A KR 20220031793 A KR20220031793 A KR 20220031793A KR 1020200112495 A KR1020200112495 A KR 1020200112495A KR 20200112495 A KR20200112495 A KR 20200112495A KR 20220031793 A KR20220031793 A KR 20220031793A
Authority
KR
South Korea
Prior art keywords
mode
memory
command
controller
bank
Prior art date
Application number
KR1020200112495A
Other languages
English (en)
Inventor
권영천
윤재윤
김남승
손교민
오성일
이석한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200112495A priority Critical patent/KR20220031793A/ko
Priority to US17/239,854 priority patent/US11462255B2/en
Priority to TW110119207A priority patent/TWI777580B/zh
Priority to EP21178567.0A priority patent/EP3964972A1/en
Priority to CN202110940332.8A priority patent/CN114138173A/zh
Publication of KR20220031793A publication Critical patent/KR20220031793A/ko
Priority to US17/899,141 priority patent/US11869571B2/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7839—Architectures of general purpose stored program computers comprising a single central processing unit with memory
    • G06F15/7842—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers)
    • G06F15/785—Architectures of general purpose stored program computers comprising a single central processing unit with memory on one IC chip (single chip microcontrollers) with decentralized control, e.g. smart memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40618—Refresh operations over multiple banks or interleaving
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/065—Replication mechanisms
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

본 발명에 따른 메모리 장치는, 외부 장치로부터 제어 신호들을 수신하는 복수의 핀들, 제 1 동작 모드 및 제 2 동작 모드에서 활성화되고 제 1 메모리 셀들을 갖는 제 1 뱅크, 상기 제 1 동작 모드에서 비활성화 되고, 상기 제 2 동작 모드에서 활성화되고, 제 2 메모리 셀들을 갖는 제 2 뱅크, 상기 제 2 동작 모드에서 상기 제 1 뱅크의 상기 제 1 메모리 셀들로부터 출력된 제 1 데이터와 상기 제 2 뱅크의 상기 제 2 메모리 셀들로부터 출력된 제 2 데이터를 연산하는 프로세싱 유닛, 및 상기 복수의 핀들을 통하여 수신된 제어 신호들에 응답하여 상기 제 1 동작 모드 및 상기 제 2 동작 모드를 지시하는 모드 정보를 선택하고, 상기 선택된 모드 정보에 응답하여 적어도 하나의 메모리 파라미터, 적어도 하나의 모드 레지스터 셋 설정값, 혹은 리프레쉬 모드를 제어하는 PIM(Processing-In-Memory) 모드 제어기를 포함할 수 있다.

Description

메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법{MEMORY DEVICE, MEMORY SYSTEM HAVING THE SAME, CONTROLLER FOR CONTROLLING THE SAME, AND OPERATING METHED THEREOF}
본 발명은 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법에 관한 것이다.
일반적으로, DRAM(Dynamic Random Access Memory)은 빠른 응답 속도 및 빠른 동작 속도를 갖기 때문에, 시스템의 주 메모리(main memory)로써 널리 사용되고 있다. 일반적인 DRAM은 호스트의 제어에 따라 데이터를 라이트(write)하거나 혹은 라이트된 데이터를 출력한다. 최근에 호스트(혹은 CPU(Central Processing Unit))의 연산 동작 중 일부를 내부 프로세싱(internal processing)으로써 수행하는 내부 프로세서(internal processor)를 포함하는 DRAM (PIM: Processing-In-Memory)이 개발되고 있다.
본 발명은 신규한 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법을 제공하는데 있다.
본 발명은 듀얼 동작 모드로 동작하는 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법을 제공하는 데 있다.
본 발명은 내부 연산 동작을 최적의 환경에서 수행하는 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법을 제공하는 데 있다.
본 발명은 이원화 동작 모드 구조로 구현된 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 장치는, 외부 장치로부터 제어 신호들을 수신하는 복수의 핀들; 제 1 동작 모드 및 제 2 동작 모드에서 활성화되고 제 1 메모리 셀들을 갖는 제 1 뱅크; 상기 제 1 동작 모드에서 비활성화 되고, 상기 제 2 동작 모드에서 활성화되고, 제 2 메모리 셀들을 갖는 제 2 뱅크; 상기 제 2 동작 모드에서 상기 제 1 뱅크의 상기 제 1 메모리 셀들로부터 출력된 제 1 데이터와 상기 제 2 뱅크의 상기 제 2 메모리 셀들로부터 출력된 제 2 데이터를 연산하는 프로세싱 유닛; 및 상기 복수의 핀들을 통하여 수신된 제어 신호들에 응답하여 상기 제 1 동작 모드 및 상기 제 2 동작 모드를 지시하는 모드 정보를 선택하고, 상기 선택된 모드 정보에 응답하여 적어도 하나의 메모리 파라미터, 적어도 하나의 모드 레지스터 셋 설정값, 혹은 리프레쉬 모드를 제어하는 PIM (Processing-In-Memory) 모드 제어기를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 모드 변경 커맨드에 응답하여 제 1 동작 모드와 상기 제 2 동작 모드 중에서 어느 하나로 동작하고, 제 1 뱅크들과 제 2 뱅크들을 갖는 적어도 하나의 메모리 장치; 및 상기 적어도 하나의 메모리 장치를 제어하고, 제 1 동작 모드 및 제 2 동작 모드 중에서 어느 하나를 선택하기 위한 모드 변경 커맨드를 발생하는 PIM (Processing-In-Memory) 모드 발생기를 포함하는 제어기를 포함하고, 상기 적어도 하나의 메모리 장치는, 상기 제어기로부터 복수의 제어 신호들을 수신하는 복수의 핀들; 상기 복수의 제어 신호들에 대응하는 상기 모드 변경 커맨드에 응답하여 상기 제 1 동작 모드에서 상기 제 1 및 제 2 뱅크들 중에서 어느 하나를 활성화시키고, 상기 제 2 동작 모드에서 상기 제 1 뱅크들 중에서 적어도 하나를 활성화 시키고, 상기 제 2 뱅크들 중에서 적어도 하나를 활성화시키는 PIM 모드 제어기; 및 상기 활성화된 적어도 하나의 제 1 뱅크로부터 출력된 제 1 데이터와 상기 활성화된 적어도 하나의 제 2 뱅크로부터 출력된 제 2 데이터를 연산하는 프로세싱 유닛을 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치의 동작 방법은, 제어기로부터 모드 변경 요청을 수신하는 단계; 상기 모드 변경 요청에 응답하여 상기 메모리 장치의 동작 모드를 변경하는 단계; 상기 변경된 동작 모드에서 내부 연산 요청을 수신하는 단계; 및 상기 내부 연산 요청에 응답하여 적어도 2개의 활성화된 뱅크들로부터 출력된 데이터를 연산하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 장치를 제어하는 제어기는, 클록을 생성하고, 상기 메모리 장치로 출력하는 클록 발생기; 상기 메모리 장치를 동작하기 위하여 커맨드 어드레스 신호를 발생하는 커맨드 어드레스 발생기; 상기 클록에 응답하여 상기 커맨드 어드레스 신호를 전송하는 커맨드 어드레스 전송기; 및 제 1 동작 모드 및 제 2 동작 모드 중에서 어느 하나를 선택하기 위한 모드 변경 커맨드를 발생하는 PIM (Processing-In-Memory) 모드 발생기를 포함하고, 상기 제 1 동작 모드에서 하나의 동작 커맨드에 응답하여 상기 메모리 장치의 복수의 뱅크들 중에서 어느 하나가 활성화 되고, 상기 제 2 동작 모드에서 하나의 동작 커맨드에 응답하여 상기 메모리 장치의 상기 복수의 뱅크들 중에서 적어도 2개가 활성화 되고, 상기 모드 변경 커맨드에 응답하여 상기 메모리 장치의 동작 모드와 내부 동작 환경이 다이나믹하게 변경되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법은, 다이나믹하게 동작 모드 혹은 내부 동작 환경을 변경함으로써, 최적의 상태에서 내부 연산 동작을 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법은, 최적의 상태에서 내부 연산 동작을 수행함으로써, 시스템 성능을 개선할 수 있다.
이하에 첨부되는 도면들은 본 실시 예에 관한 이해를 돕기 위한 것으로, 상세한 설명과 함께 실시 예들을 제공한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 개념을 예시적으로 보여주는 도면이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 3은 본 발명의 실시 예에 따른 리프레쉬 관리 유닛을 예시적으로 보여주는 도면이다.
도 4는 본 발명의 실시 예에 따른 메모리 파라미터 관리 유닛을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따른 MRS 관리 유닛을 예시적으로 보여주는 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 9는 도 8에 도시된 동작 코드(OP)에 대한 실시 예를 예시적으로 보여주는 도면이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 모드 변경에 관련된 타이밍을 예시적으로 보여주는 도면이다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 12는 도 11에 도시된 메모리 시스템의 모드 변경에 관련된 타이밍도를 예시적으로 보여주는 도면이다.
도 13은 본 발명의 실시 예에 따른 메모리 장치를 예시적으로 보여주는 도면이다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 내부 연산 과정을 예시적으로 보여주는 래더 다이어그램이다.
도 15는 본 발명의 실시 예에 따른 적어도 하나의 커맨드/어드레스 캘리브레이션을 수행하는 메모리 시스템을 예시적으로 보여주는 도면이다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 도면이다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템을 예시적으로 보여주는 도면이다.
도 18은 본 발명의 다른 실시 예에 따른 컴퓨팅 시스템을 예시적으로 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 메모리 장치가 적용된 데이터 센터를 예시적으로 보여주는 도면이다.
아래에서는 도면들을 이용하여 본 발명의 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시 할 수 있을 정도로 본 발명의 내용을 명확하고 상세하게 기재할 것이다.
일반적으로, PIM (Processor-In-Memory) 모드에서 하나의 커맨드로 멀티-뱅크가 활성화 되지만, 노멀 모드에서 하나의 커맨드로 하나의 뱅크가 활성화 되고 있다. 이에 따라 메모리 장치의 내부 동작이나 동작 환경이 동작 모드에 따라 상당히 달라질 수 있다. 따라서 동작 모드 변경을 위해서 메모리 장치 및 제어기 모두 다이나믹하게 모드 변경이 가능해야 한다.
본 발명의 실시 예에 따른 메모리 시스템은, 내부 프로세서를 포함하는 메모리 장치 및 제어기에서 동작 모드 변경을 위한 정보를 공유함으로써, 동작 모드 변경에 따른 불필요한 메모리 설정 시간(예를 들어, 메모리 파라미터 설정 시간, MRS 설정 시간 등)을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 개념을 예시적으로 보여주는 도면이다. 도 1을 참조하면, 메모리 시스템은 메모리 장치의 동작 모드를 노멀 모드에서 PIM(Processing-In-Memory) 모드로 변경하거나, PIM 모드에서 노멀 모드로 변경할 수 있다. 여기서 PIM 모드는 메모리 장치에서 연산 동작을 수행하는 모드이다. 이로 인해, 노멀 모드에서 하나의 커맨드로 하나의 뱅크가 활성화 되지만, PIM 모드에서 하나의 커맨드로 멀티-뱅크 활성화가 가능하다.
본 발명의 실시 예에 따른 메모리 시스템은, 2개의 동작 모드를 갖고 있는 메모리 장치에서 동작 모드와, 동작 모드에 따른 내부 동작 환경을 다이나믹하게 변경할 수 있다. 실시 예에 있어서, 메모리 시스템의 제어기는 모드 변경을 위한 커맨드를 생성하여 메모리 장치에 전송하고, 메모리 장치의 제어를 위해 제어기에 정의된 메모리 파라미터(예: tRCD, tRC, tRRD, tFAW 등), MRS(Mode Register Set) 설정값(RL, WL, WR, RAS 등), 리프레쉬 모드(refresh mode)를 다이나믹하게 자체적으로 가변 할 수 있다. 실시 예에 있어서, 메모리 장치는 제어기로부터 모드 변경을 위한 커맨드를 수신하고, 제어기의 MRS 설정값과 동일한 값으로 메모리 장치의 내부 설정을 자체적으로 변경할 수 있다. 실시 예에 있어서, 메모리 장치는 제어기로부터 모드 변경을 위한 커맨드를 수신하고, 싱글 뱅크를 동작하는 노멀 모드와 멀티-뱅크를 동작시키는 PIM(Processing-In-Memory) 모드를 다이나믹하게 변경할 수 있다.
실시 예에 있어서, 제어기는 메모리 장치의 동작 모드를 다이나믹하게 가변하기 위하여 동작 모드 변경 전/후로 올 뱅크 프리차지 커맨드(all bank precharge command)를 생성하여 인가할 수 있다. 실시 예에 있어서, 메모리 장치는 모드 변경을 위한 커맨드에 대응하는 커맨드를 제어기로부터 수신하고, 동작 모드 변경 전/후로 내부 올 뱅크 프리차지(all bank precharge) 동작을 자체적으로 수행할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은, 동작 모드에 관련된 정보를 메모리 장치 및 제어기가 공유함으로써, 불필요한 메모리 설정 시간 없이 다이나믹하게 동작 모드를 변경할 수 있다. 다른 말로, 본 발명의 메모리 장치 및 제어기의 각각은 다이나믹 모드 변경을 위하여 이원화 모드 구조로 구현될 수 있다. 이에 본 발명의 메모리 시스템은 이러한 이원화 모드 구조에 따라 쉬운 모드 변경과 최적의 성능을 기대할 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템(10)을 예시적으로 보여주는 도면이다. 도 2를 참조하면, 메모리 시스템(10)은 메모리 장치(MEM, 100) 및 제어기(CNTL, 200)를 포함할 수 있다.
여기서, 메모리 시스템(10)은 MCP (Multi Chip Package), SoC (System on Chip)으로 구현 될 수 있다.
메모리 장치(100)는 제어기(200)로부터 수신된 데이터를 저장하거나, 읽혀진 데이터를 제어기(200)로 출력하도록 구현될 수 있다. 메모리 장치(100)는, 컴퓨팅 시스템에서 연산 메모리(operation memory), 워킹 메모리(working memory) 혹은 버퍼 메모리(buffer memory)로써 이용될 수 있다. 실시 예에 있어서, 메모리 장치(100)는 SIMM(Single In-line Memory Module), DIMM(Dual In-line Memory Module), SODIMM(Small-Outline DIMM), UDIMM(Unbuffered DIMM), FBDIMM(Fully-Buffered DIMM), RBDIMM(Rank-Buffered DIMM), mini-DIMM, micro-DIMM, RDIMM(Registered DIMM) 혹은 LRDIMM(Load-Reduced DIMM)으로 구현될 수 있다.
실시 예에 있어서, 메모리 장치(100)는 휘발성 메모리로 구현될 수 있다. 예를 들어, 휘발성 메모리는, DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), RDRAM(Rambus DRAM) 및 SRAM(Static RAM)에서 적어도 하나를 포함할 수 있다. 다른 실시 예에 있어서, 메모리 장치(100)는 비휘발성 메모리로 구현될 수 있다. 예를 들어, 비휘발성 메모리는, 낸드 플래시 메모리, PRAM(Phase-change RAM), MRAM(Magneto-resistive RAM), ReRAM(Resistive RAM), FRAM(Ferro-electric RAM), 및 노아 플래시 메모리 중에서 어느 하나를 포함할 수 있다.
도시되지 않았지만, 메모리 장치(100)는 SPD(Serial Presence Detect) 칩을 포함할 수 있다. SPD칩은 메모리 장치(100)의 특성에 관한 정보를 저장하도록 구현될 수 있다. 실시 예에 있어서, SPD 칩은 메모리 장치(100)의 모듈 유형, 동작 환경, 선로 배열, 모듈 구성, 저장 용량 등과 같은 메모리 장치 정보를 저장할 수 있다. 실시 예에 있어서, SPD 칩은 프로그램 가능한 읽기 전용 메모리(Programmable Read-only Memory), 예를 들어, EEPROM(Electrically Erasable Programmable Read Only Memory) 등을 포함할 수 있다. 메모리 장치(100)는 PIM 모드 제어기(101), 제 1 뱅크(105), 제 2 뱅크(106), 프로세싱 유닛(PE(ALU), 107), 및 메모리 인터페이스 회로(MEM I/F, 110)를 포함할 수 있다.
PIM 모드 제어기(101)는 복수의 핀들을 통하여 수신된 제어 신호들에 응답하여 노멀 모드(혹은, 제 1 동작 모드) 및 PIM 모드(혹은, 제 2 동작 모드)를 지시하는 모드 정보를 선택하고, 선택된 모드 정보에 응답하여 적어도 하나의 메모리 파라미터, 적어도 하나의 모드 레지스터 셋 설정값, 혹은 리프레쉬 모드를 제어하도록 구현될 수 있다. 또한, PIM 모드 제어기(101)는 모드 스토리지(102), 메모리 파라미터 제어기(103), MRS 제어기(104)를 포함할 수 있다.
모드 스토리지(102)는 노멀 모드 및 PIM 모드 중에서 어느 하나를 저장하도록 구현될 수 있다.
메모리 파라미터 제어기(103)는 모드 스토리지(102)에 저장된 동작 모드에 따라 메모리 장치(100)의 파라미터를 가변하도록 구현될 수 있다. 여기서 메모리 파라미터는 tRCD(ACT to internal read or write delay time), tRC(ACT to ACT or REF command period), tRRD(ACT to ACT Command delay), tFAW(Four Activate Window) 등을 포함할 수 있다.
MRS 제어기(104)는 모드 스토리지(102)에 저장된 동작 모드에 따라 MRS(mode register set)를 가변하도록 구현될 수 있다. 여기서 MRS에 저장되는 것은 RL(AL+CL), WL(Write Latency), CL(CAS Latency), WR(Write Command), RAS(Row Address Strobe), CAS(Column Address Strobe) 등을 포함할 수 있다.
제 1 뱅크(105) 및 제 2 뱅크(106) 중에서 어느 하나는 노멀 모드에서 리드 혹은 라이트 동작을 수행하도록 구현될 수 있다. 실시 예에 있어서, 제 1 및 제 2 뱅크(105, 106) 중에서 어느 하나는 노멀 모드에서 활성화될 수 있다.
제 1 뱅크(105) 및 제 2 뱅크(106)는 PIM 모드에서 동시에 동작하도록 구현될 수 있다. 실시 예에 있어서, 제 1 및 제 2 뱅크(105, 106)는 PIM 모드에서 동시에 활성화될 수 있다. 한편, 도 1에 도시된 뱅크들(105, 106)은 설명의 편의를 위하여 2개만 도시되고 있다.
프로세싱 유닛(PE(ALU), 107)은 PIM 모드에서 제 1 뱅크(105)의 제 1 데이터와 제 2 뱅크(106)의 제 2 데이터를 연산하도록 구현될 수 있다.
메모리 인터페이스 회로(110)는 제어기(200)의 호스트 인터페이스 회로(120)와 인터페이싱을 수행하도록 구현될 수 있다. 메모리 인터페이스 회로(110)는 복수의 핀들을 통하여 제어기(200)에 연결될 수 있다. 여기서 복수의 핀들은, 클록 신호(CLK)를 전송하는 핀, 제어 신호들(C, R)을 전송하는 핀들, 및 데이터(DQ)를 전송하는 핀들을 포함할 수 있다. 제어기(200)는 메모리 장치(100)에 복수의 핀들을 통하여 연결되고, 메모리 장치(100)를 제어하도록 구현될 수 있다. 제어기(200)는 모드 발생기(201), 리프레쉬 관리 유닛(202), 메모리 파라미터 관리 유닛(203), MRS 관리 유닛(204), 및 호스트 인터페이스 회로(210)를 포함할 수 있다.
모드 발생기(201)는 리프레쉬 관련 모드 정보, 메모리 파라미터 관련 모드 정보, 혹은 MRS 관련 모드 정보를 이용하여 노멀 모드 및 PIM 모드 중에서 어느 하나를 발생하도록 구현될 수 있다.
리프레쉬 관리 유닛(202)은 리프레쉬 관련 모드 정보를 출력하도록 구현될 수 있다. 예를 들어, 리프레쉬 관리 유닛(202)은 노멀 모드에 대응하는 퍼 뱅크 리프레쉬(Per Bank Refresh; PBR) 모드 정보, PIM 모드에 대응하는 올 뱅크 리프레쉬(All Bank Refresh; ABF) 모드 정보를 출력할 수 있다.
메모리 파라미터 관리 유닛(203)은 메모리 파라미터 관련 모드 정보를 출력하도록 구현될 수 있다. 예를 들어, 메모리 파라미터 관리 유닛(203)은 노멀 모드에 대응하는 메모리 파라미터 모드 정보, PIM 모드에 대응하는 메모리 파라미터 모드 정보를 출력할 수 있다.
MRS 관리 유닛(204)은 MRS 관련 모드 정보를 출력하도록 구현될 수 있다. 예를 들어, MRS 관리 유닛(204)은 노멀 모드에 대응하는 MRS 모드 정보, PIM 모드에 대응하는 MRS 모드 정보를 출력할 수 잇다.
한편, 모드 발생기(201), 리프레쉬 관리 유닛(202), 메모리 파라미터 관리 유닛(203), MRS 관리 유닛(204)을 통칭하여 모드 제어기로 불릴 수 있다.
실시 예에 있어서, 제어기(200)는 별도의 칩으로 구성되거나 메모리 장치(100)와 통합될 수 있다. 예를 들어, 제어기(200)는 마더 보드(mother board) 상에 구현될 수 있다. 또한, 제어기(200)는 마이크로프로세서에 포함된 집적 메모리 제어기(Integrated Memory Controller; IMC)로 구현될 수 있다. 또한, 제어기(200)는 입출력 허브 내에 위치할 수 있다. 또한, 제어기(200)를 포함하는 입출력 허브는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
일반적으로 PIM 모드 변경에 따라 메모리 장치의 내부 동작의 변화가 야기되고 있다. 예를 들어, 노멀 리드는 리드 커맨드에 응답하여 셀 데이터를 입출력단에 전송하는 것에 대응하는 리드 레이턴시를 갖는다. 반면에, PIM 리드는 리드 커맨드에 응답하여 셀 데이터를 PE에 전송하는 것에 대응하는 리드 레이턴시를 갖는다. 또한, PIM 모드에서는 멀티-뱅크가 동시에 동작하기 때문에 내부 노이즈 환경에 달라질 수 있다. 이 때문에 코어 마진에 관련된 파라미터들의 이원화가 필요하다.
본 발명의 실시 예에 따른 메모리 시스템(10)은 노멀 모드/PIM 모드에 따라 리프레쉬, 메모리 파라미터, 혹은 MRS를 가변 할 수 있다. 이에, 본 발명의 메모리 시스템(10)은 동작 모드에 따라 최적의 환경을 구성함으로써, PIM 동작 성능을 극대화시킬 수 있다. 또한, 본 발명의 메모리 시스템(10)은 노멀 모드와 PIM 모드의 변경에 필요한 동작을 개시함으로써, 무효 메모리 동작을 방지할 수 있다. 또한, 본 발명의 메모리 시스템(10)은 동작 모드를 변경할 때 불필요한 설정을 방지함으로써 전체적인 시스템 향상을 기대할 수 있다. 또한, 본 발명의 메모리 시스템(10)은 PIM 모드에서 동작하지 않을 때 메모리 장치의 성능 저하를 방지할 수 있다.
아래에서는 다이나믹 모드 변경을 위하여 제어기(200)의 이원화 모드 구조를 보다 상세하게 설명하도록 하겠다.
도 3은 본 발명의 실시 예에 따른 리프레쉬 관리 유닛(202)을 예시적으로 보여주는 도면이다. 도 3을 참조하면, 리프레쉬 관리 유닛(202)은 리프레쉬 커맨드 발생기(202-1) 및 디코더(202-2)를 포함할 수 있다.
리프레쉬 커맨드 발생기(202-1)는 노멀 모드에 대응하는 제 1 리프레쉬 신호와 PIM 모드에 대응하는 제 2 리프레쉬 신호를 생성할 수 있다. 실시 예에 있어서, 제 1 리프레쉬 신호 및 제 2 리프레쉬 신호는 서로 상보적인 신호일 수 있다.
디코더(202-2)는 제 1 및 제 2 리프레쉬 신호들 중에서 어느 하나를 리프레쉬 관련 모드 정보(REF)로 출력할 수 있다.
도 4는 본 발명의 실시 예에 따른 메모리 파라미터 관리 유닛(203)을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 메모리 파라미터 관리 유닛(203)은 메모리 파라미터 카운터(203-1) 및 디코더(203-2)를 포함할 수 있다.
메모리 파라미터 카운터(203-1)는 노멀 모드에 대응하는 제 1 메모리 파라미터 신호와 PIM 모드에 대응하는 제 2 메모리 파라미터 신호를 생성할 수 있다. 실시 예에 있어서, 제 1 메모리 파라미터 신호 및 제 2 메모리 파라미터 신호는 서로 상보적인 신호일 수 있다.
디코더(203-2)는 제 1 및 제 2 메모리 파라미터 신호들 중에서 어느 하나를 메모리 파라미터 관련 모드 정보(MPS)로 출력할 수 있다.
한편, 도 4에서는 설명의 편의를 위하여 하나의 메모리 파라미터에 대하여만 도시되고 있지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 5는 본 발명의 실시 예에 따른 MRS 관리 유닛(204)을 예시적으로 보여주는 도면이다. 도 5를 참조하면, MRS 관리 유닛(204)은 WR 카운터(204-1), WL 카운터(204-3), RAS 카운터(204-5), 및 디코더들(204-2, 204-4, 204-6)을 포함할 수 있다.
WR 카운터(204-1)는 노멀 모드에 대응하는 제 1 WR 신호와 PIM 모드에 대응하는 제 2 WR 신호를 생성할 수 있다. 실시 예에 있어서, 제 1 WR 신호 및 제 2 WR 신호는 서로 상보적인 신호일 수 있다. 디코더(204-2)는 제 1 및 제 2 WR 신호들 중에서 어느 하나를 WR TRS 관련 모드 정보(TRS1)로 출력할 수 있다.
WL 카운터(204-3)는 노멀 모드에 대응하는 제 1 WL 신호와 PIM 모드에 대응하는 제 2 WL 신호를 생성할 수 있다. 실시 예에 있어서, 제 1 WL 신호 및 제 2 WL 신호는 서로 상보적인 신호일 수 있다. 디코더(204-4)는 제 1 및 제 2 WL 신호들 중에서 어느 하나를 WL TRS 관련 모드 정보(TRS2)로 출력할 수 있다.
RAS 카운터(204-5)는 노멀 모드에 대응하는 제 1 RAS 신호와 PIM 모드에 대응하는 제 2 RAS 신호를 생성할 수 있다. 실시 예에 있어서, 제 1 RAS 신호 및 제 2 RAS 신호는 서로 상보적인 신호일 수 있다. 디코더(204-6)는 제 1 및 제 2 RAS 신호들 중에서 어느 하나를 RAS TRS 관련 모드 정보(TRS3)로 출력할 수 있다.
한편, 도 5에 도시된 TRS 관리 유닛(204)은 WR, WL, RAS 만을 언급하고 있지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다.
한편, 도 2에 도시된 메모리 시스템(10)은 동작 모드(Normal/PIM)를 제어기(200)로부터 전송되고 있다. 하지만, 본 발명이 여기에 제한되지 않는다고 이해되어야 할 것이다. 동작 모드(Normal/PIM)가 메모리 장치의 내부에서 제어 될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 메모리 시스템(20)을 예시적으로 보여주는 도면이다. 도 6을 참조하면, 메모리 시스템(20)은, 도 2에 도시된 메모리 시스템(10)과 비교하여 동작 모드를 발생하는 메모리 장치(100a)에 대한 차이점을 갖는다.
메모리 장치(100a)는, PIM 모드 제어기(101a), 제 1 및 제 2 뱅크들(105, 106), 및 프로세싱 유닛(107)을 포함할 수 있다. PIM 모드 제어기(101a)는 모드 제어기(102a), 메모리 파라미터 제어기(103), 및 MRS 제어기(104)를 포함할 수 있다.
모드 제어기(102a)는 제어기(200)로부터 동작 모드(Normal/PIM)로부터 동작 모드(Normal/PIM)를 수신하고, 메모리 장치(100a)의 동작 모드의 제어하도록 구현될 수 있다.
실시 예에 있어서, 메모리 장치(100a)는 동작 모드의 변경하기 전과 변경 후에 제 1 및 제 2 뱅크들(105, 106)을 내부적으로 프리차지 할 수 있다. 다른 실시 예에 있어서, 제어기(200)는 메모리 장치(100a)의 동작 모드의 변경하기 전과 변경 후에 제 1 및 제 2 뱅크들(105, 106)을 프리차지 하기 위한 올 뱅크 프리차지 커맨드를 발행할 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 시스템(20)은 제 1 동작 모드(예를 들어, Normal 모드) 및 제 2 동작 모드(예를 들어, PIM 모드) 중에서 어느 하나를 선택하도록 이원화시킨 구조로 구현될 수 있다. 이때 모드 변경에서, 대응하는 신호는'로우 레벨'에서 '하이 레벨'로 변경될 수 있다. 한편, 본 발명의 모드 변경이 여기에 제한되지 않는다고 이해되어야 할 것이다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 시스템(30)을 예시적으로 보여주는 도면이다. 도 7을 참조하면, 메모리 시스템(30)은 메모리 장치(100b) 및 제어기(200b)를 포함할 수 있다.
메모리 장치(100b)는 PIM 모드 제어기(101b), 제 1 뱅크들, 제 2 뱅크들, 및 프로세싱 유닛(PE)들을 포함할 수 있다. PIM 모드 제어기(101b)는 모드 선택기(101-1b), PIM 모드 발생기(101-2b), tRAS 카운터(102b), tWR 카운터(103b), 및 RL 제어 로직(104b)을 포함할 수 있다.
메모리 장치(100b)의 모드 선택기(101-1b)는, 제어기(200b)의 PIM 모드 발생기(201b)로부터 제 1 동작 모드 정보(MD1, 예를 들어, 모드 변경 커맨드) 수신하거나 메모리 장치(100b)의 PIM 모드 발생기(101-2b)로부터 제 2 동작 모드 정보(MD2)를 수신하고, 제 1 동작 모드에서 동작할 지 혹은 제 2 동작 모드에서 동작할 지를 선택할 수 있다. 예를 들어, 모드 선택기(101-1b)는 제 1 동작 모드에 대응하는 로우 레벨(L)의 모드 선택 신호(MSEL)를 출력하거나, 제 2 동작 모드에 대응하는 하이 레벨(H)의 모드 선택 신호(MSEL)를 출력할 수 있다. 한편, 모드 선택기(101-1b)와 PIM 모드 발생기(101-2b)는 PIM 모드 제어기로 불릴 수 있다.
tRAS 카운터(102b), tWR 카운터(103b), 및 RL 제어 로직(104b)의 각각은, 모드 선택 신호(MSEL)에 응답하여 제 1 동작 모드로 동작할 지 혹은 제 2 동작 모드로 동작할 지 결정할 수 있다.
제어기(200b)의 PIM 모드 발생기(201b)는, 리프레쉬 신호(REF), 적어도 하나의 메모리 파라미터 신호(MPS), 복수의 MRS 신호들(MRS1, MRS2, MRS3)을 수신하고, 제 1 동작 모드 및 제 2 동작 모드 중에서 어느 하나의 선택하고, 선택된 모드에 대응하는 제 1 동작 모드 정보(MD1)를 생성할 수 있다.
리프레쉬 관리 유닛(202b)은, 제 1 동작 모드에 대응하는 로우 레벨(L)의 리프레쉬 신호(REF)를 출력하거나, 제 2 동작 모드에 대응하는 하이 레벨(H)의 리프레쉬 신호(REF)를 출력할 수 있다. 리프레쉬 커맨드 발생기(202-1b)는 리프레쉬 활성화 신호에 응답하여 올 뱅크 리프레쉬 커맨드(ABR)를 출력하거나, 퍼 뱅크 리프레쉬 커맨드(RBR)를 출력할 수 있다.
메모리 파라미터 관리 유닛(203b)은, 제 1 동작 모드에 대응하는 로우 레벨(L)의 적어도 하나의 메모리 파라미터 신호(MPS)를 출력하거나, 제 2 동작 모드에 대응하는 하이 레벨(H)의 적어도 하나의 메모리 파라미터 신호(MPS)를 출력할 수 있다.
MRS 관리 유닛(204b)은, 제 1 동작 모드에 대응하는 로우 레벨(L)의 MRS 신호들(MRS1 ~ MRS3)를 출력하거나, 제 2 동작 모드에 대응하는 하이 레벨(H)의 MRS 신호들(MRS1 ~ MRS3)를 출력할 수 있다.
한편, 도 7에 도시된 tRAS 카운터(102b), tWR 카운터(103b), 및 RL 제어 로직(104b)은 실시 예에 불과하다고 이해되어야 할 것이다. 모드 선택 신호(MSEL)에 의해 모드 선택 가능한 인자(factor)는 tRAS, tWR, RL 외에도 다양하게 존재할 수 있다.
아래의 표는 모드 변경에 대한 실시 예를 예시적으로 보여준다.
Factors Mode 1 Mode 2
Refresh Per Bank Refresh All Bank Refresh
tRCD/tRAS 15ns/33ns 20ns/38ns
RL 20 10
제 1 동작 모드에서, 리프레쉬는 퍼 뱅크 리프레쉬를 동작하고, tRCD는 15ns이고, tRAS는 33ns이고, RL는 20일 수 있다. 제 2 동작 모드에서, 리프레쉬는 올 뱅크 리프레쉬를 동작하고, tRCD는 20ns이고, tRAS는 38ns이고, RL은 10일 수 있다. 한편, 제 1 및 제 2 동작 모드들의 상술된 수치들은 실시 예에 불과하다고 이해되어야 할 것이다.
한편, 제 1 동작 모드에서 메모리 장치(100b)는 복수의 뱅크들에 일반적인 리드/라이트 동작을 수행할 수 있다. 또한, 제 2 동작 모드에서 메모리 장치(100b)는 제 1 및 제 2 뱅크들에 사전에 결정된 내부 연산 동작(예를 들어, XOR 연산, 컨볼루션 동작, 암/복호화 동작, 등)을 수행할 수 있다.
실시 예에 있어서, 제 2 동작 모드에서 제 1 뱅크 및 제 2 뱅크는 동시에 활성화 될 수 있다. 다른 실시 예에 있어서, 제 2 동작 모드에서 제 1 뱅크 및 제 2 뱅크는 서로 다른 시점에 활성화 될 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 시스템은 커맨드 형식으로 모드 정보를 전송할 수 있다.
도 8은 본 발명의 또 다른 실시 예에 따른 메모리 시스템(40)을 예시적으로 보여주는 도면이다. 도 8을 참조하면, 메모리 시스템(40)은 메모리 장치(300) 및 제어기(400)를 포함할 수 있다. 메모리 장치(300) 및 제어기(400)는 대응하는 인터페이스 회로들(310, 410)을 통하여 모드 정보를 송수신할 수 있다. 도 8에서는 설명의 편의를 위하여, 클록 신호(CLK), 로우 어드레스 신호(R), 컬럼 어드레스 신호(C), 및 데이터 신호(DQ)가 도시되고 있다. 이 외에도 다양한 제어 신호들이 포함될 수 있다고 이해되어야 할 것이다.
PIM 모드 제어기(302)는 커맨드 디코더(361)로부터 모드 레지스터 활성화 신호(MR_EN) 및 동작 코드(OP)를 수신하고, 모드 선택 신호(MSEL)를 출력할 수 있다. tRAS 카운터(303), tWR 카운터(304), 및 RL 제어 로직(305)은 모드 선택 신호(MSEL)에 응답하여 노멀 모드로 동작할 지, PIM 모드로 동작할 지를 결정할 수 있다. 클록 분배기(306)는 클록 신호(CLK)를 수신하고, 프로세싱 유닛(PE)에 적합한 연산 클록 신호(PE_CLK)를 출력하도록 구현될 수 있다. 실시 예에 있어서, 연산 클록 신호(PE_CLK)는 클록 신호(CLK)의 주파수보다 낮은 주파수를 가질 수 있다. 한편, PIM 모드 제어기(302), tRAS 카운터(303), tWR 카운터(304), 및 RL 제어 로직(305), 및 클록 분배기(306)는 하나의 IP(Intellectual Property) 구성으로써, PIM 모드 제어기(301)로 불릴 수 있다.
커맨드 디코더(361)는, 클록 신호(CLK), 제어 신호들(R, C), 및 데이터 신호(DQ)를 수신하고, 수신된 제어 신호들(R, C) 및 데이터 신호(DQ)를 디코딩함으로써, 동작 모드를 판별할 수 있다. 커맨드 디코더(361)는 동작 모드에 대응하는 동작 코드(OP) 및 모드 레지스터 활성화 신호(MR_EN)를 출력할 수 있다.
도 9는 도 8에 도시된 동작 코드(OP)에 대한 실시 예를 예시적으로 보여주는 도면이다. 도 9를 참조하면, 디폴트(노멀 모드)에서 동작 코드(OP)는 '0000000X'이다. 여기서 X는 임의의 값이다. 모든 뱅크에 대하여 PIM 모드 진입의 경우, 동작 코드(OP)는 '1100101X'이다. 0 ~ 7 뱅크만 PIM 모드 진입의 경우, 동작 코드(OP)는 '0110101X'이다. 모든 뱅크에 대하여 PIM 모드 탈출(exit)의 경우, 동작 코드(OP)는 '1101010X'이다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템의 모드 변경에 관련된 타이밍을 예시적으로 보여주는 도면이다. 도 10을 참조하면, 노멀 모드 동작 중에, 모드 변경 커맨드(MRS), 메모리 어레이(MA[4:0]), 동작 코드(OP[7:0]) 가 수신되면, 모드 변경 커맨드(MRS)에 응답하여 PIM 모드를 지시하는 모드 선택 신호(MSEL)이 로우 레벨에서 하이 레벨로 변경될 수 있다. 동시에, 클록 신호(CLK)를 분주한, 내부 연산 클록 신호(PE_CLK)가 발생될 수 있다.
실시 예에 있어서, PIM 모드에서 제 1 및 제 2 뱅크 활성화 커맨드(B0 ACT, B1 ACT)에 응답하여 제 1 및 제 2 뱅크들이 활성화될 수 있다. 실시 예에 있어서, 메모리 어레이(MA[4:0])가 '01000'에 대응하는 뱅크들이 PIM 모드에 진입할 수 있다. 실시 예에 있어서, 동작 코드(OP[7:0])에 응답하여 PIM 모드에 진입하거나 PIM 모드에서 탈출할 수 있다.
한편, 도 8 내지 도 10에서는 모드 변경은 모드 변경 커맨드에 의해 수행되고 있다. 하지만 본 발명이 여기에 제한될 필요는 없다. 본 발명의 모드 정보는 다른 제어 신호들에 의해 다양한 조합으로 전송될 수도 있다. 예를 들어, 액티브 커맨드(ACT) 및 프리차지 커맨드(PRE)에 의해 모드 변경이 이루어 질 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 메모리 시스템(50)을 예시적으로 보여주는 도면이다. 도 11을 참조하면, 메모리 시스템(50)은 메모리 장치(300a) 및 제어기(400a)를 포함할 수 있다.
메모리 장치(300a)는 액티브 신호(ACT) 및 프리차지 신호(PRE)를 이용하여 모드 변경을 수행할 수 있다. 메모리 장치(300a)의 커맨드 디코더(361a)는, 도 8에 도시된 커맨드 디코더(361)와 다르게 모드 변경을 위하여 액티브 신호(ACT), 뱅크 어드레스(BA)/로우 어드레스(RA), 프리차지 신호(PRE)를 이용할 수 있다.
한편, PIM 모드 제어기(302a), tRAS 카운터(303), tWR 카운터(304), 및 RL 제어 로직(305), 및 클록 분배기(306)는 하나의 IP(Intellectual Property) 구성으로써, PIM 모드 제어기(301a)로 불릴 수 있다.
도 12는 도 11에 도시된 메모리 시스템(50)의 모드 변경에 관련된 타이밍도를 예시적으로 보여주는 도면이다. 도 12를 참조하면, 모드 변경은 액티브 커맨드(ACT)에 응답하여 PIM 모드로 진입될 수 있다. 모드 설정을 위하여 특수 코드가 BA[3:0]과 RA[15:0]에 의하여 전송될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 장치(700)를 예시적으로 보여주는 도면이다. 도 13을 참조하면, 메모리 장치(700)는, PIM 모드 제어기(701), 복수의 프로세싱 유닛들(PEs, 707), 메모리 셀 어레이(710), 로우 디코더(720), 컬럼 디코더(730), 감지 증폭 회로(740), 어드레스 레지스터(750), 뱅크 제어 로직(752), 리프레쉬 카운터(754), 로우 어드레스 멀티플렉서(756), 컬럼 어드레스 래치(758), 제어 로직(760), 리페어 제어회로(766), 타이밍 제어 회로(764), 입출력 게이팅 회로(770), 에러 정정 회로(780), 데이터 입출력 버퍼(782), 및 PBT 회로(790)를 포함할 수 있다.
PIM 모드 제어기(701)는 도 1 내지 도 12에서 설명된 바와 같이, 메모리 장치(700)의 동작 모드를 노멀 모드 혹은 PIM 모드로 다이나믹하게 가변하도록 제어할 수 있다.
프로세싱 유닛들(PEs, 707)의 각각은 PIM 모드에서 활성화된 뱅크들의 연산을 수행하도록 구현될 수 있다.
메모리 셀 어레이(710)는 제 1 내지 제 8 뱅크들(711 ~ 718)을 포함할 수 있다. 한편, 메모리 셀 어레이(710)의 뱅크의 개수는 여기에 제한되지 않는다고 이해되어야 할 것이다.
로우 디코더(720)는 제 1 내지 제 8 뱅크들(711 ~ 718)에 각각 연결된 제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728)을 포함할 수 있다.
컬럼 디코더(730)는 제 1 내지 제 8 뱅크들(711 ~ 718)에 각각 연결된 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738)을 포함할 수 있다.
감지 증폭 회로(740)는 제 1 내지 제 8 뱅크들(711 ~ 718)에 각각 연결된 제 1 내지 제 8 뱅크 센스 앰프들(741 ~ 748)을 포함할 수 있다.
한편, 제 1 내지 제 8 뱅크들(711 ~ 718), 제 1 내지 제8 뱅크 로우 디코더들(721 ~ 728), 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738), 제 1 내지 제 8 뱅크 센스 앰프들(741 ~ 748)은 제 1 내지 제 8 뱅크들을 각각 구성할 수 있다. 제 1 내지 제 8 뱅크들(711 ~ 718)의 각각은 워드라인(WL)들과 비트라인(BL)들이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)들을 포함할 수 있다.
어드레스 레지스터(750)는 외부의 메모리 제어기로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 갖는 어드레스(ADDR)를 수신 및 저장할 수 있다. 어드레스 레지스터(750)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(752)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(756)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(758)에 제공할 수 있다.
뱅크 제어 로직(752)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 로우 디코더가 활성화될 수 있다. 뱅크 제어 신호들에 응답하여 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738) 중에서 뱅크 어드레스(BANK_ADDR)에 대응하는 뱅크 컬럼 디코더가 활성화될 수 있다.
로우 어드레스 멀티플렉서(756)는 어드레스 레지스터(750)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 카운터(754)로부터 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(756)는 로우 어드레스(ROW_ADDR) 혹은 리프레쉬 로우 어드레스(REF_ADDR)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(756)로부터 출력된 로우 어드레스(RA)는 제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728)에 각각 인가될 수 있다.
제 1 내지 제 8 뱅크 로우 디코더들(721 ~ 728) 중에서 뱅크 제어 로직(752)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(756)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스에 대응하는 워드라인을 활성화할 수 있다. 예를 들어, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인에 워드라인 구동 전압을 인가할 수 있다. 또한, 활성화된 뱅크 로우 디코더는 로우 어드레스에 대응하는 워드라인을 활성화하는 것과 동시에 리페어 제어회로(766)로부터 출력되는 리던던시 로우 어드레스에 대응하는 리던던시 워드라인을 활성화할 수 있다.
컬럼 어드레스 래치(758)는 어드레스 레지스터(750)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(758)는, 버스트(burst) 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(758)는 일시적으로 저장된 혹은 점진적으로 증가한 컬럼 어드레스(COL_ADDR)를 제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738)에 각각 인가할 수 있다.
제 1 내지 제 8 뱅크 컬럼 디코더들(731 ~ 738) 중에서 뱅크 제어 로직(752)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(770)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 대응하는 센스 앰프를 활성화할 수 있다. 또한, 활성화된 뱅크 컬럼 디코더는 리페어 제어회로(766)로부터 출력되는 컬럼 리페어 신호(CRP)에 응답하여 컬럼 리페어 동작을 수행할 수 있다.
제어 로직(760)은 메모리 장치(700)의 동작을 제어하도록 구현될 수 있다. 예를 들어, 제어 로직(760)은 반도체 메모리 장치(700)가 쓰기 동작 혹은 읽기 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(760)은 메모리 제어기로부터 수신되는 명령(CMD)을 디코딩하는 커맨드 디코더(761) 및 메모리 장치(700)의 동작 모드를 설정하기 위한 모드 레지스터 셋(762)를 포함할 수 있다.
예를 들어, 커맨드 디코더(761)는 쓰기 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩함으로써 명령(CMD)에 대응하는 동작 제어 신호들(ACT, PCH, WE, RD)을 생성할 수 있다. 제어 로직(760)은 동작 제어 신호들(ACT, PCH, WE, RD)을 타이밍 제어 회로(764)에 제공할 수 있다. 제어 신호들(ACT, PCH, WR, RD)은 액티브 신호(ACT), 프리차지 신호(PCH), 쓰기 신호(WR) 및 읽기 신호(RD)를 포함할 수 있다. 타이밍 제어 회로(764)는 동작 제어 신호들(ACT, PCH, WR, RD)에 응답하여 워드라인(WL)의 전압 레벨을 제어하는 제 1 제어 신호들(CTL1)과 비트라인(BL)의 전압 레벨을 제어하는 제 2 제어 신호들(CTL2)을 생성하고, 제 1 제어 신호들(CTL1)과 제 2 제어 신호들(CTL2)을 메모리 셀 어레이(710)에 제공할 수 있다.
리페어 제어회로(766)는 어드레스(ADDR, 혹은 액세스 어드레스)의 로우 어드레스(ROW_ADDR), 컬럼 어드레스(COL_ADDR) 및 워드라인들 각각의 퓨즈 정보에 근거로 하여 뱅크들 적어도 하나의 제 1 셀 영역 및 제 2 셀 영역의 리페어 동작을 제어하는 리페어 제어 신호들(CRP, SRP)을 생성할 수 있다. 리페어 제어회로(766)는 리던던시 로우 어드레스는 대응하는 뱅크 로우 디코더에 제공하고, 컬럼 리페어 신호(CRP)는 대응하는 뱅크 컬럼 디코더에 제공하고, 선택 신호 및 인에이블 신호(SRA)는 대응하는 리던던시 어레이 블록에 관련된 블록 제어 회로에 제공할 수 있다.
또한, 리페어 제어회로(766)는 모드 레지스터 셋(763)에 저장된 hPPR 모드시, 어드레스(ADDR)에 응답하여 hPPR 워드라인 활성화 신호를 생성할 수 있다. 또한, 리페어 제어회로(766)는 모드 레지스터 셋(763)에 저장된 sPPR 모드시, 어드레스(ADDR)에 응답하여 sPPR 워드라인 활성화 신호(sPPR_WL_EN)를 생성할 수 있다. 또한, 리페어 제어회로(766)는 모드 레지스터 셋(762)에 저장된 sPPR_OFF 모드시, 리페어 제어회로(766)는 sPPR 로직을 오프 시키고, 이전 데이터에 접근하도록 노멀 워드라인 활성화 신호를 생성할 수 있다. 실시 예에 있어서, 리페어 제어회로(766)는 어드레스(ADDR)와 퓨즈 정보에 근거로 하여 리페어 단위를 가변할 수 있다. 예를 들어, 리페어 제어회로(766)는 어드레스(ADDR) 및 퓨즈 정보를 리페어 어드레스 비트의 종류 및 개수를 가변할 수 있다.
입출력 게이팅 회로(770)의 입출력 게이팅 회로들 각각은 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제 1 내지 제 8 뱅크들(711 ~ 718)로부터 출력된 데이터를 저장하기 위한 읽기 데이터 래치들, 및 제 1 내지 제 8 뱅크들(711 ~ 718)에 데이터를 쓰기 위한 쓰기 드라이버들을 포함할 수 있다.
제 1 내지 제 8 뱅크들(711 ~ 718) 중에서 하나의 뱅크에서 읽혀질 코드워드(CW; codeword)는 하나의 뱅크에 대응하는 센스 앰프에 의해 감지되고, 읽기 데이터 래치들에 저장될 수 있다. 읽기 데이터 래치들에 저장된 코드워드(CW)는 에러 정정 회로(780)에 의하여 ECC 디코딩이 수행된 후, 데이터 입출력 버퍼(782)를 통하여 메모리 제어기에 제공될 수 있다. 제 1 내지 제 8 뱅크들(210 ~ 218) 중에서 하나의 뱅크에 쓰여질 데이터(DQ)는 에러 정정 회로(780)에서 ECC 인코딩을 수행한 후 쓰기 드라이버들을 통하여 하나의 뱅크에 쓰여 질 수 있다.
데이터 입출력 버퍼(782)는 쓰기 동작에서 메모리 제어기로부터 제공되는 클록 신호(CLK)에 근거로 하여 데이터(DQ)를 에러 정정 회로(780)에 제공하고, 읽기 동작에서 에러 정정 회로(780)로부터 제공되는 데이터(DQ)를 메모리 제어기에 제공할 수 있다.
에러 정정 회로(780)는 쓰기 동작에서 데이터 입출력 버퍼(782)로부터 제공되는 데이터(DQ)의 데이터 비트들에 근거로 하여 패리티 비트들을 생성하고, 데이터(DQ)와 패리티 비트들을 포함하는 코드워드(code word)를 입출력 게이팅 회로(770)에 제공하고, 입출력 게이팅 회로(770)은 코드워드를 뱅크에 쓸 수 있다.
또한, 에러 정정 회로(780)는 읽기 동작에서 하나의 뱅크에서 읽혀진 코드워드(CW)를 입출력 게이팅 회로(770)로부터 제공 받을 수 있다. 에러 정정 회로(780)는 읽혀진 코드워드(CW)에 포함되는 패리티 비트들을 이용하여 데이터(DQ)에 대한 ECC 디코딩을 수행하여 데이터(DQ)에 포함되는 적어도 하나의 에러 비트를 정정하여 데이터 입출력 버퍼(782)에 제공할 수 있다.
PBT 회로(790)는 테스터(200, 도 1 참조)로부터 수신된 테스트 데이터(TDATA)와 뱅크들의 각각에 병렬 테스트 동작을 수행하고, 에러 정정 가능할 때 리페어 동작을 수행하고, 그 결과에 따른 결과값을 출력하도록 구현될 수 있다.
또한, PBT 회로(790)는 테스트 패스 신호(PBTPASS)에 응답하여 대응하는 뱅크의 테스트 동작의 결과값에 상관없이 뱅크 패스하도록 구현될 수 있다. 실시 예에 있어서, 테스트 패스 신호(PBTPASS)는 병렬 비트 테스트 동작시 모드 레지스터 셋(762)로부터 출력될 수 있다.
본 발명의 실시 예에 따른 메모리 장치(700)는, 리페어 제어 회로(766)을 이용하여 리페어 불가능한 뱅크를 구비하더라도, 이러한 뱅크의 출력단을 테스트 패스 신호(PBTPASS)에 응답하여 마스킹 처리할 수 있다. 이로써, 본 발명의 메모리 장치(700)는 뱅크 별 출력단을 제어함으로써, 불량 칩을 양품 칩으로 동작 가능하게 할 수 있다.
도 14는 본 발명의 실시 예에 따른 메모리 장치의 내부 연산 과정을 예시적으로 보여주는 래더 다이어그램이다. 도 1 내지 도 14를 참조하면, 메모리 장치(MEM)의 내부 연산 과정은 다음과 같이 진행될 수 있다.
메모리 장치(MEM)는 제어기(CNTL)로부터 모드 변경 요청을 수신할 수 있다(S10). 실시 예에 있어서, 모드 변경 요청은 모드 변경 커맨드를 포함할 수 있다. 다른 실시 예에 있어서, 모드 변경 요청은 복수의 제어 신호들의 조합에 대응하는 모드 정보를 포함할 수 있다.
메모리 장치(MEM)는 노멀 모드에서 PIM 모드로 전환하는 모드 변경 요청에 응답하여 메모리 장치(MEM)의 동작 모드를 PIM 모드로 설정할 수 있다(S11). 이후에, 메모리 장치(MEM)는 제어기(CNTL)로부터 내부 연산 동작 요청을 수신할 수 있다(S12). 메모리 장치(MEM)는 이러한 내부 연산 동작 요청에 응답하여 내부 연산 동작을 수행할 수 있다(S13). 이후에, 내부 연산 동작이 완료된 후, 메모리 장치(MEM)는 완료 정보를 제어기(CNTL)로 전송할 수 있다(S14).
이후에, 메모리 장치(MEM)는 제어기(CNTL)로부터 PIM 모드에서 노멀 모드로전환하는 모드 변경 요청을 수신할 수 있다(S15).
실시 예에 있어서, 모드 변경 요청은 모드 레지스터 셋의 설정값을 변경하는 정보를 포함할 수 있다. 실시 예에 있어서, 동작 모드를 변경하는 것은, 모드 변경 요청에 응답하여 모드 레지스터 셋에 관련된 동작 코드 값을 변경하는 것을 포함할 수 있다. 실시 예에 있어서, 모드 변경 요청은 액티브 커맨드와 프리차지 커맨드를 포함할 수 있다. 실시 예에 있어서, 제어기로부터 클록이 수신되고, 수신된 클록을 분주하여 내부 연산 클록이 발생될 수 있다.
도 15는 본 발명의 실시 예에 따른 적어도 하나의 커맨드/어드레스 캘리브레이션을 수행하는 메모리 시스템을 예시적으로 보여주는 도면이다.
도 15를 참조하면, 메모리 시스템(1000)은 제어기(1800)와 메모리 장치(1900)를 포함할 수 있다. 제어기(1800)는 클록 발생기(1801), 커맨드/어드레스(CA) 발생기(1802), 커맨드/어드레스 레퍼런스 발생기(1803), 레지스터(1804), 비교기(1806), 위상/타이밍 제어기(1808), 및 데이터 입출력기(1810, 1812)를 포함할 수 있다. 제어기(1800)는 클록 발생기(1801)에서 생성되는 클록 신호(CK)를 클록 신호 라인을 통해 메모리 장치(1900)로 제공할 수 있다.
실시 예에 있어서, 메모리 시스템(1000)은 인터페이스에 별도로 커맨드/어드레스의 레퍼런스 신호(CA_Ref) 라인을 포함하고 있다. 커맨드/어드레스의 레퍼런스 신호(CA_Ref) 라인은 캘리브레이션 모드에서 커맨드/어드레스의 기준값인 커맨드/어드레스의 레퍼런스 신호(CA_Ref)를 송수신 하는 역할을 수행할 수 있다.
이러한 커맨드/어드레스의 기준값을 이용한 캘리브레이션 결과값을 위상/타이밍 제어기(1808)에 제공해서 커맨드/어드레스 신호(CA)의 위상/타이밍을 조정할 수 있다. 별도의 커맨드/어드레스의 레퍼런스 신호(CA_Ref) 라인이 있으므로 커맨드/어드레스(CA) 신호를 전송하는 동작을 하면서 동시에 커맨드/어드레스(CA) 신호의 위상/타이밍을 조정할 수 있는 캘리브레이션 동작을 수행할 수 있는 장점이 있다.
CA 발생기(1802)는 위상/타이밍 제어기(1808)의 제어 신호(CTR)에 응답하여 위상 혹은 타이밍을 조정된 커맨드/어드레스 신호(CA)를 발생하고, CA 버스를 통해 메모리 장치(1900)로 전송할 수 있다.
커맨드/어드레스 레퍼런스 발생기(1803)는 커맨드/어드레스 발생기(1802)와 동일하게 구성되며, 커맨드/어드레스 발생기(1802)에서 발생되는 커맨드/어드레스 신호(CA)와 동일한 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 발생할 수 있다.
제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)는 레지스터(1804)로 제공된다. 또한, 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)는 데이터 출력기(1812)를 통해 CA 레퍼런스 버스(12)로 전송되고, CA 레퍼런스 버스(16)를 통해 메모리 장치(1900)로 제공된다.
레지스터(1804)는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 저장할 수 있다. 비교기(1806)는 레지스터(1804)에 저장된 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 데이터 입력기(1810)로부터 출력되는 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)를 비교할 수 있다. 비교기(1804)는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)의 데이터를 비교하여 패스 혹은 페일 신호(P/F)를 발생할 수 있다.
위상/타이밍 제어기(1808)는 비교기(1806)의 패스 혹은 페일 신호(P/F)에 따라 커맨드/어드레스 신호(CA)의 위상 변이(shift)를 지시하는 제어 신호(CTR)를 발생할 수 있다. 제어 신호(CTR)는 커맨드/어드레스 신호(CA)의 위상 혹은 타이밍을 조정하여, 위상 조정된 커맨드/어드레스 신호(CA)를 발생시킬 수 있다.
데이터 입력기(1810)는, 메모리 장치(1900)로부터 CA 레퍼런스 버스를 통해 전달되는 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 수신하여 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)로서 비교기(1806)로 전달할 수 있다.
데이터 출력기(1812)는 커맨드/어드레스 레퍼런스 발생기(1803)에서 발생된 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 CA 레퍼런스 버스(12)로 전송할 수 있다.
메모리 장치(1900)는 클록 버퍼(1902), 커맨드/어드레스(CA) 수신기(1904), 커맨드/어드레스 레퍼런스 수신기(1906), 및 데이터 입출력기(1908, 910)를 포함할 수 있다. 클록 버퍼(1902)는 클록 신호 라인을 통해 전달되는 클록 신호(CK)를 수신하여 내부 클록 신호(ICK)를 발생할 수 있다. CA 수신기(1904)는 내부 클록 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클록 인에이블 신호(CKE) 및 CA 버스를 통해 전달되는 커맨드/어드레스 신호(CA)를 수신할 수 있다.
클록 인에이블 신호(CKE)는 CA 버스를 통해 전달되는 커맨드/어드레스 신호(CA)의 리드 커맨드로 작용하는 의사 커맨드(pseudo command)로 사용될 수 있다. CA 수신기(1904)는 클록 인에이블 신호(CKE)가 활성화일 때에 커맨드/어드레스 신호(CA)를 수신할 수 있다.
데이터 입력기(1908)는 제어기(1800)로부터 CA 레퍼런스 버스를 통해 전달되는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 커맨드/어드레스 레퍼런스 수신기(1906)로 전달할 수 있다. 커맨드/어드레스 레퍼런스 수신기(1906)는 CA 수신기(1904)와 동일하게 구성될 수 있다. 커맨드/어드레스 레퍼런스 수신기(1906)는 내부 클록 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클록 인에이블 신호(CKE) 및 CA 레퍼런스 버스를 통해 전달되는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 발생할 수 있다.
제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는, CA 수신기(1904)에서 내부 클록 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클록 인에이블 신호(CKE) 및 CA 버스를 통해 전달되는 커맨드/어드레스 신호(CA)를 수신하여 출력하는 신호와 동일할 수 있다. 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는 데이터 출력기(1910)를 통해 CA 레퍼런스 버스로 전달될 수 있다.
메모리 시스템(1000)에서 이루어지는 CA 캘리브레이션은 다음과 같다. 제어기(1800)의 CA 발생기(1802)는 위상/타이밍 제어기(1808)의 제어 신호(CTR)에 응답하여 커맨드/어드레스 신호(CA)의 위상 혹은 타이밍을 조정하여 커맨드/어드레스 신호(CA)를 CA 버스로 전송할 수 있다. 커맨드/어드레스 레퍼런스 발생기(1803)는 커맨드/어드레스 신호(CA)와 동일한 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 발생하여 CA 레퍼런스 버스로 전달할 수 있다.
메모리 장치(1900)의 CA 레퍼런스 수신기(1906)는 내부 클록 신호(ICK)와 클록 인에이블 신호(CKE)에 따라 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 발생할 수 있다. 메모리 장치(1900)의 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는 CA 레퍼런스 버스로 전송될 수 있다.
제어기(1800)는 CA 레퍼런스 버스를 통해 전송되는 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)로써 비교기(1806)로 전송할 수 있다. 비교기(1806)는 제 1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 제 2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)의 데이터를 비교하여 패스 혹은 페일 신호(P/F)를 발생할 수 있다. 위상/타이밍 제어기(1808)는 비교기(1806)의 패스 혹은 페일 신호(P/F)에 따라 커맨드/어드레스 신호(CA)의 위상 변이(shift)를 지시하는 제어 신호(CTR)를 발생할 수 있다. CA 발생기(1802)는 제어 신호(CTR)에 따라 위상 조정된 커맨드/어드레스 신호(CA)를 발생시킬 수 있다.
이러한 CA 캘리브레이션 동작의 반복으로, 제어기(1800)의 위상/타이밍 제어기(1808)는 패스(P)된 위치들의 중간을 커맨드/어드레스 신호(CA) 윈도우의 중간으로 판별하고, 클록 신호(CK)의 엣지에 커맨드/어드레스 신호(CA) 윈도우의 중간이 오도록 커맨드/어드레스 신호(CA)를 발생하여 메모리 장치(1900)로 제공할 수 있다. 이에 따라, 메모리 장치(1900)는 클록 신호(CK)의 상승/하강 엣지에서 클록 신호 쌍(CK, CKB)의 상승/하강 엣지에 유효 윈도우의 중간이 위치하는 커맨드/어드레스 신호(CA)를 수신할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템(1000)은, PIM 모드를 발생하는 제어기(1800), 및 제어기(1800)로부터 모드 정보를 수신하여 동작 모드를 제어하는 메모리 장치(1900)를 포함할 수 있다.
제어기(1800)는 PIM/노멀 모드 중에서 어느 하나에 대응하는 모드 정보를 발생하는 PIM 모드 발생기(1820)를 포함할 수 있다. PIM 모드 발생기(1820)는 PIM/노멀 모드에 따라, 메모리 파라미터/MRS 설정/ 리프레쉬 타입을 결정할 수 있다.
메모리 장치(1900)는 모드 정보를 수신하여 PIM 모드 혹은 노멀 모드로 동작시키는 PIM 모드 제어기(1920)를 포함할 수 있다. PIM 모드 제어기(1920)는 모드 정보에 따라 리프레쉬 타입을 결정하거나, MSR를 설정하거나, AC 파라미터를 조절하거나, 리프레쉬 모드를 결정할 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 시스템은 하나의 기판 위에 배치될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템(2000)을 예시적으로 보여주는 도면이다. 도 16을 참조하면, 메모리 시스템(2000)은 기판(2001)에 실장된 제어기 칩(2100)과 메모리 칩(2200)을 포함할 수 있다. 실시 예에 있어서, 제어기 칩(2100)과 메모리 칩(2200)는 인터포저를 갖는 기판(2001)를 통하여 연결될 수 있다. 여기서 제어기 칩(2100) 및 메모리 칩(2200)의 각각은, 도 1 내지 도 15에서 설명된 다이나믹 모드 변경을 수행하도록 구현될 수 있다.
한편, 본 발명의 실시 예에 따른 메모리 장치는 컴퓨팅 시스템에 적용 가능하다.
도 17은 본 발명의 실시 예에 따른 컴퓨팅 시스템(3000)을 예시적으로 보여주는 도면이다. 도 17을 참조하면, 컴퓨팅 시스템(3000)은 적어도 하나의 휘발성 메모리 모듈(DIMM(s), 3100), 및 적어도 하나의 비휘발성 메모리 모듈(NVDIMM(s), 3200) 및 적어도 하나의 중앙 처리 장치(CPU(s), 3300))를 포함할 수 있다.
컴퓨팅 시스템(3000)은 컴퓨터, 포터블(Portable) 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션(Workstation), 데이터 서버(Data Server), 넷북, PDA(Personal Digital Assistant), 태블릿, 무선 폰, 모바일 폰, 스마트폰, 전자북, PMP(Portable Multimedia Player), 디지털 카메라, 디지털 오디오 녹음기/재생기, 디지털 사진기/비디오 기록기/재생기, 포터블 게임 머신, 네비게이션 시스템, 블록 박스, 웨어러블 장치, 3D 텔레비전, 무선 환경에서 정보를 수신 및 송신하는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 어느 하나, RFID(radio frequency identification), 혹은 컴퓨팅 시스템을 구성하는 다양한 전자 장치들 중 어느 하나로 사용될 수 있다.
적어도 하나의 비휘발성 메모리 모듈(3200)은 적어도 하나의 비휘발성 메모리를 포함할 수 있다. 실시 예에 있어서, 적어도 하나의 비휘발성 메모리는, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND; VNAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(Resistive Random Access Memory: RRAM), 상변화 메모리(Phase-Change Memory: PRAM), 자기저항 메모리(Magnetoresistive Random Access Memory: MRAM), 강유전체 메모리(Ferroelectric Random Access Memory: FRAM), 스핀주입 자화반전 메모리(Spin Transfer Torque Random Access Memory: STT-RAM), TRAM(Thyristor Random Access Memory) 등을 포함할 수 있다.
실시 예에 있어서, 메모리 모듈들(3100, 3200) 중 적어도 하나는 도 1 내지 도 15에서 설명된 다이나믹 모드 변경을 수행하는 인터페이스 회로(IF) 및 PIM 모드 제어기를 포함할 수 있다.
실시 예에 있어서, 메모리 모듈들(3100, 3200)은 DDRx(x는 1 이상의 정수) 인터페이스에 따라 프로세서(3300)에 연결될 수 있다.
적어도 하나의 프로세서(3300)는 휘발성 메모리 모듈(3100) 및 비휘발성 메모리 모듈(3200)을 제어하도록 구현될 수 있다. 실시 예에 있어서, 프로세서(3300)는 범용 마이크로프로세서, 멀티-코어 프로세서, 디지털 신호 프로세서(DSP; Digital Signal Processor), ASIC(Application Specific Integrated Circuit), 혹은 그것들의 조합을 포함할 수 있다.
한편, 본 발명의 실시 예에 따른 내부 연산 방식은, 스택된 메모리 패키지 칩 내부에서 수행될 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 컴퓨팅 시스템(4000)를 예시적으로 보여주는 도면이다. 도 18을 참조하면, 컴퓨팅 시스템(4000)는 호스트 프로세서(4100), 및 호스트 프로세서(4100)에 의해 제어되는 적어도 하나의 메모리 패키지 칩(4210)을 포함할 수 있다.
실시 예에 있어서, 채널(4001)을 통하여 호스트 프로세서(4100)과 메모리 패키지 칩(4210)은 데이터를 송수신할 수 있다.
메모리 패키지 칩(4210)은 스택된 메모리 칩들과 제어기 칩을 포함할 수 있다. 도 18에 도시된 바와 같이, 메모리 패키지 칩(4210)은 DRAM 제어기 칩에 형성된 복수의 DRAM 칩들을 포함할 수 있다. 한편, 본 발명의 메모리 패키지 칩의 구성에 여기에 제한되지 않는다고 이해되어야 할 것이다. 실시 예에 있어서, 메모리 칩들의 각각은 도 1 내지 도 17에 설명된 다이나믹 모드 변경 및 내부 연산 동작을 수행하도록 구현될 수 잇다. 한편, 본 발명이 여기에 제한될 필요는 없다. 메모리 패키지 칩(4210)의 스택된 메모리 칩들과 제어기 칩 사이에 내부 연산 동작이 수행될 수 있다. 이때의 동작 모드 변경도, 도 1 내지 도 17에 설명된 유사한 방식으로 다이나믹하게 수행될 수 있다.
한편, 본 발명의 실시 예에 따른 데이터 통신 방식은 데이터 센터에 적용 가능하다.
도 19는 본 발명의 실시 예에 따른 메모리 장치가 적용된 데이터 센터를 예시적으로 보여주는 도면이다. 도 19를 참조하면, 데이터 센터(7000)는 각종 데이터를 모아두고 서비스를 제공하는 시설로서, 데이터 저장 센터라고 지칭될 수도 있다. 데이터 센터(7000)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있으며, 은행 등의 기업 혹은 정부기관에서 사용되는 컴퓨팅 시스템일 수 있다. 데이터 센터(7000)는 어플리케이션 서버들(7100 내지 7100n) 및 저장 서버들(7200 내지 7200m)을 포함할 수 있다. 어플리케이션 서버들(7100 내지 7100n)의 개수 및 저장 서버들(7200 내지 7200m)의 개수는 실시 예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(7100 내지 7100n)의 개수 및 저장 서버들(7200 내지 7200m)의 개수는 서로 다를 수 있다.
어플리케이션 서버(7100) 혹은 저장 서버(7200)는 프로세서(7110, 7210) 및 메모리(7120, 7220) 중 적어도 하나를 포함할 수 있다. 저장 서버(7200)를 예시로 설명하면, 프로세서(7210)는 저장 서버(7200)의 전반적인 동작을 제어할 수 있고, 메모리(7220)에 액세스하여 메모리(7220)에 로딩된 커맨드 혹은 데이터를 실행할 수 있다. 메모리(7220)는 DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 혹은 NVMDIMM(Non-Volatile DIMM)일 수 있다. 실시 예에 따라, 저장 서버(7200)에 포함되는 프로세서(7210)의 개수 및 메모리(7220)의 개수는 다양하게 선택될 수 있다.
실시 예에 있어서, 프로세서(7210)와 메모리(7220)는 프로세서-메모리 페어를 제공할 수 있다. 실시 예에 있어서, 프로세서(7210)와 메모리(7220)의 개수는 서로 다를 수도 있다. 프로세서(7210)는 단일 코어 프로세서 혹은 다중 코어 프로세서를 포함할 수 있다. 저장 서버(7200)에 대한 상기 설명은, 어플리케이션 서버(7100)에도 유사하게 적용될 수 있다. 실시 예에 따라, 어플리케이션 서버(7100)는 저장 장치(7150)를 포함하지 않을 수도 있다. 저장 서버(7200)는 적어도 하나 이상의 저장 장치(7250)를 포함할 수 있다. 저장 장치(7250)는 도 1 내지 도 18에 설명된 바와 같이 PIM 모드와 노멀 모드 사이에서 다이나믹 모드 변경을 수행하도록 구현될 수 있다.
어플리케이션 서버들(7100 내지 7100n) 및 저장 서버들(7200 내지 7200m)은 네트워크(7300)를 통해 서로 통신할 수 있다. 네트워크(7300)는 FC(Fiber Channel) 혹은 Ethernet 등을 이용하여 구현될 수 있다. 이 때, FC는 상대적으로 고속의 데이터 전송에 사용되는 매체이며, 고성능/고가용성을 제공하는 광 스위치를 사용할 수 있다. 네트워크(7300)의 액세스 방식에 따라 저장 서버들(7200 내지 7200m)은 파일 저장, 블록 저장, 혹은 오브젝트 저장으로서 제공될 수 있다.
실시 예에 있어서, 네트워크(7300)는 SAN(Storage Area Network)와 같은 저장 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용하고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 또 다른 예를 들어, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 혹은 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 다른 실시 예에 있어서, 네트워크(7300)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들어, 네트워크(7300)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
아래에서는, 어플리케이션 서버(7100) 및 저장 서버(7200)를 중심으로 설명하기로 한다. 어플리케이션 서버(7100)에 대한 설명은 다른 어플리케이션 서버(7100n)에도 적용될 수 있고, 저장 서버(7200)에 대한 설명은 다른 저장 서버(7200m)에도 적용될 수 있다.
어플리케이션 서버(7100)는 사용자 혹은 클라이언트가 저장 요청한 데이터를 네트워크(7300)를 통해 저장 서버들(7200 내지 7200m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(7100)는 사용자 혹은 클라이언트가 리드 요청한 데이터를 저장 서버들(7200 내지 7200m) 중 하나로부터 네트워크(7300)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(7100)는 웹 서버 혹은 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(7100)는 네트워크(7300)를 통해 다른 어플리케이션 서버(7100n)에 포함된 메모리(7120n) 혹은 저장 장치(7150n)에 액세스할 수 있고, 혹은 네트워크(7300)를 통해 저장 서버(7200 ~ 7200m)에 포함된 메모리(7220 ~ 7220m) 혹은 저장 장치(7250 ~ 7250m)에 액세스할 수 있다. 이로써, 어플리케이션 서버(7100)는 어플리케이션 서버들(7100 ~ 7100n) 혹은 저장 서버들(7200 ~ 7200m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(7100)는 어플리케이션 서버들(7100 ~ 7100n) 혹은 저장 서버들(7200 ~ 7200m) 사이에서 데이터를 이동 혹은 카피(copy)하기 위한 커맨드를 실행할 수 있다. 이 때 데이터는 저장 서버들(7200 ~ 7200m)의 저장 장치로(7250 ~ 7250m)부터 저장 서버들(7200 ~ 7200m)의 메모리들(7220 ~ 7220m)을 거쳐서, 혹은 바로 어플리케이션 서버들(7100 ~ 7100n)의 메모리(7120 ~ 7120n)로 이동될 수 있다. 네트워크(7300)를 통해 이동하는 데이터는 보안 혹은 프라이버시를 위해 암호화된 데이터일 수 있다.
저장 서버(7200)를 예시로 설명하면, 인터페이스(7254)는 프로세서(7210)와 제어기(7251)의 물리적 연결 및 NIC(7240)와 제어기(7251)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(7254)는 저장 장치(7250)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(1254)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
저장 서버(7200)는 스위치(7230) 및 NIC(7240)을 더 포함할 수 있다. 스위치(7230)는 프로세서(7210)의 제어에 따라 프로세서(7210)와 저장 장치(7250)를 선택적으로 연결시키거나, NIC(7240)과 저장 장치(7250)를 선택적으로 연결시킬 수 있다.
실시 예에 있어서, NIC(7240)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(7240)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(7300)에 연결될 수 있다. NIC(7240)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(7210) 혹은 스위치(7230) 등과 연결될 수 있다. 호스트 버스 인터페이스는, 앞서 설명한 인터페이스(7254)의 예시들 중 하나로 구현될 수도 있다. 실시 예에 있어서, NIC(7240)는 프로세서(7210), 스위치(7230), 저장 장치(7250) 중 적어도 하나와 통합될 수도 있다.
저장 서버(7200 ~ 7200m) 혹은 어플리케이션 서버(7100 ~ 7100n)에서 프로세서는 저장 장치(7130 ~ 7130n, 7250 ~ 7250m) 혹은 메모리(7120 ~ 7120n, 7220 ~ 7220m)로 커맨드를 전송하여 데이터를 프로그램 하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변경(Data Bus Inversion: DBI) 혹은 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 혹은 프라이버시를 위해 암호화된 데이터일 수 있다.
저장 장치(7150 ~ 7150m, 7250 ~ 7250m)는 프로세서로부터 수신된 리드 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 NAND 플래시 메모리 장치(7252-7252m)로 전송할 수 있다. 이에 따라 NAND 플래시 메모리 장치(7252-7252m)로부터 데이터를 리드하는 경우, RE(Read Enable) 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. RE 신호를 이용하여 DQS(Data Strobe)를 생성할 수 있다. 커맨드와 어드레스 신호는 WE(Write Enable) 신호의 상승 엣지 혹은 하강 엣지에 따라 페이지 버퍼에 래치 될 수 있다.
제어기(7251)는 저장 장치(7250)의 동작을 전반적으로 제어할 수 있다. 실시 예에 있어서, 제어기(7251)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 제어기(7251)는 라이트 커맨드에 응답하여 낸드 플래시(7252)에 데이터를 쓸 수 있고, 혹은 리드 커맨드에 응답하여 낸드 플래시(7252)로부터 데이터를 리드할 수 있다. 예를 들어, 라이트 커맨드 혹은 리드 커맨드는 저장 서버(7200) 내의 프로세서(7210), 다른 저장 서버(7200m) 내의 프로세서(7210m) 혹은 어플리케이션 서버(7100, 7100n) 내의 프로세서(7110, 7110n)로부터 제공될 수 있다. DRAM(7253)은 낸드 플래시(7252)에 쓰여질 데이터 혹은 낸드 플래시(7252)로부터 리드된 데이터를 임시 저장(버퍼링)할 수 있다. 또한, DRAM(7253)은 메타 데이터를 저장할 수 있다. 여기서, 메타 데이터는 사용자 데이터 혹은 낸드 플래시(7252)를 관리하기 위해 제어기(7251)에서 생성된 데이터이다. 저장 장치(7250)는 보안 혹은 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
본 발명은 데이터를 산술 연산 장치(PE/ALU)를 내장한 DRAM의 제어와 모드 전환 방법을 개시한다. 본 발명의 메모리 시스템은, 산술 연산 장치를 내장한 DRAM, 이러한 DRAM을 제어하는 memory controller, DRAM 내에 산술 연산 장치를 활성화하는 신호, DRAM 내에 mode를 변환하는 selector, 모드에 따라 DRAM refresh/parameter/MRS 등을 management 하는 unit을 포함할 수 있다.
실시 예에 있어서, 산술 연산 장치의 성능을 극대화하기 위해서 종래의 DRAM에서 제공하지 않던 한 개의 command로 복수의 bank를 동시에 ACT/RD/WR/PRECHARGE 동작을 해줄 수 있는 모드가 필요하다. 본 발명은 복수의 bank를 동작시키는 모드와 종래 DRAM의 노멀 모드 (한 개의 command로 한 개의 bank만 동작하는 모드)를 DRAM 동작 중 dynamic 하게 가변 할 수 있다. DRAM 노멀 모드와 복수의 bank를 동시에 동작시키는 모드를 dynamic하게 가변 함으로써, 모드 전환에 따른 불필요한 설정 시간이 제거될 수 있다. 이에 따라 시스템 성능 향상이 기대되고 있다.
한편, 상술된 본 발명의 내용은 발명을 실시하기 위한 구체적인 실시 예들에 불과하다. 본 발명은 구체적이고 실제로 이용할 수 있는 수단 자체뿐 아니라, 장차 기술로 활용 할 수 있는 추상적이고 개념적인 아이디어인 기술적 사상을 포함 할 것이다.
10, 20, 30, 40: 메모리 시스템
100: 메모리 장치
101, 101a, 101b, 301, 301a: PIM 모드 제어기
102: 모드 스토리지
103: 메모리 파라미터 제어기
104: MRS 제어기
110: 메모리 인터페이스 회로
201: 모드 발생기
202: 리프레쉬 관리 유닛
203: 메모리 파라미터 관리 유닛
204: MRS 관리 유닛
210: 호스트 인터페이스 회로

Claims (20)

  1. 외부 장치로부터 제어 신호들을 수신하는 복수의 핀들;
    제 1 동작 모드 및 제 2 동작 모드에서 활성화되고 제 1 메모리 셀들을 갖는 제 1 뱅크;
    상기 제 1 동작 모드에서 비활성화 되고, 상기 제 2 동작 모드에서 활성화되고, 제 2 메모리 셀들을 갖는 제 2 뱅크;
    상기 제 2 동작 모드에서 상기 제 1 뱅크의 상기 제 1 메모리 셀들로부터 출력된 제 1 데이터와 상기 제 2 뱅크의 상기 제 2 메모리 셀들로부터 출력된 제 2 데이터를 연산하는 프로세싱 유닛; 및
    상기 복수의 핀들을 통하여 수신된 제어 신호들에 응답하여 상기 제 1 동작 모드 및 상기 제 2 동작 모드를 지시하는 모드 정보를 선택하고, 상기 선택된 모드 정보에 응답하여 적어도 하나의 메모리 파라미터, 적어도 하나의 모드 레지스터 셋 설정값, 혹은 리프레쉬 모드를 제어하는 PIM(Processing-In-Memory) 모드 제어기를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 PIM 모드 제어기는 상기 모드 정보에 따라 적어도 하나의 메모리 파라미터를 제어하는 메모리 파라미터 제어기를 포함하는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 PIM 모드 제어기는 상기 모드 정보에 따라 모드 레지스터 셋(mode register set)을 가변하는 모드 레지스터 셋 제어기를 포함하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 동작 모드에서 퍼 뱅크 리프레쉬(per bank refresh) 동작이 수행되고,
    상기 제 2 동작 모드에서 올 뱅크 리프레쉬(all bank refresh) 동작이 수행되는 것을 특징으로 하는 메모리 장치.
  5. 제 1 항에 있어서,
    상기 적어도 하나의 메모리 파라미터는 tRCD(ACT to internal read or write delay time), tRC(ACT to ACT or REF command period), tRRD (ACT to ACT Command delay), 혹은 tFAW(four activate window)을 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제 1 항에 있어서,
    상기 모드 레지스터 셋을 가변하는 것은, RL(AL+CL), WL(Write Latency), CL(CAS Latency), WR(Write Command), RAS(Row Address Strobe), 혹은 CAS(Column Address Strobe)에 관련된 카운터를 제어하는 것을 포함하는 메모리 장치.
  7. 제 1 항에 있어서,
    상기 PIM 모드 제어기는 상기 제어 신호들에 응답하여 상기 제 1 동작 모드와 상기 제 2 동작 모드를 다이나믹하게 변경하는 것을 특징으로 하는 메모리 장치.
  8. 제 1 항에 있어서,
    외부 장치로부터 제어 신호들을 수신하고 대응하는 모드 변경 커맨드를 출력하는 커맨드 디코더를 더 포함하고;
    상기 PIM 모드 제어기는,
    상기 모드 변경 커맨드에 응답하여 상기 제 1 동작 모드 및 상기 제 2 동작 모드 중에서 어느 하나를 선택하는 모드 선택기; 및
    상기 외부 장치로부터 클록을 수신하고, 상기 제 2 동작 모드에서 상기 프로세싱 유닛을 구동하기 위한 내부 연산 클록을 발생하는 클록 분배기를 포함하는 메모리 장치.
  9. 제 1 항에 있어서,
    동작 모드 변경 전후에, 상기 제 1 뱅크와 상기 제 2 뱅크는 모두 프리차지되는 것을 특징으로 하는 메모리 장치.
  10. 제 1 항에 있어서,
    상기 동작 모드 변경 전후에, 내부적으로 올 뱅크 프리차지 동작이 수행되는 것을 특징으로 하는 메모리 장치.
  11. 모드 변경 커맨드에 응답하여 제 1 동작 모드와 상기 제 2 동작 모드 중에서 어느 하나로 동작하고, 제 1 뱅크들과 제 2 뱅크들을 갖는 적어도 하나의 메모리 장치; 및
    상기 적어도 하나의 메모리 장치를 제어하고, 제 1 동작 모드 및 제 2 동작 모드 중에서 어느 하나를 선택하기 위한 모드 변경 커맨드를 발생하는 PIM (Processing-In-Memory) 모드 발생기를 포함하는 제어기를 포함하고,
    상기 적어도 하나의 메모리 장치는, 상기 제어기로부터 복수의 제어 신호들을 수신하는 복수의 핀들; 상기 복수의 제어 신호들에 대응하는 상기 모드 변경 커맨드에 응답하여 상기 제 1 동작 모드에서 상기 제 1 및 제 2 뱅크들 중에서 어느 하나를 활성화시키고, 상기 제 2 동작 모드에서 상기 제 1 뱅크들 중에서 적어도 하나를 활성화 시키고, 상기 제 2 뱅크들 중에서 적어도 하나를 활성화시키는 PIM 모드 제어기; 및 상기 활성화된 적어도 하나의 제 1 뱅크로부터 출력된 제 1 데이터와 상기 활성화된 적어도 하나의 제 2 뱅크로부터 출력된 제 2 데이터를 연산하는 프로세싱 유닛을 포함하는 것을 특징으로 하는 메모리 시스템.
  12. 제 11 항에 있어서,
    상기 제어기는 상기 적어도 하나의 메모리 장치의 동작 모드의 변경하기 전과 변경 후에 상기 제 1 및 제 2 뱅크들을 프리차지 하기 위한 올 뱅크 프리차지 커맨드를 발행하는 것을 특징으로 하는 메모리 시스템.
  13. 제 11 항에 있어서,
    상기 적어도 하나의 메모리 장치는 동작 모드의 변경하기 전과 변경 후에 상기 제 1 및 제 2 뱅크들을 내부적으로 프리차지 하는 것을 특징으로 메모리 시스템.
  14. 제 11 항에 있어서,
    상기 제어기는 상기 제 1 동작 모드와 상기 제 2 동작 모드 중에서 선택된 값에 따라 리프레쉬 모드, 적어도 하나의 메모리 파라미터, 혹은 모드 레지스터 셋 설정값을 다이나믹하게 변경하도록 상기 적어도 하나의 메모리 장치를 제어하는 것을 특징으로 하는 메모리 시스템.
  15. 제 11 항에 있어서,
    상기 제어기는,
    상기 제 1 동작 모드와 상기 제 2 동작 모드 중에서 선택된 모드에 따라 올 뱅크 리프레쉬 및 퍼 뱅크 리프레쉬 중에서 어느 하나를 선택하는 리프레쉬 정보를 출력하는 리프레쉬 관리 유닛;
    상기 선택된 모드에 따라 적어도 하나의 메모리 파라미터를 변경하는 메모리 파라미터 정보를 출력하는 메모리 파라미터 관리 유닛; 및
    상기 선택된 모드에 따라 적어도 하나의 모드 레지스터 설정값을 변경하는 모드 레지스터 셋 설정 정보를 출력하는 모드 레지스터 셋 관리 유닛을 포함하는 메모리 시스템.
  16. 메모리 장치의 동작 방법에 있어서,
    제어기로부터 모드 변경 요청을 수신하는 단계;
    상기 모드 변경 요청에 응답하여 상기 메모리 장치의 동작 모드를 변경하는 단계;
    상기 변경된 동작 모드에서 내부 연산 요청을 수신하는 단계; 및
    상기 내부 연산 요청에 응답하여 적어도 2개의 활성화된 뱅크들로부터 출력된 데이터를 연산하는 단계를 포함하는 방법.
  17. 제 16 항에 있어서,
    상기 모드 변경 요청은 모드 레지스터 셋의 설정값을 변경하는 정보를 포함하는 방법.
  18. 제 17 항에 있어서,
    상기 동작 모드를 변경하는 단계는,
    상기 모드 변경 요청에 응답하여 모드 레지스터 셋에 관련된 동작 코드 값을 변경하는 단계를 포함하는 방법.
  19. 제 17 항에 있어서,
    상기 모드 변경 요청은 액티브 커맨드와 프리차지 커맨드를 포함하는 것을 특징으로 하는 방법.
  20. 메모리 장치를 제어하는 제어기에 있어서,
    클록을 생성하고, 상기 메모리 장치로 출력하는 클록 발생기;
    상기 메모리 장치를 동작하기 위하여 커맨드 어드레스 신호를 발생하는 커맨드 어드레스 발생기;
    상기 클록에 응답하여 상기 커맨드 어드레스 신호를 전송하는 커맨드 어드레스 전송기; 및
    제 1 동작 모드 및 제 2 동작 모드 중에서 어느 하나를 선택하기 위한 모드 변경 커맨드를 발생하는 PIM (Processing-In-Memory) 모드 발생기를 포함하고,
    상기 제 1 동작 모드에서 하나의 동작 커맨드에 응답하여 상기 메모리 장치의 복수의 뱅크들 중에서 어느 하나가 활성화 되고,
    상기 제 2 동작 모드에서 하나의 동작 커맨드에 응답하여 상기 메모리 장치의 상기 복수의 뱅크들 중에서 적어도 2개가 활성화 되고,
    상기 모드 변경 커맨드에 응답하여 상기 메모리 장치의 동작 모드와 내부 동작 환경이 다이나믹하게 변경되는 것을 특징으로 하는 제어기.
KR1020200112495A 2020-09-03 2020-09-03 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법 KR20220031793A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020200112495A KR20220031793A (ko) 2020-09-03 2020-09-03 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
US17/239,854 US11462255B2 (en) 2020-09-03 2021-04-26 Memory device, a controller for controlling the same, a memory system including the same, and a method of operating the same
TW110119207A TWI777580B (zh) 2020-09-03 2021-05-27 記憶體裝置、記憶體系統以及操作記憶體裝置的方法
EP21178567.0A EP3964972A1 (en) 2020-09-03 2021-06-09 Memory device, a controller for controlling the same, a memory system including the same, and a method of operating the same
CN202110940332.8A CN114138173A (zh) 2020-09-03 2021-08-16 存储器设备、存储器系统及操作存储器设备的方法
US17/899,141 US11869571B2 (en) 2020-09-03 2022-08-30 Memory device, a controller for controlling the same, a memory system including the same, and a method of operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200112495A KR20220031793A (ko) 2020-09-03 2020-09-03 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법

Publications (1)

Publication Number Publication Date
KR20220031793A true KR20220031793A (ko) 2022-03-14

Family

ID=76482991

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200112495A KR20220031793A (ko) 2020-09-03 2020-09-03 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법

Country Status (5)

Country Link
US (2) US11462255B2 (ko)
EP (1) EP3964972A1 (ko)
KR (1) KR20220031793A (ko)
CN (1) CN114138173A (ko)
TW (1) TWI777580B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023195590A1 (ko) * 2022-04-08 2023-10-12 주식회사 세미파이브 시스템 온 칩과 메모리 사이의 통신을 위한 ｉｏ 파라미터를 설정하는 방법 및 장치

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908541B2 (en) 2020-01-07 2024-02-20 SK Hynix Inc. Processing-in-memory (PIM) systems
US20210210125A1 (en) * 2020-01-07 2021-07-08 SK Hynix Inc. Processing-in-memory (pim) system and operating methods of the pim system
DE102020100541A1 (de) * 2020-01-13 2021-07-15 Infineon Technologies Ag Bestimmung eines resultierenden datenworts beim zugriff auf einen speicher
KR20220031793A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법
TWI800327B (zh) * 2022-03-23 2023-04-21 慧榮科技股份有限公司 資料儲存系統與參數裕度估計方法
US20240070068A1 (en) * 2022-08-26 2024-02-29 Samsung Electronics Co., Ltd. Device and method with memory request processing using memory address space extension
CN115719088B (zh) * 2022-11-17 2023-06-27 晶铁半导体技术(广东)有限公司 一种支持存内cnn的中间缓存调度电路装置
TWI815777B (zh) * 2022-12-12 2023-09-11 創意電子股份有限公司 Dbi編碼裝置與dbi編碼方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3346827B2 (ja) * 1993-05-25 2002-11-18 三菱電機株式会社 同期型半導体記憶装置
JP3365002B2 (ja) 1993-09-10 2003-01-08 富士電機株式会社 自動販売機の商品払出装置
JP4216457B2 (ja) 2000-11-30 2009-01-28 富士通マイクロエレクトロニクス株式会社 半導体記憶装置及び半導体装置
JP2002373489A (ja) 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
US9921980B2 (en) 2013-08-12 2018-03-20 Micron Technology, Inc. Apparatuses and methods for configuring I/Os of memory for hybrid memory modules
KR102295223B1 (ko) * 2015-01-13 2021-09-01 삼성전자주식회사 속도 모드 관리자를 포함하는 저장 장치 및 사용자 장치
KR20160116533A (ko) 2015-03-30 2016-10-10 삼성전자주식회사 리프레쉬 동작을 관리하는 메모리 콘트롤러, 메모리 시스템 및 그 동작방법
US9875785B2 (en) 2015-10-01 2018-01-23 Qualcomm Incorporated Refresh timer synchronization between memory controller and memory
US9721640B2 (en) 2015-12-09 2017-08-01 Intel Corporation Performance of additional refresh operations during self-refresh mode
US11079936B2 (en) * 2016-03-01 2021-08-03 Samsung Electronics Co., Ltd. 3-D stacked memory with reconfigurable compute logic
US9997232B2 (en) 2016-03-10 2018-06-12 Micron Technology, Inc. Processing in memory (PIM) capable memory device having sensing circuitry performing logic operations
KR102548591B1 (ko) 2016-05-30 2023-06-29 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
US10090026B2 (en) 2017-02-28 2018-10-02 Micron Technology, Inc. Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories
EP3605542B1 (en) 2017-04-14 2021-07-21 Huawei Technologies Co., Ltd. Memory refreshing technique and computer system
KR102395463B1 (ko) 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
US10866900B2 (en) 2017-10-17 2020-12-15 Samsung Electronics Co., Ltd. ISA extension for high-bandwidth memory
US20210382691A1 (en) 2018-10-15 2021-12-09 The Board Of Trustees Of The University Of Illinois In-Memory Near-Data Approximate Acceleration
KR20200066953A (ko) * 2018-12-03 2020-06-11 삼성전자주식회사 Pim을 채용하는 반도체 메모리 장치 및 그 동작 방법
KR20210034999A (ko) * 2019-09-23 2021-03-31 에스케이하이닉스 주식회사 Aim 장치 및 aim 장치에서의 곱셈-누산 연산 방법
KR20210053017A (ko) * 2019-11-01 2021-05-11 삼성전자주식회사 프로세싱 소자를 포함하는 메모리 장치 및 상기 메모리 장치를 포함하는 메모리 시스템
KR20210091404A (ko) * 2020-01-13 2021-07-22 삼성전자주식회사 메모리 장치, 메모리 모듈 및 메모리 장치의 동작 방법
KR20220031793A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치, 그것을 포함하는 메모리 시스템, 그것을 제어하는 제어기 및 그것의 동작 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023195590A1 (ko) * 2022-04-08 2023-10-12 주식회사 세미파이브 시스템 온 칩과 메모리 사이의 통신을 위한 ｉｏ 파라미터를 설정하는 방법 및 장치

Also Published As

Publication number Publication date
US11869571B2 (en) 2024-01-09
US20220068366A1 (en) 2022-03-03
TW202211215A (zh) 2022-03-16
CN114138173A (zh) 2022-03-04
US11462255B2 (en) 2022-10-04
US20220406369A1 (en) 2022-12-22
TWI777580B (zh) 2022-09-11
EP3964972A1 (en) 2022-03-09

Similar Documents

Publication Publication Date Title
EP3964972A1 (en) Memory device, a controller for controlling the same, a memory system including the same, and a method of operating the same
US11438016B2 (en) Error detection code generation circuits of semiconductor devices, memory controllers including the same and semiconductor memory devices including the same
US9620193B2 (en) Semiconductor memory devices, memory systems including refresh control circuit and method of performing weak refresh operation on the weak pages thereof
US20170076768A1 (en) Memory device, memory module, and memory system
US10614871B2 (en) Semiconductor devices and semiconductor systems including the semiconductor devices
US10109344B2 (en) Semiconductor memory devices with banks with different numbers of memory cells coupled to their bit-lines and memory systems including the same
US11449274B2 (en) Memory device, data outputting method thereof, and memory system having the same
US11461251B2 (en) Memory device supporting a high-efficient input/output interface and a memory system including the memory device
US20230144712A1 (en) Memory device, a controller for controlling the same, a memory system including the same, and an operating method of the same
KR20210122942A (ko) 메모리 장치 및 그것의 테스트 방법
TWI737703B (zh) 非揮發性記憶體模組以及操作儲存裝置的方法
US20220246200A1 (en) Memory device skipping refresh operation and operation method thereof
US20230112776A1 (en) Operation method of memory module, operation method of memory controller, and operation method of memory system
KR20230115012A (ko) 메모리 장치
KR20230082529A (ko) 리프레쉬 동작에서 파워 노이즈를 감소시킨 메모리 장치 및 그 동작방법

Legal Events

Date Code Title Description
A201 Request for examination