TW202211215A - 記憶體裝置、記憶體系統以及操作記憶體裝置的方法 - Google Patents

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Abstract

本發明提供一種記憶體裝置，包含：多個引腳，用於自外部裝置接收控制信號；第一排組，具有第一記憶體單元，其中第一排組在第一操作模式及第二操作模式中激活；第二排組，具有第二記憶體單元，其中第二排組在第一操作模式中去激活且在第二操作模式中激活；處理單元，經組態以在第二操作模式中在自第一記憶體單元輸出的第一資料及自第二記憶體單元輸出的第二資料上執行操作；以及記憶體內處理（PIM）模式控制器，經組態以回應於控制信號而選擇指示第一操作模式及第二操作模式中的一者的模式資訊且根據模式資訊來控制至少一個記憶體參數、至少一個模式暫存器設置（MRS）值或刷新模式。

Description

記憶體裝置、記憶體系統以及操作記憶體裝置的方法
本揭露內容是關於一種記憶體裝置、一種用於控制所述記憶體裝置的控制器、一種包含所述記憶體裝置的記憶體系統以及一種操作所述記憶體裝置的方法。 [相關申請案的交叉參考]
本申請案主張2020年9月3日在韓國智慧財產局申請的韓國專利申請案第10-2020-0112495號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
動態隨機存取記憶體（dynamic random access memory；DRAM）是將每一位元儲存在由電容器及電晶體組成的記憶體單元中的一種類型的隨機存取半導體記憶體。由於DRAM具有高回應速度及高操作速度，故DRAM可用作系統的主記憶體。典型DRAM在主機的控制下寫入資料或輸出寫入資料。最近，已開發包含經組態以執行主機或中央處理單元（central processing unit；CPU）的操作的一部分的內部處理器的DRAM。此範式稱為記憶體內處理（processing-in-memory；PIM）。
本揭露內容的實例實施例提供一種在雙重操作模式中操作的記憶體裝置、一種包含所述記憶體裝置的記憶體系統、一種控制所述記憶體裝置的控制器以及一種操作所述記憶體裝置的方法。
本揭露內容的實例實施例提供一種在理想環境條件下執行內部操作的記憶體裝置、一種包含所述記憶體裝置的記憶體系統、一種控制所述記憶體裝置的控制器以及一種操作所述記憶體裝置的方法。
本揭露內容的實例實施例提供一種實施有雙重操作模式結構的記憶體裝置、一種包含所述記憶體裝置的記憶體系統、一種控制所述記憶體裝置的控制器以及一種操作所述記憶體裝置的方法。
根據本揭露內容的實例實施例，提供一種記憶體裝置，包含：多個引腳，用於自外部裝置接收控制信號；第一排組，具有第一記憶體單元，其中第一排組在第一操作模式及第二操作模式中激活；第二排組，具有第二記憶體單元，其中第二排組在第一操作模式中去激活且在第二操作模式中激活；處理單元，經組態以在第二操作模式中在自第一記憶體單元輸出的第一資料及自第二記憶體單元輸出的第二資料上執行操作；以及記憶體內處理（PIM）模式控制器，經組態以回應於控制信號而選擇指示第一操作模式及第二操作模式中的一者的模式資訊且根據模式資訊來控制至少一個記憶體參數、至少一個模式暫存器設置（mode register set；MRS）值或刷新模式。
根據本揭露內容的實例實施例，提供一種記憶體系統，包含：記憶體裝置，經組態以回應於模式改變命令而在第一操作模式及第二操作模式中的一者中操作，其中記憶體裝置包含第一排組及第二排組；以及控制器，經組態以控制記憶體裝置，其中控制器包含經組態以產生用於選擇第一操作模式及第二操作模式中的一者的模式改變命令的PIM模式產生器，其中記憶體裝置包含：多個引腳，用於自控制器接收多個控制信號；PIM模式控制器，經組態以回應於模式改變命令而在第一操作模式中激活第一排組及第二排組中的一者且在第二操作模式中激活第一排組中的至少一者及第二排組中的至少一者；以及處理單元，經組態以在自所激活第一排組輸出的第一資料及自所激活第二排組輸出的第二資料上執行操作。
根據本揭露內容的實例實施例，一種操作記憶體裝置的方法包含：自控制器接收模式改變請求；回應於模式改變請求而改變記憶體裝置的操作模式；在改變的操作模式中接收內部操作請求；以及回應於內部操作請求而在自至少兩個所激活排組輸出的資料上執行操作。
根據本揭露內容的實例實施例，提供一種用於控制記憶體裝置的控制器，控制器包含：時脈產生器，經組態以產生時脈且將時脈輸出至記憶體裝置；命令位址產生器，經組態以產生命令位址信號以操作記憶體裝置；命令位址傳輸器，經組態以回應於時脈而傳輸命令位址信號；以及PIM模式產生器，經組態以產生模式改變命令以用於選擇第一操作模式及第二操作模式中的一者，其中在記憶體裝置的多個排組當中，在第一操作模式中回應於操作命令而激活一個排組，在記憶體裝置的多個排組當中，在第二操作模式中回應於操作命令而激活至少兩個排組，且記憶體裝置的操作模式及內部操作環境回應於模式改變命令而動態地改變。
根據本揭露內容的實例實施例，提供一種記憶體裝置，包含：引腳，用於自控制器接收模式改變命令；PIM模式控制器，經組態以在模式改變命令識別第一操作模式時在第一操作模式中激活第一記憶體排組及第二記憶體排組中的一者且在模式改變命令識別第二操作模式時在第二操作模式中激活第一排組及第二排組；以及處理單元，經組態以在當激活第一排組時輸出的第一資料及當激活第二排組時輸出的第二資料上執行操作。
在下文中，將參考隨附圖式描述本揭露內容的實例實施例。在本揭露內容中，類似參考標號可指類似元件。
大體而言，在記憶體內處理（PIM）模式中藉由單一命令激活多個排組，然而在普通模式中藉由單一命令激活單一排組。因此，可根據其操作模式顯著改變記憶體裝置的內部操作或操作環境。因此，記憶體裝置及控制器兩者可動態地改變模式以改變操作模式。
在根據本揭露內容的實例實施例的記憶體系統中，用於操作模式改變的資訊可由包含內部過程的記憶體裝置及控制器共用以減小由操作模式改變引起的不必要記憶體設定時間（例如，記憶體參數設定時間、模式暫存器設置（MRS）設定時間以及類似者）。
圖1是根據實例實施例的記憶體系統的圖式。參看圖1，記憶體系統可將記憶體裝置的操作模式自普通模式改變為記憶體內處理（PIM）模式，且反之亦然。PIM模式是其中記憶體裝置執行操作的模式。因此，在普通模式中藉由單一命令激活單一排組，然而在PIM模式中可藉由單一命令激活多個排組。
在根據本揭露內容的實例實施例的記憶體系統中，具有兩個操作模式的記憶體裝置可根據操作模式來動態地改變記憶體裝置的操作模式及記憶體裝置的內部操作環境。在本揭露內容的實例實施例中，記憶體系統的控制器可產生用於控制記憶體裝置的命令且將命令傳輸至記憶體裝置，且可內部地及動態地改變控制器中提供的記憶體參數（例如，tRCD、tRC、tRRD、tFAW以及類似者）、MRS值（RL、WL、WR、RAS以及類似者）以及刷新模式以控制記憶體裝置。在本揭露內容的實例實施例中，記憶體裝置可自控制器接收用於模式改變的命令且可內部地改變具有與控制器的MRS值相同的值的記憶體裝置的內部設定。在本揭露內容的實例實施例中，記憶體裝置可自控制器接收用於模式改變的命令且可動態地改變單一排組在其中操作的普通模式及多個排組在其中操作的PIM模式。
在本揭露內容的實例實施例中，控制器可在操作模式改變之前及之後產生及應用全排組預充電命令以動態地改變記憶體裝置的操作模式。在本揭露內容的實例實施例中，記憶體裝置可自控制器接收模式改變命令且可在操作模式改變之前及之後內部地執行全排組預充電操作。
在根據本揭露內容的實例實施例的記憶體系統中，與操作模式相關聯的資訊可由記憶體裝置及控制器共用以動態地改變操作模式而無不必要的記憶體設定時間。換言之，根據本揭露內容的記憶體裝置及控制器中的每一者可實施有雙模式結構以動態地改變模式。因此，根據本揭露內容的記憶體系統可實現簡單模式改變及理想效能。
圖2是說明根據本揭露內容的實例實施例的記憶體系統10的視圖。參考圖2，記憶體系統10可包含記憶體裝置（MEM）100及控制器（CNT）200。
記憶體系統10可實施為多晶片封裝（multi-chip package；MCP）或系統晶片（system-on-chip；SoC）。
記憶體裝置100可經組態以儲存自控制器200接收到的資料或將讀取資料輸出至控制器200。記憶體裝置100可用作操作計算系統中的記憶體、工作記憶體或緩衝器記憶體。在本揭露內容的實施例中，記憶體裝置100可以是單列直插式記憶體模組（single in-line memory module；SIMM）、雙列直插式記憶體模組（dual in-line memory module；DIMM）、小外形DIMM（small-outline DIMM；SODIMM）、無緩衝DIMM（unbuffered DIMM；UDIMM）、全緩衝DIM（fully-buffered DIM；FBDIMM）、列隊緩衝DIMM（rank-buffered DIMM；RBDIMM）、微型DIMM、微DIMM、暫存DIMM（registered DIMM；RDIMM）或負載減小DIMM（load-reduced DIMM；LRDIMM）。
在本揭露內容的實施例中，記憶體裝置100可以是揮發性記憶體。舉例而言，揮發性記憶體可包含動態隨機存取記憶體（DRAM）、同步DRAM（synchronous DRAM；SDRAM）、雙倍資料速率SDRAM（double data rate SDRAM；DDR SDRAM）、低功率雙倍資料速率SDRAM（low power double data rate SDRAM；LPDDR SDRAM）、圖形雙倍資料速率SDRAM（graphics double data rate SDRAM；GDDR SDRAM）、Rambus DRAM（RDRAM）以及靜態RAM（static RAM；SRAM）中的至少一者。在本揭露內容的另一實施例中，記憶體裝置100可以是非揮發性記憶體。舉例而言，非揮發性記憶體可包含NAND快閃記憶體、相變RAM（phase-change RAM；PRAM）、磁阻式RAM（magneto-resistive RAM；MRAM）、電阻式RAM（resistive RAM；ReRAM）、鐵電RAM（ferroelectric RAM；FRAM）以及NOR快閃記憶體中的一者。
記憶體裝置100可包含串行存在偵測（serial presence detect；SPD）晶片。SPD晶片可經組態以儲存關於記憶體裝置100的特性的資訊。在本揭露內容的實施例中，SPD晶片可儲存記憶體裝置資訊，諸如記憶體裝置100的模組類型、操作環境、線路配置、模組組態以及儲存容量。在本揭露內容的實施例中，SPD晶片可包含可程式化唯讀記憶體，例如，電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory；EEPROM）。記憶體裝置可包含PIM模式控制器101、第一排組105、第二排組106、處理單元PE（ALU）107以及記憶體介面電路（MEM I/F）110。
PIM模式控制器101可經組態以回應於經由多個引腳接收到的控制信號而選擇指示普通模式（或第一操作模式）及PIM模式（或第二操作模式）的模式資訊且回應於所選模式資訊而控制至少一個記憶體參數、至少一個模式暫存器設置（MRS）值或刷新模式。此外，PIM模式控制器101可包含模式儲存器102、記憶體參數控制器103以及MRS控制器104。
模式儲存器102可經組態以儲存普通模式及PIM模式中的一者。
記憶體參數控制器103可經組態以根據儲存於模式儲存器102中的操作模式來改變記憶體裝置100的參數。記憶體參數可包含激活（ACT）至內部讀取或寫入延遲時間（tRCD）、ACT至ACT或REF命令時期（tRC）、ACT至ACT命令延遲（tRRD）或四激活窗口（tFAW）或類似者。
MRS控制器104可經組態以根據儲存於模式儲存器102中的操作模式來改變模式暫存器設置（MRS）。在此情況下，RL（AL+CL）、寫入時延（WL）、CAS時延（CL）、寫入命令（WR）、列位址選通（RAS）、行位址選通（CAS）以及類似者可儲存於MRS中。
第一排組105及第二排組106中的一者可經組態以在普通模式中執行讀取或寫入操作。在本揭露內容的實施例中，第一排組105及第二排組106中的一者可在普通模式中激活。
第一排組105及第二排組106可經組態以在PIM模式中同時操作。在本揭露內容的實施例中，第一排組105及第二排組106可在PIM模式中同時激活。為易於描述，在圖1中僅說明兩個排組105及排組106。然而，超過兩個排組可提供於記憶體裝置100中。
處理單元PE（ALU）107可經組態以在PIM模式中在第一排組105的第一資料及第二排組106的第二資料上執行操作。類似地，處理單元PE（ALU）107可經組態以在第三排組的第三資料及第四排組的第四資料上執行操作。
記憶體介面電路110可經組態以提供與控制器200的主機介面電路210介接。記憶體介面電路110可經由多個引腳連接至控制器200。多個引腳可包含用於傳輸時脈信號CLK的引腳、用於傳輸控制信號C及R的引腳以及用於傳輸資料DQ的引腳。控制器200可經由多個引腳連接至記憶體裝置100，且可經組態以控制記憶體裝置100。控制器200可包含模式產生器201、刷新管理單元202、記憶體參數管理單元203、MRS管理單元204以及主機介面電路210。
模式產生器201可經組態以使用刷新相關模式資訊、記憶體參數相關模式資訊或MRS相關模式資訊來產生普通模式及PIM模式中的一者。
刷新管理單元202可經組態以輸出刷新相關模式資訊。舉例而言，刷新管理單元202可輸出對應於普通模式的每排組刷新（per-bank refresh；PBR）模式資訊及對應於PIM模式的全排組刷新（all-bank refresh；ABF）模式資訊。
記憶體參數管理單元203可經組態以輸出記憶體參數相關模式資訊。舉例而言，記憶體參數管理單元203可輸出對應於普通模式的記憶體參數模式資訊及對應於PIM模式的記憶體參數模式資訊。
MRS管理單元204可經組態以輸出MRS相關模式資訊。舉例而言，MRS管理單元204可輸出對應於普通模式的MRS模式資訊及對應於PIM模式的MRS模式資訊。
模式產生器201、刷新管理單元202、記憶體參數管理單元203以及MRS管理單元204可統稱為模式控制器。模式控制器可由電路實施。
在本揭露內容的實施例中，控制器200可組態為額外晶片或可與記憶體裝置100整合。舉例而言，控制器200可實施於主板上。此外，控制器200可以是包含於微處理器中的積體記憶體控制器（integrated memory controller；IMC）。此外，控制器200可安置於輸入/輸出集線器中。此外，包含控制器200的輸入/輸出集線器可稱作記憶體控制器集線器（memory controller hub；MCH）。
大體而言，PIM模式改變使得記憶體裝置的內部操作改變。舉例而言，普通讀取具有對應於回應於讀取命令的單元資料至輸入/輸出端子的傳輸的讀取延遲。另一方面，PIM讀取具有對應於回應於讀取命令的單元資料至輸入/輸出端子的傳輸的讀取延遲。由於多個排組在PIM模式中同時操作，故PIM模式可根據內部噪聲環境而改變。出於此原因，與核心容限相關聯的參數具有雙重性。
根據本揭露內容的實例實施例的記憶體系統10可根據普通模式/PIM模式來改變刷新、記憶體參數或MRS。因此，記憶體系統10可根據操作模式來建立理想環境以顯著提高PIM操作效能。此外，記憶體系統10可發起用於改變普通模式及PIM模式的操作以防止無效記憶體操作。此外，當改變預期的操作模式時，記憶體系統10可防止不必要的設定以改良整個系統效能。此外，當記憶體系統10並不在PIM模式中操作時，記憶體系統10可防止記憶體裝置的效能降級。
下文中，將更詳細地描述用於動態模式改變的控制器200的雙重模式結構。
圖3是說明根據本揭露內容的實例實施例的刷新管理單元202的視圖。參考圖3，刷新管理單元202可包含刷新命令產生器202-1及解碼器202-2。
刷新命令產生器202-1可產生對應於普通模式的第一刷新信號及對應於PIM模式的第二刷新信號。在本揭露內容的實施例中，第一刷新信號及第二刷新信號可彼此互補。第一刷新信號及第二刷新信號可自刷新命令產生器202-1提供至解碼器202-2。第一刷新信號及第二刷新信號可經由不同引腳輸出。
解碼器202-2可輸出第一刷新信號及第二刷新信號中的一者作為刷新相關模式資訊REF。
圖4是說明根據本揭露內容的實例實施例的記憶體參數管理單元203的視圖。參考圖4，記憶體參數管理單元203可包含記憶體參數計數器203-1及解碼器203-2。
記憶體參數計數器203-1可產生對應於普通模式的第一記憶體參數信號及對應於PIM模式的第二記憶體參數信號。在本揭露內容的實施例中，第一記憶體參數信號及第二記憶體參數信號可彼此互補。
解碼器203-2可輸出第一記憶體參數信號及第二記憶體參數信號中的一者作為記憶體參數相關模式資訊MPS。舉例而言，當接收第一記憶體參數信號及第二記憶體參數信號中的一者時，解碼器203-2可輸出記憶體參數相關模式資訊MPS。
為易於描述，在圖4中僅說明一個記憶體參數計數器，但應理解，本揭露內容不限於此。
圖5是說明根據本揭露內容的實例實施例的MRS管理單元204的視圖。參考圖5，MRS管理單元204可包含WR計數器204-1、WL計數器204-3、RAS計數器204-5以及解碼器204-2、解碼器204-4以及解碼器204-6。
WR計數器204-1可產生對應於普通模式的第一WR信號及對應於PIM模式的第二WR信號。在本揭露內容的實施例中，第一WR信號及第二WR信號可彼此互補。解碼器204-2可自WR計數器204-1接收第一WR信號及第二WR信號中的一者且輸出第一WR信號及第二WR信號中的一者作為WR MRS相關模式資訊MRS1。
WL計數器204-3可產生對應於普通模式的第一WL信號且經由第一引腳輸出第一WL信號，且產生對應於PIM模式的第二WL信號且經由第二引腳輸出第二WL信號。在本揭露內容的實施例中，第一WL信號及第二WL信號可以是互補信號。解碼器204-4可輸出第一WL信號及第二WL信號中的一者作為WL MRS相關模式資訊MRS2。
RAS計數器204-5可產生對應於普通模式的第一RAS信號及對應於PIM模式的第二RAS信號。在本揭露內容的實施例中，第一RAS信號及第二RAS信號可彼此互補。解碼器204-6可輸出第一RAS信號及第二RAS信號中的一者作為RAS MRS相關模式資訊MRS3。
雖然圖5中所說明的MRS管理單元204僅將WR、WL以及RAS信號輸出至解碼器204-2、解碼器204-4以及解碼器204-6，但應理解，本揭露內容不限於此且其他信號可經產生且提供至解碼器204-2、解碼器204-4以及解碼器204-6。
圖2中所說明的記憶體系統10傳輸來自控制器200的操作模式（普通模式/PIM模式）。然而，應理解，本揭露內容不限於此。操作模式（普通模式/PIM模式）可在記憶體裝置內部加以控制。換言之，可不自控制器200提供操作模式。
圖6是說明根據本揭露內容的另一實例實施例的記憶體系統20的視圖。參考圖6，記憶體系統20包含用於產生操作模式的記憶體裝置100a。圖6的記憶體系統20與圖2的記憶體系統10之間的差異在於記憶體裝置100a。
記憶體裝置100a可包含PIM模式控制器101a、第一排組105及第二排組106、處理單元107以及記憶體介面電路110。PIM模式控制器101a可包含模式控制器102a、記憶體參數控制器103以及MRS控制器104。
模式控制器102a可經組態以自控制器200接收操作模式（普通模式/PIM模式）且控制記憶體裝置100a的操作模式。
在本揭露內容的實施例中，記憶體裝置100a可在改變記憶體裝置100a的操作模式之前及之後對第一排組105及第二排組106內部地預充電。在本揭露內容的另一實施例中，控制器200可發出全排組預充電命令以在改變記憶體裝置100a的操作模式之前及之後對第一排組105及第二排組106預充電。
根據實例實施例的記憶體系統20可具有經雙重化以選擇第一操作模式（例如普通模式）及第二操作模式（例如PIM模式）的結構。在模式改變期間，對應信號可自『低』電平改變為『高』電平。應理解，本揭露內容的模式改變不限於此。
圖7是說明根據本揭露內容的另一實例實施例的記憶體系統的視圖。參考圖7，記憶體系統30可包含記憶體裝置100b及控制器200b。
記憶體裝置100b可包含PIM模式控制器101b、第一排組、第二排組以及處理單元PE。PIM模式控制器101b可包含模式選擇器101-1b、PIM模式產生器101-2b、tRAS計數器102b、tWR計數器103b以及RL控制邏輯104b。
記憶體裝置100b的模式選擇器101-1b可自控制器200b的PIM模式產生器201b接收第一操作模式資訊MD1（例如，模式改變命令）或自記憶體裝置100b的PIM模式產生器101-2b接收第二操作模式資訊MD2，且作為對其的回應，可選擇是否在第一操作模式或是第二操作模式中操作。舉例而言，模式選擇器101-1b可輸出具有對應於第一操作模式的低電平L的模式選擇信號MSEL，或可輸出具有對應於第二操作模式的高電平H的模式選擇信號MSEL。模式選擇器101-1b及PIM模式產生器101-2b可稱作PIM模式控制器。
tRAS計數器102b、tWR計數器103b以及RL控制邏輯104b中的每一者可回應於模式選擇信號MSEL而判定是否在第一操作模式或第二操作模式中操作。
控制器200b的PIM模式產生器201b可接收刷新信號REF、至少一個記憶體參數信號MPS以及多個MRS信號MRS1、MRS信號MRS2以及MRS信號MRS3，且可接收第一操作模式及第二操作模式中的一者且產生對應於所選模式的第一操作模式資訊MD1。
刷新管理單元202b可輸出具有對應於第一操作模式的低電平L的刷新信號REF或具有對應於第二操作模式的高電平H的刷新信號REF。刷新命令產生器202-1b可回應於刷新激活信號而輸出全排組刷新命令ABR或每排組刷新命令RBR。刷新激活信號可以是REFEN。
記憶體參數管理單元203b可輸出具有對應於第一操作模式的低電平L的至少一個記憶體參數信號MPS或具有對應於第二操作模式的高電平H的至少一個參數信號MPS。
MRS管理單元204b可輸出具有對應於第一操作模式的低電平L的MRS信號MRS1至MRS信號MRS3，或具有對應於第二操作模式的高電平H的MRS信號MRS1至MRS信號MRS3。
應理解，圖7中所說明的tRAS計數器102b、tWR計數器103b以及RL控制邏輯104b僅是實例。可存在除tRAS、tWR以及RL以外的各種因素，所述因素是可由模式選擇信號MSEL選擇的模式。
下表說明模式改變的實例。 表1
因素 模式1 模式2
刷新 每排組刷新 全排組刷新
tRCD/tRAS 15ns/33ns 20ns/38ns
RL 20 10
在第一操作模式中，刷新操作可以是每排組刷新操作，tRCD可以是15奈秒，tRAS可以是33奈秒，且RL可以是20。在第二操作模式中，刷新操作可操作全排組刷新，tRCD可以是20奈秒，tRAS可以是38奈秒，且RL可以是10。應理解，第一操作模式及第二操作模式的上文所提及的值僅是實例值。
在第一操作模式中，記憶體裝置100b可在多個排組上執行普通讀取/寫入操作。在第二操作模式中，記憶體裝置100b可在第一排組及第二排組上執行預定內部操作（例如，XOR運算、卷積運算、加密/解密操作以及類似者）。
在本揭露內容的實施例中，在第二操作模式中，可同時激活第一排組及第二排組。在本揭露內容的另一實施例中，在第二操作模式中，可在不同時間點處激活第一排組及第二排組。
根據本揭露內容的實例實施例的記憶體系統可傳輸呈命令形式的模式資訊。
圖8是說明根據本揭露內容的另一實例實施例的記憶體系統40的視圖。參考圖8，記憶體系統40可包含記憶體裝置300及控制器400。記憶體裝置300及控制器400可經由對應介面電路310及介面電路410傳輸及接收模式資訊。在圖8中，為易於描述，說明時脈信號CLK、列位址信號R、行位址信號C以及資料信號DQ。應理解，各種其他信號可在介面電路310與介面電路410之間傳輸。
PIM模式控制器302可自命令解碼器361接收模式暫存器啟用信號MR_EN及操作碼OP且可輸出模式選擇信號MSEL。tRAS計數器303、tWR計數器304以及RL控制邏輯305可回應於模式選擇信號MSEL而判定是否在普通模式或PIM模式中操作。時脈分頻器306可經組態以接收時脈信號CLK且輸出適於處理單元PE的操作時脈信號PE_CLK。在本揭露內容的實施例中，操作時脈信號PE_CLK可具有比時脈信號CLK低的頻率。PIM模式控制器302、tRAS計數器303、tWR計數器304以及RL控制邏輯305以及時脈分頻器306可構成單一智慧財產權（intellectual property；IP），且因此，可稱作PIM模式控制器301。
命令解碼器361可接收時脈信號CLK、控制信號R及控制信號C以及資料信號DQ，且可解碼接收到的控制信號R及控制信號C及接收到的資料信號DQ以判定操作模式。命令解碼器361可輸出對應於操作模式的操作碼OP及模式暫存器啟用信號MR_EN。
圖9是說明圖8中所說明的操作碼OP的實例的視圖。參考圖9，在默認模式（普通模式）中，操作碼OP可以是『0000000X』，其中X是任何值。當所有排組進入PIM模式時，操作碼OP可以是『1100101X』。當僅排組0至排組7進入PIM模式時，操作碼OP可以是『0110101X』。當所有排組離開PIM模式時，操作碼OP可以是『1101010X』。
圖10是說明與根據本揭露內容的實例實施例的記憶體系統的模式改變相關聯的時序的視圖。參考圖10，當在普通模式操作期間接收模式改變命令MRS、記憶體陣列MA[4:0]以及操作碼OP[7:0]時，指示PIM模式的模式選擇信號MSEL可回應於模式改變命令MRS而自低電平改變為高電平。在同一時間，可產生藉由對時脈信號CLK進行分頻獲得的內部操作時脈信號PE_CLK。
在本揭露內容的實施例中，在PIM模式中，可回應於第一排組激活命令B0 ACT及第二排組激活命令B1 ACT而激活第一排組及第二排組。在本揭露內容的實施例中，其中記憶體陣列MA[4:0]對應於『01000』的排組可進入PIM模式。在本揭露內容的實施例中，排組可回應於操作碼OP[7:0]而進入或離開PIM模式。
在圖8至圖10中，模式改變由模式改變命令執行。然而，本揭露內容不必限於此。本揭露內容的模式資訊可藉由不同控制信號以各種組合傳輸。舉例而言，模式改變可由主動命令ACT及預充電命令PRE執行。
圖11是說明根據本揭露內容的另一實例實施例的記憶體系統50的視圖。參考圖11，記憶體系統50可包含記憶體裝置300a及控制器400a。
記憶體裝置300a可使用主動信號ACT及預充電信號PRE執行模式改變。不同於圖8中所說明的命令解碼器361，記憶體裝置300a的命令解碼器361a可使用主動信號ACT、排組位址/列位址BA/RA以及預充電信號PRE以執行模式改變。
PIM模式控制器302a、tRAS計數器303、tWR計數器304以及RL控制邏輯305以及時脈分頻器306可構成單一智慧財產權（IP），且因此，可稱作PIM模式控制器301a。
圖12是說明與圖11中所說明的記憶體系統50的模式改變相關聯的時序的視圖。參考圖12，PIM模式條目可使用RA/BA程式碼（例如，特定程式碼）及主動命令ACT形成。此外，PIM模式離開可藉由預定RA/BA程式碼、主動命令ACT以及相同BA的預充電命令PRE的組合來形成。此外，供應給處理單元PE的時脈PE_CLK可使用由內部PIM模式控制器產生的信號MSEL來控制（接通/斷開）。特定程式碼可藉由BA[3:0]及RA[15:0]傳輸以執行模式設定。
圖13是說明根據本揭露內容的實例實施例的記憶體裝置700的視圖。
參考圖13，記憶體裝置700可包含PIM模式控制器701、多個處理單元（PE）707、記憶體單元陣列710、列解碼器720、行解碼器730、感測放大器電路740、位址暫存器750、排組控制邏輯752、刷新計數器754、列位址多工器756、行位址鎖存器758、控制邏輯760、恢復控制電路766、時序控制電路764、輸入/輸出閘控電路770、錯誤校正電路780、資料輸入/輸出緩衝器782以及PBT電路790。
PIM模式控制器701可控制記憶體裝置700的操作模式以動態地改變為普通模式或PIM模式，如參考圖1至圖12所描述。
處理單元（PE）707中的每一者可經組態以執行在PIM模式中激活的排組的操作。
記憶體單元陣列710可包含第一排組711至第八排組718。應理解，記憶體單元陣列710的排組的數目不限於此。舉例而言，少於或多於八個排組可包含於記憶體單元陣列710中。
列解碼器720可包含分別連接至第一排組711至第八排組718的第一排組列解碼器721至第八排組列解碼器728。
行解碼器730可包含分別連接至第一排組711至第八排組718的第一排組行解碼器731至第八排組行解碼器738。
感測放大器電路740可包含分別連接至第一排組711至第八排組718的第一排組感測放大器741至第八排組感測放大器748。
第一排組711至第八排組718、第一排組列解碼器721至第八排組列解碼器728、第一排組行解碼器731至第八排組行解碼器738以及第一排組感測放大器741至第八排組感測放大器748可分別構成第一排組至第八排組。第一排組711至第八排組718中的每一者可包含在字元線WL及位元線BL的相交點處形成的多個記憶體單元MC。
位址暫存器750可自外部記憶體控制器接收及儲存位址ADDR，所述位址ADDR具有排組位址BANK_ADDR、列位址ROW_ADDR以及行位址COL_ADDR。位址暫存器750可將接收到的排組位址BANK_ADDR提供至排組控制邏輯752，可將接收到的列位址ROW_ADDR提供至列位址多工器756，且可將接收到的行位址COL_ADDR提供至行位址鎖存器758。
排組控制邏輯752可回應於排組位址BANK_ADDR而產生排組控制信號。在第一排組列解碼器721至第八排組列解碼器728當中，對應於排組位址BANK_ADDR的排組列解碼器可回應於排組控制信號而激活。在第一排組行解碼器731至第八排組行解碼器738當中，對應於排組位址BANK_ADDR的排組行解碼器可回應於排組控制信號而激活。
列位址多工器756可自位址暫存器750接收列位址ROW_ADDR，且可自刷新計數器754接收刷新列位址REF_ADDR。列位址多工器756可將列位址ROW_ADDR或刷新列位址REF_ADDR選擇性地輸出為列位址RA。自列位址多工器756輸出的列位址RA可應用於第一排組列解碼器721至第八排組列解碼器728中的每一者。
在第一排組列解碼器721至第八排組列解碼器728當中，由排組控制邏輯752激活的排組列解碼器可解碼自列位址多工器756輸出的列位址RA以激活對應於列位址的字元線。舉例而言，所激活排組列解碼器可將字元線驅動電壓施加至對應於列位址的字元線。此外，在激活對應於列位址的字元線的同時，所激活排組列解碼器可激活對應於自恢復控制電路766輸出的冗餘列位址的冗餘字元線。
行位址鎖存器758可自位址暫存器750接收行位址COL_ADDR，且可暫時儲存接收到的行位址COL_ADDR。行位址鎖存器758可在突發模式中逐步地增加接收到的行位址COL_ADDR。行位址鎖存器758可將暫時儲存或逐步增加的行位址COL_ADDR施加至第一排組行解碼器731至第八排組行解碼器738中的每一者。
在第一排組行解碼器731至第八排組行解碼器738當中，由排組控制邏輯752激活的排組行解碼器可經由輸入/輸出閘控電路770激活對應於排組位址BANK_ADDR及行位址COL_ADDR的感測放大器。此外，所激活排組行解碼器可回應於自恢復控制電路766輸出的行恢復信號CRP而執行行恢復操作。
控制邏輯760可經組態以控制記憶體裝置700的操作。舉例而言，控制邏輯760可產生控制信號以使得半導體記憶體裝置700執行寫入操作或讀取操作。控制邏輯760可包含經組態以解碼自記憶體控制器接收到的命令CMD的命令解碼器761及經組態以設置記憶體裝置700的操作模式的模式暫存器或模式暫存器設置762。
舉例而言，命令解碼器761可解碼寫入啟用信號/WE、列位址選通信號/RAS、行位址選通信號/CAS、晶片選擇信號/CS以及類似者，以產生對應於命令CMD的操作控制信號ACT、操作控制信號PCH、操作控制信號WE以及操作控制信號RD。控制邏輯760可將操作控制信號ACT、操作控制信號PCH、操作控制信號WE以及操作控制信號RD提供至時序控制電路764。操作控制信號ACT、操作控制信號PCH、操作控制信號WR以及操作控制信號RD可包含主動信號ACT、預充電信號PCH、寫入信號WR以及讀取信號RD。時序控制電路764可產生第一控制信號CTL1及第二控制信號CTL2，且可將第一控制信號CTL1及第二控制信號CTL2提供至記憶體單元陣列710，所述第一控制信號CTL1回應於操作控制信號ACT、操作控制信號PCH、操作控制信號WR以及操作控制信號RD而控制字元線WL的電壓電平，所述第二控制信號CTL2回應於操作控制信號ACT、操作控制信號PCH、操作控制信號WR以及操作控制信號RD而控制位元線BL的電壓電平。
恢復控制電路766可產生恢復控制信號CRP及恢復控制信號SRP以用於基於位址ADDR的列位址ROW_ADDR及行位址COL_ADDR（或存取位址）及相應字元線的融合資訊而控制排組的至少一個第一單元區及第二單元區的恢復操作。恢復控制電路766可將冗餘列位址提供至對應排組列解碼器，可將行恢復信號CRP提供至對應排組行解碼器，且可將所選信號及啟用信號SRA提供至與對應冗餘陣列區塊相關聯的區段控制電路。舉例而言，啟用信號SRA可提供至列解碼器720。
恢復控制電路766可在儲存於模式暫存器設置762中的hPPR模式中回應於位址ADDR而產生hPPR字元線啟用信號。此外，恢復控制電路766可在儲存於模式暫存器設置762中的sPPR模式中回應於位址ADDR而產生sPPR字元線啟用信號sPPR_WL_EN。此外，恢復控制電路766可在儲存於模式暫存器設置762中的sPPR_OFF模式中斷開sPPR邏輯，且可產生普通字元線啟用信號以存取先前資料。在本揭露內容的實施例中，恢復控制電路766可基於位址ADDR及融合資訊而改變恢復單元。舉例而言，恢復控制電路766可基於位址ADDR及融合資訊而改變恢復位址位元的類型及數目。
輸入/輸出閘控電路770可包含輸入/輸出閘控電路。連同電路閘控輸入/輸出資料，輸入/輸出閘控電路中的每一者可包含輸入資料掩碼邏輯、經組態以儲存自第一排組711至第八排組718輸出的資料的資料鎖存器以及經組態以將資料寫入至第一排組711至第八排組718的寫入驅動器。
待自第一排組711至第八排組718中的一者讀取的碼字CW由對應於一個排組的感測放大器感測，且可儲存於讀取資料鎖存器中。在ECC解碼由錯誤校正電路780執行之後，儲存於讀取資料鎖存器中的碼字CW可經由資料輸入/輸出緩衝器782提供至記憶體控制器。在ECC編碼由錯誤校正電路780執行之後，待寫入至第一排組711至第八排組718中的一者的資料DQ可經由寫入驅動器寫入至一個排組。
資料輸入/輸出緩衝器782可基於在寫入操作期間自記憶體控制器提供的時脈信號CLK而將資料DQ提供至錯誤校正電路780，且可在讀取操作期間將自錯誤校正電路780提供的資料DQ提供至記憶體控制器。
錯誤校正電路780可基於在寫入操作期間自資料輸入/輸出緩衝器782提供的資料DQ的資料位元而產生奇偶校驗位元且可將包含資料DQ及奇偶校驗位元的碼字CW提供至輸入/輸出閘控電路770，且輸入/輸出閘控電路770可將程式碼字元寫入至排組，例如，第一排組711至第八排組718中的一者。
此外，錯誤校正電路780可在讀取操作期間自輸入/輸出閘控電路770接收自一個排組讀取的碼字CW。錯誤校正電路780可使用包含於讀取碼字CW中的奇偶校驗位元在資料DQ上執行ECC解碼，以校正包含於資料DQ中的至少一個錯誤位元且將校正的錯誤位元提供至資料輸入/輸出緩衝器782。
PBT電路790可經組態以在自控制器200（參見圖2）及排組中的每一者接收到的測試資料TDATA上執行並行測試操作，以在錯誤可校正時執行恢復操作且基於其結果而輸出結果值。
此外，PBT電路790可經組態以回應於測試通過信號PBTPASS而使排組通過，而無關於對應排組的測試操作的結果值。在本揭露內容的實施例中，測試通過信號PBTPASS可在並行位元測試操作期間自模式暫存器設置762輸出。
即使當根據本揭露內容的實例實施例的記憶體裝置700包含不可使用恢復控制電路766校正的排組時，記憶體裝置700亦可回應於測試通過信號PBTPASS而在恢復不可校正排組的輸出端子上執行掩碼處理。因此，記憶體裝置700可控制每一排組的輸出端子，從而允許有缺陷晶片作為良好晶片操作。
圖14是說明根據本揭露內容的實例實施例的記憶體裝置的內部操作過程的梯形圖。下文中，將參考圖1至圖14描述記憶體裝置MEM的內部操作過程。
記憶體裝置MEM可自控制器CNTL接收模式改變請求（S10）。在本揭露內容的實施例中，模式改變請求可包含模式改變命令。在本揭露內容的另一實施例中，模式改變請求可包含對應於多個控制信號的組合的模式資訊。
記憶體裝置MEM可回應於用於改變操作模式的模式改變請求而設置記憶體裝置MEM的操作模式（S11）。舉例而言，在步驟S11中，操作模式可回應於用於將操作模式自普通模式改變為PIM模式的模式改變請求而設置為PIM模式。記憶體裝置MEM可自控制器CNTL接收內部操作請求（S12）。記憶體裝置MEM可回應於內部操作請求而執行內部操作（S13）。在內部操作完成之後，記憶體裝置MEM可將完成資訊傳輸至控制器CNTL（S14）。
記憶體裝置MEM可自控制器CNTL接收用於將操作模式自PIM模式改變為普通模式的模式改變請求（S15）。
在本揭露內容的實施例中，模式改變請求可包含用於改變模式暫存器設置（MRS）的設置值的資訊。在本揭露內容的實施例中，操作模式的改變可包含回應於模式改變請求而改變MRS相關操作碼值。在本揭露內容的實施例中，模式改變請求可包含主動命令及預充電命令。在本揭露內容的實施例中，可自控制器接收到時脈，且可對接收到的時脈進行分頻以產生內部操作時脈。
圖15是說明根據本揭露內容的實例實施例的執行至少一個命令/位址校準的記憶體系統的視圖。
參考圖15，記憶體系統1000可包含控制器1800及記憶體裝置1900。控制器1800可包含時脈產生器1801、命令/位址（CA）產生器1802、命令/位址參考產生器1803、暫存器1804、比較器1806、相位/時序控制器1808以及資料輸入/輸出單元1810及資料輸入/輸出單元1812。控制器1800可經由時脈信號線將由時脈產生器1801產生的時脈信號CK提供至記憶體裝置1900。
在本揭露內容的實施例中，記憶體系統1000可包含介面中的命令/位址的額外參考信號（CA_Ref）線。命令/位址的參考信號（CA_Ref）線可用於在校準模式中傳輸及接收命令/位址的參考信號CA_Ref及/或命令/位址的參考值。
使用命令/位址的參考值的校準結果值可提供至相位/時序控制器1808以調整命令/位址信號CA的相位/時序。由於額外命令/位址參考信號（CA_Ref）線，可執行校準操作以調整命令/位址CA的相位/時序，同時執行傳輸命令/位址（CA）信號的操作。
CA產生器1802可產生具有回應於相位/時序控制器1808的控制信號CTR而調整的相位或時序的命令/位址信號CA，且可經由CA匯流排將命令/位址信號CA傳輸至記憶體裝置1900。
命令/位址參考產生器1803可經組態為與命令/位址產生器1802相同，且可產生第一命令/位址參考信號CA_Ref1（與由命令/位址產生器1802產生的命令/位址信號CA相同的信號）。
第一命令/位址參考信號CA_Ref1可提供至暫存器1804。此外，第一命令/位址參考信號CA_Ref1可經由資料輸出單元1812傳輸至CA參考匯流排且經由CA參考匯流排提供至記憶體裝置1900。
暫存器1804可儲存第一命令/位址參考信號CA_Ref1。比較器1806可將儲存於暫存器1804中的第一命令/位址參考信號CA_Ref1與自資料輸入單元1810輸出的第三命令/位址參考信號CA_Ref3進行比較。比較器1804可將第一命令/位址參考信號CA_Ref1的資料與第三命令/位址參考信號CA_Ref3的資料進行比較以產生通過或未通過信號P/F。
相位/時序控制器1808可根據比較器1806的通過或未通過信號P/F來產生指示命令/位址信號CA的相移的控制信號CTR。控制信號CTR可調整命令/位址信號CA的相位或時序以產生經相位調整命令/位址信號CA。
資料輸入單元1810可自記憶體裝置1900接收經由CA參考匯流排傳輸的第二命令/位址參考信號CA_Ref2且可將接收到的第二命令/位址參考信號CA_Ref2傳輸至比較器1806作為第三命令/位址參考信號CA_Ref3。
資料輸出單元1812可接收由命令/位址參考產生器1803產生的第一命令/位址參考信號CA_Ref1，且將接收到的第一命令/位址參考信號CA_Ref1傳輸至CA參考匯流排。
記憶體裝置1900可包含時脈緩衝器1902、命令/位址（CA）接收器1904、命令/位址參考接收器1906以及資料輸入/輸出單元1908及資料輸入/輸出單元910。時脈緩衝器1902可接收經由時脈信號線傳輸的時脈信號CK以產生內部時脈信號ICK。CA接收器1904可回應於內部時脈信號ICK而接收經由CA匯流排傳輸的晶片選擇信號/CS、時脈啟用信號CKE以及命令/位址信號CA。
時脈啟用信號CKE可用作偽命令，所述偽命令充當經由CA匯流排傳輸的命令/位址信號CA的讀取命令。當啟用時脈啟用信號CKE時，CA接收器1904可接收命令/位址信號CA。
資料輸入單元1908可接收經由CA參考匯流排自控制器1800傳輸的第一命令/位址參考信號CA_Ref1，且可將接收到的第一命令/位址參考信號CA_Ref1傳輸至命令/位址參考接收器1906。命令/位址參考接收器1906可經組態為與CA接收器1904相同。命令/位址參考接收器1906可回應於內部時脈信號ICK而使用經由CA參考匯流排傳輸的晶片選擇信號/CS、時脈啟用信號CKE以及第一命令/位址參考信號CA_Ref1以產生第二命令/位址參考信號CA_Ref2。
第二命令/位址參考信號CA_Ref2可與由回應於內部時脈信號ICK而接收經由CA匯流排傳輸的晶片選擇信號/CS、時脈啟用信號CKE以及命令/位址信號CA的CA接收器1904輸出的信號相同。第二命令/位址參考信號CA_Ref2可經由資料輸出單元1910傳輸至CA參考匯流排。
下文中，將描述由記憶體系統1000執行的CA校準。控制器1800的CA產生器1802可回應於相位/時序控制器1808的控制信號CTR而調整命令/位址信號CA的相位或時序，且可將經相位調整或經時序調整的命令/位址信號CA傳輸至CA匯流排。命令/位址參考產生器1803可產生第一命令/位址參考信號CA_Ref1（其是與命令/位址信號CA相同的信號），且可將第一命令/位址參考信號CA_Ref1傳輸至CA參考匯流排。
記憶體裝置1900的CA參考接收器1906可根據內部時脈信號ICK及時脈啟用信號CKE來接收第一命令/位址參考信號CA_Ref1以產生第二命令/位址參考信號CA_Ref2。記憶體裝置1900的第二命令/位址參考信號CA_Ref2可經由CA參考匯流排傳輸。
記憶體裝置1900可將經由CA參考匯流排傳輸的第二命令/位址參考信號CA_Ref2傳輸至比較器1806作為第二命令/位址參考信號CA_Ref2。比較器1806可將第一命令/位址參考信號CA_Ref1的資料與第二命令/位址參考信號CA_Ref2的資料進行比較以產生通過或未通過信號P/F。應注意，第二命令/位址參考信號CA_Ref2藉由資料輸入單元1810轉換成第三命令/位址參考信號CA_Ref3。相位/時序控制器1808可根據比較器1806的通過或未通過信號P/F來產生指示命令/位址信號CA的相移的控制信號CTR。CA產生器1802可產生具有根據控制信號CTR調整的相位的命令/位址信號CA。
由於此類CA校準操作的重複，控制器1800的相位/時序控制器1808可判定所通過位置的中間是命令/位址信號（CA）窗口的中間，且可產生命令/位址信號CA以使得命令/位址信號（CA）窗口的中間安置於時脈信號CK的邊緣上且將所產生命令/位址信號CA傳輸至記憶體裝置1900。因此，記憶體裝置1900可接收時脈信號CK的上升/下降邊緣上的命令/位址信號CA，其中有效窗口的中間安置於一對時脈信號CK及時脈信號CKB的上升/下降邊緣上。
根據本揭露內容的實例實施例的記憶體系統1000可包含產生PIM模式的控制器1800及自控制器1800接收模式資訊以控制操作模式的記憶體裝置1900。
控制器1800可更包含PIM模式產生器1820以用於產生對應於PIM/普通模式中的一者的模式資訊。PIM模式產生器1820可根據PIM/普通模式來判定記憶體參數/MRS設定/刷新類型。
記憶體裝置1900可包含PIM模式控制器1920以用於接收模式資訊以在PIM模式或普通模式中操作。PIM模式控制器1920可基於模式資訊而判定刷新類型、設置MSR、調整AC參數或判定刷新模式。
根據本揭露內容的實例實施例的記憶體系統可安置於單一基底上。
圖16是說明根據本揭露內容的實例實施例的記憶體系統2000的視圖。參考圖16，記憶體系統2000可包含安裝在基底2001上的控制器晶片2100及記憶體晶片2200。在本發明概念的實施例中，控制器晶片2100及記憶體晶片2200可經由具有中介件的基底2001連接。控制器晶片2100及記憶體晶片2200中的每一者可經組態以執行圖1至圖15中所描述的動態模式改變。
根據本揭露內容的實例實施例的記憶體裝置可應用於計算系統。
圖17是說明根據本揭露內容的另一實例實施例的計算系統300的視圖。參考圖17，計算系統3000可包含至少一個揮發性記憶體模組（DIMM）3100、至少一個非揮發性記憶體模組（NVDIMM）3200以及至少一個中央處理單元（CPU）3300。
計算系統3000可以是多個裝置中的一者，諸如電腦、攜帶型電腦、超行動個人電腦（ultra-mobile personal computer；UMPC）、工作站、資料伺服器、上網本、個人資料助理（personal data assistant；PDA）、網頁平板電腦、無線電話、行動電話、智慧型電話、電子書、攜帶型多媒體播放器（portable multimedia player；PMP）、數位相機、記數位聲訊錄器/播放器、數位照片/視訊記錄器/播放器、攜帶型競賽機、導航系統、黑匣子、三維（three-dimensional；3D）電視、能夠無線地傳輸及接收資訊的裝置、可穿戴式裝置、構成本籍網路的各種電子裝置中的一者、構成電腦網路的各種電子裝置中的一者、構成車載資訊系統網路的各種電子裝置中的一者、射頻識別（radio-frequency identification；RFID）、構成計算系統的各種電子裝置中的一者或類似者。
至少一個非揮發性記憶體模組3200可包含至少一個非揮發性記憶體。在本揭露內容的實例實施例中，至少一個非揮發性記憶體可包含NAND快閃記憶體、豎直NAND快閃記憶體（vertical NAND flash memory；VNAND）、NOR快閃記憶體、電阻式隨機存取記憶體（resistive random access memory；RRAM）、相變記憶體（PRAM）、磁阻式隨機存取記憶體（MRAM）、鐵電隨機存取記憶體（FRAM）、自旋轉移力矩隨機存取記憶體（spin transfer toque random access memory；STT-RAM）、閘流體隨機存取記憶體（thyristor random access memory；TRAM）或類似者。
在本揭露內容的實施例中，記憶體模組3100及記憶體模組3200中的至少一者可包含介面電路IF以及PIM模式控制器以使得至少一個記憶體模組可執行參考圖1至圖15所描述的動態模式改變。
在本揭露內容的實施例中，記憶體模組3100及記憶體模組3200可根據DDRx介面（其中x為1或大於1的整數）來連接至至少一個中央處理單元3300。
至少一個中央處理單元3300可控制揮發性記憶體模組3100及非揮發性記憶體模組3200。在本揭露內容的實施例中，至少一個中央處理單元3300可包含通用微處理器、多核心處理器、數位信號處理器（digital signal processor；DSP）、特殊應用積體電路（application specific integrated circuit；ASIC）或其組合。
根據本揭露內容的實例實施例的內部操作方法可執行於經堆疊記憶體封裝晶片中。
圖18是說明根據本揭露內容的另一實例實施例的計算系統400的視圖。參考圖18，計算系統4000可包含主機處理器4100及由主機處理器4100控制的至少一個記憶體封裝晶片4210。
在本揭露內容的實施例中，主機處理器4100及記憶體封裝晶片4210可經由通道4001傳輸及接收資料。
記憶體封裝晶片4210可包含經堆疊記憶體晶片及控制器晶片。如圖18中所說明，記憶體封裝晶片4210可包含安置於DRAM控制器晶片上的多個DRAM晶片。應理解，根據本揭露內容的記憶體封裝晶片的組態不限於此。
在本揭露內容的實施例中，記憶體晶片中的每一者可經組態以執行圖1至圖17中所描述的動態模式改變及內部操作。然而，本揭露內容不必限於此。內部操作可執行於記憶體封裝晶片4210的經堆疊記憶體晶片與控制器晶片之間。在此情況下，操作模式改變亦可以與圖1至圖17中描述的方式類似的方式動態地執行。
根據本揭露內容的實例實施例的資料通信方法可應用於資料中心。
圖19是說明根據本揭露內容的實例實施例的記憶體裝置應用於的資料中心的視圖。參考圖19，資料中心7000是收集各種類型的資料及提供服務的設施，且亦可稱作資料儲存中心。資料中心7000可以是用於管理搜尋引擎及資料庫的系統，且可以是在諸如銀行或（組織，諸如）政府機構的公司中使用的計算系統。資料中心7000可包含應用程式伺服器7100至應用程式伺服器7100n以及儲存伺服器7200至儲存伺服器7200m。應用程式伺服器7100至應用程式伺服器7100n的數目及儲存伺服器7200至儲存伺服器7200m的數目可根據本揭露內容的實例實施例不同地進行選擇，且應用程式伺服器7100至應用程式伺服器7100n以及儲存伺服器7200至儲存伺服器7200m的數目可彼此不同。
應用程式伺服器7100或儲存伺服器7200可包含處理器7110（例如，7110至7110n）及處理器7210（例如，7210至7210m）以及記憶體7120（例如，7120至7120n）及記憶體7220（例如，7220至7220m）中的至少一者。為描述儲存伺服器7200作為一實例，處理器7210可控制儲存伺服器7200的總體操作且可存取記憶體7220以執行在記憶體7220中加載的命令及/或資料。記憶體7220可以是雙資料速率同步DRAM（double data rate synchronous DRAM；DDR SDRAM）、高頻寬記憶體（high bandwidth memory；HBM）、混合式記憶體立方體（hybrid memory cube；HMC）、雙列直插式記憶體模組（dual in-line memory module；DIMM）、optane DIMM或非揮發性DIMM（non-volatile DIMM；NVMDIMM）。根據本揭露內容的實施例，可不同地選擇儲存伺服器7200中包含的處理器7210的數目。
在本揭露內容的實施例中，處理器7210及記憶體7220可提供處理器-記憶體對。在本揭露內容的實施例中，處理器7210及記憶體7220的數目可彼此不同。處理器7210可包含單核心處理器或多核心處理器。儲存伺服器7200的描述可類似地應用於應用程式伺服器7100。根據本揭露內容的實施例，應用程式伺服器7100可不包含儲存裝置7150。儲存伺服器7200可包含至少一個儲存裝置7250。儲存裝置7250可經組態以執行PIM模式與普通模式之間的動態模式改變，如參考圖1至圖18所描述。
應用程式伺服器7100至應用程式伺服器7100n以及儲存伺服器7200至儲存伺服器7200m可經由網路7300彼此通信。網路7300可使用光纖通道（fiber channel；FC）、乙太網路或類似者實施。FC可以是用於在相對高速度下的資料傳輸的媒體且可採用提供高效能/高可用性的光學開關。儲存伺服器7200至儲存伺服器7200m可根據網路7300的存取法來提供為檔案儲存、區塊儲存或物件儲存。
在本揭露內容的實例實施例中，網路7300可以是儲存區域網路（storage area network；SAN）。舉例而言，SAN可以是使用FC網路的FC-SAN且根據FC協定（FC protocol；FCP）來實施。作為另一實例，SAN可以是使用TCP/IP網路及根據TCP/IP上SCSI或網際網路SCSI（Internet SCSI；iSCSI）協定實施的IP-SAN。在本揭露內容的另一實例實施例中，網路7300可以是通用網路，諸如TCP/IP網路。舉例而言，網路7300可根據諸如乙太網路FC（FC over Ethernet；FCoE）、網路附接儲存（network attached storage；NAS）、網路組構上NVMe（NVMe over Fabrics；NVMe-oF）或類似者的協定來實施。
下文中，將提供描述，同時聚焦於應用程式伺服器7100及儲存伺服器7200。應用程式伺服器7100的描述可應用於另一應用程式伺服器7100n，且儲存伺服器7200的描述可應用於另一儲存伺服器7200m。
應用程式伺服器7100可經由網路7300將使用者或用戶端請求儲存的資料儲存在儲存伺服器7200至儲存伺服器7200m中的一者中。此外，應用程式伺服器7100可經由網路7300自儲存伺服器7200至儲存伺服器7200m中的一者獲得使用者或用戶端請求讀取的資料。舉例而言，應用程式伺服器7100可以是網頁伺服器、資料庫管理系統（database management system；DBMS）或類似者。
應用程式伺服器7100可經由網路7300存取包含於另一應用程式伺服器7100n中的記憶體7120n或儲存裝置7150n，或可經由網路7300存取包含於儲存伺服器7200至儲存伺服器7200m中的記憶體7220至記憶體7220m或儲存裝置7250至儲存裝置7250m。因此，應用程式伺服器7100可在儲存於應用程式伺服器7100至應用程式伺服器7100n及/或儲存伺服器7200至儲存伺服器7200m中的資料上執行各種操作。舉例而言，應用程式伺服器7100可執行命令以在應用程式伺服器7100至應用程式伺服器7100n及/或儲存伺服器7200至儲存伺服器7200m之間移動或拷貝資料。在此情況下，資料可經由記憶體7220至記憶體7220m自儲存伺服器7200至儲存伺服器7200m移動至儲存裝置7250至儲存裝置7250m至儲存伺服器7200至儲存伺服器7200m，或可直接移動至應用程式伺服器7100至應用程式伺服器7100n的記憶體7120至記憶體7120n。經由網路7300移動的資料可以是出於安全性或隱私而加密的資料。
為描述儲存伺服器7200作為一實例，介面7254可提供處理器7210與控制器7251之間的實體連接及NIC 7240與控制器7251之間的實體連接。舉例而言，介面7254可由直接附加儲存（direct attached storage；DAS）方法實施，其中儲存裝置7250直接連接至專用電纜。此外，舉例而言，介面1254以各種介面方式實施，所述介面方式諸如先進技術附件（Advanced Technology Attachment；ATA）、串行ATA（Serial ATA；SATA）、外部ATA（external SATA；e-SATA）、小型電腦系統介面（Small Computer Small Interface；SCSI）、串行附接SCSI（Serial Attached SCSI；SAS）、周邊PCI組件互連（PCI高速）、PCIe（NV高速）、NVMe（NVM高速）、IEEE 1394、通用串列匯流排（universal serial bus；USB）、安全數位（secure digital；SD）卡、多媒體卡（multi-media card；MMC）、嵌入式多媒體卡（embedded multi-media card；eMMC）、通用快閃儲存裝置（Universal Flash Storage；UFS）、嵌入式通用快閃儲存裝置（Embedded Universal Flash Storage；eUFS）、緊湊快閃（Compact Flash；CF）卡介面以及類似者。
儲存伺服器7200可更包含開關7230及NIC 7240。開關7230可在處理器7210的控制下將處理器7210及儲存裝置7250選擇性地彼此連接或將NIC 7240及儲存裝置7250選擇性地彼此連接。
在本揭露內容的實例實施例中，NIC 7240可包含網路介面卡、網路配接器以及類似者。NIC 7240可藉由有線介面、無線介面、藍牙介面、光學介面或類似者連接至網路7300。NIC 7240可包含內部記憶體、數位信號處理器（DSP）、主機匯流排介面以及類似者，且可經由主機匯流排介面來連接至處理器7210及/或開關7230。主機匯流排介面可實施為介面7254的上文所描述的實例中的一者。在本揭露內容的實例實施例中，NIC 7240可與處理器7210、開關7230以及儲存裝置7250中的至少一者整合。
在儲存伺服器7200至儲存伺服器7200m或應用程式伺服器7100至應用程式伺服器7100n中，處理器可將資料傳輸至儲存裝置7150至儲存裝置7150n以及儲存裝置7250至儲存裝置7250m或將命令傳輸至記憶體7120至記憶體7120n以及記憶體7220至記憶體7220m以程式化或讀取所述資料。在此情況下，資料可以是經由錯誤校正碼（error correction code；ECC）引擎校正的經錯誤校正資料。資料是經受資料匯流排倒置（data bus inversion；DBI）或資料掩蔽（data masking；DM）的資料，且可包含循環冗餘碼（cyclic redundancy code；CRC）資訊。資料可以是出於安全性或隱私而加密的資料。
儲存裝置7150至儲存裝置7150n以及儲存裝置7250至儲存裝置7250m可回應於自處理器接收到的讀取命令而將控制信號及命令/位址信號傳輸至NAND快閃記憶體裝置7252至NAND快閃記憶體裝置7252m。因此，當自NAND快閃記憶體裝置7252至NAND快閃記憶體裝置7252m讀取資料時，讀取啟用信號RE可輸入作為資料輸出控制信號以將資料輸出至DQ匯流排。資料選通DQS可使用讀取啟用信號RE來產生。命令及位址信號可根據寫入啟用信號WE的上升邊緣或下降邊緣來鎖存於頁緩衝器中。
控制器7251可控制儲存裝置7250的總體操作。儲存裝置7250至儲存裝置7250m中的每一者包含控制器7251至控制器7251m中的相應一者。在本揭露內容的實例實施例中，控制器7251可包含靜態隨機存取記憶體（SRAM）。控制器7251可回應於寫入命令而將資料寫入至NAND快閃7252，或可回應於讀取命令而自NAND快閃7252讀取資料。舉例而言，寫入命令及/或讀取命令可提供自儲存伺服器7200中的處理器7210、另一儲存伺服器7200m中的處理器7210m或應用程式伺服器7100及應用程式伺服器7100n中的處理器7110及處理器7110n。DRAM 7253可暫時地儲存（例如，緩衝）待寫入至NAND快閃7252的資料或自NAND快閃7252讀取的資料。此外，DRAM 7253可儲存後設資料。儲存裝置7250至儲存裝置7250m中的每一者包含DRAM 7253至DRAM 7253m中的相應一者。後設資料是由控制器7251產生以管理NAND快閃記憶體7252的使用者資料或資料。儲存裝置7250可包含出於安全性或隱私的安全元件（secure element；SE）。
應用程式伺服器7100至應用程式伺服器7100n中的每一者可分別包含開關7130至開關7130n以及網路介面電路7140至網路介面電路7140n。儲存伺服器7200至儲存伺服器7200m中的每一者可分別包含開關7230至開關7230m、網路介面電路7240至網路介面電路7240m。此外，儲存裝置7250至儲存裝置7250m中的每一者可分別包含網路介面電路7254至網路介面電路7254m。
本揭露內容揭露一種控制其中併入算術運算裝置PE/ALU的DRAM的方法及一種模式改變方法。根據模式，根據本揭露內容的記憶體系統可包含其中併入算術運算裝置的DRAM、用於控制DRAM的記憶體控制器、用於激活DRAM中的算術運算裝置的信號、用於改變DRAM中的模式的選擇器、用於管理DRAM刷新/參數/MRS的單元或類似者。
在本揭露內容的實施例中，其中可在多個排組中藉由單一命令同時執行ACT/RD/WR/預充電操作的在常規DRAM中不提供的模式顯著改良算術運算裝置的效能。根據本揭露內容，其中多個排組操作的模式及DRAM的普通模式（其中僅一個排組藉由一個命令操作）可在DRAM的操作期間動態地改變。由於DRAM的普通模式及其中多個排組在同一時間操作的模式的動態改變，可移除模式轉換所需的不必要的設定時間。因此，可改良系統效能。
如上文所描述，本揭露內容的實例實施例提供一種記憶體裝置、一種包含所述記憶體裝置的記憶體系統、一種控制所述記憶體裝置的控制器以及一種操作所述記憶體裝置的方法。操作模式或內部操作環境可動態地改變以在理想狀態下執行內部操作。
此外，內部操作可在理想狀態下執行以改良系統效能。
雖然已在上文展示及描述了本揭露內容的實例實施例，但所屬領域的技術人員將顯而易見，可在不脫離如所附申請專利範圍所闡述的本揭露內容的範疇的情況下進行對本揭露內容的修改及改變。
10、20、40、50、1000、2000:記憶體系統 100、100a、100b、300、300a、700、1900、MEM:記憶體裝置 101、101a、101b、301、302、301a、302a、701、1920:PIM模式控制器 101-1b:模式選擇器 101-2b、1820:PIM模式產生器 102:模式儲存器 102a:模式控制器 102b、303:tRAS計數器 103:記憶體參數控制器 103b、304:tWR計數器 104:MRS控制器 104b、305:RL控制邏輯 105:第一排組 106:第二排組 107、707、PE:處理單元 110:記憶體介面電路 200、200b、400、400a、1800、7251、7251m、CNTL:控制器 201:模式產生器 201b:PIM模式產生器 202、202b:刷新管理單元 202-1、202-1b:刷新命令產生器 202-2、203-2、204-2、204-4、204-6:解碼器 203、203b:記憶體參數管理單元 203-1:記憶體參數計數器 204、204b:MRS管理單元 204-1:WR計數器 204-3:WL計數器 204-5:RAS計數器 210:主機介面電路 306:時脈分頻器 310、410:介面電路 361、361a:命令解碼器 710:記憶體單元陣列 711:第一排組 718:第八排組 720:列解碼器 721:第一排組列解碼器 728:第八排組列解碼器 730:行解碼器 731:第一排組行解碼器 738:第八排組行解碼器 740:感測放大器電路 741:第一排組感測放大器 748:第八排組感測放大器 750:位址暫存器 752:排組控制邏輯 754:刷新計數器 756:列位址多工器 758:行位址鎖存器 760:控制邏輯 761:命令解碼器 762:模式暫存器/模式暫存器設置 764:時序控制電路 766:恢復控制電路 770:輸入/輸出閘控電路 780:錯誤校正電路 782:資料輸入/輸出緩衝器 790:PBT電路 1801:時脈產生器 1802:命令/位址產生器 1803:命令/位址參考產生器 1804:暫存器 1806:比較器 1808:相位/時序控制器 1810、1812、1908、1910:資料輸入/輸出單元 1902:時脈緩衝器 1904:命令/位址（CA）接收器 1906:命令/位址參考接收器 2001:基底 2100:控制器晶片 2200:記憶體晶片 3000、4000:計算系統 3100:揮發性記憶體模組 3200:非揮發性記憶體模組 3300:中央處理單元 4001:通道 4100:主機處理器 4210:記憶體封裝晶片 7000:資料中心 7100、7100n:應用程式伺服器 7110、7110n、7210、7210m:處理器 7120、7120n、7220、7220m:記憶體 7130、7130n、7230、7230m:開關 7140、7140n、7240、7240m、7254、7254m:網路介面電路 7150、7150n、7250、7250m:儲存裝置 7200、7200m:儲存伺服器 7252、7252m:NAND快閃記憶體裝置 7253、7253m:DRAM 7240:NIC 7254:介面 7300:網路 ABR:全排組刷新命令 ACT:主動命令 ADDR:位址 B0 ACT:第一排組激活命令 B1 ACT:第二排組激活命令 BA/RA:排組位址/列位址 BANK_ADDR:排組位址 BL:位元線 C:行位址信號 CA:命令/位址信號 CA_Ref:參考信號 CA_Ref1:第一命令/位址參考信號 CA_Ref2:第二命令/位址參考信號 CA_Ref3:第三命令/位址參考信號 CK、CKB、CLK:時脈信號 CKE:時脈啟用信號 CMD:接收到的命令 COL_ADDR:行位址 CRP:行恢復信號 CTL1:第一控制信號 CTL2:第二控制信號 CTR:控制信號 CW:碼字 DQ:資料信號 H:高電平 ICK:內部時脈信號 L:低電平 MC:記憶體單元 MD1:第一操作模式資訊 MD2:第二操作模式資訊 MPS:記憶體參數信號 MR_EN:模式暫存器啟用信號 MRS1、MRS2、MRS3:MRS信號 MSEL:模式選擇信號 OP:操作碼 P/F:通過/未通過信號 PBTPASS:測試通過信號 PCH、WE、WR、RD:操作控制信號 PE_CLK:操作時脈信號 PRE:預充電命令 R:列位址信號 RA:列位址 RBR:每排組刷新命令 RE:讀取啟用信號 REF:刷新信號 REF_ADDR:刷新列位址 ROW_ADDR:列位址 S10、S11、S12、S13、S14、S15:步驟 sPPR_WL_EN:sPPR字元線啟用信號 SRA:啟用信號 SRP:恢復控制信號 TDATA:測試資料 WL:字元線 /CS:晶片選擇信號
藉由結合隨附圖式詳細描述本揭露內容的實例實施例將更明確地理解本揭露內容的以上及其他特徵。 圖1是根據本揭露內容的實例實施例的記憶體系統的圖式。 圖2是說明根據本揭露內容的實例實施例的記憶體系統的視圖。 圖3是說明根據本揭露內容的實例實施例的刷新管理單元的視圖。 圖4是說明根據本揭露內容的實例實施例的記憶體參數管理單元的視圖。 圖5是說明根據本揭露內容的實例實施例的模式暫存器設置管理單元的視圖。 圖6是說明根據本揭露內容的另一實例實施例的記憶體系統的視圖。 圖7是說明根據本揭露內容的另一實例實施例的記憶體系統的視圖。 圖8是說明根據本揭露內容的另一實例實施例的記憶體系統的視圖。 圖9是說明圖8中所說明的操作碼的實例的視圖。 圖10是說明與根據本揭露內容的實例實施例的記憶體系統的模式改變相關聯的時序的視圖。 圖11是說明根據本揭露內容的另一實例實施例的記憶體系統的視圖。 圖12是說明與圖11中所說明的記憶體系統的模式改變相關聯的時序的視圖。 圖13是說明根據本揭露內容的實例實施例的記憶體裝置的視圖。 圖14是說明根據本揭露內容的實例實施例的記憶體裝置的內部操作過程的梯形圖。 圖15是說明根據本揭露內容的實例實施例的執行至少一個命令/位址校準的記憶體系統的視圖。 圖16是說明根據本揭露內容的實例實施例的記憶體系統的視圖。 圖17是說明根據本揭露內容的另一實例實施例的計算系統的視圖。 圖18是說明根據本揭露內容的另一實例實施例的計算系統的視圖。 圖19是說明根據本揭露內容的實例實施例的記憶體裝置應用於的資料中心的視圖。

Claims (20)

  1. 一種記憶體裝置，包括： 多個引腳，用於自外部裝置接收控制信號； 第一排組，具有第一記憶體單元，其中所述第一排組在第一操作模式及第二操作模式中激活； 第二排組，具有第二記憶體單元，其中所述第二排組在所述第一操作模式中去激活且在所述第二操作模式中激活； 處理單元，經組態以在所述第二操作模式中在自所述第一記憶體單元輸出的第一資料及自所述第二記憶體單元輸出的第二資料上執行操作；以及 記憶體內處理（PIM）模式控制器，經組態以回應於所述控制信號而選擇指示所述第一操作模式及所述第二操作模式中的一者的模式資訊且根據所述模式資訊來控制至少一個記憶體參數、至少一個模式暫存器設置（MRS）值或刷新模式。
  2. 如請求項1所述的記憶體裝置，其中所述PIM模式控制器包括經組態以基於所述模式資訊而控制所述至少一個記憶體參數的記憶體參數控制器。
  3. 如請求項1所述的記憶體裝置，其中所述PIM模式控制器包括經組態以基於所述模式資訊而改變所述至少一個MRS值的MRS控制器。
  4. 如請求項1所述的記憶體裝置，其中在所述第一操作模式中執行每排組刷新操作，且 在所述第二操作模式中執行全排組刷新操作。
  5. 如請求項1所述的記憶體裝置，其中所述至少一個記憶體參數包括激活（ACT）至內部讀取或寫入延遲時間（tRCD）、ACT至ACT或REF命令時期（tRC）、ACT至ACT命令延遲（tRRD）或四激活窗口（tFAW）。
  6. 如請求項3所述的記憶體裝置，其中改變所述至少一個MRS值包括控制具有寫入時延（WL）、行位址選通（CAS）時延（CL）、寫入命令（WR）、列位址選通（RAS）、CAS或附加時延（AL）與CL的總和的計數器。
  7. 如請求項1所述的記憶體裝置，其中所述PIM模式控制器回應於所述控制信號而動態地改變所述第一操作模式及所述第二操作模式。
  8. 如請求項1所述的記憶體裝置，更包括： 命令解碼器，經組態以接收所述控制信號且輸出對應模式改變命令， 其中所述PIM模式控制器包括： 模式選擇器，經組態以回應於所述模式改變命令而選擇所述第一操作模式及所述第二操作模式中的一者；以及 時脈分頻器，經組態以在所述第二操作模式中自所述外部裝置接收時脈且產生內部操作時脈以用於驅動所述處理單元。
  9. 如請求項1所述的記憶體裝置，其中所述第一排組及所述第二排組兩者皆在操作模式改變之前及之後預充電。
  10. 如請求項1所述的記憶體裝置，其中在操作模式改變之前及之後內部地執行全排組預充電操作。
  11. 如請求項1所述的記憶體裝置，其中所述PIM模式控制器使用預定列位址（RA）/排組位址（BA）程式碼及主動命令來進入所述第二操作模式，且使用所述預定RA/BA程式碼、所述主動命令以及BA的預充電命令的組合來離開所述PIM模式。
  12. 一種記憶體系統，包括： 記憶體裝置，經組態以回應於模式改變命令而在第一操作模式及第二操作模式中的一者中操作，其中所述記憶體裝置包含第一排組及第二排組；以及 控制器，經組態以控制所述記憶體裝置，其中所述控制器包含經組態以產生模式改變命令以用於選擇所述第一操作模式及所述第二操作模式中的一者的記憶體內處理（PIM）模式產生器， 其中所述記憶體裝置包括： 多個引腳，用於自所述控制器接收多個控制信號； PIM模式控制器，經組態以回應於所述模式改變命令而在所述第一操作模式中激活所述第一排組及所述第二排組中的一者且在所述第二操作模式中激活所述第一排組中的至少一者及所述第二排組中的至少一者；以及 處理單元，經組態以在自所激活的所述第一排組輸出的第一資料及自所激活的所述第二排組輸出的第二資料上執行操作。
  13. 如請求項12所述的記憶體系統，其中所述控制器發出排組預充電命令以用於在改變所述記憶體裝置的操作模式之前及之後對所述第一排組及所述第二排組預充電。
  14. 如請求項12所述的記憶體系統，其中所述記憶體裝置在改變所述記憶體裝置的操作模式之前及之後對所述第一排組及所述第二排組內部地預充電。
  15. 如請求項12所述的記憶體系統，其中所述控制器控制所述記憶體裝置以根據所選模式來動態地改變刷新模式、至少一個記憶體參數或模式暫存器設置（MRS）值。
  16. 如請求項12所述的記憶體系統，其中所述控制器包括： 刷新管理單元，經組態以輸出根據所選模式來選擇全排組刷新操作及每排組刷新操作中的一者的刷新資訊； 記憶體參數管理單元，經組態以根據所述所選模式來改變至少一個記憶體參數；以及 模式暫存器設置（MRS）管理單元，經組態以輸出根據所述所選模式來改變至少MRS值的MRS設定資訊。
  17. 一種操作記憶體裝置的方法，所述方法包括： 自控制器接收模式改變請求； 回應於所述模式改變請求而改變所述記憶體裝置的操作模式； 在改變的所述操作模式中接收內部操作請求；以及 回應於所述內部操作請求而在自至少兩個所激活排組輸出的資料上執行操作。
  18. 如請求項17所述的方法，其中所述模式改變請求包括改變模式暫存器設置（MRS）值的資訊。
  19. 如請求項18所述的方法，其中所述操作模式的所述改變包括回應於所述模式改變請求而改變MRS相關操作碼值。
  20. 如請求項18所述的方法，其中所述模式改變請求包括主動命令及預充電命令。
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