KR20220112573A - 리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법 - Google Patents

리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법 Download PDF

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Abstract

리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법이 개시된다. 본 개시의 메모리 장치는, 제1 내지 제N 로우들을 포함하는 메모리 셀 어레이와, 리프레쉬 커맨드에 응답하여 상기 메모리 셀 어레이의 로우들에 대한 리프레쉬 동작을 제어하는 리프레쉬 제어기 및 상기 제1 내지 제N 로우들 각각에 대응하는 플래그 정보를 저장하는 다수의 레지스터들을 포함하고, 억세스가 수행된 로우에 대응하는 플래그 정보는 제1 값을 가지며, 억세스가 수행되지 않은 로우에 대응하는 플래그 정보는 제2 값을 가지는 억세스 정보 저장 회로를 구비하고, 제A 로우에 대한 리프레쉬 타이밍에서, 상기 제A 로우에 대응하는 플래그 정보가 상기 제1 값을 갖는 경우에는 상기 제A 로우에 대한 리프레쉬가 스킵되고, 상기 제A 로우에 대응하는 플래그 정보가 상기 제2 값을 갖는 경우에는 상기 제A 로우에 대한 리프레쉬가 수행되는 것을 특징으로 한다.

Description

리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법{Memory Device skipping refresh operation and Operating Method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 상세하게는 리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법에 관한 것이다.
고성능 전자 시스템에 널리 사용되고 있는 메모리 장치는 그 집적도 및 속도가 증가하고 있다. DRAM(Dynamic Random Access Memory) 등의 휘발성 메모리 장치는 주기적으로 메모리 셀들을 리프레쉬할 필요가 있으며, DRAM 의 집적도가 증가함에 따라 리프레쉬 동작의 횟수가 증가될 수 있다.
한편, 메모리 장치는 데이터 기록 및 독출 등의 메모리 동작을 수행하기 위해 다수의 로우들을 포함하는 뱅크(또는, 메모리 뱅크)에서 로우를 억세스할 수 있고, 억세스된 로우의 메모리 셀들은 리프레쉬가 수행된 효과를 가질 수 있다. 이에 따라, 상기와 같은 메모리 장치의 특성을 고려하여 리프레쉬 동작을 제어하는 경우에는 전력 소모를 감소할 수 있으며 메모리 장치의 사용 효율성을 증가시킬 수 있다.
본 발명의 기술적 사상이 해결하려는 과제는, 리프레쉬 동작을 스킵하는 메모리 장치 및 그 동작방법을 제공함으로써 리프레쉬 동작에 소요되는 전력을 감소하고 메모리 장치의 사용 효율성을 향상하는 데 있다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 장치는, 제1 내지 제N 로우들을 포함하는 메모리 셀 어레이와, 리프레쉬 커맨드에 응답하여 상기 메모리 셀 어레이의 로우들에 대한 리프레쉬 동작을 제어하는 리프레쉬 제어기 및 상기 제1 내지 제N 로우들 각각에 대응하는 플래그 정보를 저장하는 다수의 레지스터들을 포함하고, 억세스가 수행된 로우에 대응하는 플래그 정보는 제1 값을 가지며, 억세스가 수행되지 않은 로우에 대응하는 플래그 정보는 제2 값을 가지는 억세스 정보 저장 회로를 구비하고, 제A 로우에 대한 리프레쉬 타이밍에서, 상기 제A 로우에 대응하는 플래그 정보가 상기 제1 값을 갖는 경우에는 상기 제A 로우에 대한 리프레쉬가 스킵되고, 상기 제A 로우에 대응하는 플래그 정보가 상기 제2 값을 갖는 경우에는 상기 제A 로우에 대한 리프레쉬가 수행되는 것을 특징으로 한다.
본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 로우들의 억세스 수행 여부에 따라 각 로우에 대응하는 플래그 정보를 설정함으로써, 플래그 정보의 확인을 통해 리프레쉬 동작을 스킵할 수 있으므로, 전력 소모를 감소할 수 있을 뿐 아니라, 메모리 장치의 사용 효율성을 증가시킬 수 있는 효과가 있다.
한편, 본 발명의 기술적 사상의 메모리 장치 및 그 동작방법에 따르면, 리프레쉬 결과를 기초로 플래그 정보에 대한 리셋 동작을 적절하게 수행함으로써, 각각의 로우의 리프레쉬 스펙 요건을 충족시킬 수 있고, 이에 따라 리프레쉬 동작을 스킵하면서도 데이터의 손실 가능성을 감소시킬 수 있는 효과가 있다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 3은 본 개시의 예시적인 실시예에 따른 메모리 장치의 구현 예를 나타내는 블록도이다.
도 4는 본 개시의 다른 예시적인 메모리 시스템을 나타내는 블록도이다.
도 5는 본 개시의 예시적인 실시예에 따른 리프레쉬 동작의 일 예를 나타내는 도면이다.
도 6은 도 5에 도시된 본 개시의 실시예에서의 리프레쉬 동작을 시계열적으로 나타낸 플로우차트이다.
도 7은 본 개시의 다양한 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 8은 본 개시의 예시적인 실시예의 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 9a,b는 도 7 및 도 8에 도시된 실시예들에 따른 리프레쉬 동작의 일 예를 나타내는 도면이다.
도 10a,b는 본 개시의 예시적인 실시예에 따른 플래그 정보의 값을 업데이트하는 예를 나타내는 도면이다.
도 11 및 도 12는 호스트 및 가속기가 메모리 장치를 공유하는 컴퓨팅 시스템의 실시예를 나타내는 블록도이다.
도 13a,b 내지 도 15는 본 개시의 다른 예시적인 실시예에 따른 메모리 시스템에서의 리프레쉬 동작의 일 예를 나타내는 도면이다.
도 16은 본 개시의 다른 예시적인 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 17은 본 개시의 예시적 실시예에 따른 시스템을 포함하는 데이터 센터를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시 예에 대해 상세히 설명한다.
도 1은 본 개시의 예시적인 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 장치(200)은 메모리 셀 어레이(210), 리프레쉬 제어기(220), 억세스 정보 저장 회로(230) 및 제어 로직(240)을 포함할 수 있다. 또한, 본 개시의 예시적인 실시예에 따라, 제어 로직(240)은 리프레쉬 수행 및 스킵에 관련된 동작 모드를 설정하는 모드 설정기(241)를 포함할 수 있으며, 모드 설정기(241)에 의해 설정된 모드에 따라 리프레쉬 동작을 관리 및 제어할 수 있다. 도 1에는 도시되지 않았으나, 제어 로직(240)은 메모리 장치(200)의 전반적인 동작을 제어할 수 있고, 메모리 컨트롤러(100)로부터의 커맨드(CMD) 및 어드레스(ADD)에 대한 디코딩 동작을 수행하는 커맨드/어드레스 디코더(미도시)를 더 포함할 수도 있다.
메모리 컨트롤러(100)는 메모리 인터페이스를 통해 각종 신호를 메모리 장치(200)로 제공하여 기록/독출 등의 메모리 동작 및 리프레쉬 동작을 제어할 수 있다. 예컨대, 메모리 컨트롤러(100)는 커맨드(CMD) 및 어드레스(ADD)를 메모리 장치(200)로 제공하여 메모리 셀 어레이(210)의 데이터(DATA)를 억세스할 수 있다. 또한, 메모리 장치(200)가 DRAM(Dynamic Random Access Memory) 셀을 포함하는 DRAM 칩을 포함하는 경우, 커맨드(CMD)는 DRAM에 관련된 고유한 각종 동작들, 예컨대 메모리 셀들을 리프레쉬 하기 위한 리프레쉬 커맨드(CMD_R)를 포함할 수 있다.
메모리 컨트롤러(100)는 호스트(HOST)로부터의 요청에 따라 메모리 장치(200)를 억세스할 수 있다. 메모리 장치(200)는 다양한 스펙들에 기반하여 메모리 컨트롤러(100)를 통해 호스트(HOST)와 통신할 수 있고, 일 예로서 DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM, LPDDR SDRAM, LPDDR2 SDRAM, LPDDR3 SDRAM, LPDDR4 SDRAM, LPDDR4X, SDRAM, LPDDR5 SDRAM, GDDR SGRAM(synchronous graphics random access memory), GDDR2 SGRAM, GDDR3 SGRAM, GDDR4 SGRAM, GDDR5 SGRAM, GDDR6 SGRAM 등과 같은 다양한 스펙들이 본 개시의 실시예들에 적용될 수 있다.
한편, 메모리 셀 어레이(210)는 다수 개의 워드라인들을 포함하고, 각각의 워드라인에는 다수 개의 메모리 셀들이 연결될 수 있다. 일 예로서, 하나의 워드라인에 연결된 메모리 셀들은 로우로 지칭될 수 있다. 즉, 메모리 셀 어레이(210)는 다수 개의 로우들을 포함할 수 있다.
리프레쉬 제어기(220)는 다수 개의 로우들에 대한 리프레쉬 동작을 제어할 수 있다. 일 예로서, 리프레쉬 제어기(220)는 상기 다수 개의 로우들을 순차적으로 지시하기 위한 리프레쉬 어드레스를 생성하는 회로(예컨대, 어드레스 카운터)를 포함할 수 있고, 메모리 컨트롤러(100)로부터 리프레쉬 커맨드(CMD_R)가 수신될 때마다 어드레스 카운터의 카운팅 동작을 통해 리프레쉬 어드레스를 생성할 수 있다. 본 개시의 예시적인 실시예에 따라, 리프레쉬 제어기(220)는 리프레쉬 커맨드(CMD_R)의 수신에 응답하여 타겟 로우(예컨대, 해당 리프레쉬 타이밍에서 선택되는 로우)에 대한 리프레쉬 동작을 수행하거나, 또는 타겟 로우의 리프레쉬 동작을 스킵하거나, 또는 타겟 로우 이외의 다른 로우가 리프레쉬 되도록 각종 제어 동작을 수행할 수 있다.
억세스 정보 저장 회로(230)는 상기 다수 개의 로우들 중 억세스된 로우를 나타내는 정보를 저장할 수 있다. 일 예로서, 억세스 정보 저장 회로(230)는 다수 개의 로우들에 대응하는 다수 개의 레지스터들을 포함할 수 있고, 각각의 로우에 대응하는 플래그 정보가 각각의 레지스터에 저장될 수 있다. 예컨대, 메모리 컨트롤러(100)는 데이터(DATA) 억세스를 위하여 커맨드(CMD) 및 어드레스(ADD)를 전송할 수 있고, 상기 어드레스(ADD)를 확인함으로써 억세스가 수행되는 로우가 판단될 수 있다. 상기 억세스된 로우에 대응하는 플래그 정보는 소정의 값(예컨대, 로직 "1")으로 업데이트 또는 변경될 수 있다. 또는, 예시적인 실시예에서, 억세스된 로우에 대응하는 플래그 정보는 로직 "1"에서 로직 "0"으로 변경되도록 메모리 장치(200)가 구현될 수도 있을 것이다.
한편, 제어 로직(230)은 억세스된 로우에 대한 리프레쉬 정책과 관련된 모드 설정 동작을 수행할 수 있다. 일 예로서, 모드 설정에 관련된 설정 정보(미도시)는 메모리 컨트롤러(100)로부터 메모리 장치(200)로 제공될 수 있고, 모드 설정기(241)는 상기 설정 정보를 기초로 리프레쉬 스킵 및 수행과 관련된 설정 동작을 수행할 수 있다.
일 동작 예에서, 리프레쉬 커맨드(CMD_R)가 수신됨에 따라 리프레쉬 제어기(220)는 타겟 로우를 지시하는 리프레쉬 어드레스를 생성할 수 있다. 또한, 억세스 정보 저장 회로(230)에서 상기 타겟 로우에 대응하는 레지스터에 저장된 플래그 정보가 리프레쉬 제어기(220)로 제공될 수 있고, 리프레쉬 제어기(220)는 플래그 정보의 값에 기반하여 상기 타겟 로우에 대한 리프레쉬 동작을 수행하거나 또는 스킵할 수 있다. 만약, 플래그 정보가 상기 타겟 로우가 이전에 억세스되었음을 나타내는 값(예컨대, 로직 "1")을 가질 때, 리프레쉬 제어기(220)는 상기 타겟 로우에 대한 리프레쉬 동작을 스킵할 수 있다. 반면에, 플래그 정보가 로직 "0"을 가질 때, 리프레쉬 제어기(220)는 상기 타겟 로우에 대한 리프레쉬 동작을 수행할 수 있다.
한편, 본 개시의 예시적인 실시예에 따라, 플래그 정보에 기초한 리프레쉬 동작은 모드 설정에 따라 다양하게 제어될 수 있다. 예컨대, 모드 설정에 따라, 플래그 정보가 로직 "1"을 갖더라도 리프레쉬 제어기(220)는 타겟 로우에 대한 리프레쉬 동작을 수행할 수 있다. 또는, 모드 설정에 따라, 플래그 정보가 로직 "1"을 갖는 경우에 리프레쉬 제어기(220)는 타겟 로우에 대한 리프레쉬 동작을 스킵하는 대신에, 해당 리프레쉬 타이밍에서 다른 로우를 리프레쉬할 수 있다. 예컨대, 타겟 로우 이후에 리프레쉬될 로우들 중 플래그 값이 "0"에 상응하는 로우에 대한 리프레쉬 동작을 수행하거나, 또는 다수의 로우들 중 그 특성이 상대적으로 나쁜 위크(weak) 로우들의 어드레스 정보가 메모리 장치(200) 내의 저장 회로(미도시)에 저장되고, 상기 리프레쉬 타이밍에서 위크 로우에 대한 리프레쉬 동작이 수행될 수도 있을 것이다.
상기와 같은 본 개시의 예시적인 실시예에 따르면, 메모리 장치(200)는 이전에 억세스가 수행되어 리프레쉬가 수행된 효과를 갖는 로우들에 대한 리프레쉬 동작을 스킵할 수 있으므로, 하나의 리프레쉬 주기 내에서 수행되는 리프레쉬 동작을 감소시킬 수 있고, 이를 통해 리프레쉬에 소요되는 전력 소모를 감소할 수 있다. 또한, 하나의 리프레쉬 주기 내에서 리프레쉬 타이밍들의 간격(또는, 리프레쉬 커맨드가 제공되는 시간 간격)을 증가시킬 수 있으므로, 메모리 동작을 위한 시간을 더 길게 확보할 수 있고 메모리 장치(200)의 사용 효율성을 증가시킬 수 있다.
한편, 상기한 예시적인 실시예에 따라, 레지스터들에 플래그 정보를 설정하는 동작과, 리프레쉬 정책에 따른 리프레쉬 동작의 관리는 메모리 장치(200) 내의 다양한 구성 요소들에 의해 수행될 수 있을 것이다. 예컨대, 제어 로직(240) 및/또는 리프레쉬 제어기(220)는 메모리 컨트롤러(100)로부터의 어드레스(ADD)를 기초로 억세스 정보 저장 회로(230)의 레지스터들을 설정하는 구성 요소를 포함할 수 있을 것이다. 또한, 상기한 리프레쉬 정책은, 리프레쉬 스킵/수행, 다른 로우의 리프레쉬 등 다양한 경우들을 포함할 수 있고, 리프레쉬 제어기(220)는 제어 로직(240)으로부터의 제어에 기초하여 기 설정된 리프레쉬 정책에 따른 리프레쉬 동작을 수행할 수 있을 것이다.
한편, 메모리 장치(200)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 억세스 메모리일 수 있다. 그러나, 본 발명의 실시예들은 이에 국한될 필요가 없으며, 일 예로서 MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 및 ReRAM(Resistive RAM) 등의 불휘발성 메모리로서, 리프레쉬에 상응하는 데이터 유지 동작을 수행하는 메모리 장치에 본 발명의 실시예들이 적용되어도 무방하다.
한편, 예시적인 실시예에서 메모리 장치(200)는 하나 이상의 메모리 칩들을 포함하는 반도체 패키지일 수 있다. 또는, 메모리 장치(200)는 하나 이상의 메모리 칩들이 모듈 보드 상에 장착된 메모리 모듈일 수 있으며, 도 1의 메모리 장치(200)는 메모리 모듈의 어느 하나의 메모리 칩일 수 있다.
한편, 도 1에서는 메모리 컨트롤러(100)와 호스트(HOST)가 별개의 구성인 것으로 도시되었으나, 본 개시의 실시예들은 이에 국한될 필요가 없다. 일 예로서, 호스트(HOST)는 어플리케이션 프로세서(Application Processor) 또는 CPU(central processing unit) 등을 구성 요소로서 포함하는 장치일 수 있고, 메모리 컨트롤러(100)는 호스트(HOST) 내에 구비될 수 있다.
한편, 예시적인 실시예에서, 타겟 로우가 억세스된 로우에 해당하더라도 상기 타겟 로우를 리프레쉬하는 정책이 적용될 수 있는데, 이 경우에는 억세스되는 로우에 대응하는 레지스터에 플래그 정보를 업데이트 하는 동작과, 타겟 로우에 대한 리프레쉬 수행시 레지스터의 플래그 정보를 판단하는 동작은 수행되지 않을 수 있으며, 플래그 정보에 무관하게 다수의 로우들이 순차적으로 리프레쉬될 수 있을 것이다.
도 2는 본 개시의 예시적인 실시예에 따른 메모리 장치의 동작방법을 나타내는 플로우차트이다.
도 2를 참조하면, 메모리 장치는 다수의 로우들에 대한 리프레쉬의 스킵 여부를 확인하기 위한 플래그 정보들을 저장하는 레지스터들을 포함할 수 있고, 레지스터들에는 다수의 로우들의 억세스 여부에 따라 그 값이 변경되는 플래그 정보들이 저장될 수 있다.
메모리 장치는 메모리 컨트롤러(또는, 호스트)로부터 기록/독출 커맨드 등 노멀 메모리 동작을 위한 커맨드를 수신할 수 있고(S11), 도 2에서는 기록/독출 커맨드가 예시되었으나, 로우들에 대한 액티브 동작을 수반하는 다양한 커맨드들이 메모리 컨트롤러로부터 수신될 수 있다. 또한, 메모리 컨트롤러로부터 상기 커맨드에 대응하는 어드레스가 수신될 수 있고, 수신된 어드레스가 지시하는 로우에 대응하는 레지스터에 플래그 정보가 소정의 값(예컨대, 로직 "1")으로 설정될 수 있다(S12).
이후, 메모리 장치는 메모리 컨트롤러로부터 리프레쉬 커맨드를 수신할 수 있고(S13), 리프레쉬가 수행될 타겟 로우에 대응하는 플래그 정보가 상기 레지스터들로부터 확인될 수 있다(S14). 플래그 정보의 값에 따라 타겟 로우가 억세스된 로우에 해당하는 지가 판단될 수 있고(S15), 타겟 로우가 억세스된 로우에 해당하는 경우에는 상기 타겟 로우에 대한 리프레쉬 동작이 스킵되거나, 또는 상기 타겟 로우 이외의 다른 로우가 리프레쉬될 수 있다(S16). 반면에, 타겟 로우가 억세스된 로우에 해당하지 않는 경우에는 상기 타겟 로우에 대한 리프레쉬 동작이 수행될 수 있다(S17).
도 3은 본 개시의 예시적인 실시예에 따른 메모리 장치의 구현 예를 나타내는 블록도이다.
도 3을 참조하면, 메모리 장치(300)는 메모리 셀 어레이(310), 리프레쉬 제어기(320) 및 억세스 정보 저장 회로(330)를 포함할 수 있다. 또한, 메모리 장치(300)는 메모리 셀 어레이(310)의 메모리 셀들을 구동하기 위한 다양한 주변 회로들을 포함할 수 있고, 일 예로서 메모리 장치(300)는 로우 디코더(341), 센스 앰프(342), 로우 버퍼(343), 칼럼 디코더(344), 선택기(345) 및 제어 로직(350)을 더 포함할 수 있다. 도 3에 도시된 실시예에서, 메모리 장치(300) 내의 일반적인 구성들에 대해서는 구체적인 설명은 생략된다.
호스트(HOST)로부터 데이터 억세스를 위한 어드레스가 수신될 수 있고, 어드레스는 메모리 셀 어레이(310)의 로우를 지시하는 로우 어드레스(RA)를 포함할 수 있다. 제어 로직(350)은 로우 어드레스(RA)에 기초하여 플래그 정보(Flag)의 값의 변경이 필요로되는 레지스터의 위치를 판단할 수 있고, 제어 로직(350)의 제어에 기초하여 억세스 정보 저장 회로(330) 내의 레지스터의 플래그 정보(Flag)의 값이 "1"로 설정될 수 있다. 반면에, 억세스가 수행되지 않은 다른 로우들에 대응하는 레지스터들의 플래그 정보(Flag)의 값은 "0"으로 유지될 수 있다.
데이터 억세스 과정(예컨대, 데이터 출력 동작)에서 메모리 셀 어레이(310)의 어느 하나의 로우가 액티브되면, 액티브된 로우의 데이터들이 센스 앰프(342)를 통해 증폭될 수 있고, 이에 따라 상기 액티브된 로우는 리프레쉬를 수행한 효과를 가질 수 있다. 상기 증폭된 로우의 데이터는 로우 버퍼(343)에 일시적으로 저장될 수 있고, 로우 버퍼(343)에 일시적으로 저장된 데이터는 칼럼 디코더(344)를 통해 메모리 컨트롤러(또는, 호스트)로 제공될 수 있다.
메모리 컨트롤러로부터 리프레쉬 커맨드가 수신됨에 따라, 리프레쉬 제어기(320)는 리프레쉬가 수행될 로우(타겟 로우)를 지시하는 리프레쉬 어드레스(ADD_R)를 출력할 수 있다. 이 때, 리프레쉬 제어기(320)는 타겟 로우에 대응하는 레지스터에 저장된 플래그 정보(Flag)를 확인할 수 있고, 일 예로서 제어 로직(350)의 제어에 기초하여 억세스 정보 저장 회로(330)에 저장된 플래그 정보(Flag)가 리프레쉬 제어기(320)로 제공될 수 있다. 플래그 정보(Flag)의 값에 따라, 리프레쉬 제어기(320)는 리프레쉬 어드레스(ADD_R)를 출력하지 않음으로써 타겟 로우에 대한 리프레쉬을 스킵할 수 있다. 또는, 리프레쉬 제어기(320)는 상기 타겟 로우의 다음의 하나 이상의 로우들에 대응하는 플래그 정보들을 확인하고, 대응하는 플래그 정보가 "0"의 값을 갖는 로우를 지시하는 리프레쉬 어드레스(ADD_R)를 출력함으로써, 상기 타겟 로우와는 다른 로우가 리프레쉬 되도록 제어 동작을 수행할 수도 있다.
선택기(345)는 노멀 동작을 수행하기 위한 로우 어드레스(RA)와 리프레쉬 동작을 수행하기 위한 리프레쉬 어드레스(ADD_R)를 수신할 수 있고, 일 예로서, 수신된 커맨드의 종류에 따라, 선택기(345)는 제어 로직(350)의 제어에 기초하여 어느 하나의 어드레스를 선택적으로 출력할 수 있다. 도 3에서는 플래그 정보(Flag)의 설정, 그리고 플래그 정보(Flag)의 값에 따른 리프레쉬 제어가 제어 로직(350)에 의해 수행되는 것으로 설명되었으나, 상기한 설정 및 리프레쉬 제어에 필요한 구성은 리프레쉬 제어기(320)에 구비될 수도 있을 것이다.
도 4는 본 개시의 다른 예시적인 메모리 시스템을 나타내는 블록도이다. 도 4에서는 어플리케이션 프로세서(Application Processor, 410)와 메모리 장치(420)가 예시되며, 메모리 시스템(400)은 어플리케이션 프로세서(410)와 메모리 장치(420)를 포함하는 개념으로 정의되거나, 또는 어플리케이션 프로세서(410) 내의 메모리 컨트롤 모듈(411)과 메모리 장치(420)가 메모리 시스템(400)을 구성하는 것으로 정의될 수도 있다. 전술한 실시예에 따라, 메모리 장치(420)는 메모리 셀 어레이(421), 리프레쉬 제어기(422), 억세스 정보 저장 회로(423) 및 제어 로직(424)을 포함할 수 있고, 제어 로직(424)은 모드 설정기를 포함할 수 있다.
어플리케이션 프로세서(410)는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 시스템 온 칩(SoC)은 소정의 표준 버스 규격을 갖는 프로토콜이 적용된 시스템 버스(미도시)를 포함할 수 있으며, 상기 시스템 버스에 연결되는 각종 IP(Intellectual Property)들을 포함할 수 있다. 시스템 버스의 표준 규격으로서, ARM(Advanced RISC Machine) 사의 AMBA(Advanced Microcontroller Bus Architecture) 프로토콜이 적용될 수 있다. AMBA 프로토콜의 버스 타입에는 AHB(Advanced High-Performance Bus), APB(Advanced Peripheral Bus), AXI(Advanced eXtensible Interface), AXI4, ACE(AXI Coherency Extensions) 등이 포함될 수 있다. 이외에도, 소닉사(SONICs Inc.)의 uNetwork 이나 IBM의 CoreConnect, OCP-IP의 오픈 코어 프로토콜(Open Core Protocol) 등 다른 타입의 프로토콜이 적용되어도 무방하다.
메모리 장치(420)는 전술한 실시예에서의 리프레쉬 동작을 수행할 수 있다. 예컨대, 리프레쉬 제어기(422)는 리프레쉬 커맨드(CMD_R)의 수신에 응답하여 타겟 로우에 대한 리프레쉬 동작을 제어할 수 있고, 리프레쉬 동작을 수행하기 전에 억세스 정보 저장 회로(423)로부터 상기 타겟 로우에 대응하는 레지스터의 플래그 정보의 값을 확인할 수 있으며, 플래그 정보의 값을 확인한 결과를 기초로 타겟 로우에 대한 리프레쉬 동작을 수행하거나 또는 스킵할 수 있다. 일 예로서, 메모리 시스템(400)이 모바일 장치 등에 적용되는 경우, 본 개시의 예시적인 실시예에 따라 하나의 리프레쉬 주기 내에서 수행되는 리프레쉬 횟수를 감소할 수 있고, 이를 통해 리프레쉬에 의한 모바일 장치의 전력 소모가 감소될 수 있다.
도 5는 본 개시의 예시적인 실시예에 따른 리프레쉬 동작의 일 예를 나타내는 도면이다. 도 5에서는 제1 로우(Row 0) 내지 제1280 로우(Row 1279)가 하나의 리프레쉬 주기에서 1 회 리프레쉬되는 예가 도시된다.
메모리 컨트롤러로부터의 하나의 리프레쉬 커맨드에 응답하여 하나 이상의 로우들이 리프레쉬될 수 있고, 하나의 리프레쉬 커맨드에 응답하여 리프레쉬 동작에 소요되는 시간은 파라미터 tRFC로 정의될 수 있다. 또한, 하나의 리프레쉬 주기 동안 메모리 컨트롤러로부터 다수의 리프레쉬 커맨드들이 순차적으로 메모리 장치로 제공될 수 있고, 리프레쉬 커맨드들이 수신되는 시간 간격은 파라미터 tREFI로 정의될 수 있다. 도 5에서는 하나의 리프레쉬 커맨드에 응답하여 256 개의 로우들이 리프레쉬되는 경우가 예시되나, 하나의 리프레쉬 커맨드에 응답하여 하나의 로우가 리프레쉬되거나, 또는 다른 개수의 로우들이 리프레쉬될 수도 있을 것이다.
도 5에 도시된 바와 같이, 하나의 리프레쉬 커맨드에 응답하여 다수의 로우들(예컨대, Row 0 ~ Row 255)에 대한 리프레쉬 동작이 수행될 수 있고, 또한 다음의 리프레쉬 커맨드에 응답하여 다른 다수의 로우들(예컨대, Row 256 ~ Row 511)에 대한 리프레쉬 동작이 수행될 수 있다. 전술한 실시예들에 따라, 각각의 로우에 대한 리프레쉬 동작을 수행함에 있어서 대응하는 플래그 정보가 확인될 수 있다. 또한, 다음의 리프레쉬 커맨드가 수신되기 전에 일부 로우들이 억세스될 수 있으며, 일 예로서 상기 리프레쉬 주기 내에서 아직 리프레쉬가 수행되지 않은 로우들 중 제601 로우(Row 600)에 대한 억세스가 수행될 수 있고, 제601 로우(Row 600)에 대응하는 플래그 정보의 값이 제1 값으로 설정될 수 있다.
다음의 리프레쉬 커맨드에 응답하여 또 다른 다수의 로우들(예컨대, Row 512 ~ Row 767)을 리프레쉬함에 있어서, 제601 로우(Row 600)에 대한 리프레쉬 타이밍에서 제601 로우(Row 600)에 대응하는 플래그 정보의 값이 확인될 수 있고, 플래그 정보의 값에 따라 리프레쉬 동작이 다르게 관리될 수 있다. 예컨대, 플래그 정보가 "1"의 값을 가짐에 따라, 메모리 장치 내에 설정된 모드에 따라 제601 로우(Row 600)에 대한 리프레쉬가 스킵되거나, 또는 상기한 플래그 정보에도 불구하고 제601 로우(Row 600)에 대한 리프레쉬가 수행될 수 있다. 또는, 제601 로우(Row 600) 대신에 해당 리프레쉬 타이밍에서 다른 로우가 리프레쉬될 수 있으며, 일 예로서 제601 로우(Row 600)의 다음의 로우가 리프레쉬되거나, 또는 메모리 장치 내에 존재하는 위크 로우가 리프레쉬될 수 있다.
도 6은 도 5에 도시된 본 개시의 실시예에서의 리프레쉬 동작을 시계열적으로 나타낸 플로우차트이다.
도 6을 참조하면, 로우 어드레스(RA)에 따라 로우 억세스가 발생될 수 있고(S21), 이에 따라 대응하는 레지스터에 플래그 정보의 값이 "1"로 설정될 수 있다(S22). 이후, 메모리 컨트롤러로부터 리프레쉬 커맨드가 제공됨에 따라 리프레쉬 동작이 수행되는 타이밍이 판단될 수 있고(S23), 리프레쉬 수행 타이밍이 아닌 경우에는 리프레쉬가 수행됨이 없이 대기 상태 또는 다른 노멀 메모리 동작이 메모리 장치에서 수행될 수 있으며, 리프레쉬 수행 타이밍에 해당하는 경우에는 레지스터에 저장된 플래그 정보의 값이 판단될 수 있다.
일 예로서, 플래그 정보의 값이 "1"인지가 판단될 수 있고(S24), 플래그 정보의 값이 "1"이 아닌 경우에는 타겟 로우에 대한 리프레쉬가 수행될 수 있다(S25). 반면에, 플래그 정보의 값이 "1"인 경우에는 메모리 장치 내의 모드 설정에 따라 다양한 정책들에 기반하여 리프레쉬 동작이 관리될 수 있고, 일 예로서 리프레쉬 스킵 모드가 설정되었는지가 판단될 수 있다(S26). 리프레쉬 스킵 모드가 설정된 경우에는 상기 타겟 로우에 대한 리프레쉬를 스킵하고, 타겟 로우에 대응하는 플래그 정보의 값은 다시 "0"의 값으로 리셋될 수 있다(S29).
반면에, 리프레쉬 스킵 모드가 설정되지 않은 경우, 타겟 로우에 대한 리프레쉬 타이밍에서 적어도 하나의 로우가 리프레쉬될 수 있고, 일 예로서 다른 로우에 대한 리프레쉬를 수행하는 모드로 설정되었는지가 판단될 수 있다(S27). 만약, 다른 로우에 대한 리프레쉬를 수행하는 모드에 해당하지 않는 경우, 상기 리프레쉬 타이밍에서 타겟 로우에 대한 리프레쉬 동작이 수행될 수 있다(S25). 반면에, 다른 로우에 대한 리프레쉬를 수행하는 모드에 해당하는 경우에는, 타겟 로우 이외의 적어도 하나의 로우가 상기한 리프레쉬 타이밍에서 리프레쉬될 수 있다(S28). 전술한 실시예에 따라, 상기 타겟 로우의 다음의 로우들 중, 대응하는 플래그 정보가 "0"의 값을 갖는 적어도 하나의 로우가 리프레쉬되거나, 또는 메모리 장치 내에 별도로 저장된 위크 로우 어드레스 정보를 참조하여, 적어도 하나의 위크 로우가 상기한 리프레쉬 타이밍에서 리프레쉬될 수 있다. 또한, 타겟 로우가 리프레쉬되거나, 또는 적어도 하나의 다른 로우가 리프레쉬된 후, 타겟 로우에 대응하는 플래그 정보의 값은 다시 "0"의 값으로 리셋될 수 있다(S29).
도 7은 본 개시의 다양한 실시예들에 따른 메모리 시스템을 나타내는 블록도이다. 이하의 본 개시의 실시예들을 설명함에 있어서, 플래그 정보가 "0"에 해당하는 경우에는 타겟 로우에 대한 리프레쉬가 수행되고, 플래그 정보가 "1"에 해당하는 경우에는 타겟 로우의 리프레쉬가 스킵되는 것으로 가정된다.
도 7을 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(510) 및 메모리 장치(520)를 포함할 수 있고, 메모리 장치(520)은 메모리 셀 어레이(521), 리프레쉬 제어기(522), 억세스 정보 저장 회로(523) 및 제어 로직(524)을 포함할 수 있다. 또한, 메모리 컨트롤러(510)는 커맨드 생성기(511)와 파라미터 설정기(512)를 포함할 수 있으며, 파라미터 설정기(512)는 리프레쉬 간격에 관련한 제1 파라미터(tREFI)와 하나의 리프레쉬 커맨드에 대응하여 수행되는 리프레쉬 시간에 관련한 제2 파라미터(tRFC)를 설정하는 예가 도시된다.
메모리 장치(520)는 메모리 컨트롤러(510)로부터의 커맨드(CMD) 및 어드레스(ADD)를 수신할 수 있고, 데이터 기록/독출 동작과 관련된 데이터(DATA)를 메모리 컨트롤러(510)와 송수신할 수 있다. 또한, 메모리 장치(520)는 메모리 컨트롤러(510)로부터의 리프레쉬 커맨드(CMD_R)에 응답하여 전술한 실시예들에 따른 리프레쉬 동작을 수행할 수 있고, 일 예로서 억세스 정보 저장 회로(523)에 저장된 플래그 정보들을 참조하여 타겟 로우에 대한 리프레쉬 동작을 수행 또는 스킵할 수 있다.
예시적인 실시예에서, 메모리 컨트롤러(510)와 메모리 장치(520)는 적어도 하나의 단자(또는, 핀)를 이용하여 각종 정보를 송수신할 수 있고, 예컨대 메모리 장치(520)는 알림 단자(Alert)를 통해 메모리 컨트롤러(510)로 스킵 정보(Info_S)를 제공할 수 있다. 도 7에서는 별도의 알림 단자(Alert)를 통한 정보 전송이 예시되었으나, 다른 단자(예컨대, 데이터(DATA) 단자들 중 적어도 하나의 단자)를 이용하여 스킵 정보(Info_S)가 메모리 컨트롤러(510)로 제공될 수도 있을 것이다.
예시적인 실시예에서, 스킵 정보(Info_S)는 리프레쉬 동작의 스킵 빈도와 관련된 정보를 가질 수 있다. 예컨대, 메모리 장치(520)에 대한 억세스 빈도가 높은 경우에는, 리프레쉬가 수행될 다수의 로우들 중 억세스가 수행된 로우들의 개수가 많아질 수 있고, 이에 따라 타겟 로우에 대한 리프레쉬 동작이 스킵되는 횟수가 증가할 수 있다. 메모리 장치(520)의 구성 요소, 예컨대 리프레쉬 제어기(522) 또는 제어 로직(524)은 상기한 플래그 정보의 확인을 통해 리프레쉬의 스킵 여부를 판단할 수 있고, 리프레쉬 동작이 스킵된 빈도를 확인할 수 있는 스킵 정보(Info_S)를 생성하여 메모리 컨트롤러(510)로 제공할 수 있다.
파라미터 설정기(512)는 스킵 정보(Info_S)를 기초로 제1 파라미터(tREFI)와 제2 파라미터(tRFC)를 설정할 수 있다. 만약, 메모리 장치(520)에서 리프레쉬의 스킵 빈도가 증가하는 경우에는, 하나의 리프레쉬 주기 내에서 실제 리프레쉬가 수행되는 로우들의 개수가 감소될 수 있고, 이에 따라 파라미터 설정기(512)는 제1 파라미터(tREFI)의 값을 증가시킬 수 있다. 즉, 하나의 리프레쉬 주기 내에서 메모리 컨트롤러(510)가 메모리 장치(520)로 제공하는 리프레쉬 커맨드(CMD_R)의 개수가 감소될 수 있고, 이에 따라 커맨드 생성기(511)는 제1 파라미터(tREFI)의 값에 기초하여 리프레쉬 커맨드(CMD_R)의 전송 주기를 증가시킬 수 있다.
한편, 메모리 장치(520)는 하나의 리프레쉬 커맨드(CMD_R)에 응답하여 제2 파라미터(tRFC)에 상응하는 시간 동안 하나 이상의 로우들을 리프레쉬할 수 있다. 메모리 장치(520)에서 리프레쉬의 스킵 빈도가 증가하는 경우에는, 하나의 리프레쉬 커맨드(CMD_R)에 응답하여 실제 리프레쉬가 수행되는 로우들의 개수가 감소될 수 있고, 이에 따라 제2 파라미터(tRFC)의 값이 감소될 수 있다. 이에 따라, 리프레쉬 커맨드(CMD_R)의 전송 주기가 동일한 것으로 가정하면, 제2 파라미터(tRFC)의 값을 감소시키는 경우에는 데이터의 억세스를 위한 시간을 더 많이 확보할 수 있고, 이에 따라 메모리 장치(520)의 사용 효율성이 증가될 수 있다.
예시적인 실시예에서, 파라미터 설정기(512)에 의해 설정된 제1 파라미터(tREFI) 및 제2 파라미터(tRFC)는 적어도 하나의 단자를 통해 메모리 장치(520)로 전송될 수 있고, 메모리 장치(520) 내에 설정될 수 있다. 일 예로서, 메모리 장치(520)는 제1 파라미터(tREFI) 및 제2 파라미터(tRFC)를 수신하고, 이를 내부의 저장 회로(예컨대, 모드 레지스터 세트)에 설정할 수 있다.
도 8은 본 개시의 예시적인 실시예의 메모리 장치의 동작방법을 나타내는 플로우차트이다. 도 8에서는 메모리 장치가 메모리 컨트롤러로 스킵 정보를 전송하는 일 예가 도시된다.
도 8을 참조하면, 메모리 장치는 메모리 컨트롤러로부터 리프레쉬 커맨드를 수신하고(S31), 해당 리프레쉬 타이밍에서 전술한 실시예들에 따라 타겟 로우에 대응하는 플래그 정보가 독출될 수 있고(S32), 독출된 플래그 정보의 값이 "1"에 해당하는 지가 판단될 수 있다(S33). 판단 결과, 플래그 정보의 값이 "1"에 해당하지 않는 경우에는 타겟 로우에 대한 리프레쉬가 수행될 수 있고(S34), 플래그 정보의 값이 "1"에 해당하는 경우에는 타겟 로우에 대한 리프레쉬가 스킵될 수 있다(S35).
이와 함께, 상기한 리프레쉬 타이밍에서 플래그 정보의 값에 따라 스킵 정보가 메모리 컨트롤러로 전송될 수 있다(S36). 만약, 플래그 정보의 값이 "1"에 해당함에 따라 타겟 로우에 대한 리프레쉬가 스킵된 경우에는, 이를 나타내는 스킵 정보가 메모리 컨트롤러로 전송될 수 있다. 반면에, 플래그 정보의 값이 "1"에 해당하지 않음에 따라 타겟 로우에 대한 리프레쉬가 수행된 경우에는, 이를 나타내는 스킵 정보가 메모리 컨트롤러로 전송될 수 있다. 일 구현 예로서, 플래그 정보의 값이 "1"에 해당하지 않음에 따라 타겟 로우에 대한 리프레쉬가 수행된 경우에는, 스킵 정보가 메모리 컨트롤러로 전송되지 않도록 메모리 장치가 구현될 수도 있을 것이다.
메모리 컨트롤러는 하나의 리프레쉬 주기 동안 수신된 스킵 정보를 기초로, 메모리 장치 내에서 리프레쉬 동작이 스킵되는 빈도를 판단할 수 있고, 이에 따라 전술한 실시예에서의 파라미터 설정 동작을 수행할 수 있다. 예컨대, 하나의 리프레쉬 주기 내에서, 상기 스킵 정보를 기초로 리프레쉬의 스킵 빈도가 증가한 것으로 판단되면, 전술한 제1 파라미터(tREFI)의 값을 증가시키거나, 제2 파라미터(tRFC)의 값이 감소되도록 파라미터 설정 동작이 수행될 수 있을 것이다.
도 9a,b는 도 7 및 도 8에 도시된 실시예들에 따른 리프레쉬 동작의 일 예를 나타내는 도면이다. 도 9a에서는 제1 파라미터(tREFI)의 값이 변동된 경우의 리프레쉬 동작의 일 예가 도시되고, 도 9b에서는 제2 파라미터(tRFC)의 값이 변동된 경우의 리프레쉬 동작의 일 예가 도시된다.
도 9a를 참조하면, 메모리 컨트롤러가 적어도 하나의 단자를 통해 메모리 장치로부터 스킵 정보를 수신할 수 있고, 이를 기초로 제1 파라미터(tREFI)의 값을 변동할 수 있다. 일 예로서, 제1 리프레쉬 주기(REF_P1)에서 제1 파라미터(tREFI)의 값은 상대적으로 작은 제1 값(T1)을 가질 수 있고, 메모리 컨트롤러는 제1 값(T1)의 시간 간격마다 다수의 리프레쉬 커맨드들(CMD_R1 ~ CMD_R3)을 순차적으로 출력할 수 있다.
리프레쉬의 스킵 빈도가 증가함에 따라, 메모리 컨트롤러는 다음의 제2 리프레쉬 주기(REF_P2)에서 제1 파라미터(tREFI)의 값을 상대적으로 큰 제2 값(T2)으로 설정할 수 있고, 이에 따라 메모리 컨트롤러는 제2 리프레쉬 주기(REF_P2)에서는 제2 값(T2)의 시간 간격마다 다수의 리프레쉬 커맨드들(CMD_R1 ~ CMD_R3)을 순차적으로 출력할 수 있다.
한편, 도 9b를 참조하면, 메모리 컨트롤러는 메모리 장치로부터 수신된 스킵 정보를 기초로 제2 파라미터(tRFC)의 값을 변경할 수 있고, 일 예로서 리프레쉬의 스킵 빈도가 증가함에 따라 제2 파라미터(tRFC)의 값이 상대적으로 큰 제3 값(T3)에서 상대적으로 작은 제4 값(T4)으로 변동될 수 있다. 또한, 도 9b의 실시예에서, 제1 파라미터(tREFI)의 값은 동일하게 유지됨에 따라 리프레쉬 커맨드가 수신되는 시간 간격은 변동되지 않는 것으로 가정된다.
제1 리프레쉬 주기(REF_P1)에서는, 제2 파라미터(tRFC)의 값이 제3 값(T3)으로 설정되고, 상기 제3 값(T3)이 상대적으로 크기 때문에 하나의 리프레쉬 커맨드(예컨대, 제1 리프레쉬 커맨드(CMD_R1)에 응답하여 상대적으로 많은 개수(예컨대, a+b 개)의 로우들이 리프레쉬될 수 있다. 반면에, 다음의 제2 리프레쉬 주기(REF_P2)에서는, 제2 파라미터(tRFC)의 값이 상대적으로 작은 제4 값(T4)으로 설정되고, 제1 리프레쉬 커맨드(CMD_R1)에 응답하여 상대적으로 적은 개수(예컨대, a 개)의 로우들이 리프레쉬될 수 있다. 즉, 메모리 컨트롤러는 리프레쉬 커맨드를 출력한 이후 상대적으로 짧은 시간이 경과한 이후에 메모리 장치에 대한 억세스를 위한 커맨드를 제공할 수 있고, 이에 따라 메모리 장치의 사용 효율성이 증대될 수 있다.
도 10a,b는 본 개시의 예시적인 실시예에 따른 플래그 정보의 값을 업데이트하는 예를 나타내는 도면이다.
도 10a를 참조하면, 억세스 정보 저장 회로는 레지스터들(예컨대, 플래그 레지스터)을 포함하고, 레지스터들에는 다수의 로우들에 대응하는 플래그 정보들이 저장되며, 일 예로서 제1 내지 제3 로우들(Row0 ~ Row2)에 대응하는 플래그 정보가 예시된다.
하나의 리프레쉬 주기 내에서 다수의 로우들이 순차적으로 리프레쉬될 수 있고, 제3 로우(Row2)에 대한 억세스가 수행됨에 따라 상기 제3 로우(Row2)에 대응하는 플래그 정보의 값이 "1"로 설정될 수 있다. 이후, 제3 로우(Row2)에 대한 리프레쉬 타이밍에서 상기 플래그 정보의 값이 확인될 수 있고, 상기 플래그 정보의 값이 "1"에 해당함에 따라 제3 로우(Row2)에 대한 리프레쉬 동작이 스킵될 수 있다. 또한, 리프레쉬 동작이 스킵된 후 제3 로우(Row2)에 대응하는 플래그 정보의 값이 "0"으로 리셋될 수 있으며, 다음의 리프레쉬 주기에서는 제3 로우(Row2)에 대한 리프레쉬 동작이 수행될 수 있다.
한편, 도 10b에서는 리프레쉬 주기 단위로 레지스터들이 리셋되는 예가 도시된다.
레지스터들은 리셋 상태를 가질 수 있고, 제2 로우(Row1) 및 제3 로우(Row2)에 대한 억세스가 수행됨에 따라, 제2 로우(Row1) 및 제3 로우(Row2)에 대응하는 플래그 정보의 값이 "1"로 설정될 수 있다. 이후, 제2 로우(Row1) 및 제3 로우(Row2)에 대한 리프레쉬 타이밍에서 상기 플래그 정보의 값이 각각 확인될 수 있고, 제2 로우(Row1) 및 제3 로우(Row2)에 대한 리프레쉬 동작이 스킵될 수 있다.
각각의 로우에 대한 리프레쉬 타이밍에서 플래그 정보의 값은 리셋됨이 없이 유지될 수 있고, 하나의 리프레쉬 주기가 경과함에 따라 레지스터들이 전체적으로 리셋될 수 있다. 이에 따라, 다음의 리프레쉬 주기에서 로우들에 대한 억세스에 따라 플래그 정보의 값이 다시 변경될 수 있고, 변경된 플래그 정보에 따라 타겟 로우에 대한 리프레쉬 동작이 수행 또는 스킵될 수 있다.
한편, 도 10a,b에 도시된 실시예들에서, 하나의 리프레쉬 주기 내에서 이미 리프레쉬 수행이 완료된 로우에 대해 억세스가 수행되는 경우에는, 레지스터에 플래그 정보를 설정하는 동작은 다양한 방법에 의할 수 있다. 일 예로서, 억세스 요청되는 어드레스를 판단함으로써, 상기 어드레스에 대응하는 로우가 이전에 리프레쉬 동작이 수행 또는 스킵된 로우에 해당하는 경우에는 대응하는 플래그 정보를 변경하지 않을 수 있다. 이에 따라, 상기 로우가 다음의 리프레쉬 주기에서 의도치 않게 리프레쉬 동작이 스킵되는 경우가 방지될 수 있고, 이에 따라 상기 로우의 데이터가 손실되는 것이 방지될 수 있다.
또는, 예시적인 실시예에 따라, 도 10b에 도시된 실시예의 경우 억세스되는 로우가 이전에 리프레쉬 동작이 수행 또는 스킵된 로우에 해당하더라도, 상기 로우에 대응하는 플래그 정보는 "1"의 값으로 설정될 수 있다. 예컨대, 도 10b에 도시된 실시예에서 하나의 리프레쉬 주기가 경과함에 따라 다수의 레지스터들이 전체로 리셋될 수 있고, 이에 따라 상기 로우가 다음의 리프레쉬 주기에서 의도치 않게 리프레쉬 동작이 스킵되는 경우가 방지될 수 있다.
도 11 및 도 12는 호스트 및 가속기가 메모리 장치를 공유하는 컴퓨팅 시스템의 실시예를 나타내는 블록도이다.
도 11 및 도 12를 참조하면, 컴퓨팅 시스템(600)은 전술한 실시예들에서의 메모리 시스템에 상응하거나 또는 메모리 시스템을 포함할 수 있고, 컴퓨팅 시스템(600)은 호스트(610), 가속기(620) 및 하나 이상의 메모리 장치(예컨대, DRAM(630))를 포함할 수 있다. 호스트(610)는 중앙 처리 유닛(CPU, central processing unit)에 상응하거나 중앙 처리 유닛(CPU)을 포함할 수 있고, 가속기(620) 또한 메모리 장치(630)에 대해 호스트로서 동작하는 측면에서 호스트 장치로 지칭될 수 있다. 호스트(610) 및 가속기(620) 각각은 DRAM(630)을 제어하는 메모리 컨트롤러(미도시)를 포함할 있고, 메모리 컨트롤러는 전술한 실시예들에서 설명된 메모리 컨트롤러에 상응할 수 있다.
가속기(620)는, GPU(graphic processing unit), NPU(neural processing unit) 등과 같은 프로그램가능한(programmable) 구성요소(component), IP(intellectual property) 코어 등과 같은 고정된 기능을 제공하는 구성요소 및 FPGA(field programmable gate array) 등과 같은 재구성가능한(reconfigurable) 구성요소 중 적어도 하나를 포함할 수 있다. 호스트(610) 상에서 실행되는 연산(computing) 및/또는 입출력(I/O) 작업의 적어도 일부는 가속기(620)에 일임(offload)될 수 있다.
한편, 도 11에 도시된 실시예에서는, 컴퓨팅 시스템(600)에 구비되는 각종 구성 요소들이 인쇄 회로 보드(printed circuit board, PCB(640)) 상에 장착되는 구조가 예시되며, 인쇄 회로 보드(PCB, 640)는 상기한 각종 구성 요소들을 장착하기 위한 슬롯들을 포함할 수 있고, 일 예로서 호스트(610)가 장착되는 CPU 슬롯과, 메모리 모듈이 장착되는 메모리 슬롯들을 포함할 수 있다. DRAM(630)은 SIMM(single in memory module) 및 DIMM(dual in memory module) 등의 메모리 모듈에 구비될 수 있고, 도 11에서는 DIMM 슬롯에 DIMM이 장착된 예가 도시된다.
본 개시의 예시적인 실시예에 따라, 가속기(620)는 DIMM 슬롯에 장착되어 호스트(610)와 DRAM(630) 사이에서 통신을 수행할 수 있다. 일 예로서, 가속기(620)는 모듈 보드 상의 일 면에 장착될 수 있고, 호스트(610)로부터 커맨드/어드레스 신호(CA)와 데이터(DQ)를 수신하고, DRAM(630)으로 호스트(610)에서 생성된 커맨드/어드레스 신호(CA)와 데이터(DQ)를 제공하거나, 가속기(620) 내에서 생성된 커맨드/어드레스 신호(CA)와 데이터(DQ)를 제공할 수 있다.
한편, 도 12를 참조하면, 호스트(610), 가속기(620) 및 DRAM(630)은 계층 구조를 가질 수 있고, 가속기(620)는 호스트(610)가 DRAM(630)을 억세스하지 않는 특정 구간에서 DRAM(630)을 억세스할 수 있다. 가속기(620)는 가속기 로직(621) 및 선택기(622)를 포함할 수 있고, 가속기 로직(621)은 DRAM(630)의 억세스를 위한 커맨드/어드레스 신호(CA)와 데이터(DQ)를 생성할 수 있고, 선택기(622)는 선택 신호(Sel)에 응답하여 호스트(610) 또는 가속기(620)로부터의 커맨드/어드레스 신호(CA)와 데이터(DQ)를 출력할 수 있다. 또한, DRAM(630)은 전술한 실시예에서와 같이 메모리 셀 어레이(631), 리프레쉬 제어기(632), 억세스 정보 저장 회로(633) 및 제어 로직(634)을 포함할 수 있다.
일 예로서, 호스트(610)는 DRAM(630)이 노멀 모드, 노멀 리프레쉬 모드, 셀프 리프레쉬 모드, 파워다운 모드 등 다양한 동작 모드들로 진입하도록 제어할 수 있으며, 가속기(620)는 특정 모드(예컨대, 셀프 리프레쉬 모드 등)에서 DRAM(630)을 점유하여 사용할 수 있다. 예시적인 실시예에 따라, 가속기(620)는 호스트(610)로부터 제공되는 신호를 모니터링하여 상기한 각종 모드들을 판단할 수 있으며, 일 예로서 호스트(610)에서 생성된 커맨드/어드레스 신호(CA)에 기초하여 셀프 리프레쉬 모드의 진입(SR Entry) 및 셀프 리프레쉬 모드로부터의 탈출(SR Exit)을 판단할 수 있다. 또한, 가속기(620)는 셀프 리프레쉬 모드의 진입(SR Entry)을 판단하여 DRAM(630)의 점유를 시작하고, 셀프 리프레쉬 모드로부터의 탈출(SR Exit)을 판단하여 DRAM(630)의 점유를 해제할 수 있다.
예시적인 실시예에 따라, 호스트(610)와 가속기(620)는 각각 DRAM(630)에 대한 모드를 독립적으로 설정할 수 있다. 일 예로서, 호스트(610)와 가속기(620)는 각각 모드 제어기를 포함할 수 있고, 모드 제어기를 통해 DRAM(630)에서의 리프레쉬 동작의 스킵 여부, 다른 로우에 대한 리프레쉬 수행 등의 모드가 제어될 수 있다. 일 예로서, 전술한 실시예들에 따라 플래그 정보의 값을 기초로 리프레쉬 동작을 제어함에 있어서, 호스트(610)는 타겟 로우의 리프레쉬 수행, 타겟 로우의 리프레쉬 스킵, 다른 로우의 리프레쉬 수행 중 어느 하나의 방식을 적용할 수 있고, 가속기(620)는 다른 하나의 방식을 적용할 수도 있다. 일 예로서, 호스트(610)는 로우의 억세스와 무관하게 리프레쉬 타이밍에서 타겟 로우가 리프레쉬되도록 DRAM(630)을 제어하는 반면에, 가속기(620)는 타겟 로우에 대응하는 플래그 정보의 값에 따라 타겟 로우에 대한 리프레쉬 동작이 스킵되도록 DRAM(630)을 제어할 수 있다.
예시적인 실시예에 따라, 가속기(620)는 호스트(610)로부터 일임되는 연산(computing) 및/또는 입출력(I/O) 작업의 양, 종류 등을 기초로 모드를 설정할 수 있다. 예컨대, 가속기(620)는 DRAM(630)의 셀프 리프레쉬 모드 동안 수행할 작업 량(또는, 워크로드)을 판단할 수 있고, 이를 기초로 상기한 모드를 설정할 수 있다. 또는, 가속기(620)는 호스트(610)와의 통신을 통해 작업 량 등을 판단할 수 있는 별도의 워크로드 정보(Info_W)를 수신할 수 있고, 이를 기초로 상기한 모드를 설정할 수도 있다. 예컨대, 작업 량(또는, 워크로드)이 상대적으로 많은 경우, 가속기(620)는 DRAM(630)에 대한 억세스 시간을 많이 확보할 필요가 있고, 이에 따라 타겟 로우에 대응하는 플래그 정보의 값을 기초로 타겟 로우에 대한 리프레쉬 동작이 스킵되도록 모드를 설정할 수 있다. 반면에, 작업 량(또는, 워크로드)이 상대적으로 적은 경우, 가속기(620)는 리프레쉬 타이밍에서 타겟 로우가 플래그 정보의 값과 무관하게 리프레쉬 되도록 제어하거나, 또는 상기한 리프레쉬 타이밍에서 타겟 로우 이외의 다른 로우가 리프레쉬되도록 DRAM(630)을 제어할 수 있을 것이다.
한편, 호스트(610)와 가속기(620) 사이에서의 통신은 다양한 프로토콜에 기반하여 수행될 수 있으며, 일 예로서 PCIe(Peripheral Component Interconnect Express) 프로토콜이 적용될 수 있다. 그러나, 본 개시의 실시예들은 이에 국한될 필요는 없으며, 호스트(610)와 가속기(620)는 CXL(compute express link) 프로토콜, XBus 프로토콜, NVLink 프로토콜, Infinity Fabric 프로토콜, CCIX(cache coherent interconnect for accelerators) 프로토콜, CAPI(coherent accelerator processor interface) 등과 같은 다양한 프로토콜을 이용하여 상호 통신할 수도 있을 것이다
도 13a,b 내지 도 15는 본 개시의 다른 예시적인 실시예에 따른 메모리 시스템에서의 리프레쉬 동작의 일 예를 나타내는 도면이다. 도 13a,b 내지 도 15에서는 하나의 리프레쉬 주기(tREF) 내에서 리프레쉬 동작이 x1 모드, x2 모드, x4 모드로 수행되는 경우가 예시된다.
도 13a를 참조하면, 메모리 컨트롤러와 메모리 장치 사이에서 하나의 리프레쉬 주기(tREF, 예컨대 64ms)가 정의될 수 있고, 메모리 컨트롤러의 설정을 기초로 x1 모드, x2 모드 또는 x4 모드에 따라 리프레쉬 동작이 수행될 수 있다. x1 모드에서는 하나의 리프레쉬 주기(tREF)에서 각각의 로우가 1 회 리프레쉬되고, x2 모드에서는 하나의 리프레쉬 주기(tREF)에서 각각의 로우가 2 회 리프레쉬되며, x4 모드에서는 하나의 리프레쉬 주기(tREF)에서 각각의 로우가 4 회 리프레쉬되도록 리프레쉬 커맨드가 메모리 장치로 제공될 수 있다. 이에 따라, 도 13a에 도시된 바와 같이, x2 모드에서는 리프레쉬 간격을 나타내는 제1 파라미터(tREFI)가 x1 모드에 비해 1/2로 짧아질 수 있으며, x4 모드에서는 리프레쉬 간격을 나타내는 제1 파라미터(tREFI)가 x1 모드에 비해 1/4로 짧아질 수 있다.
한편, 도 13b를 참조하면, x1 모드, x2 모드 또는 x4 모드에 따라 각각의 로우에 대한 리프레쉬 동작의 스킵 횟수가 다르게 설정될 수 있다. 예컨대, 특정 로우(예컨대, 제A 로우)의 리프레쉬가 스킵됨에 따라 상기 제A 로우에 대한 실제 리프레쉬 동작이 스펙에서 요구되는 시간을 경과한 후에 수행되는 경우에는 그 데이터 손실 가능성이 증가될 수 있다..
본 개시의 예시적인 실시예에 따라, x1 모드, x2 모드 또는 x4 모드에 따라 각각의 로우의 리프레쉬 동작의 스킵 횟수가 다르게 정의될 수 있다. 일 예로서, x1 모드에서, 본 개시의 실시예들에 따른 플래그 정보의 값에 기초한 리프레쉬 동작의 스킵 여부는 선택적으로 적용될 수 있다. 일 예로서, x1 모드에서는 본 개시의 실시예들에 따른 리프레쉬 동작의 스킵을 적용하지 않거나, 또는 하나의 리프레쉬 주기(tREF)에서 각각의 로우에 대해 최대 1회의 리프레쉬 동작이 스킵될 수 있도록 메모리 장치가 동작할 수 있다.
반면에, x2 모드에서는 본 개시의 실시예들에 따른 리프레쉬 동작의 스킵이 적용될 수 있고, 하나의 리프레쉬 주기(tREF)에서 각각의 로우에 대해 최대 1 회의 리프레쉬 동작이 스킵될 수 있도록 메모리 장치가 동작할 수 있다. 이 경우, 하나의 상기한 리프레쉬 주기(tREF, 64ms) 이내에서 각각의 로우는 적어도 1 회 리프레쉬될 수 있다.
또한, x4 모드에서는 본 개시의 실시예들에 따른 리프레쉬 동작의 스킵이 적용될 수 있고, 하나의 리프레쉬 주기(tREF)에서 각각의 로우에 대해 최대 3 회의 리프레쉬 동작이 스킵될 수 있도록 메모리 장치가 동작할 수 있다. 이 경우, 하나의 상기한 리프레쉬 주기(tREF, 64ms) 이내에서 각각의 로우는 적어도 1 회 리프레쉬될 수 있다.
상기한 실시예에 따른 최대 리프레쉬 스킵 횟수는 다양한 방식으로 제어될 수 있고, 일 예로서 레지스터들에 플래그 정보를 업데이트하는 동작을 관리함에 의해 수행될 수 있다. 일 예로서, 각각의 레지스터에 대해 업데이트 횟수(또는, "1"의 값으로 설정된 횟수)가 카운팅될 수 있고, 일 예로서 x4 모드에서 특정 로우에 대응하는 레지스터에 대해 업데이트가 3 회 수행된 경우에는, 하나의 리프레쉬 주기 내에서 상기 레지스터에 대한 추가의 업데이트가 수행되지 않도록 제어함으로써 각각의 로우의 최대 리프레쉬 스킵 횟수가 특정 값 이하로 조절될 수 있을 것이다.
한편, 상기한 실시예에서는 리프레쉬 모드와 관련하여 x1 모드, x2 모드 및 x4 모드들이 예시되었으나, 본 개시의 실시예들은 이에 국한될 필요가 없이 x3, x5 및 다른 다양한 모드들에도 적용이 가능할 것이다.
한편, 도 14 및 도 15는 x2 모드에서 각각의 로우가 최대 1 회 리프레쉬 스킵되도록 설계된 경우를 예시한다. 도 14에서와 같이 메모리 장치는 다수의 레지스터들을 포함하는 억세스 정보 저장 회로와, 각각의 레지스터에 플래그 정보(Flag)를 제공하는 로직 소자(예컨대, AND 게이트)를 포함할 수 있다. 또한, 예시적인 실시예에서, 제어 로직(미도시)은 호스트로부터의 어드레스를 기초로 플래그 정보를 설정하기 위한 하나 이상의 비트들을 제공할 수 있고, 일 예로서 제어 로직은 제1 및 제2 비트들(1st bit, 2nd bit)을 AND 게이트의 입력으로 제공할 수 있으며, 제2 비트(2nd bit)는 로직 상태가 반전되어 제공될 수 있다. AND 게이트는 제1 및 제2 비트들(1st bit, 2nd bit)의 AND 연산 결과를 플래그 정보(Flag)로서 출력할 수 있다. 다수의 로우들 중 로우 K(Row K)에 대응하는 플래그 정보(Flag)의 설정 예를 설명하면 다음과 같다.
도 15를 참조하면, 제어 로직은 로우 K(Row K)에 대한 다양한 동작에서 상기 제1 및 제2 비트들(1st bit, 2nd bit)의 값을 1 씩 증가시켜 AND 게이트로 제공할 수 있다. 일 예로서, 플래그 정보(Flag)는 초기 "0"의 값으로 설정되고, 로우 K(Row K)에 대한 억세스가 수행됨에 따라 "01"의 값을 갖는 비트들이 AND 게이트로 입력되고, AND 게이트의 출력에 따라 플래그 정보(Flag)는 "1"의 값으로 설정될 수 있다.
이후, 로우 K(Row K)에 대한 리프레쉬 타이밍에서 플래그 정보(Flag)의 값에 따라 로우 K(Row K)의 리프레쉬가 스킵되고, "10"의 값을 갖는 비트들이 AND 게이트로 입력됨에 따라 플래그 정보(Flag)는 "0"의 값으로 리셋될 수 있다. 이후, 다시 로우 K(Row K)에 대한 억세스가 수행됨에 따라 "11"의 값을 갖는 비트들이 AND 게이트로 입력되더라도, AND 게이트의 출력은 "0"의 값을 가지며, 이에 따라 플래그 정보(Flag)는 "0"의 값으로 유지될 수 있다. 이에 따라, 다음의 로우 K(Row K)에 대한 리프레쉬 타이밍에서 로우 K(Row K)는 리프레쉬 동작이 스킵되지 않을 수 있다.
상기와 같은 본 개시의 구현 예에 따르면, 하나의 주기에서 각 로우가 2 회 리프레쉬되는 x2 모드에서, 각각의 로우는 2 회 억세스가 수행되더라도 리프레쉬 동작은 1 회 스킵될 수 있다. 다양한 실시예에 따라, 다른 xM 모드(M은 3 이상의 정수)에서 로직 소자로 입력되는 비트들의 개수 및 비트 값을 조절함으로써, 상기한 xM 모드에서 각각의 로우가 다양한 방식에 따라 리프레쉬 스킵이 적용될 수 있을 것이다.
한편, 전술한 실시예들에서 본 개시의 예시적인 실시예들에 따른 리프레쉬 스킵 동작이 메모리 컨트롤러로부터의 리프레쉬 커맨드에 기초한 노멀 리프레쉬 동작에 적용된 예가 도시되었으나, 본 개시의 실시예들은 이에 국한될 필요가 없다. 일 예로서, 메모리 장치는 셀프 리프레쉬 모드에서 자체적으로 다양한 동작들을 수행할 수 있고(예컨대, PIM (Processor in Memory)연산 등), 상기 다양한 동작들을 통해 하나 이상의 로우들이 리프레쉬된 효과를 가질 수 있다. 이에 따라, 본 개시의 실시예들은, 메모리 장치의 셀프 리프레쉬 모드에서의 리프레쉬 동작에도 적용될 수 있을 것이다.
도 16은 본 개시의 다른 예시적인 실시예에 따른 메모리 장치를 나타내는 블록도이다. 도 16에서는 메모리 장치(700)에 구비되는 리프레쉬 동작에 관련된 일부의 구성 요소들만이 된다.
도 16을 참조하면, 메모리 장치(700)는 리프레쉬 제어기(710), 억세스 정보 저장 회로(720) 및 위크 로우 정보 저장 회로(730)를 포함할 수 있다. 메모리 장치(700)의 메모리 셀 어레이(미도시) 내의 다수의 로우들 중 일부는 그 데이터 보유 특성이 상대적으로 나쁜 위크 로우들에 해당할 수 있고, 상기한 위크 로우에 관련된 정보는 메모리 장치(700)의 제조 단계에서 테스트되어 메모리 장치(700) 내에 저장되거나, 또는 메모리 장치(700)를 포함하는 메모리 시스템의 초기 구동시 초기 테스트 단계를 통해 생성되어 메모리 장치(700)에 저장될 수도 있다.
리프레쉬 제어기(710)는 리프레쉬 어드레스(ADD_R)를 생성하는 리프레쉬 어드레스 생성기(711)를 포함할 수 있고, 위크 로우 정보 저장 회로(730)로부터 제공되는 위크 로우의 어드레스(ADD_F)를 수신할 수 있다. 또한, 전술한 실시예들에 따라, 리프레쉬 제어기(710)는 억세스 정보 저장 회로(720)로부터의 플래그 정보(Flag)에 기초하여, 타겟 로우에 대한 리프레쉬 동작을 수행하거나 또는 스킵할 수 있다.
리프레쉬 제어기(710)는 리프레쉬 어드레스(ADD_R) 및 위크 로우의 어드레스(ADD_F)를 수신하고 어느 하나의 어드레스(ADD)를 선택적으로 출력하는 선택기(712)를 구비할 수 있다. 메모리 장치(700)에 대한 모드 설정을 통해, 타겟 로우에 대한 리프레쉬 동작이 수행되거나, 또는 스킵되도록 제어될 수 있고, 또는 타겟 로우가 아닌 다른 로우가 리프레쉬되도록 제어될 수 있다. 메모리 장치(700)에 대한 모드 설정을 통해 선택기(712)의 동작이 제어될 수 있고, 만약 타겟 로우에 대한 리프레쉬 동작이 수행되는 경우에는 리프레쉬 어드레스(ADD_R)가 선택적으로 출력될 수 있고, 다른 로우(예컨대, 위크 로우)가 리프레쉬되는 경우에는 위크 로우의 어드레스(ADD_F)가 선택적으로 출력될 수 있다. 또는 리프레쉬 동작이 스킵되는 경우에는, 선택기(712)로부터 어드레스(ADD)의 출력이 차단될 수 있다.
도 17은 본 개시의 예시적 실시예에 따른 시스템을 포함하는 데이터 센터(800)를 나타내는 블록도이다. 일부 실시예들에서, 도면들을 참조하여 전술된 메모리 시스템은, 데이터 센터(800)의 어플리케이션 서버 및/또는 스토리지 서버에 포함될 수 있다.
도 17을 참조하면, 데이터 센터(800)는 다양한 데이터를 수집하고 서비스를 제공할 수 있고, 데이터 스토리지 센터로 지칭될 수도 있다. 예를 들면, 데이터 센터(800)는 검색 엔진 및 데이터 베이스 운용을 위한 시스템일 수 있고, 은행 등의 기업 또는 정부기관에서 사용되는 컴퓨팅 시스템일 수도 있다. 도 17에 도시된 바와 같이, 데이터 센터(800)는 어플리케이션 서버들(50_1 ~ 50_n) 및 스토리지 서버들(60_1 ~ 60_m)을 포함할 수 있다(m 및 n은 1보다 큰 정수). 어플리케이션 서버들(50_1 ~ 50_n)의 개수 n 및 스토리지 서버들(60_1 ~ 60_m)의 개수 m은 실시예에 따라 다양하게 선택될 수 있고, 어플리케이션 서버들(50_1 ~ 50_n)의 개수 n 및 스토리지 서버들(60_1 ~ 60_m)의 개수 m은 상이할 수 있다.
어플리케이션 서버(50_1 ~ 50_n)는 프로세서(51_1 ~ 51_n), 메모리(52_1 ~ 52_n), 스위치(53_1 ~ 53_n), NIC(network interface controller)(54_1 ~ 54_n) 및 스토리지 장치(55_1 ~ 55_n) 중 적어도 하나를 포함할 수 있다. 프로세서(52_1 ~ 51_n)는 어플리케이션 서버(50_1 ~ 50_n)의 전반적인 동작을 제어할 수 있고, 메모리(52_1 ~ 52_n)에 억세스하여 메모리(52_1 ~ 52_n)에 로딩된 명령어들(instructions) 및/또는 데이터를 실행할 수 있다. 메모리(52_1 ~ 52_n)는 비제한적인 예시로서, DDR SDRAM(Double Data Rate Synchronous DRAM), HBM(High Bandwidth Memory), HMC(Hybrid Memory Cube), DIMM(Dual In-line Memory Module), Optane DIMM 또는 NVMDIMM(Non-Volatile DIMM)를 포함할 수 있다.
실시예에 따라, 어플리케이션 서버(50_1 ~ 50_n)에 포함되는 프로세서들의 개수 및 메모리들의 개수는 다양하게 선택될 수 있다. 일부 실시예들에서, 프로세서(51_1 ~ 51_n)와 메모리(52_1 ~ 52_n)는 프로세서-메모리 페어를 제공할 수 있다. 일부 실시예들에서, 프로세서(51_1 ~ 51_n)와 메모리(52_1 ~ 52_n)의 개수는 상이할 수 있다. 프로세서(51_1 ~ 51_n)는 단일 코어 프로세서 또는 다중 코어 프로세서를 포함할 수 있다. 일부 실시예들에서, 도 13에서 점선으로 도시된 바와 같이, 어플리케이션 서버(50_1 ~ 50_n)에서 스토리지 장치(55_1 ~ 55_n)는 생략될 수도 있다. 스토리지 서버(50_1 ~ 50_n)에 포함되는 스토리지 장치(55_1 ~ 55_n)의 개수는 실시예에 따라 다양하게 선택될 수 있다. 프로세서(51_1 ~ 51_n), 메모리(52_1 ~ 52_n), 스위치(53_1 ~ 53_n), NIC(54_1 ~ 54_n) 및/또는 스토리지 장치(55_1 ~ 55_n)는, 도면들을 참조하여 전술된 링크를 통해서 상호 통신할 수 있다.
스토리지 서버(60_1 ~ 60_m)는 프로세서(61_1 ~ 61_m), 메모리(62_1 ~ 62_m), 스위치(63_1 ~ 63_m), NIC(64_1 ~ 64_n) 및 스토리지 장치(65_1 ~ 65_m) 중 적어도 하나를 포함할 수 있다. 프로세서(61_1 ~ 61_m) 및 메모리(62_1 ~ 62_m)는, 전술된 어플리케이션 서버(50_1 ~ 50_n)의 프로세서(51_1 ~ 51_n) 및 메모리(52_1 ~ 52_n)와 유사하게 동작할 수 있다.
어플리케이션 서버(50_1 ~ 50_n) 및 스토리지 서버(60_1 ~ 60_m)에 포함된 메모리들(52_1 ~ 52_n, 62_1 ~ 62_m)은 전술한 실시예들에 따른 메모리 장치를 포함할 수 있다. 예컨대, 메모리들(52_1 ~ 52_n, 62_1 ~ 62_m)은 DRAM 등 휘발성 메모리 장치를 포함할 수 있고, 다수의 로우들에 대한 리프레쉬 동작을 수행함에 있어서 전술한 실시예들에 따른 플래그 정보 설정 및 리프레쉬 동작의 스킵이 적용될 수 있을 것이다.
어플리케이션 서버들(50_1 ~ 50_n) 및 스토리지 서버들(60_1 ~ 60_m)은 네트워크(70)를 통해 상호 통신할 수 있다. 일부 실시예들에서, 네트워크(70)는 FC(Fibre Channel) 또는 이더넷(Ethernet) 등을 이용하여 구현될 수 있다. FC는 상대적으로 고속의 데이터 전송에 사용되는 매체일 수 있고, 고성능/고가용성을 제공하는 광 스위치가 사용될 수 있다. 네트워크(70)의 액세스 방식에 따라 스토리지 서버들(60_1 ~ 60_m)은 파일 스토리지, 블록 스토리지, 또는 오브젝트 스토리지로서 제공될 수 있다.
일부 실시예들에서, 네트워크(70)는 SAN(Storage Area Network)와 같은 스토리지 전용 네트워크일 수 있다. 예를 들어, SAN은 FC 네트워크를 이용할 수 있고 FCP(FC Protocol)에 따라 구현된 FC-SAN일 수 있다. 다르게는, SAN은 TCP/IP 네트워크를 이용하고 iSCSI(SCSI over TCP/IP 또는 Internet SCSI) 프로토콜에 따라 구현된 IP-SAN일 수 있다. 일부 실시예들에서, 네트워크(70)는 TCP/IP 네트워크와 같은 일반 네트워크일 수 있다. 예를 들면, 네트워크(70)는 FCoE(FC over Ethernet), NAS(Network Attached Storage), NVMe-oF(NVMe over Fabrics) 등의 프로토콜에 따라 구현될 수 있다.
이하에서, 어플리케이션 서버(50_1) 및 스토리지 서버(60_1)가 주로 설명되나, 어플리케이션 서버(50_1)에 대한 설명은 다른 어플리케이션 서버(예컨대, 50_n)에도 적용될 수 있고, 스토리지 서버(60_1)에 대한 설명은 다른 스토리지 서버(예컨대, 60_m)에도 적용될 수 있는 점이 유의된다.
어플리케이션 서버(50_1)는 사용자 또는 클라이언트가 저장을 요청한 데이터를 네트워크(70)를 통해 스토리지 서버들(60_1 ~ 60_m) 중 하나에 저장할 수 있다. 또한, 어플리케이션 서버(50_1)는 사용자 또는 클라이언트가 독출을 요청한 데이터를 스토리지 서버들(60_1 ~ 60_m) 중 하나로부터 네트워크(70)를 통해 획득할 수 있다. 예를 들어, 어플리케이션 서버(50_1)는 웹 서버 또는 DBMS(Database Management System) 등으로 구현될 수 있다.
어플리케이션 서버(50_1)는 네트워크(70)를 통해 다른 어플리케이션 서버(50_n)에 포함된 메모리(52_n) 및/또는 스토리지 장치(55_n)에 액세스할 수 있고, 그리고/또는 네트워크(70)를 통해 스토리지 서버들(60_1 ~ 60_m)에 포함된 메모리들(62_1 ~ 62_m) 및/또는 스토리지 장치들(65_1 ~ 65_m)에 액세스할 수 있다. 이에 따라, 어플리케이션 서버(50_1)는 어플리케이션 서버들(50_1 ~ 50_n) 및/또는 스토리지 서버들(60_1 ~ 60_m)에 저장된 데이터에 대해 다양한 동작들을 수행할 수 있다. 예를 들어, 어플리케이션 서버(50_1)는 어플리케이션 서버들(50_1 ~ 50_n) 및/또는 스토리지 서버들(60_1 ~ 60_m) 사이에서 데이터를 이동시키거나 복사(copy)하기 위한 명령어를 실행할 수 있다. 이 때 데이터는 스토리지 서버들(60_1 ~ 60_m)의 스토리지 장치로(65_1 ~ 65_m)부터 스토리지 서버들(60_1 ~ 60_m)의 메모리들(62_1 ~ 62_m)을 통해서 또는 직접적으로 어플리케이션 서버들(50_1 ~ 50_n)의 메모리(52_1 ~ 52_n)로 이동될 수 있다. 일부 실시예들에서, 네트워크(70)를 통해 이동하는 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 서버(60_1)에서, 인터페이스(IF)는 프로세서(61_1)와 컨트롤러(CTRL)의 물리적 연결 및 NIC(64_1)와 컨트롤러(CTRL)의 물리적 연결을 제공할 수 있다. 예를 들어, 인터페이스(IF)는 스토리지 장치(65_1)를 전용 케이블로 직접 접속하는 DAS(Direct Attached Storage) 방식으로 구현될 수 있다. 또한, 예를 들어, 인터페이스(IF)는 ATA(Advanced Technology Attachment), SATA(Serial ATA), e-SATA(external SATA), SCSI(Small Computer Small Interface), SAS(Serial Attached SCSI), PCI(Peripheral Component Interconnection), PCIe(PCI express), NVMe(NVM express), IEEE 1394, USB(universal serial bus), SD(secure digital) 카드, MMC(multi-media card), eMMC(embedded multi-media card), UFS(Universal Flash Storage), eUFS(embedded Universal Flash Storage), CF(compact flash) 카드 인터페이스 등과 같은 다양한 인터페이스 방식으로 구현될 수 있다.
스토리지 서버(60_1)에서, 스위치(63_1)는 프로세서(61_1)의 제어에 따라 프로세서(61_1)와 스토리지 장치(65_1)를 선택적으로 접속시키거나, NIC(64_1)과 스토리지 장치(65_1)를 선택적으로 접속시킬 수 있다.
일부 실시예들에서, NIC(64_1)는 네트워크 인터페이스 카드, 네트워크 어댑터 등을 포함할 수 있다. NIC(54_1)는 유선 인터페이스, 무선 인터페이스, 블루투스 인터페이스, 광학 인터페이스 등에 의해 네트워크(70)에 연결될 수 있다. NIC(54_1)는 내부 메모리, DSP, 호스트 버스 인터페이스 등을 포함할 수 있으며, 호스트 버스 인터페이스를 통해 프로세서(61_1) 및/또는 스위치(63_1) 등과 연결될 수 있다. 일부 실시예들에서, NIC(64_1)는 프로세서(61_1), 스위치(63_1), 스토리지 장치(65_1) 중 적어도 하나와 통합될 수도 있다.
어플리케이션 서버(50_1 ~ 50_n) 또는 스토리지 서버(60_1 ~ 60_m)에서 프로세서(51_1 ~ 51_m, 61_1 ~ 61_n)는 스토리지 장치들(55_1 ~ 55_n, 65_1 ~ 65_m) 또는 메모리(52_1 ~ 52_n, 62_1 ~ 62_m)로 커맨드를 전송하여 데이터를 프로그램하거나 리드할 수 있다. 이 때 데이터는 ECC(Error Correction Code) 엔진을 통해 에러 정정된 데이터일 수 있다. 데이터는 데이터 버스 변환(Data Bus Inversion: DBI) 또는 데이터 마스킹(Data Masking: DM) 처리된 데이터로서, CRC(Cyclic Redundancy Code) 정보를 포함할 수 있다. 데이터는 보안 또는 프라이버시를 위해 암호화된 데이터일 수 있다.
스토리지 장치(55_1 ~ 55_n, 65_1 ~ 65_m)는 프로세서(51_1 ~ 51_m, 61_1 ~ 61_n)로부터 수신된 독출 커맨드에 응답하여, 제어 신호 및 커맨드/어드레스 신호를 비휘발성 메모리 장치(예컨대 NAND 플래시 메모리 장치, NVM)로 전송할 수 있다. 이에 따라 비휘발성 메모리 장치(NVM)로부터 데이터를 독출하는 경우, 독출 인에이블 신호는 데이터 출력 제어 신호로 입력되어, 데이터를 DQ 버스로 출력하는 역할을 할 수 있다. 독출 인에이블 신호를 이용하여 데이터 스트로브 신호를 생성할 수 있다. 커맨드와 어드레스 신호는 기입 인에이블 신호의 상승 엣지 또는 하강 엣지에 따라 래치될 수 있다.
컨트롤러(CTRL)는 스토리지 장치(65_1)의 동작을 전반적으로 제어할 수 있다. 일 실시예에서, 컨트롤러(CTRL)는 SRAM(Static Random Access Memory)을 포함할 수 있다. 컨트롤러(CTRL)는 기입 커맨드에 응답하여 비휘발성 메모리 장치(NVM)에 데이터를 기입할 수 있고, 또는 독출 커맨드에 응답하여 비휘발성 메모리 장치(NVM)로부터 데이터를 독출할 수 있다. 예를 들어, 기입 커맨드 및/또는 독출 커맨드는 호스트, 예컨대 스토리지 서버(60_1) 내의 프로세서(61_1), 다른 스토리지 서버(60_m) 내의 프로세서(61_m) 또는 어플리케이션 서버(50_1 ~ 50_n) 내의 프로세서(51_1 ~ 51_n)로부터 제공된 요청에 기초하여 생성될 수 있다. 버퍼(BUF)는 비휘발성 메모리 장치(NVM)에 기입될 데이터 또는 비휘발성 메모리 장치(NVM)로부터 독출된 데이터를 임시 저장(버퍼링)할 수 있다. 일부 실시예들에서 버퍼(BUF)는 DRAM을 포함할 수 있다. 또한, 버퍼(BUF)는 메타 데이터를 저장할 수 있고, 메타 데이터는 사용자 데이터 또는 비휘발성 메모리 장치(NVM)를 관리하기 위해 컨트롤러(CTRL)에서 생성된 데이터를 지칭할 수 있다. 스토리지 장치(65_1)는 보안 또는 프라이버시를 위해 SE(Secure Element)를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 내지 제N 로우들을 포함하는 메모리 셀 어레이(단, N은 2 이상의 정수);
    리프레쉬 커맨드에 응답하여 상기 메모리 셀 어레이의 로우들에 대한 리프레쉬 동작을 제어하는 리프레쉬 제어기; 및
    상기 제1 내지 제N 로우들 각각에 대응하는 플래그 정보를 저장하는 다수의 레지스터들을 포함하고, 억세스가 수행된 로우에 대응하는 플래그 정보는 제1 값을 가지며, 억세스가 수행되지 않은 로우에 대응하는 플래그 정보는 제2 값을 가지는 억세스 정보 저장 회로를 구비하고,
    제A 로우에 대한 리프레쉬 타이밍에서, 상기 제A 로우에 대응하는 플래그 정보가 상기 제1 값을 갖는 경우에는 상기 제A 로우에 대한 리프레쉬가 스킵되고, 상기 제A 로우에 대응하는 플래그 정보가 상기 제2 값을 갖는 경우에는 상기 제A 로우에 대한 리프레쉬가 수행되는 것을 특징으로 하는 메모리 장치(단, A는 1 이상 N 이하의 정수).
  2. 제1항에 있어서,
    호스트로부터의 커맨드/어드레스에 기초하여 상기 메모리 셀 어레이에 대한 억세스를 제어하는 제어 로직을 더 구비하고,
    상기 제어 로직은, 상기 호스트로부터의 어드레스에 기초하여 억세스가 수행되는 로우를 판단하고, 상기 판단된 로우에 대응하는 플래그 정보를 상기 제1 값으로 설정하는 것을 특징으로 하는 메모리 장치.
  3. 제2항에 있어서,
    상기 제어 로직은 리프레쉬에 관련된 동작 모드를 설정하는 모드 설정기를 더 구비하고,
    상기 동작 모드가 리프레쉬 스킵 모드일 때, 하나의 리프레쉬 주기 내에서 상기 제A 로우가 이전에 억세스된 경우, 상기 제A 로우에 대한 리프레쉬 타이밍에서 상기 제A 로우의 리프레쉬가 스킵되고,
    상기 동작 모드가 리프레쉬 수행 모드일 때, 하나의 리프레쉬 주기 내에서 상기 제A 로우의 억세스 여부에 무관하게 상기 제A 로우에 대한 리프레쉬 타이밍에서 상기 제A 로우의 리프레쉬가 수행되는 것을 특징으로 하는 메모리 장치.
  4. 제3항에 있어서,
    상기 동작 모드가 다른 로우의 리프레쉬 수행 모드일 때, 상기 하나의 리프레쉬 주기 내에서 상기 제A 로우가 이전에 억세스된 경우, 상기 제A 로우에 대한 리프레쉬 타이밍에서 상기 제A 로우와는 다른 적어도 하나의 로우에 대한 리프레쉬가 수행되는 것을 특징으로 하는 메모리 장치.
  5. 제4항에 있어서,
    상기 메모리 장치는 상기 제1 내지 제N 로우들 중 상대적으로 데이터 보유 특성이 나쁜 하나 이상의 로우들의 정보를 나타내는 위크 로우 정보 저장 회로를 더 구비하고,
    상기 제A 로우와는 다른 적어도 하나의 로우는, 상기 위크 로우 정보 저장 회로에 의해 지시되는 적어도 하나의 위크 로우인 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 제A 로우에 대응하는 플래그 정보가 제1 값을 가짐에 따라 상기 제A 로우에 대한 리프레쉬가 스킵된 후, 상기 제A 로우에 대응하는 플래그 정보가 상기 제2 값으로 리셋되는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    하나의 리프레쉬 주기 내에서, 제1 내지 제N 로우들 중 적어도 두 개의 로우들에 대응하는 플래그 정보가 상기 제1 값을 가짐에 따라, 상기 리프레쉬 주기 내에서 상기 적어도 두 개의 로우들의 리프레쉬가 스킵되고,
    상기 리프레쉬 주기가 경과함에 따라, 상기 억세스 정보 저장 회로의 상기 다수의 레지스터들의 플래그 정보가 상기 제2 값으로 리셋되는 것을 특징으로 하는 메모리 장치.
  8. 제1 내지 제N 로우들을 포함하는 메모리 셀 어레이에서 제A 로우를 억세스하는 단계(단, N은 2 이상의 정수, A는 1 이상 N 이하의 정수);
    다수의 레지스터들을 포함하는 억세스 정보 저장 회로에서, 상기 제A 로우에 대응하는 레지스터에 제1 값을 갖는 플래그 정보를 저장하는 단계;
    리프레쉬 커맨드에 응답하여, 상기 제A 로우에 대한 리프레쉬 타이밍에서 상기 제A 로우에 대응하는 레지스터에 저장된 플래그 정보를 판단하는 단계; 및
    상기 제A 로우에 대응하는 플래그 정보가 상기 제1 값을 가짐에 따라, 상기 제A 로우에 대한 리프레쉬를 스킵하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  9. 제8항에 있어서,
    상기 리프레쉬 커맨드의 수신에 응답하여, 제(A+1) 로우에 대한 리프레쉬 타이밍에서 상기 제(A+1) 로우에 대응하는 레지스터에 저장된 플래그 정보를 판단하는 단계; 및
    상기 제(A+1) 로우에 대응하는 플래그 정보가 제2 값을 가짐에 따라, 상기 제(A+1) 로우에 대한 리프레쉬를 수행하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
  10. 제8항에 있어서,
    상기 메모리 장치는 적어도 하나의 단자를 통해 상기 제1 내지 제N 로우들 중 하나 이상의 로우들의 리프레쉬가 스킵되었음을 나타내는 스킵 정보를 호스트로 전송하는 단계를 더 구비하는 것을 특징으로 하는 메모리 장치의 동작방법.
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