JP2007026504A

JP2007026504A - 半導体装置

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Publication number: JP2007026504A
Application number: JP2005204759A
Authority: JP
Inventors: Shoji Seta; 渉二瀬田; Yasushi Nishimura; 裕史西村; Takeshi Yoshimoto; 健吉本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2005-07-13
Filing date: 2005-07-13
Publication date: 2007-02-01

Abstract

【課題】システムＬＳＩのインタフェースの仕様に依らず、システムＬＳＩがアクセス可能な不揮発性メモリを有する半導体装置を提供する。
【解決手段】システムＬＳＩ１が接続可能なインタフェース回路の情報を格納する不揮発性メモリ２１と、不揮発性メモリ２１が出力するデータの誤り訂正を行う誤り訂正回路２２と、誤り訂正回路２２を介して不揮発性メモリ２１からインタフェース回路の情報が送信されるＳＲＡＭ２３と、ＳＲＡＭ２３に格納されたインタフェース回路の情報に基づき、システムＬＳＩ１が接続可能なインタフェース回路２４１を実装可能なＦＰＧＡ２４とを備える。
【選択図】図１

Description

本発明は、不揮発性メモリを備える半導体装置に関する。

現在、ＮＡＮＤ型フラッシュメモリ等のメモリチップ内に周辺回路を追加する、半導体チップを製造するビジネスが波及しつつある。一般に、顧客が要求する周辺回路は、仕様により様々であるため、複数の半導体チップの製造用マスクを作製しなければならず、開発コストが増大する。

又、製品仕様により、多種類のメモリチップ（ＮＡＮＤ型フラッシュメモリ、スタティックＲＡＭ（ＳＲＡＭ）、リードオンリーメモリ（ＲＯＭ）等）を搭載する必要がある場合、チップの種類が増加する分、開発コストが増大する。

尚、フラッシュメモリユニットを、ＦＰＧＡユニット、ＣＰＵ、ＲＡＭ等と共に１つの半導体チップ上に集積し、ＦＰＧＡユニットをプログラムするためのデータを、ＳＲＡＭのスタティックラッチ、アンチヒューズ、不揮発性メモリセル等に記憶するようにしたものが特許文献１に開示されている。
特開２００３−２１８２１２号公報

本発明は、システムＬＳＩのインタフェースの仕様に依らず、システムＬＳＩがアクセス可能な不揮発性メモリを有する半導体装置を提供する。

本発明の特徴は、システムＬＳＩと、そのシステムＬＳＩからアクセスされる半導体装置とからなるシステムに用いられる半導体装置であって、（イ）システムＬＳＩが接続可能なインタフェース回路の情報を格納する不揮発性メモリと、（ロ）不揮発性メモリが出力するデータの誤り訂正を行う誤り訂正回路と、（ハ）誤り訂正回路を介して不揮発性メモリからインタフェース回路の情報が送信される記憶回路と、（ニ）記憶回路に格納されたインタフェース回路の情報に基づき、システムＬＳＩが接続可能なインタフェース回路を実装可能な書き換え可能半導体回路とを備える半導体装置であることを要旨とする。

本発明に依れば、システムＬＳＩのインタフェースの仕様に依らず、システムＬＳＩがアクセス可能な不揮発性メモリを有する半導体装置を提供できる。

次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

（第１の実施の形態）
本発明の第１の実施の形態に係る半導体装置は、図１に示すように、システムＬＳＩ１と、そのシステムＬＳＩからアクセスされる半導体装置２とからなるシステムに用いられる半導体装置２であって、システムＬＳＩ１が接続可能なインタフェース回路の情報を格納する不揮発性メモリ２１と、不揮発性メモリ２１が出力するデータの誤り訂正を行う誤り訂正回路２２と、誤り訂正回路２２を介して不揮発性メモリ２１からインタフェース回路の情報が送信されるＳＲＡＭ２３と、ＳＲＡＭ２３に格納されたインタフェース回路の情報に基づき、システムＬＳＩ１が接続可能なインタフェース回路を実装可能なフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）２４とを備える。システムＬＳＩ１及び半導体装置２は、それぞれ異なる半導体チップに搭載される。

図１に示した半導体装置２は、書き換え可能半導体回路としてＦＰＧＡを使用した例である。「ＦＰＧＡ」は、フリップフロップ等の記憶素子を含み、製造後に論理機能を変更可能な半導体回路である。具体的には、ＦＰＧＡにアレイ状に敷き詰めて配置された論理ゲート間の結線をプログラムにより変更して論理回路を実装することにより、ＦＰＧＡ上に所望の機能を有する論理回路を実現できる。図１に示した半導体装置２は、不揮発性メモリ２１からインタフェース回路の情報が送信される記憶回路としてＳＲＡＭを使用した例である。

図１に示した半導体装置２は、不揮発性メモリ２１からインタフェース回路の情報が送信される記憶回路としてＳＲＡＭを使用した例である。

不揮発性メモリ２１としては、例えばＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ及びＡＮＤ型フラッシュメモリ等が採用可能である。以下の説明では、不揮発性メモリ２１がＮＡＮＤ型フラッシュメモリとする。不揮発性メモリ２１及びＳＲＡＭ２３は、信号線２１１及び信号線２１２を介してそれぞれ誤り訂正回路２２とデータの送受信を行う。

図２に、不揮発性メモリ２１の構成例を示す。図２に示すように、不揮発性メモリ２１は、データ記憶領域２１０Ａ及びデータ記憶領域２１０Ｂからなるデータ記憶領域２１０を有する。データ記憶領域２１０Ａに通常のデータが格納される。データ記憶領域２１０ＢにＦＰＧＡ２４をプログラムするためのデータ（プログラムデータ）が格納される。半導体装置２の電源の投入時に、不揮発性メモリ２１内の制御回路２１０１の制御により、データ記憶領域２１０Ｂに格納されているプログラムデータが不揮発性メモリ２１から出力される。

図１に示したシステムＬＳＩ１に、インタフェース回路１１及び図示を省略する中央演算処理装置（ＣＰＵ）等の回路が搭載される。システムＬＳＩ１に搭載されたＣＰＵは、不揮発性メモリ２１に格納されたデータを使用して動作するため、システムＬＳＩ１は不揮発性メモリ２１にアクセスする必要がある。以下に、半導体装置２を用いて、システムＬＳＩ１と不揮発性メモリ２１を電気的に接続する方法を説明する。以下の説明においては、システムＬＳＩ１の有するインタフェース回路１１がＮＡＮＤ型フラッシュメモリに接続可能なインタフェース回路であるとする。

先ず、システムＬＳＩ１が接続可能なインタフェース回路の情報が、不揮発性メモリ２１から誤り訂正回路２２に読み出される。インタフェース回路の情報は、予め不揮発性メモリ２１のデータ記憶領域２１０Ｂにプログラムデータとして格納されている。インタフェース回路１１がＮＡＮＤ型フラッシュメモリとのインタフェースである場合は、不揮発性メモリ２１にＮＡＮＤ型フラッシュメモリのインタフェース回路の情報がプログラムデータとして格納される。尚、ＦＰＧＡ２４のプログラム素子としては、例えば、電気的に消去可能なプログラマブルＲＯＭ（ＥＥＰＲＯＭ）或いはＳＲＡＭ等のランダムアクセスメモリ等が採用可能である。

不揮発性メモリ２１から出力されたインタフェース回路の情報は、誤り訂正回路２２によって誤り訂正が行われた後、ＳＲＡＭ２３に格納される。誤り訂正が行われることにより、信頼性の高いインタフェース回路の情報がＳＲＡＭ２３に格納される。

次に、ＳＲＡＭ２３からプログラムデータとしてインタフェース回路の情報が信号線２００を介してＦＰＧＡ２４に出力される。つまり、ＳＲＡＭ２３は、プログラムデータが格納された、ＦＰＧＡのプログラムＳＲＡＭとして使用される。そして、インタフェース回路の情報に基づき、システムＬＳＩ１が接続可能なＮＡＮＤインタフェース回路２４１がＦＰＧＡ２４に実装される。ＦＰＧＡ２４ではコンフィグレーション（Configuration）と呼ばれる動作が行われ、プログラムデータに応じた機能を持つインタフェース回路が形成される。又、ＮＡＮＤインタフェース回路２４１と誤り訂正回路２２が、信号線２０１により電気的に接続される。

以上に説明した方法によりＦＰＧＡ２４に実装されたＮＡＮＤインタフェース回路２４１を使用することにより、図１に示したように、信号線１０１を介してシステムＬＳＩ１のインタフェース回路１１とＮＡＮＤインタフェース回路２４１間のデータの送受信が可能である。つまり、ＮＡＮＤインタフェース回路２４１及び誤り訂正回路２２を介して、システムＬＳＩ１は不揮発性メモリ２１にアクセスすることができる。その結果、システムＬＳＩ１は、不揮発性メモリ２１を誤り訂正機能付きＮＡＮＤ型フラッシュメモリとして使用できる。

ところで、ＦＰＧＡのプログラムデータを格納する手段として、通常、ＳＲＡＭが用いられる。ＳＲＡＭは揮発性のプログラム素子を用いて構成されているので、ＳＲＡＭの電源がオフになるとＳＲＡＭ内の記憶データは消滅してしまい、再度、電源をオンにした時は、プログラムデータをＦＰＧＡに再度供給して、回路を再形成しなければならない。

これに対し、図１に示した半導体装置２では、ＦＰＧＡ２４をプログラムするためのデータが不揮発性メモリ２１に格納されているので、電源をオフにしてもデータは保持されている。そのため、再度電源をオンにすると、不揮発性メモリ２１のデータ記憶領域２１０Ｂに格納されているプログラムデータが読み出され、ＦＰＧＡ２４に供給される。すなわち、電源がオン状態にされる毎に、電源をオフする前と同様の機能を持つ回路が、ＦＰＧＡ２４を用いて実現できる。

又、半導体装置２では、不揮発性メモリ２１のデータ記憶領域２１０Ｂに格納するプログラムデータを変えることにより、半導体チップの製造後に、ＦＰＧＡ２４を用いて種々の機能を持つ回路を容易に実現することができる。この結果、高い汎用性を有する半導体装置が実現できる。しかも、先行技術のように製品毎にマスクを作成する必要がないので、開発コストが安価にできる。

システムＬＳＩ１がＮＯＲ型フラッシュメモリに接続可能なインタフェース回路１２を有する場合は、不揮発性メモリ２１にＮＯＲ型フラッシュメモリのインタフェース回路の情報が格納される。そして、図３に示すように、ＮＯＲ型フラッシュメモリのＮＯＲインタフェース回路２４２がＦＰＧＡ２４に実装される。更に、ＮＯＲインタフェース回路２４２と誤り訂正回路２２が信号線２０２を介して接続される。そのため、ＮＯＲ型フラッシュメモリのインタフェース回路１２しか持たないシステムＬＳＩ１であっても、図３に示したように、信号線１０２を介してシステムＬＳＩ１がＮＡＮＤ型フラッシュメモリである不揮発性メモリ２１にアクセス可能である。つまり、システムＬＳＩ１は、ＮＯＲ型フラッシュメモリとして不揮発性メモリ２１を使用できる。これ以外に、２４２の回路をＡＮＤインタフェース回路にすることで、システムＬＳＩ１は、ＡＮＤ型フラッシュメモリとして不揮発性メモリ２１を使用できる。

図４は、システムＬＳＩ１がＳＲＡＭと接続可能なインタフェース回路１３を有する例を示す。不揮発性メモリ２１にＳＲＡＭのインタフェース回路の情報が格納される。そして、上記で説明した方法と同様にして、ＳＲＡＭインタフェース回路２４３がＦＰＧＡ２４に実装される。更に、ＳＲＡＭインタフェース回路２４３と誤り訂正回路２２が信号線２０３を介して接続される。

図４に示すように、システムＬＳＩ１の有するインタフェース回路１３とＳＲＡＭインタフェース回路２４３が信号線１０３を介して接続される。その結果、ＳＲＡＭインタフェース回路２４３及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。つまり、システムＬＳＩ１は、ＳＲＡＭとして不揮発性メモリ２１を使用できる。

図５は、システムＬＳＩ１がＲＯＭと接続可能なインタフェース回路１４を有する例を示す。不揮発性メモリ２１にＲＯＭのインタフェース回路の情報が格納される。そして、上記で説明した方法と同様にして、ＦＰＧＡ２４にＲＯＭインタフェース回路２４４が実装される。更に、ＲＯＭインタフェース回路２４４と誤り訂正回路２２が信号線２０４を介して接続され、インタフェース回路１４とＲＯＭインタフェース回路２４４が信号線１０４を介して接続される。その結果、ＲＯＭインタフェース回路２４４及び誤り訂正回路２２を介して、不揮発性メモリ２１の一部に格納されたＲＯＭデータがシステムＬＳＩ１に送信される。つまり、システムＬＳＩ１は、不揮発性メモリ２１を外部ＲＯＭとして使用できる。例えば、システムＬＳＩ１の起動時のブートアップ用ＲＯＭとして不揮発性メモリ２１を使用できる。

以上に説明したように、本発明の第１の実施の形態に係る半導体装置では、システムＬＳＩ１が接続可能なインタフェース回路が半導体装置のＦＰＧＡ２４に実装される。つまり、ＦＰＧＡ２４に種々のインタフェース回路を形成することにより、システムＬＳＩ１からみて、半導体装置２はＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、ＡＮＤ型フラッシュメモリ、ＳＲＡＭ、或いはＲＯＭ等になる。そのため、システムＬＳＩ１の有するインタフェース回路の仕様に依らず、システムＬＳＩ１は半導体装置２に接続して不揮発性メモリ２１にアクセス可能である。つまり、複数のシステムＬＳＩがそれぞれ要求する仕様に対応したインタフェースを有する半導体チップの製造用マスクをそれぞれ作製する必要がない。その結果、半導体装置の開発コストの増大を抑制することができる。

＜第１の変形例＞
図６に本発明の第１の実施の形態の第１の変形例に係る半導体装置を示す。図６に示した半導体装置２は、誤り訂正回路２２がバッドブロック管理を行う回路（以下において「ＢＢＭ回路」という。）２２１を有することが図１と異なる点である。

ＢＢＭ回路２２１は、不揮発性メモリ２１において不良ビットと判定されたビットを含むブロック（バッドブロック）をマスクして、ブロック単位でアクセスを禁止する等の管理を行う。そのため、図６に示した半導体装置２では、不揮発性メモリ２１に格納されるデータの信頼性を向上することができる。尚、図３〜図５に示した誤り訂正回路２２にＢＢＭ回路２２１が含まれてもよい。

図６に誤り訂正回路２２がＢＢＭ回路２２１を含む例を示したが、ＢＢＭ回路２２１をＦＰＧＡ２４に実装してもよい。つまり、ＢＢＭ回路２２１のプログラムデータを、予め不揮発性メモリ２１に格納する。半導体装置２の電源がオンすると、ＢＢＭ回路２２１のプログラムデータが不揮発性メモリ２１からＦＰＧＡ２４に供給され、ＢＢＭ回路２２１がＦＰＧＡ２４に実装される。ＦＰＧＡ２４に実装されたＢＢＭ回路２２１と誤り訂正回路２２を信号線で接続することにより、誤り訂正回路２２をＢＢＭ機能を有する誤り訂正回路として使用できる。
＜第２の変形例＞
図７に本発明の第１の実施の形態の第２の変形例に係る半導体装置を示す。図７に示した半導体装置２は、誤り訂正回路２２がウエアレべリングアルゴリズム処理を行う回路（以下において「ＷＬＴ回路」という。）２２２を有することが図１と異なる点である。

ＷＬＴ回路２２２は、不揮発性メモリ２１の特定のビットではなく各ビットに平均的にアクセスするように、システムＬＳＩ１の不揮発性メモリ２１へのアクセスを制御する。そのため、図７に示した半導体装置２では、不揮発性メモリ２１の寿命の劣化を抑制することができる。尚、図３〜図５に示した誤り訂正回路２２にＷＬＴ回路２２２が含まれてもよい。

図７に誤り訂正回路２２がＷＬＴ回路２２２を含む例を示したが、ＷＬＴ回路２２２をＦＰＧＡ２４に実装してもよい。つまり、ＷＬＴ回路２２２のプログラムデータを、予め不揮発性メモリ２１に格納する。半導体装置２の電源がオンすると、ＷＬＴ回路２２２のプログラムデータが不揮発性メモリ２１からＦＰＧＡ２４に供給され、ＷＬＴ回路２２２がＦＰＧＡ２４に実装される。ＦＰＧＡ２４に実装されたＷＬＴ回路２２２と誤り訂正回路２２を信号線で接続することにより、誤り訂正回路２２をＷＬＴ機能を有する誤り訂正回路として使用できる。
＜第３の変形例＞
図８に本発明の第１の実施の形態の第３の変形例に係る半導体装置を示す。図８に示した半導体装置２は、誤り訂正回路２２がＢＢＭ回路２２１及びＷＬＴ回路２２２を有する。

図８に示した半導体装置２では、不揮発性メモリ２１に格納されるデータの信頼性の向上させ、更に不揮発性メモリ２１の寿命の劣化を抑制することができる。尚、図３〜図５に示した誤り訂正回路２２にＢＢＭ回路２２１及びＷＬＴ回路２２２が含まれてもよい。

図８に誤り訂正回路２２がＢＢＭ回路２２１及びＷＬＴ回路２２２を含む例を示したが、ＢＢＭ回路２２１及びＷＬＴ回路２２２をＦＰＧＡ２４に実装してもよい。つまり、ＢＢＭ回路２２１及びＷＬＴ回路２２２のプログラムデータを、予め不揮発性メモリ２１に格納する。半導体装置２の電源がオンすると、ＢＢＭ回路２２１及びＷＬＴ回路２２２のプログラムデータが不揮発性メモリ２１からＦＰＧＡ２４に供給され、ＢＢＭ回路２２１及びＷＬＴ回路２２２がＦＰＧＡ２４に実装される。ＦＰＧＡ２４に実装されたＢＢＭ回路２２１及びＷＬＴ回路２２２と誤り訂正回路２２を信号線で接続することにより、誤り訂正回路２２をＢＢＭ機能及びＷＬＴ機能を有する誤り訂正回路として使用できる。
＜第４の変形例＞
図９に本発明の第１の実施の形態の第４の変形例に係る半導体装置を示す。図９に示した半導体装置２は、外部ピン２５を更に備えることが図１と異なる点である。外部ピン２５は信号線２５１を介して不揮発性メモリ２１に接続され、外部ピン２５から不揮発性メモリ２１にデータを入力することができる。例えば、システムＬＳＩが接続可能なインタフェース回路の情報を外部ピン２５から不揮発性メモリ２１に入力することができる。

図９では、外部ピン２５が１本の場合を示したが、半導体装置２に複数の外部ピンを設定し、複数の外部ピンからシリアルデータ或いはパラレルデータを不揮発性メモリ２１に入力してもよい。

図１０に示すように、外部ピン２５は不揮発性メモリ２１内のインタフェース（Ｉ／Ｆ）回路２１０２に接続される。例えば、外部ピン２５からプログラムデータがシリアルに入力され、不揮発性メモリ２１に供給されることで、データ記憶領域２１０Ｂにプログラムデータが書き込まれる。

不揮発性メモリ２１に格納されるプログラムデータ量は、ＦＰＧＡ２４を用いて実現される回路の規模に応じて増減する。プログラムデータ量が少ない場合に、データ記憶領域２１０Ｂのサイズが大きく設定されていると、データが格納されない無駄な領域がデータ記憶領域２１０Ｂに生じる。そこで、不揮発性メモリ２１のデータ記憶領域２１０をできるだけ有効活用するために、データ記憶領域２１０Ｂのサイズは可変にしてもよい。つまり、データ記憶領域２１０Ｂのサイズを小さくすることによって、データ記憶領域２１０Ａのサイズを大きくすることができる。

以下に、不揮発性メモリ２１のデータ記憶領域２１０Ｂのサイズを変更するための回路構成について説明する。

図１１は、不揮発性メモリ２１のデータ記憶領域２１０Ｂのサイズを変更する場合の回路構成の一例を示している。外部ピン２５から、データ記憶領域２１０Ｂのサイズを設定するためのサイズ設定用データが入力され、Ｉ／Ｆ回路２１０２を介してアドレス領域設定回路２１０３に供給される。アドレス領域設定回路２１０３は、サイズ設定用データに応じて、不揮発性メモリ２１にデータ記憶領域２１０Ｂのサイズを設定する。尚、アドレス領域設定回路２１０３とデータ記憶領域２１０との間のデータ経路は、パラレルでもシリアルでもよい。

図１２は、不揮発性メモリ２１のデータ記憶領域２１０Ｂのサイズを変更する場合の回路構成の他の例を示す。図１２に示した例では、半導体装置２に設けられた複数の外部ピン２５ａ〜２５ｎが使用される（ｎ：２以上の整数）。外部ピン２５ａ〜２５ｎから、データ記憶領域２１０Ｂのサイズを設定するためのサイズ設定用データがシリアルに入力され、Ｉ／Ｆ回路２１０２を介してアドレス領域設定回路２１０３に供給される。アドレス領域設定回路２１０３は、サイズ設定用データに応じて、不揮発性メモリ２１にデータ記憶領域２１０Ｂのサイズを設定する。尚、アドレス領域設定回路２１０３とデータ記憶領域２１０との間のデータ経路は、パラレルでもシリアルでもよい。

図１１及び図１２のいずれの場合にも、アドレス領域設定回路２１０３によってサイズが変更されたデータ記憶領域２１０Ｂのアドレスが制御回路２１０１に記憶される。そして、データ記憶領域２１０Ｂからのデータ読み出し時は、制御回路２１０１に記憶されたアドレスに格納されているデータが読み出され、不揮発性メモリ２１に供給される。

又、データ記憶領域２１０Ｂのサイズを変更する際は、用途に応じて種々に変更することができる。

＜第５の変形例＞
図１３に本発明の第１の実施の形態の第５の変形例に係る半導体装置を示す。図１３に示した半導体装置２は、切り替え回路２４７及び切り替え回路２４７の動作を制御するフラグを出力するフラグレジスタ２４８を備える点が図１と異なる。

図１３は、ＦＰＧＡ２４を用いることにより、始めは、不揮発性メモリ２１をシステムＬＳＩ１のブート用ＲＯＭとして動作させ、システムＬＳＩ１のベースバンドへのデータの書き込みが終了した後は、不揮発性メモリ２１をフラッシュメモリやＳＲＡＭ等として動作させる例を示している。

図１３に示すように、ＦＰＧＡ２４を用いて、切り替え回路２４７、フラグレジスタ２４８、及びＮＡＮＤインタフェース回路２４１が実現される。切り替え回路２４７、フラグレジスタ２４８及びＮＡＮＤインタフェース回路２４１のプログラムデータ、及びブート用プログラムは、予め不揮発性メモリ２１に格納されている。そして、半導体装置２の電源がオンすると、プログラムデータが不揮発性メモリ２１からＦＰＧＡ２４に供給され、切り替え回路２４７、フラグレジスタ２４８及びＮＡＮＤインタフェース回路２４１がＦＰＧＡ２４に実装される。同時に、切り替え回路２４７と誤り訂正回路２２が信号線２０７を介して、切り替え回路２４７とフラグレジスタ２４８が信号線２０８を介して、切り替え回路２４７とＮＡＮＤインタフェース回路２４１が信号線２０９を介して、ＮＡＮＤインタフェース回路２４１と誤り訂正回路２２が信号線２０１を介して、それぞれ接続される。

図１３に示した回路構成において、始めは、切り替え回路２４７が不揮発性メモリ２１のブート用領域を選択することで、不揮発性メモリ２１がシステムＬＳＩ１のブート用ＲＯＭとして動作する。

信号線１０１を介してベースバンドへのデータの書き込みが終了した後は、信号線１１０を介してシステムＬＳＩ１から供給されるフラグがフラグレジスタ２４８に格納される。フラグレジスタ２４８に格納されたフラグは切り替え回路２４７に供給される。フラグに基づいて、切り替え回路２４７が、ＮＡＮＤインタフェース回路２４１からの出力を、半導体装置２からシステムＬＳＩ１への出力として選択する。

図１３では、不揮発性メモリ２１がＮＡＮＤ型フラッシュメモリとして動作する例を示したが、図３〜図５にそれぞれ示すＦＰＧＡ２４回路に実装されるインタフェース回路の構成に応じて、不揮発性メモリ２１はＮＯＲ型フラッシュメモリやＳＲＡＭ等として動作する。

図１３では、切り替え回路２４７及びフラグレジスタ２４８がＦＰＧＡ２４に実装された例を示した。しかし、切り替え回路２４７及びフラグレジスタ２４８をＦＰＧＡ２４に実装せずに、予め半導体装置２内に配置してもよい。

（第２の実施の形態）
本発明の第２の実施の形態に係わる半導体装置は、図１４に示すように、ＦＰＧＡ２４にデータバッファ回路２４６が実装されていることが図１と異なる点である。データバッファ回路２４６及びデータ送受信用インタフェース回路２４５の情報が不揮発性メモリ２１に格納されている。そして、ＦＰＧＡ２４に、システムＬＳＩ１とデータバッファ回路２４６間のデータの送受信を行うためのデータ送受信用インタフェース回路２４５が実装されている。

第１の実施の形態で説明したのと同様にして、不揮発性メモリ２１に格納されたプログラムデータに基づき、ＦＰＧＡ２４にデータバッファ回路２４６及びデータ送受信用インタフェース回路２４５が実装される。同時に、データ送受信用インタフェース回路２４５とデータバッファ回路２４６が信号線２０５を介して、データバッファ回路２４６と誤り訂正回路２２が信号線２０６を介して、それぞれ接続される。

図１４に示すように、システムＬＳＩ１の有するインタフェース回路１５とデータ送受信用インタフェース回路２４５が信号線１０５により接続される。インタフェース回路１５はデータ送受信用のインタフェース回路である。その結果、データバッファ回路２４６及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。

つまり、システムＬＳＩ１から不揮発性メモリ２１に送信されるデータ、及び不揮発性メモリ２１からシステムＬＳＩ１に送信されるデータが、データバッファ回路２４６に一旦格納される。したがって、本発明の第２の実施の形態に係わる半導体装置に依れば、システムＬＳＩ１は、レジスタ回路として不揮発性メモリ２１を使用できる。他は、第１の実施の形態と実質的に同様であり、例えば、図１４に示した誤り訂正回路２２がＢＢＭ回路２２１又はＷＬＴ回路２２２のいずれか、或いは両方を備えてもよい。図１５に、誤り訂正回路２２がＢＢＭ回路２２１を備える例を示す。図１６に、誤り訂正回路２２がＷＬＴ回路２２２を備える例を示す。図１７に、誤り訂正回路２２がＢＢＭ回路２２１及びＷＬＴ回路２２２を備える例を示す。又、ＢＢＭ回路２２１及びＷＬＴ回路２２２をＦＰＧＡ２４に実装してもよい。他の重複した記載は省略する。

（第３の実施の形態）
本発明の第３の実施の形態に係る半導体装置は、図１８に示すように、複数のインタフェース回路がＦＰＧＡ２４に実装されていることが図１に示す第１の実施の形態と異なる点である。以下の説明では、不揮発性メモリ２１がＮＡＮＤ型フラッシュメモリとする。図１８は、ＮＡＮＤインタフェース回路２４１及びＳＲＡＭインタフェース回路２４３がＦＰＧＡ２４に実装された例を示す。

システムＬＳＩ１が複数種類のインタフェース回路を有し、複数種類のメモリにアクセスする場合がある。例えば、図１８に示すシステムＬＳＩ１は、ＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、及びＳＲＡＭに接続するインタフェース回路１３を有する。

図１８に示した半導体装置２では、システムＬＳＩ１が接続可能なインタフェース回路の情報が不揮発性メモリ２１に格納される。そして、第１の実施の形態で説明したのと同様にして、不揮発性メモリ２１に格納されたプログラムデータに基づき、ＮＡＮＤインタフェース回路２４１及びＳＲＡＭインタフェース回路２４３がＦＰＧＡ２４に実装される。

その結果、ＮＡＮＤインタフェース回路２４１及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。更に、ＳＲＡＭインタフェース回路２４３及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。つまり、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ及びＳＲＡＭの複合デバイスであるとして、半導体装置２にアクセスできる。

先行技術では、システムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、及びＳＲＡＭに接続するインタフェース回路１３を有する場合、インタフェース回路１１に接続するＮＡＮＤ型フラッシュメモリとインタフェース回路１３に接続するＳＲＡＭがそれぞれ必要になる。

しかし、図１８に示した半導体装置２では、システムＬＳＩ１が接続可能なＮＡＮＤインタフェース回路２４１及びＳＲＡＭインタフェース回路２４３がＦＰＧＡ２４に実装される。そのため、ＮＡＮＤ型フラッシュメモリ及びＳＲＡＭをそれぞれ用意する必要がない。又、ＮＡＮＤインタフェース及びＳＲＡＭインタフェースを有する半導体チップの製造用マスクを作製する必要がない。

図１８に示したシステムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、及びＮＯＲ型フラッシュメモリに接続するインタフェース回路１２を有する場合は、第１の実施の形態で説明したのと同様にして、ＮＡＮＤインタフェース回路２４１及びＮＯＲインタフェース回路２４２がＦＰＧＡ２４に実装される。

そして、ＮＡＮＤインタフェース回路２４１及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。更に、ＮＯＲインタフェース回路２４２及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。つまり、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ及びＮＯＲ型フラッシュメモリの複合デバイスであるとして、半導体装置２にアクセスできる。

図１８に示したシステムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、及びＲＯＭに接続するインタフェース回路１４を有する場合は、第１の実施の形態で説明したのと同様にして、ＮＡＮＤインタフェース回路２４１及びＲＯＭインタフェース回路２４４がＦＰＧＡ２４に実装される。

そして、ＮＡＮＤインタフェース回路２４１及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。更に、ＲＯＭインタフェース回路２４４及び誤り訂正回路２２を介して、不揮発性メモリ２１の一部に格納されたＲＯＭデータがシステムＬＳＩ１に送信される。つまり、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ及び外部ＲＯＭの複合デバイスであるとして、半導体装置２にアクセスできる。

図１８に示したシステムＬＳＩ１がＳＲＡＭに接続するインタフェース回路１３、及びＲＯＭに接続するインタフェース回路１４を有する場合は、第１の実施の形態で説明したのと同様にして、ＳＲＡＭインタフェース回路２４３及びＲＯＭインタフェース回路２４４がＦＰＧＡ２４に実装される。

そして、ＳＲＡＭインタフェース回路２４３及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。更に、ＲＯＭインタフェース回路２４４及び誤り訂正回路２２を介して、不揮発性メモリ２１の一部に格納されたＲＯＭデータがシステムＬＳＩ１に送信される。つまり、システムＬＳＩ１は、半導体装置２がＳＲＡＭ及び外部ＲＯＭの複合デバイスであるとして、半導体装置２にアクセスできる。

図１９は、システムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、ＳＲＡＭに接続するインタフェース回路１３、及びＲＯＭに接続するインタフェース回路１４を有する例を示す。ＮＡＮＤインタフェース回路２４１、ＳＲＡＭインタフェース回路２４３及びＲＯＭインタフェース回路２４４がＦＰＧＡ２４に実装される。

ＮＡＮＤインタフェース回路２４１及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。又、ＳＲＡＭインタフェース回路２４３及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。更に、ＲＯＭインタフェース回路２４４及び誤り訂正回路２２を介して、不揮発性メモリ２１の一部に格納されたＲＯＭデータがシステムＬＳＩ１に送信される。つまり、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ、ＳＲＡＭ及び外部ＲＯＭの複合デバイスであるとして、半導体装置２にアクセスできる。

図２０は、システムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、及びデータバッファ回路に接続するインタフェース回路１５を有する例を示す。ＮＡＮＤインタフェース回路２４１、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。ＮＡＮＤインタフェース回路２４１及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。更に、データ送受信用インタフェース回路２４５、データバッファ回路２４６及び誤り訂正回路２２を介して、システムＬＳＩ１と不揮発性メモリ２１間のデータの送受信が行われる。つまり、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図２０に示したシステムＬＳＩ１がＳＲＡＭに接続するインタフェース回路１３、及びデータバッファ回路に接続するインタフェース回路１５を有する場合は、ＳＲＡＭインタフェース回路２４３、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。その結果、システムＬＳＩ１は、半導体装置２がＳＲＡＭ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図２０に示したシステムＬＳＩ１がＲＯＭに接続するインタフェース回路１４、及びデータバッファ回路に接続するインタフェース回路１５を有する場合は、ＲＯＭインタフェース回路２４４、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。その結果、システムＬＳＩ１は、半導体装置２が外部ＲＯＭ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図２１は、システムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、ＳＲＡＭに接続するインタフェース回路１３、及びデータバッファ回路に接続するインタフェース回路１５を有する例を示す。ＮＡＮＤインタフェース回路２４１、ＳＲＡＭインタフェース回路２４３、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。その結果、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ、ＳＲＡＭ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図２１に示したシステムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、ＲＯＭに接続するインタフェース回路１４、及びデータバッファ回路に接続するインタフェース回路１５を有する場合は、ＮＡＮＤインタフェース回路２４１、ＲＯＭインタフェース回路２４４、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。その結果、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ、外部ＲＯＭ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図２１に示したシステムＬＳＩ１がＳＲＡＭに接続するインタフェース回路１３、ＲＯＭに接続するインタフェース回路１４、及びデータバッファ回路に接続するインタフェース回路１５を有する場合は、ＳＲＡＭインタフェース回路２４３、ＲＯＭインタフェース回路２４４、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。その結果、システムＬＳＩ１は、半導体装置２がＳＲＡＭ、外部ＲＯＭ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図２２は、システムＬＳＩ１がＮＡＮＤ型フラッシュメモリに接続するインタフェース回路１１、ＳＲＡＭに接続するインタフェース回路１３、ＲＯＭに接続するインタフェース回路１４、及びデータバッファ回路に接続するインタフェース回路１５を有する例を示す。ＮＡＮＤインタフェース回路２４１、ＳＲＡＭインタフェース回路２４３、ＲＯＭインタフェース回路２４４、データバッファ回路２４６及びデータ送受信用インタフェース回路２４５がＦＰＧＡ２４に実装される。その結果、システムＬＳＩ１は、半導体装置２がＮＡＮＤ型フラッシュメモリ、ＳＲＡＭ、外部ＲＯＭ及びレジスタ回路の複合デバイスであるとして、半導体装置２にアクセスできる。

図１８〜図２２では、システムＬＳＩ１と半導体装置２を複数の信号線１０１、１０３、１０４、１０５で接続する例を示した。しかし、システムＬＳＩ１と半導体装置２を１つの信号線で接続し、時分割的に使用してもよい。

以上に説明したように、本発明の第３の実施の形態に係る半導体装置では、システムＬＳＩ１が接続可能な複数のインタフェース回路がＦＰＧＡ２４に実装される。そのため、複数種類のメモリをそれぞれ用意する必要がない。その結果、システム全体の面積の増大を抑制することができる。又、多様な組み合わせのインタフェース回路を有する半導体チップの製造用マスクをそれぞれ作製する必要がないため、開発コストの増大を抑制することができる。他は、第１の実施の形態と実質的に同様であり、例えば、図１８〜図２２に示した誤り訂正回路２２がＢＢＭ回路２２１又はＷＬＴ回路２２２のいずれか、或いは両方を備えてもよい。他は第１の実施の形態と実質的に同様であり、重複した記載は省略する。

（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

既に述べた第１乃至第３の実施の形態の説明においては、書き換え可能半導体回路としてＦＰＧＡを使用したが、ＦＰＧＡ以外にコンプレックス・プログラマブル・ロジック・デバイス（ＣＰＬＤ）等のＰＬＤを使用してもよい。又、ＰＬＤ構造のユニットが形成されていてもよい。

又、ＦＰＧＡ２４を用いて、第１乃至第３の実施の形態で説明した各回路の他に、不揮発性メモリ２１の各種インタフェース回路や、種々の制御回路、例えばクロックジェネレータや演算回路等を実現することができる。又、用途によって、デジタルシグナルプロセッサ（ＤＳＰ）、ＣＰＵ等のプロセッサを実現することもできる。

このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

本発明の第１の実施の形態に係る半導体装置の構成例を示す模式図である。本発明の第１の実施の形態に係る不揮発性メモリの構成例を示す模式図である。本発明の第１の実施の形態に係る半導体装置の他の構成例を示す模式図である。本発明の第１の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第１の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第１の実施の形態の第１の変形例に係る半導体装置の構成例を示す模式図である。本発明の第１の実施の形態の第２の変形例に係る半導体装置の構成例を示す模式図である。本発明の第１の実施の形態の第３の変形例に係る半導体装置の構成例を示す模式図である。本発明の第１の実施の形態の第４の変形例に係る半導体装置の構成例を示す模式図である。本発明の第１の実施の形態の第４の変形例に係る不揮発性メモリの構成例を示す模式図である。本発明の第１の実施の形態の第４の変形例に係る不揮発性メモリの他の構成例を示す模式図である。本発明の第１の実施の形態の第４の変形例に係る不揮発性メモリの更に他の構成例を示す模式図である。本発明の第１の実施の形態の第５の変形例に係る半導体装置の構成例を示す模式図である。本発明の第２の実施の形態に係る半導体装置の構成例を示す模式図である。本発明の第２の実施の形態に係る半導体装置の他の構成例を示す模式図である。本発明の第２の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第２の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第３の実施の形態に係る半導体装置の構成例を示す模式図である。本発明の第３の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第３の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第３の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。本発明の第３の実施の形態に係る半導体装置の更に他の構成例を示す模式図である。

符号の説明

１…システムＬＳＩ
２…半導体装置
２１…不揮発性メモリ
２２…訂正回路
２３…ＳＲＡＭ
２４…ＦＰＧＡ
２５…外部ピン
２２１…ＢＢＭ回路
２２２…ＷＬＴ回路
２４１…ＮＡＮＤインタフェース回路
２４２…ＮＯＲインタフェース回路
２４３…ＳＲＡＭインタフェース回路
２４４…ＲＯＭインタフェース回路
２４５…データ送受信用インタフェース回路
２４６…データバッファ回路

Claims

システム半導体集積回路と、該システム半導体集積回路からアクセスされる半導体装置とからなるシステムに用いられる前記半導体装置であって、
前記システム半導体集積回路が接続可能なインタフェース回路の情報を格納する不揮発性メモリと、
前記不揮発性メモリが出力するデータの誤り訂正を行う誤り訂正回路と、
前記誤り訂正回路を介して前記不揮発性メモリから前記インタフェース回路の情報が送信される記憶回路と、
前記記憶回路に格納された前記インタフェース回路の情報に基づき、前記システム半導体集積回路が接続可能なインタフェース回路を実装可能な書き換え可能半導体回路
とを備えることを特徴とする半導体装置。
前記インタフェース回路の情報は、ＮＡＮＤ型不揮発性メモリ、ＮＯＲ型不揮発性メモリ、ＡＮＤ型不揮発性メモリ、スタティックＲＡＭ、リードオンリーメモリ及びデータバッファ回路のいずれかと前記システム半導体集積回路を接続するインタフェース回路の情報であることを特徴とする請求項１に記載の半導体装置。
前記誤り訂正回路が、バッドブロック管理を行う回路及びウエアレべリングアルゴリズム処理を行う回路の少なくともいずれかを更に備えることを特徴とする請求項１又は２に記載の半導体装置。
前記不揮発性メモリにデータを入力する外部ピンを更に備えることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
前記システム半導体集積回路と前記半導体装置間で送受信されるデータを格納するデータバッファ回路を更に備えることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。